DE102020209178A1 - Planare transistorvorrichtung mit wenigstens einer schicht aus einem zweidimensionalen (2d-) material und verfahren zur herstellung solcher transistorvorrichtungen - Google Patents

Planare transistorvorrichtung mit wenigstens einer schicht aus einem zweidimensionalen (2d-) material und verfahren zur herstellung solcher transistorvorrichtungen Download PDF

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Heng Yang
Hongru Ren
Neha Nayyar
Manjunatha Prabhu
Elizabeth Strehlow
Salvatore Cimino
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Abstract

Planare Transistorvorrichtung mit einer Gate-Struktur, die über einem Halbleitersubstrat angeordnet ist, wobei das Halbleitersubstrat eine im Wesentlichen planare oberseitige Oberfläche, einen Kanalbereich, ein Source-Gebiet, ein Drain-Gebiet und wenigstens eine Schicht aus einem zweidimensionalen (2D-) Material aufweist, die in wenigstens einem von dem Source-Gebiet, Drain-Gebiet oder Kanalbereich angeordnet ist, wobei die Schicht aus 2D-Material eine im Wesentlichen planare oberseitige Oberfläche, eine im Wesentlichen planare untere Oberfläche und eine im Wesentlichen gleichförmige vertikale Dicke über eine gesamte Länge der Schicht aus 2D-Material in der Gate-Längsrichtung und über eine gesamte Breite der Schicht aus 2D-Material in der Gate-Breitenrichtung aufweist, wobei die im Wesentlichen planare oberseitige Oberfläche und die im Wesentlichen planare untere Oberfläche der Schicht aus 2D-Material zu einer im Wesentlichen planaren Oberfläche des Halbleitersubstrats ungefähr parallel angeordnet sind.

Description

  • Hintergrund
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen verschiedene Ausführungsformen einer planaren Transistorvorrichtung, die wenigstens eine Schicht aus einem zweidimensionalem (2D-) Material umfasst, und Verfahren zur Herstellung solcher Transistorvorrichtungen.
  • Beschreibung des Stands der Technik
  • In der Elektronikindustrie gibt es eine konstante Nachfrage nach einer Verkleinerung der Größe von Transistorvorrichtungen bei einer gleichzeitigen Verbesserung ihres Leistungsvermögens. Erst vor relativ kurzer Zeit wurden Materialien, die allgemein als zweidimensionale (2D-) Materialien bekannt sind, für die Verwendung in integrierten Schaltungsprodukten entwickelt und untersucht. Im Allgemeinen ist ein 2D-Material ein Material mit einer Einzelschichtstruktur, in der Atome eine vorbestimmte Kristallstruktur bilden. Die Atome oder Moleküle innerhalb einer solchen einzelnen Schicht eines 2D-Materials sind durch intermolekulare Kräfte (z.B. kovalente Bindungen) miteinander verbunden. Benachbarte Schichten aus 2D-Materialien einer gestapelten Struktur werden durch eine oder mehrere intermolekulare Kräfte (z.B. Van-der-Waals-Kräfte) miteinander gekoppelt. Viele der intrinsischen elektronischen, thermischen, optischen und mechanischen Eigenschaften solcher 2D-Materialien, wie z.B. Graphen, übertreffen isoliert oder in Kombination die Eigenschaften von anderen Materialien, die üblicherweise bei der Herstellung von integrierten Schaltungsprodukten und verschiedenen Halbleitervorrichtungen wie Transistoren verwendet werden. Beispielsweise können einlagige 2D-Materialien je nach ihrer chemischen Struktur viele vorteilhafte Eigenschaften besitzen, wie eine hohe mechanische Festigkeit, eine hohe elektronische und thermische Leitfähigkeit und/oder einzigartige quantenmechanische Effekte usw.
  • Die vorliegende Erfindung betrifft im Allgemeinen verschiedene Ausführungsformen einer planaren Transistorvorrichtung, die wenigstens eine Schicht aus einem 2D-Material umfasst, und Verfahren zur Herstellung solcher Transistorvorrichtungen.
  • Zusammenfassung
  • Das Folgende stellt eine vereinfachte Zusammenfassung der Erfindung dar, um ein grundlegendes Verständnis einiger Aspekte der Erfindung zu vermitteln. Diese Zusammenfassung stellt keinen vollständigen Überblick über die Erfindung dar. Es ist nicht beabsichtigt, zentrale oder kritische Elemente der Erfindung zu identifizieren oder das Wesen der Erfindung abzugrenzen. Ihr einziger Zweck besteht darin, einige Konzepte in vereinfachter Form als vorab der detaillierteren Beschreibung vorzustellen, die später diskutiert wird.
  • Im Allgemeinen richtet sich die vorliegende Erfindung auf verschiedene Ausführungsformen einer planaren Transistorvorrichtung mit wenigstens einer Schicht aus einem 2D-Material und Verfahren zur Herstellung solcher Transistorvorrichtungen. Eine hierin beschriebene anschauliche Transistorvorrichtung umfasst eine Gate-Struktur, die über einem Halbleitersubstrat angeordnet ist, wobei das Halbleitersubstrat eine im Wesentlichen planare oberseitige Oberfläche, einen Kanalbereich, ein Source-Gebiet, ein Drain-Gebiet und wenigstens eine Schicht aus einem zweidimensionalen (2D-) Material aufweist, die im Source-Gebiet und/oder Drain-Gebiet und/oder Kanalbereich angeordnet ist, wobei die wenigstens eine Schicht aus 2D-Material eine im Wesentlichen planare oberseitige Oberfläche, eine im Wesentlichen planare untere Oberfläche und eine im Wesentlichen gleichförmige vertikale Dicke entlang einer gesamten Länge der wenigstens einen Schicht aus 2D-Material in der Gate-Längsrichtung und entlang einer gesamten Breite der wenigstens einen Schicht aus 2D-Material in der Gate-Breitenrichtung auf, wobei die im Wesentlichen planare oberseitige Oberfläche und die im Wesentlichen planare untere Oberfläche der wenigstens einen Schicht aus 2D-Material ungefähr parallel zu einer im Wesentlichen planaren Oberfläche des Halbleitersubstrats angeordnet sind.
  • Eine weitere hierin beschriebene anschauliche Transistorvorrichtung umfasst eine Gate-Struktur, die über einem Halbleitersubstrat angeordnet ist, wobei das Halbleitersubstrat eine im Wesentlichen planare oberseitige Oberfläche aufweist, wobei die Gate-Struktur eine oberseitige Oberfläche, einen Kanalbereich, ein Source-Gebiet, ein Drain-Gebiet, eine Mehrzahl von Schichten aus einem zweidimensionalen (2D-) Material aufweist, das entlang einer Gesamtheit des Source-Gebiets und entlang einer Gesamtheit des Drain-Gebiets angeordnet ist, wobei der Kanalbereich im Wesentlichen frei von der Mehrzahl von Schichten aus 2D-Material ist, wobei jede aus der Mehrzahl von Schichten aus 2D-Material eine im Wesentlichen planare oberseitige Oberfläche, eine im Wesentlichen planare untere Oberfläche und eine im Wesentlichen gleichförmige vertikale Dicke entlang einer gesamten Länge der Mehrzahl von Schichten aus 2D-Material in der Gate-Längsrichtung und entlang einer gesamten Breite der Mehrzahl von Schichten aus 2D-Material in der Gate-Breitenrichtung aufweist, wobei die im Wesentlichen planare oberseitige Oberfläche und die im Wesentlichen planare untere Oberfläche von jeder aus der Mehrzahl von Schichten aus 2D-Material ungefähr parallel zu der im Wesentlichen planaren oberseitigen Oberfläche des Halbleitersubstrats angeordnet sind, wobei eine oberste Schicht aus der Mehrzahl von Schichten aus 2D-Material im Source-Gebiet und eine oberste Schicht aus der Mehrzahl von Schichten aus 2D-Material im Drain-Gebiet eine oberseitige Oberfläche aufweisen, die auf einem Niveau angeordnet ist, das über einem Niveau der oberseitigen Oberfläche der Gate-Struktur liegt; und einen Seitenwandabstandshalter, der neben der Gate-Struktur zwischen der Mehrzahl von Schichten aus 2D-Material im Source-Gebiet und der Mehrzahl von Schichten aus 2D-Material im Drain-Gebiet angeordnet ist.
  • Eine weitere hierin beschriebene anschauliche Transistorvorrichtung umfasst eine Gate-Struktur, die über einem Halbleitersubstrat angeordnet ist, wobei das Halbleitersubstrat eine im Wesentlichen planare oberseitige Oberfläche aufweist, wobei die Gate-Struktur eine oberseitige Oberfläche, einen Kanalbereich, ein Source-Gebiet, ein Drain-Gebiet, eine Mehrzahl von Schichten aus einem zweidimensionalen (2D-) Material aufweist, das entlang einer Gesamtheit des Source-Gebiets und entlang einer Gesamtheit des Drain-Gebiets angeordnet ist, wobei der Kanalbereich im Wesentlichen frei von der Mehrzahl von Schichten aus 2D-Material ist, wobei jede von der Mehrzahl von Schichten aus 2D-Material eine im Wesentlichen planare oberseitige Oberfläche, eine im Wesentlichen planare untere Oberfläche und eine im Wesentlichen gleichförmige vertikale Dicke entlang einer gesamten Länge der Mehrzahl von Schichten aus 2D-Material in der Gate-Längsrichtung und entlang einer gesamten Breite der Mehrzahl von Schichten aus 2D-Material in der Gate-Breitenrichtung aufweist, wobei die im Wesentlichen planare oberseitige Oberfläche und die im Wesentlichen planare untere Oberfläche von jeder aus der Mehrzahl von Schichten aus 2D-Material ungefähr parallel zu der im Wesentlichen planaren oberseitigen Oberfläche des Halbleitersubstrats angeordnet sind, wobei eine oberste Schicht aus der Mehrzahl von Schichten aus 2D-Material im Source-Gebiet und eine oberste Schicht aus der Mehrzahl von Schichten aus 2D-Material im Drain-Gebiet eine oberseitige Oberfläche aufweisen, die auf einem Niveau angeordnet ist, das über einem Niveau der oberseitigen Oberfläche der Gate-Struktur liegt; und einen Seitenwandabstandshalter, der neben der Gate-Struktur zwischen der Mehrzahl von Schichten aus 2D-Material im Source-Gebiet und der Mehrzahl von Schichten aus 2D-Material im Drain-Gebiet angeordnet ist.
  • Figurenliste
  • Die Erfindung ist mit Bezug auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen verständlich, in denen gleiche Bezugszeichen gleiche Elemente identifizieren und in denen:
    • 1-28 verschiedene neue Ausführungsformen einer planaren Transistorvorrichtung mit wenigstens einer Schicht aus 2D-Material und verschiedene neue Verfahren zur Herstellung solcher Transistorvorrichtungen zeigen.
  • Obwohl der hierin beschriebene Gegenstand verschiedentlich modifiziert und alternativ ausgeführt werden kann, sind spezielle Ausführungsformen davon beispielhaft in den Zeichnungen gezeigt und werden hierin ausführlich beschrieben. Es ist jedoch zu verstehen, dass die hierin enthaltene Beschreibung von speziellen Ausführungsformen nicht die Erfindung auf die besonderen beschriebenen Formen beschränken soll, sondern im Gegenteil alle Modifikationen, Äquivalente und Alternativen abdecken soll, die in das Wesen und den Bereich der Erfindung fallen, wie sie durch die beigefügten Ansprüche definiert sind.
  • Detaillierte Beschreibung
  • Im Folgenden werden verschiedene anschauliche Ausführungsformen der Erfindung beschrieben. Im Interesse der Klarheit sind in dieser Beschreibung nicht alle Merkmale einer tatsächlichen Ausführung beschrieben. Es wird natürlich davon ausgegangen, dass bei der Entwicklung einer solchen tatsächlichen Ausführungsform zahlreiche implementierungsspezifische Entscheidungen zu treffen sind, um die spezifischen Ziele der Entwickler zu erreichen, wie z.B. die Einhaltung von system- und geschäftsbezogenen Einschränkungen, die von Implementierung zu Implementierung unterschiedlich sein werden. Darüber hinaus kann eine solche Entwicklungsarbeit komplex und zeitaufwendig sein, stellt aber dennoch für den Fachmann angesichts dieser Beschreibung ein Routineunternehmen dar.
  • Die vorliegende Thematik wird nun unter Bezugnahme auf die beigefügten Figuren beschrieben. Verschiedene Strukturen, Systeme und Vorrichtungen sind in den Zeichnungen schematisch zu Erklärungszwecken dargestellt, um die vorliegende Beschreibung nicht durch Details zu überfrachten, die dem Fachmann gut bekannt sind. Dennoch liegen die beigefügten Zeichnungen bei, um anschauliche Beispiele der vorliegenden Beschreibung zu beschreiben und zu erläutern. Die hierin verwendeten Wörter und Ausdrücke sollten so verstanden und interpretiert werden, dass sie eine Bedeutung aufweisen, die mit dem Verständnis dieser Wörter und Ausdrücke durch den Fachmann übereinstimmt. Es ist nicht beabsichtigt, eine spezielle Definition eines Begriffs oder einer Phrase, d.h. eine Definition, die sich von der gewöhnlichen und üblichen Bedeutung unterscheidet, wie sie vom Fachmann verstanden wird, durch die konsequente Verwendung des Begriffs oder der Phrase in diesem Dokument zu implizieren. In dem Maße, in dem ein Begriff oder eine Phrase eine besondere Bedeutung haben soll, d.h. eine Bedeutung, die sich von der Bedeutung gemäß dem Verständnis durch den Fachmann unterscheidet, wird eine solche besondere Definition in der Spezifikation ausdrücklich in einer definitiven Weise festgelegt, die direkt und eindeutig die besondere Definition des Begriffs oder der Phrase liefert.
  • Wie für den Fachmann nach einer vollständigen Lektüre der vorliegenden Anmeldung ohne weiteres ersichtlich sein wird, kann das hier beschriebene Verfahren auf eine Mehrzahl von Produkte angewandt werden, einschließlich, aber nicht beschränkt auf Logikprodukte, Speicherprodukte usw. Unter Bezugnahme auf die beigefügten Figuren werden nun verschiedene anschauliche Ausführungsformen der hier beschriebenen Verfahren und Vorrichtungen ausführlicher beschrieben.
  • Die 1-28 zeigen verschiedene neue Ausführungsformen einer planaren Transistorvorrichtung 100 mit wenigstens einer Schicht aus 2D-Material und Verfahren zur Herstellung solcher planaren Transistorvorrichtungen. Wie dem Fachmann nach einer vollständigen Lektüre der vorliegenden Anmeldung ersichtlich ist, kann die hier beschriebene planare Transistorvorrichtung 100 eine Vorrichtung vom N-Typ- oder P-Typ sein und auf einem Halbleiterbulksubstrat oder einem Halbleiter-auf-Isolator-Substrat gebildet sein. Zusätzlich kann die Gate-Struktur der planaren Transistorvorrichtung 100 unter Verwendung von bekannten Gatefirst- oder Replacement-Gate-Fertigungsverfahren hergestellt werden. Nur zum Zwecke der Beschreibung wird die Gate-Struktur der planaren Transistorvorrichtung 100 durch die Anwendung bekannter Replacement-Gate-Fertigungsverfahren hergestellt. Wie oben erwähnt, sollten die verschiedenen Erfindungen, die hierin beschrieben sind, jedoch nicht als auf die besonderen Beispiele beschränkt betrachtet werden, die in den beigefügten Zeichnungen gezeigt und unten beschrieben sind.
  • 1 zeigt eine anschauliche Ausführungsform einer hierin beschriebenen planaren Transistorvorrichtung 100, die über einem anschaulichen Halbleiter-auf-Isolator (SOI) -Substrat 102 gebildet ist. Die planare Transistorvorrichtung 100 weist eine Gate-Länge (GL), die sich in der Stromtransportrichtung erstreckt, und eine Gate-Breite (GW) auf, die sich in einer Richtung erstreckt, die orthogonal (oder quer) zur Gate-Längsrichtung (GL) der Transistorvorrichtung 100 verläuft, d.h. die Gate-Breitenrichtung erstreckt sich in die und aus der Ebene der in 1 gezeigten Zeichnung heraus. Die hier beschriebenen planaren Transistorvorrichtungen 100 umfassen ein Source-Gebiet 111, ein Drain-Gebiet 113 und einen Kanalbereich 115. In einigen hier beschriebenen Ausführungsformen wird die planare Transistorvorrichtung 100 in und über einer oberseitigen Oberfläche von einem aktiven Gebiet mit einer im Wesentlichen rechteckigen Fläche gebildet, das in einem Halbleitersubstrat definiert und von Isolationsmaterial umgeben ist.
  • Das SOI-Substrat 102 umfasst eine Halbleiterbasisschicht 102A, eine vergrabene Isolationsschicht 102B und eine aktive Halbleiterschicht 102C, die über der vergrabenen Isolationsschicht 102B angeordnet ist, wobei Transistorvorrichtungen in und über der aktiven Halbleiterschicht 102C gebildet werden. Die Halbleiterbasisschicht 102A und die aktive Halbleiterschicht 102C können aus jedem beliebigen Halbleitermaterial gebildet sein, z.B. Silizium, Germanium, Silizium-Germanium, und sie müssen nicht beide aus dem gleichen Halbleitermaterial gebildet sein, obwohl dies bei einigen Anwendungen der Fall sein kann. Die vergrabene Isolationsschicht 102B kann aus einer Mehrzahl verschiedener Isolationsmaterialien gebildet sein, z.B. aus Siliziumdioxid. Auch die Dicken der verschiedenen Schichten des SOI-Substrats 102 können je nach Anwendung variieren. In einigen Anwendungen kann die aktive Halbleiterschicht 102C im Wesentlichen undotiert sein. Natürlich können die hier beschriebenen planaren Transistorvorrichtungen 100, wie oben erwähnt und unten ausführlicher dargestellt, über einem Halbleiterbulksubstrat 103 (unten beschrieben) gebildet werden. Daher sollten die Begriffe „Substrat“ oder „Halbleitersubstrat“ so verstanden werden, dass sie alle Halbleitermaterialien und alle Formen solcher Substrate umfassen. Die verschiedenen Komponenten, Strukturen und Materialschichten, die hier dargestellt werden, können unter Verwendung einer Mehrzahl verschiedener Materialien und durch die Durchführung einer Mehrzahl bekannter Prozessoperationen, z.B. eine chemische Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), ein thermischer Wachstumsprozess, Spin-Coating-Techniken usw., gebildet werden. Die Dicken dieser verschiedenen Materialschichten können auch je nach Anwendung variieren.
  • Unter fortgesetzter Bezugnahme auf die in 1 beschriebene anschauliche planare Transistorvorrichtung 100 werden mehrere 2D-Materialschichten 104A-104D (gemeinsam mit der Nummer 104 bezeichnet) über der oberseitigen Oberfläche 102S des SOI-Substrats 102 angeordnet. Im dargestellten Beispiel sind vier der anschaulichen 2D-Materialschichten 104A-104D über dem SOI-Substrat 102 im allgemeinen Bereich des Source-Gebiets 111, der Drain-Gebiets 113 und des Kanalbereichs 115 der planaren Transistorvorrichtung 100 ausgebildet. Die Verfahren, mit denen solche 2D-Materialschichten 104 gebildet werden, sowie einige Anschauungsmaterialien für die 2D-Materialschichten 104 werden weiter unten ausführlicher besprochen. In diesem anschaulichen Beispiel definiert zumindest ein Teil von einer oder mehreren der vier anschaulichen 2D-Materialschichten 104A-104D (vielleicht in Kombination mit der aktiven Schicht 102C) das aktive Gebiet für die planare Transistorvorrichtung 100.
  • Obwohl in 1 vier anschauliche 2D-Materialschichten 104A-104D dargestellt sind, umfassen die hier beschriebenen planaren Transistorvorrichtungen 100 gemäß verschiedener Ausführungsformen im weiteren Sinne wenigstens eine 2D-Materialschicht 104. In einem spezielleren Beispiel können eine oder mehrere 2D-Materialschichten 104 in wenigstens einem Bereich des Source-Gebiets 111, des Drain-Gebiets 113 oder des Kanalbereichs 115 der planaren Transistorvorrichtung 100 angeordnet sein. Zusätzlich bezeichnen die Begriffe „Source-Gebiet“, „Drain-Gebiet“ und „Kanalbereich“, wie sie hier und in den beiliegenden Ansprüchen verwendet werden, physikalische Bereiche oder Gebiete der Transistorvorrichtung 100 und nicht das tatsächliche Gebiet, z. B. das tatsächliche Source-Gebiet während des Betriebs der planaren Transistorvorrichtung 100, da die genaue Tiefe eines tatsächlichen Source-Gebiets, eines tatsächlichen Drain-Gebiets oder eines tatsächlichen Kanalbereichs während des Betriebs einer Transistorvorrichtung abhängig von einer Mehrzahl von Faktoren variieren kann. Mit Bezug auf die in 1 gezeigte Ausführungsform der planaren Transistorvorrichtung 100 mit den vier anschaulichen 2D-Materialschichten 104A-104D, die in dem Source-Gebiet 111 angeordnet sind, kann sich daher die Tiefe des tatsächlichen Source-Gebiets während des Betriebs der planaren Transistorvorrichtung 100 nur durch die 2D-Materialschichten 104D und 104C und nur teilweise in die 2D-Materialschicht 104B erstrecken. Dennoch sind alle vier der in 1 dargestellten 2D-Materialschichten 104A-104D als im Bereich des Source-Gebiets 111 der planaren Transistorvorrichtung 100 angeordnet zu betrachten. Dieselbe Argumentation und Logik gilt auch für die Positionierung der vier anschaulichen 2D-Materialschichten 104A-104D im Drain-Gebiet 113 sowie im Kanalbereich 115 der planaren Transistorvorrichtung 100.
  • In 1 ist auch eine anschauliche Isolationsstruktur 107 dargestellt, die sich durch die 2D-Materialschichten 104A-104D und in die Halbleiterbasisschicht 102A des SOI-Substrats 102 erstreckt. Die Isolationsstruktur 107 kann aus einer Mehrzahl verschiedener Materialien gebildet sein, z.B. Siliziumdioxid usw., und sie kann unter Durchführung von traditionellen Ätz-, Abscheidungs- und Planarisierungsprozessen gebildet werden.
  • Wie oben erwähnt, wird die Gate-Struktur der Transistorvorrichtung 100 in dem hier dargestellten Beispiel unter Durchführung von bekannten Replacement-Gate-Fertigungsverfahren hergestellt. Dementsprechend sind in 1 eine Opfer-Gate-Struktur 106, eine Gate-Kappe 110 und ein Seitenwandabstandshalter 108 dargestellt. Gemeinsam legen die Opfer-Gate-Struktur 106, die Gate-Kappe 110 und der Seitenwandabstandshalter 108 ein Gate 101 fest. Wie üblich ist die Opfer-Gate-Struktur 106 typischerweise aus einer Schicht aus Opfer-Gate-Isolationsmaterial (nicht separat dargestellt), z.B. Siliziumdioxid, und einer Schicht aus Opfer-Gate-Elektrodenmaterial (nicht separat dargestellt), z.B. amorphes Silizium, Polysilizium usw, gebildet. Die Gate-Kappe 110 kann aus einem Material wie Siliziumnitrid gebildet sein. Die Techniken zur Herstellung der Opfer-Gate-Struktur 106 und der Gate-Kappe 110 sind dem Fachmann bekannt. Nach der Bildung der Opfergate-Struktur 106 und der Gate-Kappe 110 wurde der vereinfacht dargestellte Seitenwandabstandshalter 108 um den gesamten Umfang der Opfergate-Struktur 106 herum und daran angrenzend gebildet. Obwohl in den Zeichnungen nur ein einziger Seitenwandabstandshalter 108 dargestellt ist, können in der Praxis mehr als ein Seitenwandabstandshalter um die Opfer-Gate-Struktur 106 herum und angrenzend daran gebildet werden. Der Seitenwandabstandshalter 108 kann gebildet werden, indem eine konforme Schicht aus Abstandshaltermaterial (nicht abgebildet) über dem Substrat 102 abgeschieden wird und danach ein anisotroper Ätzprozess durchgeführt wird, um horizontal angeordnete Teile der Schicht aus Abstandshaltermaterial zu entfernen. Der Abstandshalter 108 kann jede gewünschte Dicke (gemessen an seiner Basis) aufweisen und aus einer Mehrzahl von verschiedenen Materialien gebildet sein, z.B. Siliziumdioxid, ein low-k-Material, Siliziumnitrid, SiCN, SiN, SiCO und SiOCN, usw. Die Gate-Kappe 110 kann aus einer Mehrzahl von verschiedenen Materialien gebildet sein, z.B. Siliziumnitrid.
  • Gemäß der Darstellung in 1 ist auch eine Mehrzahl von vereinfacht dargestellten und repräsentativen leitfähigen Source/Drain-Kontaktstrukturen 112 dargestellt. Gemäß Darstellung ist eine der leitfähigen Source/Drain-Kontaktstrukturen 112 leitfähig mit einer obersten Schicht aus der Mehrzahl von 2D-Materialschichten 104 gekoppelt, die im Source-Gebiet 111 angeordnet sind, während die andere leitfähige Source/Drain-Kontaktstruktur 112 leitfähig mit einer obersten Schicht der Mehrzahl von 2D-Materialschichten 104 gekoppelt ist, die im Drain-Gebiet 113 angeordnet sind. Die leitfähigen Source/Drain-Kontaktstrukturen 112 können eine Mehrzahl von Formen annehmen, sie können mit einer Mehrzahl von bekannten Techniken hergestellt werden und sie können aus einer Mehrzahl von leitfähigen Materialien gebildet sein, z.B. Wolfram, einem Metallsilizid usw. Natürlich werden verschiedene Schichten aus einem isolierenden Material (nicht abgebildet) vor der Bildung der leitfähigen Source/Drain-Kontaktstrukturen 112 über der oberseitigen Oberfläche des SOI-Substrats 102 gebildet.
  • Die hier beschriebenen 2D-Materialschichten 104 können mit jeder bekannten Technik zur Bildung solcher 2D-Materialschichten 104 gebildet werden. Beispielsweise können die hierin beschriebenen 2D-Materialschichten 104 (oder vertikale Stapel dieser Schichten) unter Verwendung der in den US-Patentanmeldungen 20190070840 , 20180093454 oder 20180205038 beschriebenen Verfahren gebildet werden, wobei die Gesamtheit jeder dieser Patentanmeldungen hiermit durch Bezugnahme aufgenommen wird. Zusätzlich können die hierin beschriebenen 2D-Materialschichten 104 (oder vertikale Stapel dieser Schichten) durch Schichtbildungs- und Abspaltungstechniken hergestellt werden, die den bekannten Techniken zur Bildung von SOI-Substraten ähnlich sind, welche einbezogen werden. Jede der hier beschriebenen 2D-Materialschichten 104 stellt ein Material mit einer einlagigen Schichtstruktur dar, in der die Atome oder Moleküle der Schicht 104 eine vorbestimmte kristalline Struktur bilden. Die hier beschriebenen 2D-Materialschichten 104 können eine Mehrzahl von Materialien umfassen, z.B. Silizium, Siliziumgermanium, ein Material auf der Basis von Metallchalkogenid, ein Übergangsmetalldichalkogenid (TMD), Graphen, MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, HfS2, HfSe2, ZrS2, ZrSe2, NbSe2, ReSe2 usw.
  • In einigen Ausführungsformen, wie weiter unten ausführlicher beschrieben ist, können die hier beschriebenen 2D-Materialschichten 104 so ausgebildet sein, dass die kristalline Struktur von benachbarten Schichten der 2D-Materialschichten 104 relativ zueinander (im oder entgegen dem Uhrzeigersinn) gedreht werden kann. Diese gedrehten 2D-Materialschichten 104 können mit jeder aus dem Stand der Technik bekannten Technik gebildet werden, einschließlich z.B. das Verfahren, das in der oben beschriebenen US-Patentanmeldung 20180205038 beschrieben ist. Die Dicke einer jeden der hier beschriebenen 2D-Materialschichten 104 kann je nach Anwendung variieren, z.B. 1-100 nm. In dem Fall, dass mehrere 2D-Materialschichten 104 in einem vertikal ausgerichteten Stapel angeordnet sind, können die Dicke und/oder das Material der Zusammensetzung für jede der 2D-Materialschichten 104 innerhalb des Stapels voneinander verschieden sein. In einigen Anwendungen können alle 2D-Materialschichten 104 in einem bestimmten Stapel aus diesen Schichten alle die gleiche ungefähre Dicke aufweisen und sie können alle aus demselben Material gebildet sein, was aber nicht in allen Anwendungen der Fall ist. Falls gewünscht, können Dotiermaterialien vom N- oder P-Typ während des Prozesses der Bildung der 2D-Materialschichten 104 zu jeder der 2D-Materialschichten 104 hinzugefügt werden. In einigen Anwendungen können alle 2D-Materialschichten 104 in einem bestimmten Stapel aus solchen Schichten mit dem gleichen Dotierstofftyp (z.B. N oder P) dotiert sein, aber das ist nicht unbedingt in allen Anwendungen der Fall. Natürlich können auf Wunsch und abhängig von der jeweiligen Anwendung einige oder alle der hier beschriebenen 2D-Materialschichten 104 in einem im Wesentlichen undotierten Zustand gebildet werden und in die hier beschriebenen 2D-Materialschichten 104 kann anschließend ein Dotiermaterial implantiert werden.
  • Die hierin beschriebenen 2D-Materialschichten 104 sind kontinuierliche Materialschichten, die eine dreidimensionale Konfiguration aufweisen, d.h. eine Länge (in Gate-Längsrichtung der planaren Transistorvorrichtung 100), eine Breite (in Gate-Breitenrichtung der planaren Transistorvorrichtung 100) und eine im Wesentlichen gleichförmige vertikale Dicke in einer Richtung, die im Wesentlichen senkrecht zu einer oberseitigen Oberfläche des Substrats ist, wobei sich die im Wesentlichen gleichförmige vertikale Dicke über die gesamte Länge und Breite der 2D-Materialschicht 104 erstreckt. Alle hierin beschriebenen 2D-Materialschichten 104 sind kontinuierliche Materialschichten, die eine im Wesentlichen planare oberseitige Oberfläche 104U und eine im Wesentlichen planare untere Oberfläche 104R aufweisen. Die im Wesentlichen planare oberseitige Oberfläche 104U und die im Wesentlichen planare untere Oberfläche 104R einer jeden der 2D-Materialschichten sind im Wesentlichen parallel zueinander und beide Oberflächen sind über die gesamte Länge und Breite der 2D-Materialschicht 104 im Wesentlichen kontinuierlich. Zusätzlich sind die im Wesentlichen planare oberseitige Oberfläche 104U und die im Wesentlichen planare untere Oberfläche 104R von jeder der hier beschriebenen 2D-Materialschichten 104 in einer im Wesentlichen parallelen Beziehung in Bezug auf eine im Wesentlichen planare oberseitige Oberfläche des darunterliegenden Substrats angeordnet, z.B. die im Wesentlichen planare oberseitige Oberfläche 102S der aktiven Schicht 102C des SOI-Substrats, die im Wesentlichen planare oberseitige Oberfläche 102BS (siehe 2) der vergrabenen Isolierschicht 102B des anschaulichen SOI-Substrats 102 oder die im Wesentlichen planare oberseitige Oberfläche 103S des Halbleiterbulksubstrats 103 (siehe 3). In einer anschaulichen Ausführungsform (siehe z.B. die 1-4 oben und unten) können die hier beschriebenen 2D-Materialschichten 104 eine Länge (von links nach rechts in 1), die sich über die Gesamtheit des Source-Gebiets 111, die Gesamtheit des Kanalbereichs 115 und die Gesamtheit des Drain-Gebiets 113 erstreckt, und eine Breite aufweisen, die sich über die gesamte Dimension des aktiven Gebiets in Richtung der Gate-Breite erstreckt. In anderen Ausführungsformen (siehe z.B. die 14 und 15 unten) können die darin gezeigten Stapel der 2D-Materialschichten 104 nur eine Länge, die ungefähr der Länge des Source-Gebiets 111 und des Drain-Gebiets 113 entspricht, und eine Breite aufweisen, die sich über die gesamte Dimension des aktiven Bereichs in Richtung der Gate-Breite erstreckt. In dem in 1 gezeigten Beispiel sind die oberseitige Oberfläche 104U und die untere Oberfläche 104R von einer jeden der 2D-Materialschichten 104 im Wesentlichen parallel zur oberseitigen Oberfläche 102S der aktiven Schicht 102C des SOI-Substrats 102 angeordnet.
  • In 2 stellt eine weitere anschauliche Ausführungsform einer hier beschriebenen planaren Transistorvorrichtung 100 dar, die zu der in 1 gezeigten planaren Transistorvorrichtung 100 ähnlich ist. In Bezug auf die in 1 gezeigte Ausführungsform wird jedoch die unterste 2D-Materialschicht 104A der vier in 2 gezeigten anschaulichen 2D-Materialschichten 104A-104D auf und in Kontakt zu der oberseitigen Oberfläche 102BS der vergrabenen Isolationsschicht 102B des SOI-Substrats 102 gebildet. In diesem anschaulichen Beispiel legt wenigstens ein Abschnitt von einer oder mehreren der vier anschaulichen 2D-Materialschichten 104A-104D den aktiven Bereich für die planare Transistorvorrichtung 100 fest. In dem in 2 gezeigten Beispiel sind die oberseitige Oberfläche 104U und die untere Oberfläche 104R einer jeden der 2D-Materialschichten 104 im Wesentlichen parallel zur oberseitigen Oberfläche 102BS der vergrabenen Isolationsschicht 102B des SOI-Substrats 102 angeordnet.
  • 3 zeigt eine weitere anschauliche Ausführungsform einer hier beschriebenen planaren Transistorvorrichtung 100, die zu der in 1 gezeigten planaren Transistorvorrichtung 100 ähnlich ist. Im Vergleich zu der in 1 gezeigten Ausführungsform wurde jedoch das SOI-Substrat 102 durch ein Halbleiterbulksubstrat 103 ersetzt. Bei der in 3 gezeigten planaren Transistorvorrichtung 100 wird die unterste 2D-Materialschicht 104A der vier anschaulichen 2D-Materialschichten 104A-104D auf und in Kontakt zu der oberseitigen Oberfläche 103S des Halbleiterbulksubstrats 103 gebildet. Wie oben erwähnt, kann das Halbleiterbulksubstrat 103 aus jedem beliebigen Halbleitermaterial gebildet sein. In diesem anschaulichen Beispiel legt wenigstens ein Abschnitt von einer oder mehreren der vier anschaulichen 2D-Materialschichten 104A-104D (möglicherweise in Kombination mit einem Teil des Halbleiterbulksubstrats 103) das aktive Gebiet für die planare Transistorvorrichtung 100 fest. In dem in 3 gezeigten Beispiel sind die oberseitige Oberfläche 104U und die untere Oberfläche 104R einer jeden der 2D-Materialschichten 104 im Wesentlichen parallel zur oberseitigen Oberfläche 103S des Halbleiterbulksubstrats 103 angeordnet.
  • 4 zeigt eine weitere anschauliche Ausführungsform einer hier beschriebenen planaren Transistorvorrichtung 100, die zu der in 1 gezeigten planaren Transistorvorrichtung 100 ähnlich ist. Im Vergleich zu der in 1 gezeigten Ausführungsform umfasst die in 4 gezeigte planare Transistorvorrichtung 100 jedoch nur zwei der 2D-Materialschichten 104 - 104A und 104B. In diesem Beispiel wird die unterste 2D-Materialschicht 104A der beiden in 4 dargestellten 2D-Materialschichten 104A-B auf und in Kontakt zu der oberseitigen Oberfläche 102S der aktiven Schicht 102C des SOI-Substrats 102 gebildet. Natürlich kann diese Ausführungsform mit nur zwei der 2D-Materialschichten 104 in die anderen Ausführungsformen des in den 2 und 3 gezeigten planaren Transistorbauelements 100 integriert werden. Darüber hinaus können die verschiedenen hier beschriebenen Ausführungsformen der planaren Transistorvorrichtung 100, wie oben erwähnt, nur eine einzige 2D-Materialschicht 104 aufweisen. In dem in 4 gezeigten Beispiel ist die oberseitige Oberfläche 104U und die untere Oberfläche 104R einer jeden der 2D-Materialschichten 104 im Wesentlichen parallel zur oberseitigen Oberfläche 102S der aktiven Schicht 102C des SOI-Substrats 102 angeordnet.
  • Die 5-7 zeigen einen anschaulichen Prozessablauf zur Herstellung von den in den 1-3 dargestellten Ausführungsformen der planaren Transistorvorrichtung 100. Die 5-7 weisen jedoch ein repräsentatives Substrat 105 auf, das entweder für das SOI-Substrat 102 oder das Halbleiterbulksubstrat 103 repräsentativ sein soll. Dementsprechend ist die oberseitige Oberfläche 105S des repräsentativen Substrats 105 als repräsentativ für die oberseitige Oberfläche 102S der aktiven Schicht 102C des SOI-Substrats 102, die oberseitige Oberfläche 102BS der vergrabenen Isolierschicht 102B des SOI-Substrats 102 oder die oberseitige Oberfläche 103S des Halbleiterbulksubstrats 103 zu verstehen.
  • 5 zeigt das Bauelement an einem Punkt der Herstellung, an dem die vier anschaulichen 2D-Materialschichten 104A-104D über der oberseitigen Oberfläche 105S des repräsentativen Substrats 105 angeordnet sind. In einem anschaulichen Prozessablauf kann die in 5 dargestellte Struktur durch Schichtbildungs- und Abspalttechniken hergestellt werden, die zu den bekannten Techniken zur Bildung von SOI-Substraten ähnlich sind.
  • In 6 stellt die planare Transistorvorrichtung 100 nach Durchführung von mehreren Prozessoperationen dar. Zunächst wurde die oben beschriebene Isolationsstruktur 107 unter Durchführung von traditionellen Ätz-, Abscheidungs- und Planarisierungsprozesse gebildet. Als nächstes wurde das oben beschriebene Gate 101 über der obersten 2D-Materialschicht 104D unter Verwendung von traditionellen Herstellungsverfahren gebildet. Danach wurden in einer anschaulichen Ausführungsform ein oder mehrere lonenimplantationsprozesse durchgeführt, um dotierte Source/Drain-Gebiete (nicht gezeigt) zu bilden, die sich in einen oder mehrere der vier anschaulichen 2D-Materialschichten 104A-104D erstrecken. In einer oder mehreren der 2D-Materialschichten 104 können auch andere Implantationsbereiche (nicht gezeigt) gebildet werden, z.B. Halo-Implantationsbereiche. Irgendwann im Prozessablauf kann die Opfer-Gate-Struktur 106 entfernt werden und die endgültige Gate-Struktur (nicht abgebildet) für die planare Transistorvorrichtung 100 kann unter Durchführung von bekannten Replacement-Gate-Verarbeitungstechniken gebildet werden.
  • 7 zeigt die planare Transistorvorrichtung 100, nachdem die oben beschriebenen leitfähigen Source/Drain-Kontaktstrukturen 112 auf der planaren Transistorvorrichtung 100 gebildet wurden. Natürlich wurden vor der Bildung der leitfähigen Source/Drain-Kontaktstrukturen 112 verschiedene Schichten aus einem isolierenden Material (nicht dargestellt) über der oberseitigen Oberfläche 105S des repräsentativen Substrats 105 gebildet.
  • 8 zeigt eine weitere hier beschriebene Ausführungsform einer planaren Transistorvorrichtung 100, die über der oberseitigen Oberfläche 102S des SOI-Substrats 102 gebildet wurde. In dem dargestellten Beispiel werden vier der anschaulichen 2D-Materialschichten 104A-104D über dem SOI-Substrat 102 gebildet. In dem fertigen Bauelement sind die vier der anschaulichen 2D-Materialschichten 104A-104D nur im allgemeinen Bereich des Kanalbereichs 115 der planaren Transistorvorrichtung 100 angeordnet, insbesondere sind das Source-Gebiet 111 und das Drain-Gebiet 113 im Wesentlichen frei von den anschaulichen 2D-Materialschichten 104A-104D. In diesem anschaulichen Beispiel definiert wenigstens ein Abschnitt von einer oder mehreren der vier anschaulichen 2D-Materialschichten 104A-104D (möglicherweise in Kombination mit der aktiven Schicht 102C) den Bereich 115 des Kanals für die planare Transistorvorrichtung 100. Die Verfahren, mit denen diese Ausführungsform des Transistors 100 gebildet werden kann, werden weiter unten ausführlicher diskutiert.
  • Obwohl in 8, wie oben diskutiert, vier anschauliche 2D-Materialschichten 104A-104D dargestellt sind, können die verschiedenen Ausführungsformen der hier beschriebenen planaren Transistorvorrichtungen 100 nur eine 2D-Materialschicht 104 umfassen. In 8 ist ebenfalls die oben beschriebene Isolationsstruktur 107 dargestellt, die sich durch die aktive Schicht 102C und die vergrabene Isolationsschicht 102B des SOI-Substrats 102 erstreckt, sowie die oben beschriebene Opfer-Gate-Struktur 106, die Gate-Kappe 110 und der Seitenwandabstandshalter 108.
  • In 8 ist auch eine Mehrzahl von vereinfacht dargestellten und repräsentativen Bereichen des Epi-Halbleitermaterials 120 dargestellt, die im Source-Gebiet 111 und im Drain-Gebiet 113 der Vorrichtung 100 gebildet sind. In einigen Ausführungsformen kann eine Mehrzahl von Epi-Aussparungen (nicht dargestellt) vor der Bildung des Epi-Halbleitermaterials 120 im Substrat 102 gebildet werden. Die hier dargestellten anschaulichen Beispiele umfassen jedoch nicht die Bildung solcher Epi-Aussparungen. Gemäß der Darstellung in 8 wurde das Source/Drain-Epi-Halbleitermaterial 120 unter Verwendung der oberseitigen Oberfläche 102S der aktiven Schicht 102C sowie der freiliegenden Endflächen der 2D-Materialschichten 104 als Wachstumsflächen für das Epi-Halbleitermaterial 120 gebildet. Die Bereiche des Epi-Halbleitermaterials 120 kontaktieren leitfähig die Kanten von einer jeden der mehreren 2D-Materialschichten 104. Zusätzlich sind in diesem speziellen Beispiel die Bereiche des epi-Halbleitermaterials 120 auf und in Kontakt zu der oberseitigen Oberfläche 102S der aktiven Schicht 102C angeordnet.
  • Das Source/Drain-Epi-Halbleitermaterial 120 kann unter Durchführung von traditionellen epitaktischen Halbleiterwachstumsprozessen gebildet werden. Das Source/Drain-Epi-Halbleitermaterial 120 kann aus einer Mehrzahl von verschiedenen Materialien gebildet sein und verschiedene Source/Drain-Epi-Halbleitermaterialien 120 können auf verschiedenen Typen von Vorrichtungen gebildet werden, z.B. Silizium (Si), Siliziumgermanium (SiGe) usw. für Vorrichtungen vom P-Typ, Silizium, Siliziumkarbid (SiC) usw. für Vorrichtungen vom N-Typ. In anderen Anwendungen kann das Source/Drain-Epi-Halbleitermaterial 120 das gleiche Material für beide Typen von Vorrichtungen sein, z.B. Silizium für die Vorrichtungen vom N-Typ und vom P-Typ. Die physikalische Größe oder das Volumen des gebildeten epi-Halbleitermaterials 120 kann je nach der jeweiligen Anwendung variieren. In einem anschaulichen Prozessablauf können die Bereiche des epi-Halbleitermaterials 120 beim Aufwachsen mit einem bestimmten Dotierstofftyp (N oder P) dotiert werden, insbesondere kann es in situ dotiert werden. In anderen Anwendungen kann das Epi-Halbleitermaterial 120 zunächst als im Wesentlichen undotiertes Epi-Material gebildet und danach durch einen oder mehrere lonenimplantationsprozesse mit den entsprechenden Dotierstoffatomen dotiert werden. Auch in anderen Anwendungen kann, selbst wenn das Epi-Halbleitermaterial zunächst in situ dotiert wird, den Bereichen des Epi-Halbleitermaterials 120 durch Ionenimplantation ein zusätzliches Dotiermaterial hinzugefügt werden. Schließlich sind in 8 auch die oben beschriebenen leitfähigen Source/Drain-Kontaktstrukturen 112 dargestellt, die mit den Bereichen des Epi-Halbleitermaterials 120 leitfähig gekoppelt sind.
  • 9 zeigt eine weitere Ausführungsform einer hierin beschriebenen Transistorvorrichtung 100, die als wenigstens eine Schicht aus 2D-Material 104 gebildet ist. Im Vergleich zu der in 8 gezeigten Ausführungsform wurde jedoch in der in 9 gezeigten Ausführungsform das SOI-Substrat 102 durch das oben beschriebene Halbleiterbulksubstrat 103 ersetzt. In der in 9 gezeigten planaren Transistorvorrichtung 100 wird die unterste 2D-Materialschicht 104A der vier anschaulichen 2D-Materialschichten 104A-104D auf und in Kontakt zu der oberseitigen Oberfläche 103S des Volumen-Halbleitersubstrats 103 gebildet. In diesem anschaulichen Beispiel definiert wenigstens ein Abschnitt von einer oder mehreren der vier anschaulichen 2D-Materialschichten 104A-104D (möglicherweise in Kombination mit einem Abschnitt des massiven Halbleitersubstrats 103) den Kanalbereich 115 für die planare Transistorvorrichtung 100.
  • Die 10-13 zeigen einen anschaulichen Prozessablauf zur Bildung von der in den 8-9 gezeigten Ausführungsformen der planaren Transistorvorrichtung 100. Die 10-13 weisen jedoch ein repräsentatives Substrat 105 auf, das entweder für das SOI-Substrat 102 oder das Halbleiterbulksubstrat 103 repräsentativ sein soll. Dementsprechend ist die oberseitige Oberfläche 105S des repräsentativen Substrats 105 so zu verstehen, dass sie für die oberseitige Oberfläche 102S der aktiven Schicht 102C des SOI-Substrats 102 oder die oberseitige Oberfläche 103S des Halbleiterbulksubstrats 103 repräsentativ ist.
  • 10 stellt die Vorrichtung 100 nach einer Durchführung von mehreren Prozessoperationen dar. Zunächst wurde in einem anschaulichen Prozessablauf die oben beschriebene Isolationsstruktur 107 in dem repräsentativen Substrat 105 gebildet. In 10 sind ebenfalls die vier oben beschriebenen anschaulichen 2D-Materialschichten 104A-104D dargestellt, die über der oberseitigen Oberfläche 105S des repräsentativen Substrats 105 angeordnet sind. Als nächstes wurde das oben beschriebene Gate 101 über der obersten 2D-Materialschicht 104D unter Verwendung von traditionellen Herstellungsverfahren gebildet.
  • 11 zeigt die planare Transistorvorrichtung 100, nachdem ein oder mehrere anisotrope Ätzprozesse durchgeführt wurden, um freiliegende Abschnitte der 2D-Materialschichten 104A-104D zu entfernen, die nicht durch das Gate 101 geschützt werden. Dieser Prozessvorgang belichtet die oberseitige Oberfläche 105S des repräsentativen Substrats 105 im Bereich des Source-Gebiets 111 und Drain-Gebiets 113 der Transistorvorrichtung 100.
  • In 12 ist das Bauelement 100 dargestellt, nachdem die oben beschriebenen Bereiche des Epi-Halbleitermaterials 120 in dem Source-Gebiet 111 und dem Drain-Gebiet 113 der Vorrichtung 100 gebildet wurden. Beachten Sie, dass das Epi-Halbleitermaterial 120 auf und in Kontakt mit wenigstens einer der freiliegenden Kantenoberflächen der 2D-Materialschichten 104A-104D gebildet wurde, die im Bereich 115 des Kanals der Vorrichtung 100 angeordnet sind. In einer anschaulichen Ausführungsform sind die Bereiche des Epi-Halbleitermaterials 120 auf und in Kontakt mit den freiliegenden Kanten aller 2D-Materialschichten 104A-104D, die im Kanalbereich 115 der Vorrichtung 100 angeordnet sind, gebildet.
  • 13 zeigt die planare Transistorvorrichtung 100, nachdem die oben beschriebenen leitfähigen Source/Drain-Kontaktstrukturen 112 auf der planaren Transistorvorrichtung 100 gebildet wurden, um die Bereiche des Epi-Halbleitermaterials 120 leitfähig zu kontaktieren. Natürlich wurden wie zuvor vor der Bildung der leitfähigen Source/Drain-Kontaktstrukturen 112 verschiedene Schichten aus isolierendem Material (nicht dargestellt) über der oberseitigen Oberfläche 105S des repräsentativen Substrats 105 und den Bereichen des Epi-Halbleitermaterials 120 gebildet.
  • 14 zeigt eine weitere hier beschriebene Ausführungsform einer planaren Transistorvorrichtung 100. In der in 14 beschriebenen Ausführungsform der planaren Transistorvorrichtung 100 ist die oben beschriebene Mehrzahl von 2D-Materialschichten 104A-104D über der oberseitigen Oberfläche 102S des SOI-Substrats 102 im allgemeinen Bereich des Source-Gebiets 111 und des Drain-Gebiets 113 der planaren Transistorvorrichtung 100 angeordnet, während der Kanalbereich 115 im Wesentlichen frei von jeder der 2D-Materialschichten 104 ist. In 13 ist auch die oben beschriebene Isolationsstruktur 107 dargestellt, die sich durch die 2D-Materialschichten 104A-104D und in die Halbleiterbasisschicht 102A des SOI-Substrats 102 erstreckt. Ebenfalls in 14 ist eine Gate-Struktur 119, die oben beschriebene Gate-Kappe 110 und der oben beschriebene Seitenwandabstandshalter 108 dargestellt. Zusammen definieren die Gate-Struktur 119, die Gate-Kappe 110 und der Seitenwandabstandshalter 108 ein Gate 101A. Die Gate-Struktur 119 kann, falls gewünscht, die endgültige Gate-Struktur für die planare Transistorvorrichtung 100 sein oder als Opfer-Gate-Struktur dienen, die später ersetzt werden kann. In dem unten beschriebenen anschaulichen Prozessablauf stellt die Gate-Struktur 119 die endgültige Gate-Struktur für die planare Transistorvorrichtung 100 dar. Der Seitenwand-Abstandhalter 108 trennt die endgültige Gate-Struktur seitlich von den 2D-Materialschichten 104A-104D. Wie üblich kann die Gate-Struktur 119 eine Schicht aus Gate-Isolationsmaterial (nicht separat dargestellt), z.B. Siliziumdioxid, Hafniumoxid, ein High-k-Material (d.h. ein Material mit einem k-Wert von 10 oder größer) und eine oder mehrere Schichten aus einem leitfähigen Material, z.B. Polysilizium, ein Metall, ein metallhaltiges Material, ein Material zur Einstellung der Arbeitsfunktion usw., (nicht separat dargestellt) umfassen, die als Gateelektrode der Gate-Struktur 119 fungieren. Ebenfalls in 14 ist eine Mehrzahl der oben beschriebenen leitfähigen Source/Drain-Kontaktstrukturen 112 dargestellt, die die obersten der 2D-Materialschichten 104 im Source-Gebiet 111 und im Drain-Gebiet 113 kontaktieren.
  • 15 zeigt eine weitere anschauliche Ausführungsform einer hier beschriebenen planaren Transistorvorrichtung 100, die zu der in 14 gezeigten planaren Transistorvorrichtung 100 ähnlich ist. Im Vergleich zu der in 14 gezeigten Ausführungsform wurde jedoch das SOI-Substrat 102 durch das oben beschriebene Halbleiterbulksubstrat 103 ersetzt. Bei der in 15 gezeigten planaren Transistorvorrichtung 100 wird die unterste 2D-Materialschicht 104A der vier anschaulichen 2D-Materialschichten 104A-104D auf und in Kontakt zu der oberseitigen Oberfläche 103S des Halbleiterbulksubstrats 103 gebildet.
  • Es ist auch zu beachten, dass in den in den 14 und 15 gezeigten Ausführungsformen die oberseitige Oberfläche 104U der obersten Schicht 104D der Mehrzahl von 2D-Materialschichten 104 in den Source- und Drain-Gebieten im Wesentlichen koplanar zu einer oberseitigen Oberfläche 110S der Gate-Kappe 110 ist. Zusätzlich ist in Bezug auf diese Ausführungsformen die oberseitige Oberfläche 104U der obersten Schicht 104D der Mehrzahl von 2D-Materialschichten 104 in den Source- und Drain-Gebieten an einem Niveau angeordnet, das über dem Niveau einer oberseitigen Oberfläche 119S der endgültigen Gate-Struktur 119 liegt.
  • Die 16-22 zeigen einen anschaulichen Prozessablauf zur Herstellung von der in den 14-15 gezeigten Ausführungsformen der planaren Transistorvorrichtung 100. Die 16-22 weisen jedoch das oben beschriebene repräsentative Substrat 105 auf, das in diesem Beispiel entweder das SOI-Substrat 102 oder das Halbleiterbulksubstrat 103 repräsentieren soll. Dementsprechend ist die oberseitige Oberfläche 105S des in den 16-22 gezeigten repräsentativen Substrats 105 so zu verstehen, dass sie für die oberseitige Oberfläche 102S der aktiven Schicht 102C des SOI-Substrats 102 oder die oberseitige Oberfläche 103S des Volumen-Halbleitersubstrats 103 repräsentativ ist.
  • 16 stellt das Bauelement an einem Punkt in der Fertigung dar, an dem die vier anschaulichen 2D-Materialschichten 104A-104D über der oberseitigen Oberfläche 105S des repräsentativen Substrats 105 angeordnet sind. Wie zuvor kann in einem anschaulichen Prozessablauf die in 16 dargestellte Struktur durch Schichtbildungs- und Abspalttechniken hergestellt werden, die zu den bekannten Techniken zur Bildung von SOI-Substraten ähnlich sind.
  • 17 zeigt die planare Transistorvorrichtung 100, nachdem die oben beschriebene Isolationsstruktur 107 unter Durchführung von traditionellen Ätz-, Abscheidungs- und Planarisierungsprozessen gebildet wurde.
  • 18 zeigt die planare Transistorvorrichtung 100, nachdem mehrere Prozessoperationen durchgeführt wurden. Zuerst wurde eine strukturierte Ätzmaske 122, z.B. eine strukturierte Schicht aus Photolack, mit einer Öffnung 122A über der obersten 2D-Materialschicht 104D unter Verwendung von traditioneller Herstellungstechniken gebildet. Danach wurden ein oder mehrere Ätzvorgänge durch die strukturierte Ätzmaske durchgeführt, um nacheinander die belichteten Teile von allen vier anschaulichen 2D-Materialschichten 104A-104D, die in 18 gezeigt sind, zu entfernen. Im abgebildeten Beispiel belichtet dieser Prozessvorgang die oberseitige Oberfläche 105S des repräsentativen Substrats 105 und definiert eine Gate-Aussparung 124. Darstellungsgemäß ist die Gate-Aussparung 124 seitlich in Gate-Längsrichtung durch die geätzten Endflächen der vier anschaulichen 2D-Materialschichten 104A-104D begrenzt und in Gate-Breitenrichtung (in und aus der Ebene des Zeichenblatts) durch ein isolierendes Material (nicht dargestellt), z.B. Siliziumdioxid, begrenzt.
  • 19 zeigt die planare Transistorvorrichtung 100 nach einer Durchführung von mehreren Prozessoperationen. Zunächst wurde die strukturierte Ätzmaske 122 entfernt. Danach wurde eine konforme Schicht aus einem Abstandshaltermaterial 126 über dem repräsentativen Substrat 105 und in der Gate-Aussparung 124 gebildet. Die Schicht aus Abstandshaltermaterial 126 kann jede gewünschte Dicke (gemessen an ihrer Basis) aufweisen und aus einer Mehrzahl von verschiedenen Materialien gebildet sein, z.B. Siliziumdioxid, einem low-k-Material, Siliziumnitrid, SiCN, SiN, SiCO und SiOCN usw. Die Schicht aus einem Abstandshaltermaterial 126 wurde auf den gesamten inneren Oberflächen von Seitenwänden der Gate-Aussparung 124 sowie auf der oberseitigen Oberfläche 105S des repräsentativen Substrats 105 gebildet.
  • 20 zeigt die planare Transistorvorrichtung 100, nachdem ein anisotroper Ätzprozess durchgeführt wurde, um horizontal angeordnete Abschnitte der Schicht aus einem Abstandshaltermaterial 126 zu entfernen. Dieser Prozessvorgang führt zur Bildung des vereinfacht dargestellten inneren Seitenwandabstandshalters 108, der auf den gesamten inneren Oberflächen der Seitenwände der Gate-Aussparung 124 gebildet wird. Obwohl in 20 nur ein einziger interner Seitenwandabstandshalter 108 dargestellt ist, kann in der Praxis mehr als ein interner Seitenwandabstandshalter innerhalb der Gate-Aussparung 124 gebildet sein. Der innere Seitenwandabstandhalter 108 kann jede gewünschte Dicke (gemessen an seiner Basis) aufweisen und aus einer Mehrzahl verschiedener Materialien gebildet sein, wie z.B. Siliziumdioxid, einem Low-k-Material, Siliziumnitrid, SiCN, SiN, SiCO und SiOCN usw.
  • 21 zeigt die planare Transistorvorrichtung 100 nach einer Durchführung von mehreren Prozessoperationen. Zunächst wurde wenigstens ein konformer Abscheidungsprozess durchgeführt, um eine konforme Gate-Isolationsschicht (nicht separat dargestellt) in der Gate-Aussparung 124 und über der oberseitigen Oberfläche der 2D-Materialschicht 104D zu bilden. Danach wurden ein oder mehrere konforme Abscheidungsprozesse durchgeführt, um eine oder mehrere konforme Schichten aus einem leitfähigen Material in der Gate-Aussparung 124 über der konformen Gate-Isolationsschicht und über der oberseitigen Oberfläche der 2D-Materialschicht 104D zu bilden. Zu diesem Zeitpunkt kann ein flächiger Abscheidungsprozess durchgeführt werden, um alle verbleibenden ungefüllten Bereiche der Gate-Aussparung 124 mit einem leitfähigen Material, wie z.B. Wolfram, zu füllen. Zu diesem Zeitpunkt wurden ein oder mehrere CMP- oder Zurückätz-Prozessschritte durchgeführt, um das Material zu entfernen, das sich außerhalb der Gate-Aussparung 124 und über der oberseitigen Oberfläche der 2D-Materialschicht 104D befand. Dann wurde ein Aussparungsätzprozess an den Materialien innerhalb der Gate-Aussparung 124 durchgeführt, um die Gesamthöhe dieser Materialien zu reduzieren und Platz für die Gate-Kappe 110 zu schaffen. Danach wurde ein deckender Abscheidungsprozess durchgeführt, um eine Schicht aus einem Gate-Kappenmaterial zu bilden, die die Gate-Aussparung 124 über den darin vertieften Materialien füllt. Zu diesem Zeitpunkt wurde ein CMP-Prozess durchgeführt, um überschüssige Mengen der Schicht aus Gate-Kappenmaterial zu entfernen, die sich über der oberseitigen Oberfläche der 2D-Materialschicht 104D befindet.
  • Natürlich können, falls gewünscht, an einem bestimmten Punkt im Prozessablauf in einer anschaulichen Ausführungsform ein oder mehrere lonenimplantationsprozesse durchgeführt werden, um dotierte Source/Drain-Gebiete (nicht gezeigt) zu bilden, die sich durch die vier anschaulichen 2D-Materialschichten 104A-104D in das Source-Gebiet 111 und das Drain-Gebiet 113 bis zu dem repräsentative Substrat 105 erstrecken. Wie zuvor können im repräsentativen Substrat 105 auch andere Bereiche (nicht gezeigt) gebildet werden, z.B. Halo-Implantationsbereiche.
  • 22 zeigt die planare Transistorvorrichtung 100, nachdem die oben beschriebenen leitfähigen Source/Drain-Kontaktstrukturen 112 auf der planaren Transistorvorrichtung 100 gebildet wurden. Natürlich wurden vor der Bildung der leitfähigen Source/Drain-Kontaktstrukturen 112 verschiedene Schichten aus einem isolierenden Material (nicht dargestellt) über der oberseitigen Oberfläche 105S des repräsentativen Substrats 105 gebildet.
  • Gemäß der Beschreibung oben weisen die hier beschriebenen 2D-Materialschichten 104 ein periodisches kristallographisches Muster auf. In einer anschaulichen Ausführungsform, in der die verschiedenen hier beschriebenen Ausführungsformen der planaren Transistorvorrichtungen 100 wenigstens zwei der 2D-Materialschichten 104 umfassen, kann das periodische kristallographische Muster von vertikal benachbarten 2D-Materialschichten 104 relativ zueinander gedreht oder „verdreht“ sein, um die elektrische Leistung von der Kombination aus den wenigstens zwei Schichten des 2D-Materials 104 zu verbessern, wie z.B. die Ladungsträgermobilität, Gate-Steuerung, Gate-Kapazität, Kurzkanaleffekte usw. Der Betrag oder der Grad an relativer Drehung zwischen den Schichten des 2D-Materials 104 kann in Bezug auf jede beliebige Bezugsebene bestimmt werden. Wenn z.B. die 2D-Materialschichten 104 im Source-Gebiet 111 der planaren Transistorvorrichtung 100 gebildet werden, kann eine solche Bezugsebene eine vertikal orientierte Ebene sein, die parallel zur Gate-Struktur verläuft und sich in Richtung der Gatebreite des Bauelements erstreckt. Andere Bezugsebenen sind möglich oder natürlich auch nicht. Darüber hinaus kann auch die Richtung der relativen Drehung zwischen den 2D-Materialschichten 104 (im oder gegen den Uhrzeigersinn) variieren. Natürlich kann das periodische kristallographische Muster der 2D-Materialschichten 104 je nach dem für die 2D-Materialschichten 104 gewählten Material, z.B. Graphen oder MoS2, unterschiedlich sein. In den 23-28 ist jede der 2D-Materialschichten 104 so dargestellt, dass sie aus Silizium gebildet ist.
  • 23 stellt eine Draufsicht auf eine einzelne Schicht des hier beschriebenen 2D-Materials 104 dar, die das periodische kristallographische Muster einer jeden der 2D-Materialschichten 104 zeigt.
  • 24 ist eine Draufsicht auf zwei der 2D-Materialschichten 104 in einer gestapelten Anordnung, wobei die oberste der beiden 2D-Materialschichten 104 um etwa 8° im Uhrzeigersinn relativ zur unteren Schicht der beiden 2D-Materialschichten 104 gedreht ist.
  • 25 ist eine Draufsicht auf drei der 2D-Materialschichten 104 in einer gestapelten Anordnung, wobei die zweite der drei 2D-Materialschichten 104 um etwa 8° im Uhrzeigersinn relativ zur unteren Schicht der drei 2D-Materialschichten 104 gedreht ist und die oberste der drei 2D-Materialschichten 104 um etwa 8° im Uhrzeigersinn relativ zur zweiten Schicht der drei 2D-Materialschichten 104 gedreht ist. Relativ gesehen ist also die oberste der drei 2D-Materialschichten 104 im Uhrzeigersinn um etwa 16° relativ zur untersten Schicht der drei 2D-Materialschichten 104 gedreht.
  • 26 ist eine Draufsicht auf zwei der 2D-Materialschichten 104 in einer gestapelten Anordnung, wobei die oberste der beiden 2D-Materialschichten 104 in einer Richtung im Uhrzeigersinn um etwa 12° relativ zur unteren Schicht der beiden 2D-Materialschichten 104 gedreht ist.
  • 27 ist eine Draufsicht auf drei der 2D-Materialschichten 104 in einer gestapelten Anordnung, wobei die zweite der drei 2D-Materialschichten 104 relativ zur unteren Schicht der drei 2D-Materialschichten 104 um etwa 12° im Uhrzeigersinn gedreht ist und die oberste der drei 2D-Materialschichten 104 relativ zur zweiten Schicht der drei 2D-Materialschichten 104 um etwa 12° im Uhrzeigersinn gedreht ist. Somit ist die oberste der drei 2D-Materialschichten 104 relativ zur unteren Schicht der drei 2D-Materialschichten 104 im Uhrzeigersinn um etwa 24° im Uhrzeigersinn gedreht.
  • 28 ist eine Draufsicht auf einen Stapel der 2D-Materialschichten 104, die zu der in 25 dargestellten ähnlich ist, außer dass eine vierte 2D-Materialschicht über der obersten der drei in 25 dargestellten 2D-Materialschichten 104 angeordnet ist und die vierte in 28 dargestellte 2D-Materialschicht relativ zur dritten Schicht der vier in 28 dargestellten 2D-Materialschichten 104 um etwa 8° im Uhrzeigersinn gedreht ist. Somit ist die oberste der vier in 28 gezeigten 2D-Materialschichten 104 relativ zur untersten Schicht der vier in 28 gezeigten 2D-Materialschichten 104 um etwa 24° im Uhrzeigersinn gedreht.
  • Natürlich soll die relative Drehung zwischen den 2D-Materialschichten 104 nicht für alle 2D-Materialschichten 104 in einem gegebenen Stapel solcher Materialien konstant sein. Beispielsweise kann die zweite Lage eines vierlagigen Materialstapels relativ zur unteren Lage um 7°, die dritte Lage des Stapels relativ zur zweiten Lage des Materialstapels um 15° und die vierte Lage des Stapels relativ zur dritten Lage des Stapels solcher Materialien um 6° gedreht sein. Zusätzlich kann die Richtung der relativen Drehung für verschiedene Lagen im Stapel dieser drei 2D-Materiallagen unterschiedlich sein. Darüber hinaus kann in einigen Fällen die Richtung der relativen Drehung zwischen allen 2D-Materialschichten innerhalb eines bestimmten Stapels dieser Materialien gleich sein, was jedoch nicht in allen Anwendungen der Fall sein kann.
  • Die oben beschriebenen besonderen Ausführungsformen dienen nur der Veranschaulichung, da die Erfindung modifiziert und auf eine andere, aber äquivalente Art und Weise ausgeführt werden kann, die für den Fachmann angesichts hierin enthaltenen Lehren offensichtlich ist. Zum Beispiel können die oben dargelegten Verfahrensschritte in einer anderen Reihenfolge durchgeführt werden. Darüber hinaus sind keine Einschränkungen hinsichtlich der hier gezeigten Konstruktions- oder Designdetails vorgesehen, mit Ausnahme der in den nachfolgenden Ansprüchen beschriebenen. Es ist daher offensichtlich, dass die oben beschriebenen besonderen Ausführungsformen geändert oder modifiziert werden können, und alle diese Variationen werden als im Rahmen und im Wesen der Erfindung liegend betrachtet. Die Verwendung von Begriffen wie „erste“, „zweite“, „dritte“ oder „vierte“ zur Beschreibung von verschiedenen Prozessen oder Strukturen in dieser Beschreibung und in den beigefügten Ansprüchen wird nur als Kurzverweis auf solche Schritte/Strukturen verwendet und bedeutet nicht notwendigerweise, dass diese Schritte/Strukturen in dieser geordneten Reihenfolge durchgeführt/gebildet werden. Je nach der genauen Anspruchssprache kann natürlich eine geordnete Abfolge solcher Prozesse erforderlich sein oder auch nicht. Dementsprechend ist der hier angestrebte Schutz wie in den nachfolgenden Ansprüchen dargelegt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 20190070840 [0021]
    • US 20180093454 [0021]
    • US 20180205038 [0021, 0022]

Claims (20)

  1. Planare Transistorvorrichtung mit einem Gate mit einer Gate-Länge, die sich in einer Gate-Längsrichtung erstreckt, und einer Gate-Breite, die sich in einer Gate-Breitenrichtung erstreckt, wobei der Transistor umfasst: eine Gate-Struktur, die über einem Halbleitersubstrat angeordnet ist, wobei das Halbleitersubstrat eine im Wesentlichen planare oberseitige Oberfläche aufweist; einen Kanalbereich; ein Source-Gebiet; ein Drain-Gebiet; und wenigstens eine Schicht aus einem zweidimensionalen (2D) Material, die in wenigstens einem von dem Source-Gebiet, Drain-Gebiet oder Kanalbereich angeordnet ist, wobei die wenigstens eine Schicht aus 2D-Material eine im Wesentlichen planare oberseitige Oberfläche aufweist, eine im Wesentlichen planare untere Oberfläche und eine im Wesentlichen gleichförmige vertikale Dicke über eine gesamte Länge der wenigstens einen Schicht aus 2D-Material in der Gate-Längsrichtung und über eine gesamte Breite der wenigstens einen Schicht aus 2D-Material in der Gate-Breitenrichtung aufweist, wobei die im Wesentlichen planare oberseitige Oberfläche und die im Wesentlichen planare untere Oberfläche der wenigstens einen Schicht aus 2D-Material ungefähr parallel zu einer im Wesentlichen planaren Oberfläche des Halbleitersubstrats angeordnet sind.
  2. Planare Transistorvorrichtung nach Anspruch 1, wobei die wenigstens eine Schicht aus 2D-Material eine Mehrzahl von Schichten aus 2D-Material umfasst, die in einer vertikal gestapelten Anordnung angeordnet sind.
  3. Planare Transistorvorrichtung nach Anspruch 2, wobei die Mehrzahl von Schichten aus 2D-Material vier einzelne Schichten aus 2D-Material umfasst.
  4. Planare Transistorvorrichtung nach Anspruch 2, wobei jede der mehreren Schichten aus einem gleichen 2D-Material umfasst.
  5. Planare Transistorvorrichtung nach Anspruch 2, bei der jede der mehreren Schichten aus 2D-Material eine vertikale Dicke aufweist, die im Wesentlichen gleich ist.
  6. Planare Transistorvorrichtung nach Anspruch 1, wobei die wenigstens eine Schicht aus 2D-Material eines aus Silizium, Siliziumgermanium, einem Material auf Metallchalkogenidbasis, einem Übergangsmetalldichalkogenid (TMD), Graphen, MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, HfS2, HfSe2, ZrS2, ZrSe2, NbSe2 oder ReSe2 umfasst und wobei das Halbleitersubstrat eines von einem Halbleiter-auf-Isolator-(SOI) -Substrat oder einem Halbleiterbulksubstrat umfasst.
  7. Planare Transistorvorrichtung nach Anspruch 1, wobei sich die wenigstens eine Schicht aus 2D-Material über einen gesamten Bereich des Source-Gebiets, einen gesamten Bereich des Kanalbereichs und einen gesamten Drain-Gebiet erstreckt.
  8. Planare Transistorvorrichtung nach Anspruch 7, wobei die wenigstens eine Schicht aus 2D-Material eine Mehrzahl von Schichten aus 2D-Material umfasst, die in einer vertikal gestapelten Anordnung angeordnet sind, und wobei die Vorrichtung ferner eine erste leitfähige Source/Drain-Kontaktstruktur, die mit einer obersten Schicht aus der Mehrzahl von Schichten aus 2D-Material im Source-Gebiet leitfähig gekoppelt ist, und eine zweite leitfähige Source/Drain-Kontaktstruktur umfasst, die mit einer obersten Schicht aus der Mehrzahl von Schichten aus 2D-Material im Drain-Gebiet leitfähig gekoppelt ist.
  9. Planare Transistorvorrichtung nach Anspruch 1, wobei sich die wenigstens eine Schicht aus 2D-Material über die Gesamtheit des Kanalbereichs erstreckt, wobei das Source-Gebiet im Wesentlichen frei von der wenigstens einen Schicht aus 2D-Material ist und wobei das Drain-Gebiet im Wesentlichen frei von der wenigstens einen Schicht aus 2D-Material ist.
  10. Planare Transistorvorrichtung nach Anspruch 9, ferner umfassend einen ersten Bereich aus epi-Halbleitermaterial, der in dem Source-Gebiet angeordnet ist, und einen zweiten Bereich aus epi-Halbleitermaterial, der in dem Drain-Gebiet angeordnet ist, wobei der erste Bereich aus epi-Halbleitermaterial eine erste Kante der wenigstens einen Schicht aus 2D-Material leitfähig kontaktiert und der zweite Bereich aus epi-Halbleitermaterial eine zweite Kante der wenigstens einen Schicht aus 2D-Material leitfähig kontaktiert.
  11. Planare Transistorvorrichtung nach Anspruch 10, wobei die wenigstens eine Schicht aus 2D-Material eine Mehrzahl von Schichten aus 2D-Material umfasst, die in einer vertikal gestapelten Anordnung angeordnet sind, und wobei der erste und der zweite Bereich aus Epi-Halbleitermaterial auf und in Kontakt zu der im Wesentlichen planaren Oberfläche des Halbleitersubstrats angeordnet sind.
  12. Planare Transistorvorrichtung nach Anspruch 10, ferner umfassend eine erste Source/Drain-Kontaktstruktur, die leitfähig mit dem ersten Bereich aus Epi-Halbleitermaterial gekoppelt ist, und eine zweite Source/Drain-Kontaktstruktur, die leitfähig mit dem zweiten Bereich aus Epi-Halbleitermaterial gekoppelt ist.
  13. Planare Transistorvorrichtung nach Anspruch 1, wobei die Gate-Struktur auf einer im Wesentlichen planaren oberseitigen Oberfläche des Halbleitersubstrats angeordnet ist und wobei die wenigstens eine Schicht aus 2D-Material entlang der Gesamtheit des Source-Gebiets und entlang der Gesamtheit des Drain-Gebiets angeordnet ist, wobei ein unterhalb der Gate-Struktur angeordneter Abschnitt des Halbleitersubstrats den Kanalbereich umfasst und wobei der Kanalbereich im Wesentlichen frei von der wenigstens einen Schicht aus 2D-Material ist.
  14. Planare Transistorvorrichtung nach Anspruch 13, wobei die wenigstens eine Schicht aus 2D-Material eine Mehrzahl von Schichten aus 2D-Material umfasst, die in einer vertikal gestapelten Anordnung angeordnet sind, und wobei die Vorrichtung ferner eine erste leitfähige Source/Drain-Kontaktstruktur, die mit einer obersten Schicht aus der Mehrzahl von Schichten aus 2D-Material im Source-Gebiet leitfähig gekoppelt ist, und eine zweite leitfähige Source/Drain-Kontaktstruktur umfasst, die mit einer obersten Schicht aus der Mehrzahl von Schichten aus 2D-Material im Drain-Gebiet leitfähig gekoppelt ist.
  15. Planare Transistorvorrichtung nach Anspruch 14, wobei wenigstens ein Seitenwandabstandshalter zwischen der Gate-Struktur und der wenigstens einen Schicht aus 2D-Material im Source-Gebiet und der wenigstens einen Schicht aus 2D-Material im Drain-Gebiet angeordnet ist.
  16. Planare Transistorvorrichtung nach Anspruch 14, ferner umfassend eine Gate-Kappe, die über der Gate-Struktur angeordnet ist, wobei eine oberste Schicht aus der Mehrzahl von Schichten aus 2D-Material im Source-Gebiet und eine oberste Schicht aus der Mehrzahl von Schichten aus 2D-Material im Drain-Gebiet zu einer oberseitigen Oberfläche der Gate-Kappe im Wesentlichen koplanar sind.
  17. Planare Transistorvorrichtung nach Anspruch 14, wobei eine oberste Schicht aus der Mehrzahl von Schichten aus 2D-Material im Source-Gebiet und eine oberste Schicht aus der Mehrzahl von Schichten aus 2D-Material im Drain-Gebiet eine oberseitige Oberfläche aufweist, die an einem Niveau angeordnet ist, das über einem Niveau einer oberseitigen Oberfläche der Gate-Struktur liegt.
  18. Planare Transistorvorrichtung nach Anspruch 2, wobei eine jede der Mehrzahl von Schichten aus 2D-Material ein periodisches kristallographisches Muster aufweist, wobei das periodische kristallographische Muster von einer aus der Mehrzahl von Schichten aus 2D-Material relativ zu dem periodischen kristallographischen Muster einer anderen aus der Mehrzahl von Schichten aus 2D-Material gedreht ist.
  19. Planare Transistorvorrichtung, die ein Gate mit einer Gate-Länge, die sich in einer Gate-Längsrichtung erstreckt, und einer Gate-Breite, die sich in einer Gate-Breitenrichtung erstreckt, umfasst, wobei der Transistor umfasst: eine Gate-Struktur, die über einem Halbleitersubstrat angeordnet ist, wobei das Halbleitersubstrat eine im Wesentlichen planare oberseitige Oberfläche umfasst; einen Seitenwandabstandshalter, der neben der Gate-Struktur angeordnet ist; einen Kanalbereich; ein Source-Gebiet; ein Drain-Gebiet; wenigstens eine Schicht aus einem zweidimensionalen (2D-) Material, die unter der Gate-Struktur und dem Seitenwandabstandshalter angeordnet ist, wobei das Source-Gebiet im Wesentlichen frei von der wenigstens einen Schicht aus 2D-Material ist und wobei das Drain-Gebiet im Wesentlichen frei von der wenigstens einen Schicht aus 2D-Material ist, wobei die wenigstens eine Schicht aus 2D-Material eine im Wesentlichen planare oberseitige Oberfläche, eine im Wesentlichen planare untere Oberfläche und eine im Wesentlichen gleichförmige vertikale Dicke über eine gesamte Länge der wenigstens einen Schicht aus 2D-Material in der Gate-Längsrichtung und über eine gesamte Breite der wenigstens einen Schicht aus 2D-Material in der Gate-Breitenrichtung aufweist, wobei die im Wesentlichen planare oberseitige Oberfläche und die im Wesentlichen planare untere Oberfläche der wenigstens einen Schicht aus 2D-Material zu der im Wesentlichen planaren oberseitigen Oberfläche des Halbleitersubstrats ungefähr parallel angeordnet sind; und erste und zweite Bereiche aus Epi-Halbleitermaterial, die in dem Source-Gebiet bzw. dem Drain-Gebiet angeordnet sind, wobei der erste Bereich aus Epi-Halbleitermaterial eine erste Kante der wenigstens einen Schicht aus 2D-Material leitfähig berührt, der zweite Bereich aus Epi-Halbleitermaterial eine zweite Kante der wenigstens einen Schicht aus 2D-Material leitfähig berührt und wobei die ersten und zweiten Bereiche aus Epi-Halbleitermaterial auf und in Kontakt zu der im Wesentlichen planaren oberseitigen Oberfläche des Halbleitersubstrats angeordnet sind.
  20. Planare Transistorvorrichtung mit einem Gate mit einer Gate-Länge, die sich in einer Gate-Längsrichtung erstreckt, und einer Gate-Breite, die sich in einer Gate-Breitenrichtung erstreckt, wobei der Transistor umfasst: eine Gate-Struktur, die über einem Halbleitersubstrat angeordnet ist, wobei das Halbleitersubstrat eine im Wesentlichen planare oberseitige Oberfläche aufweist, wobei die Gate-Struktur eine oberseitige Oberfläche aufweist; einen Kanalbereich; ein Source-Gebiet; ein Drain-Gebiet; eine Mehrzahl von Schichten aus einem zweidimensionalen (2D-) Material, die entlang einer Gesamtheit des Source-Gebiets und entlang einer Gesamtheit des Drain-Gebiets angeordnet ist, wobei der Kanalbereich im Wesentlichen frei von der Mehrzahl von Schichten aus 2D-Material ist, wobei eine jede von der Mehrzahl von Schichten aus 2D-Material eine im Wesentlichen planare oberseitige Oberfläche, eine im Wesentlichen planare untere Oberfläche und eine im Wesentlichen gleichförmige vertikale Dicke über eine gesamte Länge der Mehrzahl von Schichten aus 2D-Material in der Gate-Längsrichtung und über eine gesamte Breite der Mehrzahl von Schichten aus 2D-Material in der Gate-Breitenrichtung aufweist, wobei die im Wesentlichen planare oberseitige Oberfläche und die im Wesentlichen planare untere Oberfläche einer jeden der mehreren Schichten aus 2D-Material ungefähr parallel zu der im Wesentlichen planaren oberseitigen Oberfläche des Halbleitersubstrats angeordnet ist, wobei eine oberste Schicht von der Mehrzahl von Schichten aus 2D-Material im Source-Gebiet und eine oberste Schicht der Mehrzahl von Schichten aus 2D-Material im Drain-Gebiet eine oberseitige Oberfläche aufweisen, die auf einem Niveau angeordnet ist, das über einem Niveau der oberseitigen Oberfläche der Gate-Struktur liegt; und einen Seitenwandabstandshalter, der an der Gate-Struktur zwischen der Mehrzahl von Schichten aus 2D-Material im Source-Gebiet und der Mehrzahl von Schichten aus 2D-Material im Drain-Gebiet angeordnet ist.
DE102020209178.1A 2019-08-22 2020-07-22 Planare transistorvorrichtung mit wenigstens einer schicht aus einem zweidimensionalen (2d-) material und verfahren zur herstellung solcher transistorvorrichtungen Pending DE102020209178A1 (de)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688605B2 (en) * 2020-05-28 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with two-dimensional materials
US20210408272A1 (en) * 2020-06-26 2021-12-30 The Research Foundation For The State University Of New York Field effect transistors including quantum layers
US11842937B2 (en) * 2021-07-30 2023-12-12 Wolfspeed, Inc. Encapsulation stack for improved humidity performance and related fabrication methods

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2727818B2 (ja) * 1991-09-17 1998-03-18 日本電気株式会社 半導体装置
JP2778553B2 (ja) * 1995-09-29 1998-07-23 日本電気株式会社 半導体装置およびその製造方法
US6013930A (en) 1997-09-24 2000-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having laminated source and drain regions and method for producing the same
US6150231A (en) 1998-06-15 2000-11-21 Siemens Aktiengesellschaft Overlay measurement technique using moire patterns
US7205639B2 (en) 2005-03-09 2007-04-17 Infineon Technologies Ag Semiconductor devices with rotated substrates and methods of manufacture thereof
US7700405B2 (en) * 2007-02-28 2010-04-20 Freescale Semiconductor, Inc. Microelectronic assembly with improved isolation voltage performance and a method for forming the same
US8101474B2 (en) * 2010-01-06 2012-01-24 International Business Machines Corporation Structure and method of forming buried-channel graphene field effect device
US8546208B2 (en) * 2011-08-19 2013-10-01 International Business Machines Corporation Isolation region fabrication for replacement gate processing
US9252237B2 (en) 2012-05-09 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors, semiconductor devices, and methods of manufacture thereof
US9590044B2 (en) * 2013-04-11 2017-03-07 Infineon Technologies Ag Two-dimensional material containing electronic components
KR102144999B1 (ko) 2013-11-05 2020-08-14 삼성전자주식회사 이차원 물질과 그 형성방법 및 이차원 물질을 포함하는 소자
GB201416317D0 (en) 2014-09-16 2014-10-29 Swan Thomas & Co Ltd Two-dimensional materials
US10020300B2 (en) 2014-12-18 2018-07-10 Agilome, Inc. Graphene FET devices, systems, and methods of using the same for sequencing nucleic acids
US9857328B2 (en) * 2014-12-18 2018-01-02 Agilome, Inc. Chemically-sensitive field effect transistors, systems and methods for manufacturing and using the same
US9443871B2 (en) * 2015-01-08 2016-09-13 Globalfoundries Inc. Cointegration of bulk and SOI semiconductor devices
US9859115B2 (en) * 2015-02-13 2018-01-02 National Taiwan University Semiconductor devices comprising 2D-materials and methods of manufacture thereof
US20170098716A1 (en) * 2015-02-20 2017-04-06 University Of Notre Dame Du Lac Two-dimensional heterojunction interlayer tunneling field effect transistors
KR102395776B1 (ko) 2015-05-18 2022-05-09 삼성전자주식회사 이차원 물질을 포함하는 반도체소자 및 그 제조방법
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US9613871B2 (en) * 2015-07-16 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US10211312B2 (en) * 2015-08-07 2019-02-19 Imec Vzw Ferroelectric memory device and fabrication method thereof
KR102391911B1 (ko) 2015-10-16 2022-04-27 삼성전자주식회사 이차원 물질을 포함한 반도체 소자
EP3185303A1 (de) 2015-12-22 2017-06-28 IMEC vzw Halbleiterbauelement aus zweidimensionalem material
EP3242163A1 (de) 2016-05-06 2017-11-08 The Provost, Fellows, Foundation Scholars, & the other members of Board, of the College of the Holy & Undiv. Trinity of Queen Elizabeth near Dublin Verfahren zur strukturierung, musterung und betätigung von vorrichtungen mit zweidimensionalen materialien
KR102618541B1 (ko) 2016-08-04 2023-12-28 삼성전자주식회사 이차원 물질층을 포함하는 전자 소자
US9991122B2 (en) 2016-08-31 2018-06-05 Micron Technology, Inc. Methods of forming semiconductor device structures including two-dimensional material structures
US10211328B2 (en) * 2016-09-20 2019-02-19 Board Of Trustees Of The University Of Illinois Normally-off cubic phase GaN (c-GaN) HEMT having a gate electrode dielectrically insulated from a c-AlGaN capping layer
CN109803768A (zh) 2016-09-30 2019-05-24 加利福尼亚大学董事会 通过压缩流连续产生剥离型2d层状材料
US10056498B2 (en) * 2016-11-29 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102526649B1 (ko) 2016-11-30 2023-04-27 삼성전자주식회사 이차원 물질을 포함하는 반도체소자 및 그 제조방법
KR20180085609A (ko) * 2017-01-19 2018-07-27 삼성전자주식회사 이차원 물질층을 포함하는 적층 구조체를 지닌 전자 소자
US10734531B2 (en) * 2017-06-22 2020-08-04 The Penn State Research Foundation Two-dimensional electrostrictive field effect transistor (2D-EFET)
US10919280B2 (en) 2017-09-01 2021-02-16 The George Washington University Two-dimensional material printer and transfer system and method for atomically layered materials
KR102608959B1 (ko) 2017-09-04 2023-12-01 삼성전자주식회사 2차원 물질을 포함하는 소자
KR102334380B1 (ko) 2017-09-04 2021-12-02 삼성전자 주식회사 2차원 물질을 포함하는 소자의 제조 방법
US10312364B2 (en) 2017-10-03 2019-06-04 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US10727230B2 (en) 2017-11-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated semiconductor device with 2D material layer
EP3503199A1 (de) 2017-12-22 2019-06-26 IMEC vzw Herstellungsverfahren eines ferroelektrischen feldeffekttransistor
KR102637107B1 (ko) * 2018-09-18 2024-02-15 삼성전자주식회사 전자 소자 및 그 제조방법
KR20200071852A (ko) * 2018-12-04 2020-06-22 삼성전자주식회사 강유전층을 포함하는 전자 소자
US10734384B1 (en) * 2019-01-23 2020-08-04 Qualcomm Incorporated Vertically-integrated two-dimensional (2D) semiconductor slabs in complementary field effect transistor (CFET) cell circuits, and method of fabricating
US10811411B1 (en) * 2019-07-02 2020-10-20 Globalfoundries Inc. Fin-type field effect transistor with reduced fin bulge and method

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