DE112012005249T5 - FETs mit hybriden Kanalmaterialien - Google Patents

FETs mit hybriden Kanalmaterialien Download PDF

Info

Publication number
DE112012005249T5
DE112012005249T5 DE112012005249.8T DE112012005249T DE112012005249T5 DE 112012005249 T5 DE112012005249 T5 DE 112012005249T5 DE 112012005249 T DE112012005249 T DE 112012005249T DE 112012005249 T5 DE112012005249 T5 DE 112012005249T5
Authority
DE
Germany
Prior art keywords
semiconductor layer
fet
indium
phosphide
gallium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112012005249.8T
Other languages
English (en)
Other versions
DE112012005249B4 (de
Inventor
c/o IBM Corp. Guo Dechao
c/o IBM Corp. Han Shu-Jen
Edward William Kiewra
c/o IBM Corp. Shiu Kuen-Ting
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE112012005249T5 publication Critical patent/DE112012005249T5/de
Application granted granted Critical
Publication of DE112012005249B4 publication Critical patent/DE112012005249B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

Es werden Techniken zum Verwenden verschiedener Kanalmaterialien innerhalb derselben CMOS-Schaltung bereitgestellt. In einer Erscheinungsform umfasst ein Verfahren zur Herstellung einer CMOS-Schaltung die folgenden Schritte. Es wird ein Wafer bereitgestellt, welcher eine erste Halbleiterschicht auf einem Isolator aufweist. Eine STI wird verwendet, um die erste Halbleiterschicht in eine erste aktive Zone und eine zweite aktive Zone zu teilen. Die erste Halbleiterschicht wird in der ersten aktiven Zone ausgespart. Auf der ersten Halbleiterschicht lässt man epitaxial eine zweite Halbleiterschicht anwachsen, wobei die zweite Halbleiterschicht ein Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist. In der ersten aktiven Zone wird ein n-FET gebildet, wobei die zweite Halbleiterschicht als ein Kanalmaterial für den n-FET verwendet wird. In der zweiten aktiven Zone wird ein p-FET gebildet, wobei die erste Halbleiterschicht als ein Kanalmaterial für den p-FET verwendet wird.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft Komplementär-Metalloxid-Halbleiter(Complementary Metal Oxide Semiconductor, CMOS)-Schaltungen und insbesondere Techniken zum Verwenden verschiedener Kanalmaterialien innerhalb derselben CMOS-Schaltung.
  • Hintergrund der Erfindung
  • Aufgrund ihrer vorteilhaften Elektronentransporteigenschaften ist für zukünftige Generationen von Komplementär-Metalloxid-Halbleiter(CMOS)-Schaltungen die Verwendung von III-V-Materialien (d. h. Materialien, welche mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element umfassen) vorgeschlagen worden. Mit der Verwendung von III-V-Materialien in Feldeffekttransistoren (FETs) sind jedoch einige Probleme verbunden. Zum Beispiel weist ein p-Kanal-FET mit einem III-V-Material keine gute Grenzflächenqualität und keine gute Defektelektronenmobilität auf. Diese Nachteile sind bislang ein Hindernis für eine breite Anwendung von III-V-Materialien in CMOS-Schaltungen gewesen.
  • Deswegen wären Techniken wünschenswert, welche die Integration von III-V-Materialien in CMOS-Schaltungen ohne die oben beschriebenen Nachteile ermöglichen.
  • Kurzdarstellung der Erfindung
  • Durch die vorliegende Erfindung werden Techniken zum Verwenden verschiedener Kanalmaterialien innerhalb derselben Komplementär-Metalloxid-Halbleiter(CMOS)-Schaltung bereitgestellt. In einer Erscheinungsform der Erfindung wird ein Verfahren zur Herstellung einer CMOS-Schaltung bereitgestellt. Das Verfahren umfasst die folgenden Schritte. Es wird ein Wafer bereitgestellt, welcher eine erste Halbleiterschicht auf einem Isolator aufweist. Eine flache Grabenisolierung wird verwendet, um die erste Halbleiterschicht in mindestens zwei Abschnitte zu teilen, von denen einer als eine erste aktive Zone der Schaltung dient und ein anderer als eine zweite aktive Zone der Schaltung dient. Die erste Halbleiterschicht wird in der ersten aktiven Zone ausgespart. Auf der ersten Halbleiterschicht, die in der ersten aktiven Zone ausgespart worden ist, lässt man eine zweite Halbleiterschicht epitaxial anwachsen, wobei die zweite Halbleiterschicht ein Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist. In der ersten aktiven Zone wird ein n-Kanal-Feldeffekttransistor (n-FET) gebildet, wobei die zweite Halbleiterschicht als ein Kanalmaterial für den n-FET verwendet wird. In der zweiten aktiven Zone wird ein p-Kanal-Feldeffekttransistor (p-FET) gebildet, wobei die erste Halbleiterschicht als ein Kanalmaterial für den p-FET verwendet wird.
  • In einer anderen Erscheinungsform der Erfindung wird eine CMOS-Schaltung bereitgestellt. Die CMOS-Schaltung umfasst einen Wafer, welcher eine erste Halbleiterschicht auf einem Isolator aufweist, wobei die erste Halbleiterschicht in mindestens zwei Abschnitte geteilt ist, von denen einer als eine erste aktive Zone der Schaltung dient und ein anderer als eine zweite aktive Zone der Schaltung dient und wobei die erste Halbleiterschicht in der ersten aktiven Zone im Vergleich zu der zweiten aktiven Zone ausgespart ist; eine zweite Halbleiterschicht auf der ersten Halbleiterschicht in der ersten aktiven Zone, wobei die zweite Halbleiterschicht ein epitaxiales Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist; einen n-FET, der in der ersten aktiven Zone ausgebildet ist, wobei die zweite Halbleiterschicht als ein Kanal des n-FET dient; und einen p-FET, der in der zweiten aktiven Zone ausgebildet ist, wobei die erste Halbleiterschicht als ein Kanal des p-FET dient.
  • Ein umfassenderes Verständnis der vorliegenden Erfindung sowie weiterer Merkmale und Vorteile der vorliegenden Erfindung wird durch die folgende detaillierte Beschreibung und die Zeichnungen erhalten.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine Querschnittsansicht, welche eine Ausgangsstruktur zur Herstellung einer Komplementär-Metalloxid-Halbleiter(CMOS)-Schaltung veranschaulicht, namentlich einen Wafer, welcher eine erste Halbleiterschicht auf einem Isolator gemäß einer Ausführungsform der vorliegenden Erfindung aufweist;
  • 2 ist eine Querschnittsansicht, welche zwei aktive Zonen (Aktive Zone I und Aktive Zone II) veranschaulicht, die gemäß einer Ausführungsform der vorliegenden Erfindung in dem Wafer gebildet worden sind;
  • 3 ist eine Querschnittsansicht, welche die erste Halbleiterschicht veranschaulicht, die in der Aktiven Zone I gemäß einer Ausführungsform der vorliegenden Erfindung ausgespart worden ist;
  • 4 ist eine Querschnittsansicht, welche eine zweite Halbleiterschicht veranschaulicht, die ein III-V-Material enthält, das in der Aktiven Zone I über der ausgesparten ersten Halbleiterschicht epitaxial angewachsen ist, wobei gemäß einer Ausführungsform der vorliegenden Erfindung die zweite Halbleiterschicht als ein Kanalmaterial in der Aktiven Zone I dient und die erste Halbleiterschicht als ein Kanalmaterial in der Aktiven Zone II dient;
  • 5 ist eine Querschnittsansicht, welche Gate-Dielektrika, die über der ersten und zweiten Halbleiterschicht gebildet worden sind, Gate-Zonen, die auf den Gate-Dielektrika gebildet worden sind, und Abstandhalter veranschaulicht, die gemäß einer Ausführungsform der vorliegenden Erfindung auf gegenüber liegenden Seiten der Gate-Zonen gebildet worden sind;
  • 6 ist eine Querschnittsansicht, welche Source/Drain-Erweiterungszonen veranschaulicht, die gemäß einer Ausführungsform der vorliegenden Erfindung in jeder der Aktiven Zone I und der Aktiven Zone II gebildet worden sind;
  • 7 ist eine Querschnittsansicht, welche die Source/Drain-Erweiterungszonen veranschaulicht, die gemäß einer Ausführungsform der vorliegenden Erfindung ausgedehnt worden sind, um Source- und Drain-Zonen zu bilden; und
  • 8 ist eine Querschnittsansicht, welche leitfähige Kontakte veranschaulicht, die zu den Source- und Drain-Zonen gemäß einer Ausführungsform der vorliegenden Erfindung gebildet worden sind.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Hierin werden Techniken zum Integrieren verschiedener Kanalmaterialien innerhalb einer einzigen Komplementär-Metalloxid-Halbleiter(CMOS)-Schaltung bereitgestellt. Bei einem solchen hybriden Aufbau können Kanalmaterialien wie z. B. Gruppe III-V-Materialien verwendet werden, zum Beispiel als das Kanalmaterial des n-Kanal-Feldeffekttransistors (nFET), wodurch die vorteilhaften Eigenschaften (z. B. die Elektronentransporteigenschaften) dieser Materialien genutzt werden. Bei der vorliegenden Konfiguration kann jedoch für die p-Kanal-FETs (pFET) in der Schaltung auch ein anderes Kanalmaterial wie Germanium (Ge) verwendet werden, wodurch gleichzeitig die oben beschriebenen Probleme der Grenzflächenqualität und der Defektelektronenmobilität vermieden werden, die mit Gruppe-III-V-Materialien und pFETs verbunden sind. Auf diese Weise können beide FETs die Vorteile der hohen Kanal-Ladungsträger-Mobilität erfahren. 1 bis 8 sind Ansichten, welche eine beispielhafte Methodik zur Herstellung einer CMOS-Schaltung unter Verwendung eines Aufbaus mit hybridem Kanalmaterial veranschaulichen.
  • 1 ist eine Querschnittsansicht, welche eine Ausgangsstruktur für das Herstellungsverfahren veranschaulicht, namentlich einen Wafer 102, welcher eine Halbleiterschicht 102a auf einem Isolator 102b aufweist (d. h., der Wafer 102 ist ein Halbleiter-auf-Isolator(Semiconductor-on-Insulator, SOI)-Wafer). Im Allgemeinen umfasst ein Halbleiter-auf-Isolator-Wafer eine Schicht eines Halbleitermaterials, die durch ein vergrabenes Oxid oder BOX (Buried Oxide) von einem Substrat getrennt ist. Zur Vereinfachung der Darstellung ist das Substrat in den vorliegenden Figuren nicht dargestellt.
  • Gemäß einer beispielhaften Ausführungsform ist die Halbleiterschicht 102a aus Germanium gebildet, d. h. der Wafer 102 ist ein Germanium-auf-Isolator-Wafer und der Isolator 102b, z. B. das BOX, ist ein Oxid wie z. B. Germaniumoxid. Ge sorgt für vorteilhafte Mobilitätseigenschaften zum Beispiel im Vergleich zu Silicium (Si), es könnten stattdessen jedoch auch andere Halbleitermaterialien als Ge, z. B. Si oder Siliciumgermanium (SiGe), verwendet werden, falls erwünscht.
  • Gemäß einer beispielhaften Ausführungsform weist die Halbleiterschicht 102a eine Dicke von etwa 20 Nanometer (nm) bis etwa 50 nm auf. Mehrere verschiedene Halbleiter-auf-Isolator-Wafer-Konfigurationen (z. B. Germanium-auf-Isolator-Wafer) sind kommerziell erhältlich. In diesem Fall kann es notwendig sein, die Halbleiterschicht dünner zu machen, um die gewünschte Dicke für die Halbleiterschicht 102a zu erhalten. Lediglich beispielsweise kann ein Ätzverfahren, z. B. chemisch-mechanisches Polieren (CMP), oder eine Oxidation, gefolgt von einem Oxidabheben, wie es auf dem Fachgebiet bekannt ist, angewendet werden, um die gewünschte Dicke der Halbleiterschicht zu erhalten.
  • Als Nächstes werden, wie in 2 dargestellt, in der Halbleiterschicht 102a mindestens zwei aktive Zonen gebildet, wobei Standardtechniken flacher Grabenisolierungen (Shallow Trench Isolations, STI) angewendet werden, um die Halbleiterschicht 102a in mindestens zwei Abschnitte zu teilen. Ein erster der Abschnitte, d. h. ein ”erster Abschnitt”, entspricht einer ersten der aktiven Zonen, d. h. einer „ersten aktiven Zone”, und ein zweiter der Abschnitte, d. h. ein ”zweiter Abschnitt”, entspricht einer zweiten der aktiven Zonen, d. h. einer „zweiten aktiven Zone”.
  • Im Allgemeinen umfassen STI-Verfahren ein Ätzen eines oder mehrerer Gräben durch die Halbleitermaterialschicht (d. h. durch die Halbleiterschicht 102a), wobei zum Beispiel ein Verfahren des reaktiven Ionenätzens (Reactive Ion Etching, RIE) angewendet wird, so dass die Gräben den Isolator (d. h. den Isolator 102b) erreichen. Die Gräben werden dann mit einem dielektrischen Material, z. B. einem Oxid, gefüllt. Alles überschüssige dielektrische Material kann unter Anwendung einer Nassätztechnik entfernt werden. In diesem Fall isoliert das dielektrische Material (als „STI-Dielektrikumsfüllung” bezeichnet) die erste aktive Zone von der zweiten aktiven Zone in dem Wafer.
  • In dem Beispiel, das in 2 dargestellt ist, sind zwei aktive Zonen (als „Aktive Zone I” und „Aktive Zone II” bezeichnet) definiert worden. Diese spezielle Konfiguration ist jedoch lediglich zu Veranschaulichungszwecken dargestellt und es versteht sich, dass gemäß den Techniken der vorliegenden Erfindung mehr aktive Zonen als dargestellt gebildet werden können, wobei deren Anzahl in Abhängigkeit von den speziellen Anforderungen der Schaltung variieren kann, die hergestellt wird.
  • Gemäß einer beispielhaften Ausführungsform wird in einer der aktiven Zonen ein n-FET gebildet und in der anderen aktiven Zone ein p-FET gebildet. Zufällig wird in den Figuren und der folgenden Beschreibung der n-FET in der Aktiven Zone I gebildet und der p-FET in der Aktiven Zone II gebildet. Dies ist jedoch nur eine zufällige Bezeichnung und jeder FET könnte in jeder Zone gebildet werden.
  • Im Allgemeinen umfasst ein FET eine Source-Zone und eine Drain-Zone, die durch einen Kanal (Kanäle) verbunden sind. Eine Gate-Zone über dem Kanal reguliert den Elektronenfluss durch den Kanal. Die Gate-Zone wird typischerweise durch ein Gate-Dielektrikum von dem Kanal getrennt. Geeignete Gate/Gate-Dielektrikums-Materialien werden nachstehend noch detaillierter beschrieben.
  • Die Halbleiterschicht 102a wird dann in der Aktiven Zone I ausgespart, vgl. 3. Wie oben herausgestellt, wird in der Aktiven Zone I ein n-FET gebildet. Gemäß einer beispielhaften Ausführungsform wird die Halbleiterschicht 102a in der Aktiven Zone I durch ein Ätzverfahren ausgespart, z. B. durch chemisch-mechanisches Polieren. Das Ätzen kann einen Endpunkt auf der Grundlage der gewünschten Enddicke der ausgesparten Halbleiterschicht 102a aufweisen. Zum Beispiel kann in beiden aktiven Zonen über der Halbleiterschicht 102a eine (nicht dargestellte) Hartmaske abgeschieden werden, wie sie auf dem Fachgebiet bekannt ist. Geeignete Hartmaskenmaterialien umfassen, ohne darauf beschränkt zu sein, ein Oxid- oder Nitridmaterial (z. B. Siliciumnitrid), welches eine Dicke von z. B. 5 nm bis etwa 10 nm aufweist. Anschließend werden Standardlithographietechniken angewendet (zum Beispiel unter Verwendung einer strukturierten Photoresistschicht, wie es auf dem Fachgebiet bekannt ist), um die Hartmaske derart zu strukturieren, dass die Hartmaske nach dem Strukturieren nur über der Aktiven Zone II zurückbleibt. Dieses Strukturierungsverfahren zum Strukturieren der Hartmaske kann Standard-Nassätzverfahren oder Verfahren des reaktiven Ionenätzens (RIE) umfassen. Die Halbleiterschicht 102a in der Aktiven Zone I kann dann in der Aktiven Zone I ausgespart werden, wie oben beschrieben. Die Hartmaske, welche die Aktive Zone II bedeckt, wird vorzugsweise entfernt, nachdem das epitaxiale Anwachsen des Epi-III-V-Materials in der Aktiven Zone I über der ausgesparten Halbleiterschicht 102a durchgeführt ist, vgl. 4. Auf diese Weise wird das epitaxiale Anwachsen auf die frei liegende Aktive Zone I beschränkt. Wie oben beschrieben, kann die Hartmaske unter Anwendung von Standard-Nassätzverfahren oder Verfahren des reaktiven Ionenätzens (RIE) entfernt werden.
  • Gemäß einer anderen beispielhaften Ausführungsform kann eine Folge von Oxidations-/Oxidabhebungsschritten angewendet werden, wie es auf dem Fachgebiet bekannt ist, um die Dicke der Halbleiterschicht 102a in der Aktiven Zone I schrittweise zu verringern. Lediglich beispielsweise beträgt die resultierende Dicke der Halbleiterschicht 102a in der Aktiven Zone I nach der Durchführung des Aussparens etwa 5 nm bis etwa 15 nm, z. B. etwa 10 nm bis etwa 15 nm. Vor diesem Oxidationsverfahren kann auf dieselbe Weise wie unmittelbar vorstehend beschrieben eine (nicht dargestellte) Hartmaske gebildet werden, um die Halbleiterschicht 102a in der Aktiven Zone II zu maskieren/zu schützen und um das folgende epitaxiale Anwachsen (vgl. 4) auf die frei liegende Aktive Zone I zu beschränken.
  • Wie in 4 dargestellt, wird das epitaxiale Anwachsen einer Halbleiterschicht 402 (als „Epi-III-V-Material” bezeichnet), die aus einem anderen Halbleitermaterial (als die Halbleiterschicht 102a) aufgebaut ist, in der Aktiven Zone I über der ausgesparten Halbleiterschicht 102a in dieser Zone durchgeführt. Gemäß einer beispielhaften Ausführungsform ist die Halbleiterschicht 402 aus einem III-V-Material aufgebaut.
  • Der Begriff III-V-Material, wie hierin verwendet, bezieht sich auf ein Material, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element umfasst. Lediglich beispielsweise umfassen geeignete III-V-Materialien, ohne darauf beschränkt zu sein, Aluminiumantimonid, Aluminiumarsenid, Aluminiumgalliumarsenid, Aluminiumgalliumindiumphosphid, Aluminiumgalliumnitrid, Aluminiumgalliumphosphid, Aluminiumindiumarsenid, Aluminiumnitrid, Aluminiumphosphid, Borarsenid, Bornitrid, Borphosphid, Galliumantimonid, Galliumarsenid, Galliumarsenidphosphid, Galliumindiumarsenidantimonidphosphid, Galliumnitrid, Galliumphosphid, Indiumantimonid, Indiumarsenid, Indiumarsenidantimonidphosphid, Indiumgalliumarsenid, Indiumgalliumnitrid, Indiumgalliumphosphid, Indiumnitrid, Indiumphosphid und/oder Kombinationen, welche mindestens eines der vorstehenden Materialien umfassen.
  • Gemäß einer beispielhaften Ausführungsform, lässt man das III-V-Material unter Anwendung eines Molekularstrahlansatzes epitaxial in der Aktiven Zone I anwachsen, um die Halbleiterschicht 402 zu bilden. Molekularstrahlepitaxie (Molecular Beam Epitaxy, MBE) ist ein Verfahren, welches dem Fachmann wohlbekannt ist. Im Allgemeinen wird die Molekularstrahlepitaxie in einem Vakuum (z. B. in einer Vakuumkammer) durchgeführt, wo Komponentenelemente, die in separaten Effusionszellen enthalten sind, erwärmt werden, bis die Elemente sublimieren. Die resultierenden gasförmigen Elemente kondensieren dann auf dem Zielsubstrat. In diesem Fall sind die Komponentenelemente III-V-Materialien.
  • Bei diesem Ansatz können dünne Dünnschichten der oben angeführten III-V-Materialien in der Aktiven Zone I gebildet werden, wobei das Anwachsen auf die ausgesparte Halbleiterschicht 102a beschränkt ist (siehe oben). Das III-V-Material (die III-V-Materialien), das (die) in der Aktiven Zone I abgeschieden wird (werden), kann (können) als eine einzige Schicht oder als mehrere Schichten abgeschieden werden, wobei jede Schicht ein III-V-Material enthält. Somit kann die Halbleiterschicht 402 aus einer einzigen Schicht eines III-V-Materials oder alternativ aus mehreren Schichten (in einer gestapelten Konfiguration) aufgebaut sein, wobei jede Schicht ein III-V-Material enthält.
  • Überschüssiges epitaxiales III-V-Material, welches in der Aktiven Zone I angewachsen ist, kann dann durch ein Ätzverfahren entfernt werden. Geeignete Ätzverfahren umfassen, ohne darauf beschränkt zu sein, chemisch-mechanisches Polieren (CMP). Ein Verfahren wie CMP ist vorteilhaft, da es für eine flache, ebene Fläche sorgt, auf welcher anschließend die verschiedenen anderen Komponenten der Einheit gebildet werden können (wie nachstehend beschrieben).
  • Das Ergebnis ist ein Wafer, welcher in der Aktiven Zone I und in der Aktiven Zone II zwei verschiedene Kanalmaterialien aufweist, d. h. eine Halbleiterschicht 402, welche aus einem III-V-Material aufgebaut ist, und eine Halbleiterschicht 102a, welche aus Ge aufgebaut ist, auf welchen nun ein n-FET bzw. ein p-FET hergestellt werden kann. Der Begriff „hybrid”, wie er hierin verwendet wird, bezieht sich auf diese Verwendung mehrerer verschiedener Kanalmaterialien innerhalb derselben CMOS-Schaltung, d. h. eines Kanalmaterials in der Aktiven Zone I und eines anderen Kanalmaterials in der Aktiven Zone II. Nachdem nun ein Wafer hergestellt worden ist, welcher hybride Kanalmaterialien aufweist, ist der Rest des nachstehend umrissenen Verfahrens lediglich beispielhaft und kann mit den Lehren der vorliegenden Erfindung durch den Fachmann für eine Vielfalt verschiedener Anwendungen entsprechend variiert werden.
  • Wie in 5 dargestellt, wird dann auf dem entsprechenden Kanalmaterial (Halbleiterschicht 402 (III-V-Material) bzw. Halbleiterschicht 102a (Ge)) in der Aktiven Zone I und der Aktiven Zone II eine Gate-Dielektrikums-Schicht gebildet. Die Eigenschaften (d. h. Zusammensetzung, Dicke usw.) des Gate-Dielektrikums können für jede Zone zum Beispiel in Abhängigkeit von der Art der Gate-Zone, die verwendet wird, variiert werden. Alternativ kann in beiden Zonen dasselbe Gate-Dielektrikum verwendet werden.
  • Lediglich beispielsweise kann ein High-k-Dielektrikum verwendet werden, wenn eine Metall-Gate-Zone gebildet wird (siehe unten). Wenn jedoch eine dotierte Polysilicium(Poly-Si)-Gate-Zone verwendet wird (siehe unten), kann ein Oxid-Gate-Dielektrikum verwendet werden. Ferner können gemäß den Techniken der vorliegenden Erfindung in derselben Schaltung verschiedene Gate-Materialien verwendet werden. Zum Beispiel kann die Gate-Zone, die in der Aktiven Zone gebildet wird, eine Metall-Gate-Zone sein, während die Gate-Zone, die in der Aktiven Zone II gebildet wird, eine dotierte Poly-Si-Gate-Zone sein kann, oder umgekehrt.
  • Gegebenenfalls kann in beiden Zonen derselbe Gate-Typ, d. h. Metall oder Poly-Si, gebildet werden.
  • Somit wird in diesem Schritt sowohl in der Aktiven Zone I als auch in der Aktiven Zone II ein geeignetes Gate-Dielektrikums-Material auf dem Kanalmaterial abgeschieden, um die Gate-Dielektrika 502 und 504 zu bilden. Wie oben herausgestellt, umfassen geeignete Gate-Materialien, ohne darauf beschränkt zu sein, ein High-k-Gate-Dielektrikums-Material (wie z. B. Hafniumoxid (HfO2)) für eine Metall-Gate-Zone und ein Oxid (wie z. B. Siliciumdioxid (SiO2)) für eine dotierte Poly-Si-Gate-Zone. In dem einfachsten Fall, wenn in beiden Zonen dasselbe Gate-Dielektrikum verwendet wird, kann das Gate-Dielektrikums-Material überdeckend über dem Wafer abgeschieden und anschließend strukturiert werden, um das Gate-Dielektrikums-Material von allen außer jenen Bereichen über dem Kanalmaterial zu entfernen, wo es erwünscht ist. In ähnlicher Weise kann, wenn ein in jeder der aktiven Zonen ein anderes Gate-Dielektrikums-Material verwendet wird, ein erstes Gate-Dielektrikums-Material überdeckend über dem Wafer abgeschieden und anschließend strukturiert werden, um dieses erste Gate-Dielektrikums-Material von allen außer jenen Bereichen über dem Kanalmaterial in der aktiven Zone zu entfernen, in welchen es erwünscht ist. Als Nächstes kann ein zweites Gate-Dielektrikums-Material überdeckend über dem Wafer (und dem ersten Gate-Dielektrikums-Material) abgeschieden und anschließend strukturiert werden, um dieses zweite Gate-Dielektrikums-Material von allen außer jenen Bereichen über dem Kanalmaterial in der anderen aktiven Zone zu entfernen, in welchen es erwünscht ist.
  • Anschließend wird ein geeignetes Gate-Material über dem Gate-Dielektrikum abgeschieden und strukturiert, um auf den Gate-Dielektrika 502 und 504 über dem epitaxialen III-V-Material (Aktive Zone I) bzw. dem Ge (Aktive Zone II) die Gate-Zonen 506 und 508 zu bilden. Die Halbleiterschicht 402 (III-V-Material) und die Halbleiterschicht 102a (Ge) dienen als die Kanalzonen der FETs. Wie oben herausgestellt, umfassen geeignete Gate-Materialien, ohne darauf beschränkt zu sein, ein Metall (wie z. B. Aluminium, Nickel, Platin) oder dotiertes Poly-Si. Im einfachsten Fall, wenn in beiden Zonen dasselbe Gate-Material verwendet wird, kann das gegebene Gate-Material überdeckend über dem Wafer abgeschieden und anschließend strukturiert werden, um das Gate-Material von allen außer jenen Bereichen über dem Gate-Dielektrikum zu entfernen, wo es erwünscht ist.
  • Wenn in jeder der aktiven Zonen ein anderes Gate-Material verwendet wird, kann ein erstes Gate-Material (z. B. Metall oder Poly-Si) überdeckend über dem Wafer abgeschieden und anschließend strukturiert werden, um dieses erste Gate-Material von allen außer jenen Bereichen über dem Gate-Dielektrikum in der aktiven Zone zu entfernen, in welchen es erwünscht ist. Als Nächstes kann ein zweites Gate-Material überdeckend über dem Wafer (und dem ersten Gate-Material) abgeschieden und anschließend strukturiert werden, um dieses zweite Gate-Material von allen außer jenen Bereichen über dem Gate-Dielektrikum in der anderen aktiven Zone zu entfernen, in welchen es erwünscht ist.
  • Auf gegenüber liegenden Seiten jeder Gate-Zone 506 und 508 werden Abstandhalter gebildet. Vgl. 5, wo die Abstandhalter 510 auf gegenüberliegenden Seiten der Gate-Zone 506 gebildet worden sind und die Abstandhalter 512 auf gegenüberliegenden Seiten der Gate-Zone 508 gebildet worden sind. Gemäß einer beispielhaften Ausführungsform werden die Abstandhalter 510 und 512 jeweils aus einem Nitridmaterial, z. B. Siliciumnitrid (SiN), gebildet. Gemäß einer beispielhaften Ausführungsform wird das Abstandhaltermaterial (z. B. SiN) überdeckend auf dem Wafer abgeschieden und anschließend strukturiert (z. B. durch RIE), um die Abstandhalter 510 und 512 zu bilden.
  • Anschließend werden in jeder der Aktiven Zone I und der Aktiven Zone II Source/Drain-Erweiterungszonen 602 bzw. 604 gebildet, vgl. 6. Gemäß einer beispielhaften Ausführungsform werden die Source/Drain-Erweiterungszonen 602 und 604 durch herkömmliche Source/Drain-Erweiterungs-Implantationstechniken gebildet, wobei Dotierstoffe wie Phosphor oder Arsen für n-Kanal-FETs und Bor für p-Kanal-FETs verwendet werden.
  • Anschließend werden herkömmliche Source/Drain-Implantationstechniken angewendet, um die Source- und Drain-Zonen 702 und 704 zu bilden, vgl. 7. Wie oben angegeben, sind Phosphor und Arsen geeignete Dotierstoffe für n-Kanal-FETs und ist Bor ein geeigneter Dotierstoff für p-Kanal-FETs.
  • Zu den Source- und Drain-Zonen werden leitfähige Kontakte 802 und 804 gebildet, vgl. 8. Gemäß einer beispielhaften Ausführungsform werden die leitfähigen Kontakte 802 und 804 aus einem Metall (Metallen) wie Nickel und/oder Platin gebildet. Die Kontakte 802 und 804 können unter Anwendung eines herkömmlichen Abhebeverfahrens gebildet werden.
  • Obwohl hierin veranschaulichende Ausführungsformen der vorliegenden Erfindung beschrieben worden sind, versteht es sich, dass die Erfindung nicht auf jene genauen Ausführungsformen beschränkt ist und dass der Fachmann verschiedene andere Veränderungen und Modifikationen vornehmen kann, ohne vom Umfang der Erfindung abzuweichen.

Claims (21)

  1. Verfahren zur Herstellung einer Komplementär-Metalloxid-Halbleiter(CMOS)-Schaltung, aufweisend die Schritte: Bereitstellen eines Wafers, der eine erste Halbleiterschicht auf einem Isolator aufweist; Verwenden einer flachen Grabenisolierung, um die erste Halbleiterschicht in mindestens zwei Abschnitte zu teilen, von denen einer als eine erste aktive Zone der Schaltung dient und ein anderer als eine zweite aktive Zone der Schaltung dient; Aussparen der ersten Halbleiterschicht in der ersten aktiven Zone; epitaxiales Anwachsen einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht, die in der ersten aktiven Zone ausgespart worden ist, wobei die zweite Halbleiterschicht ein Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist; Bilden eines n-Kanal-Feldeffekttransistors (n-FET) in der ersten aktiven Zone unter Verwendung der zweiten Halbleiterschicht als ein Kanalmaterial für den n-FET; und Bilden eines p-Kanal-Feldeffekttransistors (p-FET) in der zweiten aktiven Zone unter Verwendung der ersten Halbleiterschicht als ein Kanalmaterial für den p-FET.
  2. Verfahren nach Anspruch 1, wobei die erste Halbleiterschicht Germanium aufweist.
  3. Verfahren nach Anspruch 1, wobei der Isolator ein Oxid aufweist.
  4. Verfahren nach Anspruch 1, wobei der Schritt des Verwendens einer flachen Grabenisolierung zum Teilen der ersten Halbleiterschicht in die mindestens zwei Abschnitte die Schritte aufweist: Ätzen eines oder mehrerer Gräben durch die erste Halbleiterschicht; und Füllen der Gräben mit einem Dielektrikum.
  5. Verfahren nach Anspruch 1, wobei die erste Halbleiterschicht in der ersten aktiven Zone zu einer Dicke von etwa 5 nm bis etwa 15 nm ausgespart wird.
  6. Verfahren nach Anspruch 1, wobei die zweite Halbleiterschicht ein Material aufweist, welches aus der Gruppe ausgewählt ist, die aus Aluminiumantimonid, Aluminiumarsenid, Aluminiumgalliumarsenid, Aluminiumgalliumindiumphosphid, Aluminiumgalliumnitrid, Aluminiumgalliumphosphid, Aluminiumindiumarsenid, Aluminiumnitrid, Aluminiumphosphid, Borarsenid, Bornitrid, Borphosphid, Galliumantimonid, Galliumarsenid, Galliumarsenidphosphid, Galliumindiumarsenidantimonidphosphid, Galliumnitrid, Galliumphosphid, Indiumantimonid, Indiumarsenid, Indiumarsenidantimonidphosphid, Indiumgalliumarsenid, Indiumgalliumnitrid, Indiumgalliumphosphid, Indiumnitrid, Indiumphosphid und/oder Kombinationen besteht, welche mindestens eines der vorstehenden Materialien aufweisen.
  7. Verfahren nach Anspruch 1, wobei man die zweite Halbleiterschicht durch Molekularstrahlepitaxie epitaxial über der ersten Halbleiterschicht in der ersten aktiven Zone anwachsen lässt.
  8. Verfahren nach Anspruch 1, ferner aufweisend den Schritt: Planarisieren der zweiten Halbleiterschicht, nachdem die zweite Halbleiterschicht epitaxial über der ersten Halbleiterschicht in der ersten aktiven Zone angewachsen ist.
  9. Verfahren nach Anspruch 8, wobei die zweite Halbleiterschicht durch chemisch-mechanisches Polieren planarisiert wird.
  10. Verfahren nach Anspruch 1, wobei der Schritt des Bildens des n-FET in der ersten aktiven Zone die Schritte aufweist: Bilden eines n-FET-Gate-Dielektrikums auf der zweiten Halbleiterschicht; Bilden einer n-FET-Gate-Zone auf dem n-FET-Gate-Dielektrikum; Bilden von Abstandhaltern auf gegenüber liegenden Seiten der n-FET-Gate-Zone; und Bilden von Source- und Drain-Zonen in der zweiten Halbleiterschicht.
  11. Verfahren nach Anspruch 1, wobei der Schritt des Bildens des p-FET in der zweiten aktiven Zone die Schritte aufweist: Bilden eines p-FET-Gate-Dielektrikums auf der ersten Halbleiterschicht; Bilden einer p-FET-Gate-Zone auf dem p-FET-Gate-Dielektrikum; Bilden von Abstandhaltern auf gegenüber liegenden Seiten der p-FET-Gate-Zone; und Bilden von Source- und Drain-Zonen in der ersten Halbleiterschicht.
  12. Verfahren nach Anspruch 10, wobei die n-FET-Gate-Zone eine Metall-Gate-Zone oder eine dotierte Polysilicium-Gate-Zone aufweist.
  13. Verfahren nach Anspruch 11, wobei die p-FET-Gate-Zone eine Metall-Gate-Zone oder eine dotierte Polysilicium-Gate-Zone aufweist.
  14. CMOS-Schaltung, aufweisend: einen Wafer, welcher eine erste Halbleiterschicht auf einem Isolator aufweist, wobei die erste Halbleiterschicht in mindestens zwei Abschnitte geteilt ist, von denen einer als eine erste aktive Zone der Schaltung dient und ein anderer als eine zweite aktive Zone der Schaltung dient, und wobei die erste Halbleiterschicht in der ersten aktiven Zone im Vergleich zu der zweiten aktiven Zone ausgespart ist; eine zweite Halbleiterschicht auf der ersten Halbleiterschicht in der ersten aktiven Zone, wobei die zweite Halbleiterschicht ein epitaxiales Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist; einen n-FET, welcher in der ersten aktiven Zone ausgebildet ist, wobei die zweite Halbleiterschicht als ein Kanal des n-FET dient; und einen p-FET, welcher in der zweiten aktiven Zone ausgebildet ist, wobei die erste Halbleiterschicht als ein Kanal des p-FET dient.
  15. CMOS-Schaltung nach Anspruch 14, wobei die erste Halbleiterschicht Germanium aufweist.
  16. CMOS-Schaltung nach Anspruch 14, wobei die zweite Halbleiterschicht ein Material aufweist, welches aus der Gruppe ausgewählt ist, die aus Aluminiumantimonid, Aluminiumarsenid, Aluminiumgalliumarsenid, Aluminiumgalliumindiumphosphid, Aluminiumgalliumnitrid, Aluminiumgalliumphosphid, Aluminiumindiumarsenid, Aluminiumnitrid, Aluminiumphosphid, Borarsenid, Bornitrid, Borphosphid, Galliumantimonid, Galliumarsenid, Galliumarsenidphosphid, Galliumindiumarsenidantimonidphosphid, Galliumnitrid, Galliumphosphid, Indiumantimonid, Indiumarsenid, Indiumarsenidantimonidphosphid, Indiumgalliumarsenid, Indiumgalliumnitrid, Indiumgalliumphosphid, Indiumnitrid, Indiumphosphid und/oder Kombinationen besteht, welche mindestens eines der vorstehenden Materialien aufweisen.
  17. CMOS-Schaltung nach Anspruch 14, wobei der n-FET aufweist: ein n-FET-Gate-Dielektrikum auf der zweiten Halbleiterschicht; eine n-FET-Gate-Zone auf dem n-FET-Gate-Dielektrikum; Abstandhalter auf gegenüber liegenden Seiten der n-FET-Gate-Zone; und Source- und Drain-Zonen, die in der zweiten Halbleiterschicht ausgebildet sind.
  18. CMOS-Schaltung nach Anspruch 17, wobei die n-FET-Gate-Zone eine Metall-Gate-Zone oder eine dotierte Polysilicium-Gate-Zone aufweist.
  19. CMOS-Schaltung nach Anspruch 14, wobei der p-FET aufweist: ein p-FET-Gate-Dielektrikum auf der ersten Halbleiterschicht; eine p-FET-Gate-Zone auf dem p-FET-Gate-Dielektrikum; Abstandhalter auf gegenüber liegenden Seiten der p-FET-Gate-Zone; und Source- und Drain-Zonen, die in der ersten Halbleiterschicht ausgebildet sind.
  20. CMOS-Schaltung nach Anspruch 19, wobei die p-FET-Gate-Zone eine Metall-Gate-Zone oder eine dotierte Polysilicium-Gate-Zone aufweist.
  21. CMOS-Schaltung nach Anspruch 14, wobei der Isolator ein Oxid aufweist.
DE112012005249.8T 2011-12-15 2012-11-07 Verfahren zur Herstellung einer CMOS-Schaltung mit hybriden Kanalmaterialien Expired - Fee Related DE112012005249B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/326,825 US8610172B2 (en) 2011-12-15 2011-12-15 FETs with hybrid channel materials
US13/326,825 2011-12-15
PCT/US2012/063831 WO2013089944A2 (en) 2011-12-15 2012-11-07 Fets with hybrid channel materials

Publications (2)

Publication Number Publication Date
DE112012005249T5 true DE112012005249T5 (de) 2014-10-09
DE112012005249B4 DE112012005249B4 (de) 2015-08-20

Family

ID=48609234

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112012005249.8T Expired - Fee Related DE112012005249B4 (de) 2011-12-15 2012-11-07 Verfahren zur Herstellung einer CMOS-Schaltung mit hybriden Kanalmaterialien

Country Status (5)

Country Link
US (1) US8610172B2 (de)
CN (1) CN104350597B (de)
DE (1) DE112012005249B4 (de)
GB (1) GB2511002B (de)
WO (1) WO2013089944A2 (de)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8828851B2 (en) * 2012-02-01 2014-09-09 Stmicroeletronics, Inc. Method to enable the formation of silicon germanium channel of FDSOI devices for PFET threshold voltage engineering
US8841177B2 (en) 2012-11-15 2014-09-23 International Business Machines Corporation Co-integration of elemental semiconductor devices and compound semiconductor devices
US9064959B2 (en) * 2013-03-13 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming a CMOS device
CN104465657B (zh) * 2013-09-22 2017-10-20 中芯国际集成电路制造(上海)有限公司 互补tfet 及其制造方法
US9356046B2 (en) 2013-11-22 2016-05-31 Globalfoundries Inc. Structure and method for forming CMOS with NFET and PFET having different channel materials
EP2897161A1 (de) * 2014-01-15 2015-07-22 Imec Verfahren zur Herstellung einer CMOS-Vorrichtung
US9876110B2 (en) * 2014-01-31 2018-01-23 Stmicroelectronics, Inc. High dose implantation for ultrathin semiconductor-on-insulator substrates
US9123585B1 (en) * 2014-02-11 2015-09-01 International Business Machines Corporation Method to form group III-V and Si/Ge FINFET on insulator
US9129863B2 (en) 2014-02-11 2015-09-08 International Business Machines Corporation Method to form dual channel group III-V and Si/Ge FINFET CMOS
CN106463535B (zh) * 2014-06-24 2021-04-27 英特尔公司 用于在相同管芯上形成Ge/SiGe沟道和III-V族沟道晶体管的技术
CN105448844B (zh) * 2014-08-26 2018-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9299706B1 (en) 2014-09-25 2016-03-29 International Business Machines Corporation Single source/drain epitaxy for co-integrating nFET semiconductor fins and pFET semiconductor fins
US9698046B2 (en) 2015-01-07 2017-07-04 International Business Machines Corporation Fabrication of III-V-on-insulator platforms for semiconductor devices
US10418464B2 (en) * 2015-06-12 2019-09-17 Intel Corporation Techniques for forming transistors on the same die with varied channel materials
KR102402771B1 (ko) 2015-12-11 2022-05-26 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9704958B1 (en) 2015-12-18 2017-07-11 International Business Machines Corporation III-V field effect transistor on a dielectric layer
US10593600B2 (en) 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
US10062693B2 (en) * 2016-02-24 2018-08-28 International Business Machines Corporation Patterned gate dielectrics for III-V-based CMOS circuits
US9716086B1 (en) 2016-06-16 2017-07-25 International Business Machines Corporation Method and structure for forming buried ESD with FinFETs
WO2019132865A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Heterogeneous ge/iii-v cmos transistor structures
US10741557B2 (en) 2018-05-22 2020-08-11 International Business Machines Corporation Hybrid high mobility channel transistors
US11245030B2 (en) * 2018-10-31 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and circuits including transistors with different polarizations and methods of fabricating the same
US10679992B1 (en) 2018-11-16 2020-06-09 International Business Machines Corporation Integrated device with vertical field-effect transistors and hybrid channels

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63252478A (ja) 1987-04-09 1988-10-19 Seiko Instr & Electronics Ltd 絶縁ゲ−ト型半導体装置
US7145167B1 (en) 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6429061B1 (en) * 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
US6703271B2 (en) * 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
DE10240423B4 (de) * 2002-09-02 2007-02-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche und Verfahren zu dessen Herstellung
US6878611B2 (en) * 2003-01-02 2005-04-12 International Business Machines Corporation Patterned strained silicon for high performance circuits
US6903384B2 (en) * 2003-01-15 2005-06-07 Sharp Laboratories Of America, Inc. System and method for isolating silicon germanium dislocation regions in strained-silicon CMOS applications
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US6881635B1 (en) * 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain
US7244958B2 (en) 2004-06-24 2007-07-17 International Business Machines Corporation Integration of strained Ge into advanced CMOS technology
DE102004031708B4 (de) * 2004-06-30 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
US7235812B2 (en) * 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
US7232765B1 (en) * 2004-11-12 2007-06-19 Spansion Llc Utilization of a Ta-containing cap over copper to facilitate concurrent formation of copper vias and memory element structures
US7282425B2 (en) 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
US6972478B1 (en) * 2005-03-07 2005-12-06 Advanced Micro Devices, Inc. Integrated circuit and method for its manufacture
US7221006B2 (en) * 2005-04-20 2007-05-22 Freescale Semiconductor, Inc. GeSOI transistor with low junction current and low junction capacitance and method for making the same
US20070054474A1 (en) * 2005-08-23 2007-03-08 Tracy Clarence J Crack-free III-V epitaxy on germanium on insulator (GOI) substrates
US7524707B2 (en) * 2005-08-23 2009-04-28 Freescale Semiconductor, Inc. Modified hybrid orientation technology
US20070152276A1 (en) * 2005-12-30 2007-07-05 International Business Machines Corporation High performance CMOS circuits, and methods for fabricating the same
US7691698B2 (en) * 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
GB0612093D0 (en) * 2006-06-19 2006-07-26 Univ Belfast IC Substrate and Method of Manufacture of IC Substrate
US20080001173A1 (en) 2006-06-23 2008-01-03 International Business Machines Corporation BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS
US7803670B2 (en) * 2006-07-20 2010-09-28 Freescale Semiconductor, Inc. Twisted dual-substrate orientation (DSO) substrates
US7595232B2 (en) * 2006-09-07 2009-09-29 International Business Machines Corporation CMOS devices incorporating hybrid orientation technology (HOT) with embedded connectors
DE102006051492B4 (de) * 2006-10-31 2011-05-19 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung und Verfahren zur Herstellung eines solchen Halbleiterbauelements
US7781278B2 (en) 2007-01-18 2010-08-24 International Business Machines Corporation CMOS devices having channel regions with a V-shaped trench and hybrid channel orientations, and method for forming the same
US20080179636A1 (en) 2007-01-27 2008-07-31 International Business Machines Corporation N-fets with tensilely strained semiconductor channels, and method for fabricating same using buried pseudomorphic layers
US7781288B2 (en) * 2007-02-21 2010-08-24 International Business Machines Corporation Semiconductor structure including gate electrode having laterally variable work function
US7754513B2 (en) * 2007-02-28 2010-07-13 International Business Machines Corporation Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures
US7575968B2 (en) * 2007-04-30 2009-08-18 Freescale Semiconductor, Inc. Inverse slope isolation and dual surface orientation integration
JP2008306176A (ja) * 2007-05-08 2008-12-18 Tokyo Electron Ltd 化合物半導体の熱処理方法及びその装置
US7547641B2 (en) * 2007-06-05 2009-06-16 International Business Machines Corporation Super hybrid SOI CMOS devices
US7745847B2 (en) 2007-08-09 2010-06-29 United Microelectronics Corp. Metal oxide semiconductor transistor
US20090072312A1 (en) * 2007-09-14 2009-03-19 Leland Chang Metal High-K (MHK) Dual Gate Stress Engineering Using Hybrid Orientation (HOT) CMOS
US7871893B2 (en) * 2008-01-28 2011-01-18 International Business Machines Corporation Method for non-selective shallow trench isolation reactive ion etch for patterning hybrid-oriented devices compatible with high-performance highly-integrated logic devices
US7842982B2 (en) * 2008-01-29 2010-11-30 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US7955926B2 (en) * 2008-03-26 2011-06-07 International Business Machines Corporation Structure and method to control oxidation in high-k gate structures
EP2120266B1 (de) 2008-05-13 2015-10-28 Imec Skalierbare Quantentopfvorrichtung und Verfahren zu deren Herstellung
US8232186B2 (en) 2008-05-29 2012-07-31 International Business Machines Corporation Methods of integrating reverse eSiGe on NFET and SiGe channel on PFET, and related structure
US8524562B2 (en) * 2008-09-16 2013-09-03 Imec Method for reducing Fermi-Level-Pinning in a non-silicon channel MOS device
US20100109044A1 (en) * 2008-10-30 2010-05-06 Tekleab Daniel G Optimized Compressive SiGe Channel PMOS Transistor with Engineered Ge Profile and Optimized Silicon Cap Layer
US8048791B2 (en) * 2009-02-23 2011-11-01 Globalfoundries Inc. Method of forming a semiconductor device
US8008142B2 (en) * 2009-03-13 2011-08-30 International Business Machines Corporation Self-aligned Schottky diode
US8030173B2 (en) * 2009-05-29 2011-10-04 Freescale Semiconductor, Inc. Silicon nitride hardstop encapsulation layer for STI region
US20100308405A1 (en) * 2009-06-08 2010-12-09 International Business Machines Corporation Mosfet on silicon-on-insulator with internal body contact
US8039371B2 (en) * 2009-07-01 2011-10-18 International Business Machines Corporation Reduced defect semiconductor-on-insulator hetero-structures
US20110027950A1 (en) * 2009-07-28 2011-02-03 Jones Robert E Method for forming a semiconductor device having a photodetector
DE102009035418B4 (de) * 2009-07-31 2012-08-16 Globalfoundries Dresden Module One Llc & Co. Kg Herstellung einer Kanalhalbleiterlegierung durch Abscheiden einer Hartmaske für das selektive epitaktische Aufwachsen
US8367485B2 (en) * 2009-09-01 2013-02-05 International Business Machines Corporation Embedded silicon germanium n-type filed effect transistor for reduced floating body effect
US20110062492A1 (en) * 2009-09-15 2011-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. High-Quality Hetero-Epitaxy by Using Nano-Scale Epitaxy Technology
DE102009047311B4 (de) * 2009-11-30 2016-06-02 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Gatestrukturen mit verbesserten Grenzflächeneigenschaften zwischen einer Kanalhalbleiterlegierung und einem Gatedielektrikum mittels eines Oxidationsprozesses
DE102009055368A1 (de) * 2009-12-29 2012-03-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Siliziumbasiertes Halbleiterbauelement mit E-Sicherungen, die durch eine eingebettete Halbleiterlegierung hergestellt sind
US8193523B2 (en) * 2009-12-30 2012-06-05 Intel Corporation Germanium-based quantum well devices
US8263468B2 (en) * 2010-04-24 2012-09-11 International Busienss Machines Corporation Thin body semiconductor devices
US8183117B2 (en) * 2010-08-18 2012-05-22 Texas Instruments Incorporated Device layout in integrated circuits to reduce stress from embedded silicon-germanium
US8945305B2 (en) * 2010-08-31 2015-02-03 Micron Technology, Inc. Methods of selectively forming a material using parylene coating
JP2012069824A (ja) * 2010-09-24 2012-04-05 Seiko Instruments Inc 半導体装置および半導体装置の製造方法
US8933512B2 (en) * 2010-12-03 2015-01-13 Institute of Microelectronics, Chinese Academy of Science MOSFET and method for manufacturing the same
US8859302B2 (en) * 2011-02-28 2014-10-14 International Business Machines Corporation Structure and method for adjusting threshold voltage of the array of transistors
US8569816B2 (en) * 2011-04-21 2013-10-29 Freescale Semiconductor, Inc. Isolated capacitors within shallow trench isolation
DE102011076185A1 (de) * 2011-05-20 2012-11-22 Globalfoundries Inc. Halbleiterbauelemente mit reduzierter STI-Topographie durch Anwenden elner chemischen Oxidabtragung

Also Published As

Publication number Publication date
DE112012005249B4 (de) 2015-08-20
WO2013089944A2 (en) 2013-06-20
CN104350597A (zh) 2015-02-11
GB2511002A (en) 2014-08-20
GB201408617D0 (en) 2014-06-25
GB2511002B (en) 2016-01-06
US20130153964A1 (en) 2013-06-20
US8610172B2 (en) 2013-12-17
WO2013089944A3 (en) 2015-07-02
CN104350597B (zh) 2017-03-01

Similar Documents

Publication Publication Date Title
DE112012005249B4 (de) Verfahren zur Herstellung einer CMOS-Schaltung mit hybriden Kanalmaterialien
DE102018200041B4 (de) Bildung von Diffusionsunterbrechung nach Bildung von Source/Drain
DE102014115586B4 (de) Integrierte Schaltkreisstruktur mit Substratisolation und undotiertem Kanal
DE112008000094B4 (de) CMOS-Vorrichtung mit Dual-Epi-Kanälen und selbstausgerichteten Kontakten und Herstellungsverfahren
DE112012002700B4 (de) Verfahren für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate
DE602004006782T2 (de) Verfahren zur herstellung eines verformten finfet-kanals
DE102017126043A1 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102015109820A1 (de) Metallgate-Schema für Bauelement und Verfahren zum Ausbilden
DE102013104481A1 (de) FinFETs mit verspannten Bereichen und Verfahren zu deren Herstellung
DE112004002373T5 (de) Strained-Transistor-Integration für CMOS
DE112011101433B4 (de) Stressor mit eingebetteter Dotierstoff-Monoschicht für hochentwickelten CMOS-Halbleiter
DE112010002895T5 (de) Verfahren und Struktur zur Bildung leistungsstarker FETs mit eingebetteten Stressoren
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102013103056A1 (de) Herstellungsverfahren für eine Halbleitervorrichtung mit einer Deckschicht
DE102013114164A1 (de) Mehrschichtige Halbleitervorrichtungsstrukturen mit unterschiedlichen Kanalmaterialien
DE102021109107A1 (de) Gatestrukturen und verfahren zu deren ausbildung
DE102021100720A1 (de) Kontakte für halbleitervorrichtungen und verfahren zu deren herstellung
DE102020209178A1 (de) Planare transistorvorrichtung mit wenigstens einer schicht aus einem zweidimensionalen (2d-) material und verfahren zur herstellung solcher transistorvorrichtungen
DE102021103538A1 (de) Halbleitervorrichtung und verfahren
DE102021102235A1 (de) Integrierter schaltkreis mit rückseitiger durchkontaktierung
DE102021131415A1 (de) Nanosheet-transistoren mit umgreifendem kontakt
DE102021100990A1 (de) Halbleitervorrichtung und verfahren
DE102021102571A1 (de) Finnenhöhe und sti-tiefe zur leistungsverbesserungbei halbleitervorrichtungen mit p-kanal-transistoren hoher mobilität
DE102021116786A1 (de) Halbleitervorrichtung und verfahren zu dessen herstellung
DE102020119609A1 (de) Neue gatestrukturen zur einstellung der grenzspannung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027092000

Ipc: H01L0021823800

R018 Grant decision by examination section/examining division
R084 Declaration of willingness to licence
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027092000

Ipc: H01L0021823800

Effective date: 20150420

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: INTERNATIONAL BUSINESS MACHINES CORPORATION, ARMONK, N.Y., US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES INC., KY

Free format text: FORMER OWNER: GLOBALFOUNDRIES US 2 LLC (N.D.GES.DES STAATES DELAWARE), HOPEWELL JUNCTION, N.Y., US

R082 Change of representative

Representative=s name: RICHARDT PATENTANWAELTE PARTG MBB, DE

R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee