CN104350597B - 具有混合沟道材料的场效应晶体管 - Google Patents

具有混合沟道材料的场效应晶体管 Download PDF

Info

Publication number
CN104350597B
CN104350597B CN201280061803.7A CN201280061803A CN104350597B CN 104350597 B CN104350597 B CN 104350597B CN 201280061803 A CN201280061803 A CN 201280061803A CN 104350597 B CN104350597 B CN 104350597B
Authority
CN
China
Prior art keywords
semiconductor layer
effect transistor
slot field
active area
gallium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201280061803.7A
Other languages
English (en)
Other versions
CN104350597A (zh
Inventor
郭德超
汉述仁
E·W·基维拉
徐崑庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN104350597A publication Critical patent/CN104350597A/zh
Application granted granted Critical
Publication of CN104350597B publication Critical patent/CN104350597B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

提供了在相同的CMOS电路中使用不同沟道材料的技术。在一个方面，制造CMOS电路的方法包括以下步骤。提供具有在绝缘体上的第一半导体层的晶片。STI被用于将第一半导体层划分为第一有源区和第二有源区域。凹陷在所述第一有源区中的第一半导体层。在所述第一半导体层上外延生长第二半导体层，其中所述第二半导体层包括具有至少一种Ⅲ族元素和至少一种Ⅴ族元素的材料。使用所述第二半导体层作为用于n‑FET的沟道材料在所述第一有源区中形成所述n‑FET。使用所述第一半导体层作为p‑FET的沟道材料在所述第二有源区中形成所述p‑FET。

Description

具有混合沟道材料的场效应晶体管
技术领域
本发明涉及一种互补金属氧化物半导体(CMOS)电路，以及更特别地，涉及在相同的CMOS电路内采用不同沟道材料的技术。
背景技术
由于其良好的电子输运性质，III-V材料(即，包括至少一种III族元素和至少一种V族元素的材料)已经被提出作为未来几代互补金属氧化物半导体(CMOS)电路。然而，在场效应晶体管中怎么使用III-V材料仍然有些挑战。例如，具有III-V材料的p沟道FET没有良好的界面质量，没有好的空穴迁移率。这些缺陷目前为止阻碍了III-V材料在CMOS电路的广泛应用。
因此，允许将没有上述缺点的允许III-V材料集成在CMOS电路中的技术是希望的。
发明内容
本发明提供了一种可以在相同的互补金属氧化物半导体(CMOS)电路中使用不同沟道材料的技术。在本发明的一个方面，提供了一种制造CMOS电路的方法。该方法包括以下步骤。提供具有在绝缘体上的第一半导体层的晶片。浅沟槽隔离被用来将第一半导体层划分为至少两个部分，该至少两个部分中的一个作为电路的第一有源区，该至少两个部分中的另一个作为电路的第二有源区域。凹陷在所述第一有源区中的第一半导体层。在所述第一有源区中已经被凹陷的所述第一半导体层上外延生长第二半导体层，其中所述第二半导体层包括具有至少一种Ⅲ族元素和至少一种Ⅴ族元素的材料。使用所述第二半导体层作为用于n-沟道场效应晶体管(n-FET)的沟道材料在所述第一有源区中形成所述n-FET。使用所述第一半导体层作为用于p沟道场效应晶体管(p-FET)的沟道材料在所述第二有源区中形成所述p-FET。
在本发明的另一方面，提供了一种CMOS电路。所述CMOS电路包括具有在绝缘体上的第一半导体层的晶片，其中，所述第一半导体层被划分为至少两个部分，所述至少两个部分中的一个作为所述电路的第一有源区以及所述至少两个部分中的另一个作为所述电路的第二有源区域，并且其中与所述第二有源区相比，所述第一有源区中的所述第一半导体层被凹陷；在所述第一有源区中的所述第一半导体层上的第二半导体层，所述第二半导体层包括具有至少一种III族元素和至少一种Ⅴ族元素的外延材料；形成在所述第一有源区中的n-FET，其中所述第二半导体层作为所述n-FET的沟道；以及形成在所述第二有源区中的p-FET，其中所述第一半导体层作为所述p-FET的沟道。
通过参考下面的详细说明和附图将更能完全的理解进一步的特征和本发明的优点。
附图说明
图1是根据本发明的实施例的示例了用于制造互补金属氧化物半导体(CMOS)电路的起始结构，即具有在绝缘体上的第一半导体层的晶片，的横截面图；
图2是根据本发明的实施例的示例了在晶片中已形成的两个有源区(有源区域I和有源区域II)的横截面图；
图3是根据本发明的实施例的示例了在有源区域中的已凹陷的第一半导体层的横截面图；
图4是根据本发明的实施例的示例了在凹陷的第一半导体层之上在有源区内已外延生长的含有III-V材料的第二半导体层的横截面图，其中第二半导体层将作为在有源区域I中的沟道材料以及第一半导体层将作为在有源区域II中的沟道材料；
图5是根据本发明的实施例的示例了在第一和第二半导体之上已形成的栅极电介质、在栅极电介质上已形成的栅极和在栅极的相对侧上已形成的隔离物的横截面图；
图6是根据本发明的实施例的示例了已形成在有源区域I和有源区域II中的每一个中的源极/漏极扩展区的截面图；
图7是根据本发明的实施例的示例了已被扩展以形成源极和漏极区的源极/漏极扩展区的横截面图；
图8是根据本发明的实施例的示例了已形成到源极和漏极区的导电接触的剖面图。
具体实施方式
本文提供的是在单一互补金属氧化物半导体(CMOS)电路中集成不同的沟道的材料的技术。用这样的混合设计，诸如III-V材料的沟道材料可以被采用，例如，作为n沟道场效应晶体管(nFET)沟道材料，从而利用这些材料的有益的特性(例如电子输运特性)。然而，在本配置中，不同的沟道材料，例如锗(Ge)，可用于电路中的p沟道FET(pFET)，从而同时避免了与III-V材料和pFET相关联的上述界面质量和空穴迁移率的问题。以该这种方式，两个FET可以体验高沟道载体迁移率的优点。图1-8是示出用于制造采用混合沟道材料设计的CMOS电路的示例性方法。
图1是示例用于制造过程的起始结构，即具有在绝缘体102b上的半导体层102a的晶片102(即，晶片102是绝缘体上半导体(SOI)晶片)的横截面图。在一般情况下，绝缘体上半导体硅片包括由掩埋氧化物或BOX从衬底分离的半导体材料。为便于描绘，衬底未在本图中示出。
根据示例性实施例中，半导体层102a从锗(Ge)形成，即，晶片102是绝缘体上锗晶片，以及绝缘体102b，例如BOX，是氧化物，如氧化锗。例如与硅(Si)相比，Ge提供了有利的迁移率特性，但如果需要的话，可替代地使用除Ge之外的诸如硅或硅锗(SiGe)的半导体材料。
根据示例性实施例中，该半导体层102A的厚度为约20纳米(nm)至约50纳米。几个不同的绝缘体上半导体晶片配置(例如，绝缘体上锗晶片)是市售的。在这种情况下，需要减薄半导体层，以实现对半导体层102a的希望厚度。仅通过示例的方式，蚀刻工艺，如化学机械抛光(CMP)或之后是氧化物剥离的氧化，如本领域已知的，也可以被采用以实现半导体层的希望厚度。
接着，如图2所示，使用用于将半导体层102a划分成至少两个部分的标准浅沟槽隔离(STI)技术，在半导体层102a中形成至少两个有源区。该部分中的第一个，即“第一部分”，对应于有源区中的第一个，即“第一有源区”，以及该部分中的第二个对应于“第二部分”即“第二有源区”。
在一般情况下，STI工艺包括通过使用例如反应离子蚀刻(RIE)工艺蚀刻一个或多个沟槽穿过半导体材料层(即穿过半导体层102a)，使得该沟槽到达绝缘体(即，绝缘体102b)。沟槽，然后被填充介电材料，例如氧化物。任何过量的介电材料可使用湿式蚀刻技术去除。在这种情况下，电介质材料(标记为“STI介电填充”)隔离晶片中的第一有源区与第二有源区。
在图2所示的例子中，两个有源区域(标记为“有源区I”和“有源区II”)已被限定。然而，这种特定的配置被示出仅用于说明目的，但应该理解的是，根据本技术，可形成比所示出的更多的有源区域，其中有源区的数量可取决于被制造的电路的特定要求而变化。
根据本发明的示例性实施例中，n-FET将被形成在有源区域中的一个中以及和p-FET将被形成在另一有源区中。任意地，在附图和下面的描述中，n-FET将被形成在有源区域I中和p-FET将被形成在有源区域II中。但是，这是只是一个任意指定，FET可以形成在任一区域中。
通常，FET包括通过沟道互连的源极区和漏极区。在沟道之上的栅极通过沟道调节电子流。栅极通常通过栅极电介质与沟道分离。合适的栅/栅电介质材料将在下面进行详细说明。
然后凹陷在有源区I中的半导体层102a。参见图3，如以上所强调的，n-FET将被形成在有源区I中。根据本发明的示例性实施例中，使用蚀刻工艺，例如化学机械抛光，凹陷在有源区中的半导体层102a。该蚀刻可基于该凹陷的半导体层102a的期望的结束厚度而终止。例如，本领域中已知的硬掩模(未示出)可被沉积在两个有源区中半导体层102a上。合适的硬掩模材料包括但不限于氧化物或氮化物(例如氮化硅)材料，其厚度为约5nm至约10nm。使用标准光刻技术(例如，使用本领域中已知的构图的光致抗蚀剂层)构图硬掩模，使得硬掩模在构图后仅保留在有源区域II之上。此构图硬掩模的构图工艺可以包括标准的湿法蚀刻或反应离子蚀刻(RIE)工艺。像上面描述的那样，然后在有源区I中凹陷有源区I的半导体层102a中凹陷。在有源区I中在凹陷的半导体层102a上执行外延III-V材料的外延生长之后，覆盖有源区II的硬掩模优选被除去，见图4，这样，外延生长将被限制到暴露的有源区I。如上所述，该硬掩模可以使用标准的湿法蚀刻或反应离子蚀刻(RIE)工艺去除。
根据另一示例性实施例，如本领域已知的一系列的氧化/氧化物剥离的步骤，可以被用来增加地减少在有源区I中的半导体层102a的厚度。仅通过举例，在进行凹陷之后的有源区I中的半导体层102a的产生的厚度是从约5nm到约15nm，例如，从约10nm到约15nm。在该氧化工艺之前，硬掩模(未示出)可以通过与上述描述相同的方式形成，以掩蔽/保护有源区域II中的半导体层102a并将后续外延生长(参见图4)限制到暴露的有源区I。
如图4所示，在有源区域中在该区域中的凹陷的半导体层102a之上进行，由(与半导体层102a)不同的半导体材料构成的半导体层402(标记为“外延III-V材料”)的外延生长。根据示例性实施例中，半导体层402是由III-V材料构成。
如本文中使用的III-V族材料，是指包括至少一种III族元素和至少一种V族元素的材料。仅举例来说，合适的III-V材料包括但不限于锑化铝、砷化铝、砷化铝镓、磷化铝镓铟、氮化铝镓、磷化铝镓、砷化铝铟、氮化铝、磷化铝、砷化硼、氮化硼、磷化硼、锑化镓、砷化镓、砷磷化镓、砷锑磷化镓铟、氮化镓、磷化镓、锑化铟、砷化铟、砷锑磷化铟、砷化铟镓、氮化铟镓、磷化铟镓、氮化铟、磷化铟和/或包括上述材料中的至少一种的组合。
根据本发明的示例性实施例中，使用分子束方法在有源区I中外延生长III-V材料以形成半导体层402。分子束外延(MBE)对于本领域的技术人员是众所周知的。在一般情况下，分子束外延在真空(如在真空室中)下进行，其中包含在分开的喷射基元中的组成元素被加热，直到元素升华。所产生的气态元素然后凝结在目标衬底上。在这种情况下，组成元素是III-V材料。
利用这种方法，可在有源区域I中形成上面引用的III-V材料的薄膜，其中生长被限制在凹陷的半导体层102a中(参见上文)。在有源区域I中沉积的III-V材料可以被沉积为单层或多层，每层含有III-V材料。因此，半导体层402可以由III-V材料的单个层或者由可选地每一层含有III-V材料的(层叠配置的)多个层构成。
在有源区域I中，可以使用蚀刻工艺去除生长的过量的外延III-V材料。合适的蚀刻工艺包括但不限于化学机械抛光(CMP)方法。诸如CMP的方法是有利的，因为它提供了一个平坦的平面的表面，在该表面上，该器件的各种其它部件可随后创建(如下文所述)。
结果是具有在有源区I和在有源区域II中的两种不同的沟道材料的晶片，即，由III-V材料构成的半导体层402对由锗构成的半导体层102a，现在可以分别在其上制造n-FET和p-FET。如本文所用的，术语“混合”是指相同的CMOS电路内的多个不同沟道的材料的该使用，即，在有源区域1中的一种沟道材料I和在有源区域II中的另一种沟道的材料。现在已经制造出具有混合沟道材料的晶片，下面列出的工艺的其余部分仅仅是示例性的，并且可以由本领域技术人员中的一个相应地变化，给出本发明的教导，可以用于各种不同的应用。
如图5所示，在有源区域I和有源区域II中的各个沟道材料(分别地，半导体层402(III-V材料)和半导体层102a(锗))上形成栅极绝缘层。取决于例如将采用的栅极的类型，栅极电介质的特性(如组成、厚度等)可以对于每个区域变化。可选地，相同的栅电介质可以在这两个区域被采用。
通过举例的方式，如果形成金属栅极(见下文)，高k栅电介质可以被采用。然而，如果掺杂的多晶硅(多晶Si)栅极被使用(见下文)，氧化物栅极电介质可被采用。此外，根据本技术，在相同的电路中采用不同的栅极材料。例如，形成在所述有源区域I中的栅极可以是金属栅极而形成在有源区域II中的栅极可以是掺杂的多晶硅栅极，反之亦然。任选地，同一类型的栅极，即，金属或多晶Si，可形成在两个区域中。
因此，在该步骤中，合适的栅极介电材料被沉积在有源区I和有源区域II二者中的沟道材料上，以形成栅极电介质502和504。正如上文所强调的，合适的栅极材料包括，但不局限于，用于金属栅极的高k栅极介电材料(如氧化铪(HfO2))和用于掺杂的多晶硅栅极的氧化物(如二氧化硅(SiO2))。在相同的栅极电介质是用于在这两个区域的最简单的情况下，栅极电介质材料可以被均厚(blanket)沉积在晶片上，然后构图以从除了沟道材料之上的希望位置的那些区域之外的所有区域去除栅极电介质材料。类似地，当在每个有源区中采用不同的栅极电介质材料时，第一栅极介电材料可以被均厚沉积在晶片上，然后被构图，以从除了有源区中沟道材料之上的希望位置的那些区域之外的所有区域去除第一栅极介电材料。接着，第二栅极介电材料可以被均厚沉积在晶片(和第一栅极介电材料)之上，然后被构图，以从除了另一有源区中沟道材料之上的希望位置的那些区域之外的所有区域去除该第二栅极介电材料。
适合的栅极材料然后被沉积在栅极介电层之上并被构图以在外延III-V材料(有源区域I)和Ge(有源区域II)之上的栅极电介质502和504上分别形成栅极506和508。半导体层402(III-V材料)和半导体层102a(Ge)将作为FET的沟道区。如上文强调的，合适的栅极材料包括但不限于金属(如铝、镍、铂)或掺杂的多晶Si。在相同的栅极材料的使用在这两个区域的最简单的情况下，给定的栅极材料可以被均厚沉积在晶片之上，然后被构图，以从除了栅极电介质之上的希望位置的那些区域之外的所有区域去除栅极材料。
在不同的栅极材料被用在每个有源区中时，第一栅极材料(例如金属或多晶Si)可以被均厚沉积在晶片上，然后被构图，以从除了有源区域中的栅极电介质之上的希望位置的那些区域之外的所有区域去除第一栅极材料。接着，第二栅极材料可以被均厚沉积在晶片(和第一栅极材料)之上，然后被构图，以从除了另一有源区域中的栅极电介质之上的希望位置的那些区域之外的所有区域去除该第二栅极材料。
间隔物形成在每个栅极506和508的相对侧上，参见图5，其中，间隔物510被形成在栅极506的相对侧上以及间隔物512被形成在栅极508的相对侧上。根据示例性实施例，间隔物510和512每个都由氮化物材料，如氮化硅(SiN)形成。根据一个示例性实施例中，间隔物材料(如SiN)被均厚沉积在晶片上，然后被构图(例如，使用RIE)，以形成间隔物510和512。
源极/漏极扩展区602和604然后被分别形成在有源区域I和有源区域II中。参见图6，根据示例性实施例中，源极/漏极扩展区602和604通过使用例如用于n沟道FET的磷或砷以及用于p沟道FET的硼的常规源极/漏极扩展注入技术形成。
传统的源极/漏极注入技术随后被用于形成源极区和漏极区702和704，参见图7。如以上所提供的，磷或砷是用于n沟道FET的合适的掺和硼是用于p沟道FET的合适的掺杂剂。
导电接触802和804被形成到源极区和漏极区。参见图8，根据示例性实施例中，导电接触802和804由金属，如镍和/或铂制成。接触802和804可以使用常规的剥离工艺来形成。
虽然本发明的示意性实施例已在本文中描述的，但是应当理解，本发明并不限于那些精确的实施例，以及各种不同的改变和修改可以由本领域技术人员在不偏离本发明范围的情况下做出。

Claims (21)

1.一种用于制造互补金属氧化物半导体(CMOS)电路的方法，其包括以下步骤：
提供具有在绝缘体上的第一半导体层的晶片；
使用浅沟槽隔离将所述第一半导体层划分为至少两个部分，其中所述至少两个部分中的一个作为所述电路的第一有源区，所述至少两个部分中的另一个用作所述电路的第二有源区；
凹陷在所述第一有源区中的所述第一半导体层；
在所述第一有源区中已经被凹陷的所述第一半导体层上外延生长第二半导体层，其中所述第二半导体层包括具有至少一种Ⅲ族元素和至少一种Ⅴ族元素的材料；
使用所述第二半导体层作为用于n-沟道场效应晶体管的沟道材料在所述第一有源区中形成所述n-沟道场效应晶体管；
使用所述第一半导体层作为用于p-沟道场效应晶体管的沟道材料在所述第二有源区中形成所述p-沟道场效应晶体管。
2.根据权利要求1所述的方法，其中，所述第一半导体层包括锗。
3.根据权利要求1所述的方法，其中，所述绝缘体包括氧化物。
4.根据权利要求1所述的方法，其中，使用浅沟槽隔离将所述第一半导体层划分为所述至少两个部分的所述步骤包括以下步骤：
穿过所述第一半导体层蚀刻一个或多个沟槽；以及
用介电质填充所述沟槽。
5.根据权利要求1的方法，其中在所述第一有源区中凹陷所述第一半导体层到从5nm至15nm的厚度。
6.根据权利要求1所述的方法，其中，所述第二半导体层包括选自锑化铝、砷化铝、砷化铝镓、磷化铝镓铟、氮化铝镓、磷化铝镓、砷化铝铟、氮化铝、磷化铝、砷化硼、氮化硼、磷化硼、锑化镓、砷化镓、砷磷化镓、砷锑磷化镓铟、氮化镓、磷化镓、锑化铟、砷化铟、砷锑磷化铟、砷化铟镓、氮化铟镓、磷化铟镓、氮化铟、磷化铟和包括上述材料中的至少一种的组合的材料。
7.根据权利要求1的方法，其中，使用分子束外延在所述第一有源区中的所述第一半导体层之上外延生长所述第二半导体层。
8.根据权利要求1所述的方法，进一步包括以下步骤：
在所述第一有源区中的所述第一半导体层之上外延生长所述第二半导体层之后平坦化所述第二半导体层。
9.根据权利要求8的方法，其中，使用化学-机械抛光平坦化所述第二半导体层。
10.根据权利要求1的方法，其中在所述第一有源区中形成所述n-沟道场效应晶体管的步骤包括以下步骤：
在第二半导体层上形成n-沟道场效应晶体管栅极电介质；
在所述n-沟道场效应晶体管栅极电介质上形成n-沟道场效应晶体管栅极；
在所述n-沟道场效应晶体管栅极的相对侧上形成间隔物；以及
在所述第二半导体层中形成源极区和漏极区。
11.根据权利要求1的方法，其中在所述第二有源区中形成所述p-沟道场效应晶体管的步骤包括以下步骤：
在所述第一半导体层上形成p-沟道场效应晶体管栅极电介质；
在所述p-沟道场效应晶体管栅电介质上形成p-沟道场效应晶体管栅极；
在所述p-沟道场效应晶体管栅极的相对侧上形成间隔物；以及
在所述第一半导体层中形成源极区和漏极区。
12.根据权利要求10的方法，其中所述n-沟道场效应晶体管栅极包括金属栅极或掺杂的多晶硅栅极。
13.根据权利要求11的方法，其中所述p-沟道场效应晶体管栅极包括金属栅极或掺杂的多晶硅栅极。
14.一种CMOS电路，包括：
具有在绝缘体上的第一半导体层的晶片，其中，所述第一半导体层被划分为至少两个部分，所述至少两个部分中一个作为所述电路的第一有源区以及所述至少两个部分中的另一个作为所述电路的第二有源区域，并且其中与所述第二有源区相比，所述第一有源区中的所述第一半导体层被凹陷；
在所述第一有源区中的所述第一半导体层上的第二半导体层，所述第二半导体层包括具有至少一种III族元素和至少一种Ⅴ族元素的外延材料；
形成在所述第一有源区中的n-沟道场效应晶体管，其中所述第二半导体层作为所述n-沟道场效应晶体管的沟道；以及
形成在所述第二有源区中的p-沟道场效应晶体管，其中所述第一半导体层作为所述p-沟道场效应晶体管的沟道。
15.根据权利要求14所述的CMOS电路，其中，所述第一半导体层包括锗。
16.根据权利要求14所述的CMOS电路，其中，所述第二半导体层包括选自锑化铝、砷化铝、砷化铝镓、磷化铝镓铟、氮化铝镓、磷化铝镓、砷化铝铟、氮化铝、磷化铝、砷化硼、氮化硼、磷化硼、锑化镓、砷化镓、砷磷化镓、砷锑磷化镓铟、氮化镓、磷化镓、锑化铟、砷化铟、砷锑磷化铟、砷化铟镓、氮化铟镓、磷化铟镓、氮化铟、磷化铟和包括上述材料中的至少一种的组合的材料。
17.根据权利要求14所述的CMOS电路，其中，所述n-沟道场效应晶体管包括：
在所述第二半导体层上的n-沟道场效应晶体管栅极电介质；
在所述n-沟道场效应晶体管栅电介质上的n-沟道场效应晶体管栅极；
在所述n-沟道场效应晶体管栅极的相对侧上的间隔物；以及
形成在所述第二半导体层中的源极区和漏极区。
18.根据权利要求17的CMOS电路，其中，所述n-沟道场效应晶体管栅极包括金属栅极或掺杂的多晶硅栅极。
19.根据权利要求14所述的CMOS电路，其中，所述p-沟道场效应晶体管包括：
在所述第一半导体层上的p-沟道场效应晶体管栅极电介质；
在所述p-沟道场效应晶体管栅电介质上的p-沟道场效应晶体管栅极；
在p-沟道场效应晶体管栅极的相对侧上的间隔物；以及
形成在所述第一半导体层中的源极区和漏极区。
20.根据权利要求19的CMOS电路，其中，所述p-沟道场效应晶体管栅极包括金属栅极或掺杂的多晶硅栅极。
21.根据权利要求的14的CMOS电路，其中，所述绝缘体包括氧化物。
CN201280061803.7A 2011-12-15 2012-11-07 具有混合沟道材料的场效应晶体管 Expired - Fee Related CN104350597B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/326,825 US8610172B2 (en) 2011-12-15 2011-12-15 FETs with hybrid channel materials
US13/326,825 2011-12-15
PCT/US2012/063831 WO2013089944A2 (en) 2011-12-15 2012-11-07 Fets with hybrid channel materials

Publications (2)

Publication Number Publication Date
CN104350597A CN104350597A (zh) 2015-02-11
CN104350597B true CN104350597B (zh) 2017-03-01

Family

ID=48609234

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280061803.7A Expired - Fee Related CN104350597B (zh) 2011-12-15 2012-11-07 具有混合沟道材料的场效应晶体管

Country Status (5)

Country Link
US (1) US8610172B2 (zh)
CN (1) CN104350597B (zh)
DE (1) DE112012005249B4 (zh)
GB (1) GB2511002B (zh)
WO (1) WO2013089944A2 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8828851B2 (en) * 2012-02-01 2014-09-09 Stmicroeletronics, Inc. Method to enable the formation of silicon germanium channel of FDSOI devices for PFET threshold voltage engineering
US8841177B2 (en) 2012-11-15 2014-09-23 International Business Machines Corporation Co-integration of elemental semiconductor devices and compound semiconductor devices
US9064959B2 (en) * 2013-03-13 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming a CMOS device
CN104465657B (zh) * 2013-09-22 2017-10-20 中芯国际集成电路制造(上海)有限公司 互补tfet 及其制造方法
US9356046B2 (en) 2013-11-22 2016-05-31 Globalfoundries Inc. Structure and method for forming CMOS with NFET and PFET having different channel materials
EP2897161A1 (en) * 2014-01-15 2015-07-22 Imec Methods for manufacturing a CMOS device
US9876110B2 (en) * 2014-01-31 2018-01-23 Stmicroelectronics, Inc. High dose implantation for ultrathin semiconductor-on-insulator substrates
US9123585B1 (en) * 2014-02-11 2015-09-01 International Business Machines Corporation Method to form group III-V and Si/Ge FINFET on insulator
US9129863B2 (en) 2014-02-11 2015-09-08 International Business Machines Corporation Method to form dual channel group III-V and Si/Ge FINFET CMOS
CN106463535B (zh) * 2014-06-24 2021-04-27 英特尔公司 用于在相同管芯上形成Ge/SiGe沟道和III-V族沟道晶体管的技术
CN105448844B (zh) * 2014-08-26 2018-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9299706B1 (en) 2014-09-25 2016-03-29 International Business Machines Corporation Single source/drain epitaxy for co-integrating nFET semiconductor fins and pFET semiconductor fins
US9698046B2 (en) 2015-01-07 2017-07-04 International Business Machines Corporation Fabrication of III-V-on-insulator platforms for semiconductor devices
US10418464B2 (en) * 2015-06-12 2019-09-17 Intel Corporation Techniques for forming transistors on the same die with varied channel materials
KR102402771B1 (ko) 2015-12-11 2022-05-26 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9704958B1 (en) 2015-12-18 2017-07-11 International Business Machines Corporation III-V field effect transistor on a dielectric layer
US10593600B2 (en) 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
US10062693B2 (en) * 2016-02-24 2018-08-28 International Business Machines Corporation Patterned gate dielectrics for III-V-based CMOS circuits
US9716086B1 (en) 2016-06-16 2017-07-25 International Business Machines Corporation Method and structure for forming buried ESD with FinFETs
WO2019132865A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Heterogeneous ge/iii-v cmos transistor structures
US10741557B2 (en) 2018-05-22 2020-08-11 International Business Machines Corporation Hybrid high mobility channel transistors
US11245030B2 (en) * 2018-10-31 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and circuits including transistors with different polarizations and methods of fabricating the same
US10679992B1 (en) 2018-11-16 2020-06-09 International Business Machines Corporation Integrated device with vertical field-effect transistors and hybrid channels

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101140933A (zh) * 2006-09-07 2008-03-12 国际商业机器公司 半导体器件以及制造半导体器件的方法

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63252478A (ja) 1987-04-09 1988-10-19 Seiko Instr & Electronics Ltd 絶縁ゲ−ト型半導体装置
US7145167B1 (en) 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6429061B1 (en) * 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
US6703271B2 (en) * 2001-11-30 2004-03-09 Taiwan Semiconductor Manufacturing Company Complementary metal oxide semiconductor transistor technology using selective epitaxy of a strained silicon germanium layer
DE10240423B4 (de) * 2002-09-02 2007-02-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit einem Feldeffekttransistor und einem passiven Kondensator mit reduziertem Leckstrom und einer verbesserten Kapazität pro Einheitsfläche und Verfahren zu dessen Herstellung
US6878611B2 (en) * 2003-01-02 2005-04-12 International Business Machines Corporation Patterned strained silicon for high performance circuits
US6903384B2 (en) * 2003-01-15 2005-06-07 Sharp Laboratories Of America, Inc. System and method for isolating silicon germanium dislocation regions in strained-silicon CMOS applications
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US6881635B1 (en) * 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain
US7244958B2 (en) 2004-06-24 2007-07-17 International Business Machines Corporation Integration of strained Ge into advanced CMOS technology
DE102004031708B4 (de) * 2004-06-30 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
US7235812B2 (en) * 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
US7232765B1 (en) * 2004-11-12 2007-06-19 Spansion Llc Utilization of a Ta-containing cap over copper to facilitate concurrent formation of copper vias and memory element structures
US7282425B2 (en) 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
US6972478B1 (en) * 2005-03-07 2005-12-06 Advanced Micro Devices, Inc. Integrated circuit and method for its manufacture
US7221006B2 (en) * 2005-04-20 2007-05-22 Freescale Semiconductor, Inc. GeSOI transistor with low junction current and low junction capacitance and method for making the same
US20070054474A1 (en) * 2005-08-23 2007-03-08 Tracy Clarence J Crack-free III-V epitaxy on germanium on insulator (GOI) substrates
US7524707B2 (en) * 2005-08-23 2009-04-28 Freescale Semiconductor, Inc. Modified hybrid orientation technology
US20070152276A1 (en) * 2005-12-30 2007-07-05 International Business Machines Corporation High performance CMOS circuits, and methods for fabricating the same
US7691698B2 (en) * 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
GB0612093D0 (en) * 2006-06-19 2006-07-26 Univ Belfast IC Substrate and Method of Manufacture of IC Substrate
US20080001173A1 (en) 2006-06-23 2008-01-03 International Business Machines Corporation BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS
US7803670B2 (en) * 2006-07-20 2010-09-28 Freescale Semiconductor, Inc. Twisted dual-substrate orientation (DSO) substrates
DE102006051492B4 (de) * 2006-10-31 2011-05-19 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung und Verfahren zur Herstellung eines solchen Halbleiterbauelements
US7781278B2 (en) 2007-01-18 2010-08-24 International Business Machines Corporation CMOS devices having channel regions with a V-shaped trench and hybrid channel orientations, and method for forming the same
US20080179636A1 (en) 2007-01-27 2008-07-31 International Business Machines Corporation N-fets with tensilely strained semiconductor channels, and method for fabricating same using buried pseudomorphic layers
US7781288B2 (en) * 2007-02-21 2010-08-24 International Business Machines Corporation Semiconductor structure including gate electrode having laterally variable work function
US7754513B2 (en) * 2007-02-28 2010-07-13 International Business Machines Corporation Latch-up resistant semiconductor structures on hybrid substrates and methods for forming such semiconductor structures
US7575968B2 (en) * 2007-04-30 2009-08-18 Freescale Semiconductor, Inc. Inverse slope isolation and dual surface orientation integration
JP2008306176A (ja) * 2007-05-08 2008-12-18 Tokyo Electron Ltd 化合物半導体の熱処理方法及びその装置
US7547641B2 (en) * 2007-06-05 2009-06-16 International Business Machines Corporation Super hybrid SOI CMOS devices
US7745847B2 (en) 2007-08-09 2010-06-29 United Microelectronics Corp. Metal oxide semiconductor transistor
US20090072312A1 (en) * 2007-09-14 2009-03-19 Leland Chang Metal High-K (MHK) Dual Gate Stress Engineering Using Hybrid Orientation (HOT) CMOS
US7871893B2 (en) * 2008-01-28 2011-01-18 International Business Machines Corporation Method for non-selective shallow trench isolation reactive ion etch for patterning hybrid-oriented devices compatible with high-performance highly-integrated logic devices
US7842982B2 (en) * 2008-01-29 2010-11-30 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US7955926B2 (en) * 2008-03-26 2011-06-07 International Business Machines Corporation Structure and method to control oxidation in high-k gate structures
EP2120266B1 (en) 2008-05-13 2015-10-28 Imec Scalable quantum well device and method for manufacturing the same
US8232186B2 (en) 2008-05-29 2012-07-31 International Business Machines Corporation Methods of integrating reverse eSiGe on NFET and SiGe channel on PFET, and related structure
US8524562B2 (en) * 2008-09-16 2013-09-03 Imec Method for reducing Fermi-Level-Pinning in a non-silicon channel MOS device
US20100109044A1 (en) * 2008-10-30 2010-05-06 Tekleab Daniel G Optimized Compressive SiGe Channel PMOS Transistor with Engineered Ge Profile and Optimized Silicon Cap Layer
US8048791B2 (en) * 2009-02-23 2011-11-01 Globalfoundries Inc. Method of forming a semiconductor device
US8008142B2 (en) * 2009-03-13 2011-08-30 International Business Machines Corporation Self-aligned Schottky diode
US8030173B2 (en) * 2009-05-29 2011-10-04 Freescale Semiconductor, Inc. Silicon nitride hardstop encapsulation layer for STI region
US20100308405A1 (en) * 2009-06-08 2010-12-09 International Business Machines Corporation Mosfet on silicon-on-insulator with internal body contact
US8039371B2 (en) * 2009-07-01 2011-10-18 International Business Machines Corporation Reduced defect semiconductor-on-insulator hetero-structures
US20110027950A1 (en) * 2009-07-28 2011-02-03 Jones Robert E Method for forming a semiconductor device having a photodetector
DE102009035418B4 (de) * 2009-07-31 2012-08-16 Globalfoundries Dresden Module One Llc & Co. Kg Herstellung einer Kanalhalbleiterlegierung durch Abscheiden einer Hartmaske für das selektive epitaktische Aufwachsen
US8367485B2 (en) * 2009-09-01 2013-02-05 International Business Machines Corporation Embedded silicon germanium n-type filed effect transistor for reduced floating body effect
US20110062492A1 (en) * 2009-09-15 2011-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. High-Quality Hetero-Epitaxy by Using Nano-Scale Epitaxy Technology
DE102009047311B4 (de) * 2009-11-30 2016-06-02 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Gatestrukturen mit verbesserten Grenzflächeneigenschaften zwischen einer Kanalhalbleiterlegierung und einem Gatedielektrikum mittels eines Oxidationsprozesses
DE102009055368A1 (de) * 2009-12-29 2012-03-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Siliziumbasiertes Halbleiterbauelement mit E-Sicherungen, die durch eine eingebettete Halbleiterlegierung hergestellt sind
US8193523B2 (en) * 2009-12-30 2012-06-05 Intel Corporation Germanium-based quantum well devices
US8263468B2 (en) * 2010-04-24 2012-09-11 International Busienss Machines Corporation Thin body semiconductor devices
US8183117B2 (en) * 2010-08-18 2012-05-22 Texas Instruments Incorporated Device layout in integrated circuits to reduce stress from embedded silicon-germanium
US8945305B2 (en) * 2010-08-31 2015-02-03 Micron Technology, Inc. Methods of selectively forming a material using parylene coating
JP2012069824A (ja) * 2010-09-24 2012-04-05 Seiko Instruments Inc 半導体装置および半導体装置の製造方法
US8933512B2 (en) * 2010-12-03 2015-01-13 Institute of Microelectronics, Chinese Academy of Science MOSFET and method for manufacturing the same
US8859302B2 (en) * 2011-02-28 2014-10-14 International Business Machines Corporation Structure and method for adjusting threshold voltage of the array of transistors
US8569816B2 (en) * 2011-04-21 2013-10-29 Freescale Semiconductor, Inc. Isolated capacitors within shallow trench isolation
DE102011076185A1 (de) * 2011-05-20 2012-11-22 Globalfoundries Inc. Halbleiterbauelemente mit reduzierter STI-Topographie durch Anwenden elner chemischen Oxidabtragung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101140933A (zh) * 2006-09-07 2008-03-12 国际商业机器公司 半导体器件以及制造半导体器件的方法

Also Published As

Publication number Publication date
DE112012005249B4 (de) 2015-08-20
WO2013089944A2 (en) 2013-06-20
CN104350597A (zh) 2015-02-11
GB2511002A (en) 2014-08-20
GB201408617D0 (en) 2014-06-25
GB2511002B (en) 2016-01-06
US20130153964A1 (en) 2013-06-20
DE112012005249T5 (de) 2014-10-09
US8610172B2 (en) 2013-12-17
WO2013089944A3 (en) 2015-07-02

Similar Documents

Publication Publication Date Title
CN104350597B (zh) 具有混合沟道材料的场效应晶体管
CN108431953B (zh) 垂直晶体管制造和器件
US9070742B2 (en) FinFet integrated circuits with uniform fin height and methods for fabricating the same
TWI514580B (zh) 半導體元件與其形成方法
US7282425B2 (en) Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
US9356046B2 (en) Structure and method for forming CMOS with NFET and PFET having different channel materials
US20160043225A1 (en) Nonplanar Device and Strain-Generating Channel Dielectric
US9954104B2 (en) Multiwidth finFET with channel cladding
US20170069549A1 (en) Self aligned PTS liner for bulk FINFET
CN104241134A (zh) 具有替代鳍的非平面晶体管及其制造方法
US11495503B2 (en) Structure and process of integrated circuit having latch-up suppression
US10522633B2 (en) Methods and structures of novel contact feature
US9859425B2 (en) Field-effect transistor with aggressively strained fins
US9536795B2 (en) Multiple threshold voltage trigate devices using 3D condensation
US11264285B2 (en) Method for forming film stacks with multiple planes of transistors having different transistor architectures
CN104733321A (zh) 制造FinFET器件的方法
US9887100B2 (en) Methods of forming semiconductor devices and structures thereof
US10608121B2 (en) FinFET transistor gate and epitaxy formation
US9425196B1 (en) Multiple threshold voltage FinFETs
US20230031490A1 (en) Strained nanosheets on silicon-on-insulator substrate
US9837406B1 (en) III-V FINFET devices having multiple threshold voltages
WO2023088699A1 (en) Stacked nanosheet devices with matched threshold voltages for nfet/pfet
US11764298B2 (en) VTFET with buried power rails
JP2023550250A (ja) 非対称閾値電圧を有する垂直トランスポートｃｍｏｓトランジスタ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20171106

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171106

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170301

Termination date: 20181107