KR102526649B1 - 이차원 물질을 포함하는 반도체소자 및 그 제조방법 - Google Patents

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Abstract

이차원 물질을 포함하는 반도체소자 및 그 제조방법에 관해 개시되어 있다. 개시된 반도체소자는 이차원 물질 및 상기 이차원 물질의 층간에 구비된 인터칼레이션(intercalation) 물질을 구비하는 반도체층을 포함할 수 있다. 상기 반도체소자는 상기 반도체층의 제1면에 구비된 제1 도전체와 상기 반도체층의 제2면에 구비된 제2 도전체를 더 포함할 수 있다. 상기 이차원 물질의 일부는 제1 결정구조를 가질 수 있고, 상기 이차원 물질의 다른 일부는 상기 제1 결정구조와 다른 제2 결정구조를 가질 수 있다. 상기 이차원 물질은, 예컨대, 금속 칼코게나이드계(metal chalcogenide-based) 물질을 포함할 수 있다.

Description

이차원 물질을 포함하는 반도체소자 및 그 제조방법{Semiconductor device including two-dimensional material and method of manufacturing the same}
개시된 실시예들은 반도체소자 및 그 제조방법, 보다 상세하게는 이차원 물질을 포함하는 반도체소자 및 그 제조방법에 관한 것이다.
이차원 물질(two-dimensional material)(2D material)은 원자들이 소정의 결정 구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 고체로, 대표적인 이차원 물질로 그래핀(graphene)이 있다. 그래핀은 탄소 원자들이 육방정계(hexagonal) 구조를 이루고 있는 단층(단원자층) 구조물이다. 그래핀은 디락 포인트(Dirac point)를 기준으로 대칭적인 밴드 구조를 가질 수 있고, 디락 포인트(Dirac point)에서 전하의 유효 질량(effective mass)이 매우 작기 때문에, 실리콘(Si) 보다 최소 10배 이상(크게는 1000배 이상) 빠른 전하 이동도를 가질 수 있다. 또한, 그래핀은 매우 큰 페르미 속도(Fermi velocity)(VF)를 가질 수 있다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
그래핀에 대한 연구를 시작으로 반도체 또는 절연체 특성을 갖는 다양한 이차원 물질에 대한 연구 및 개발이 이루어지고 있다. 최근에는 서로 다른 이차원 물질을 적층(stack) 하는 기술로 연구 영역이 확장되고 있다. 그런데, 이차원 물질을 실제 소자에 적용하기 위해서는, 이차원 물질 간 또는 이차원 물질과 다른 물질 사이의 계면 문제(interface issue) 등을 해결할 필요가 있다. 이차원 물질을 반도체소자에 적용함에 있어서, 다양한 기술적 문제점들이 존재하고, 우수한 특성/성능을 확보하기가 어려울 수 있다.
이차원 물질을 포함하는 우수한 성능의 반도체소자(ex, 광전자소자, 트랜지스터)를 제공한다.
이차원 물질 간 또는 이차원 물질과 다른 물질 사이의 계면 문제(interface issue)를 개선할 수 있는 반도체소자를 제공한다.
캐리어 이동도(carrier mobility)는 높일 수 있고 콘택 저항은 낮출 수 있는 반도체소자를 제공한다.
우수한 성능 및 동작 특성을 갖는 수직형 구조의 반도체소자를 제공한다.
상기 반도체소자(ex, 광전자소자, 트랜지스터)의 제조방법을 제공한다.
일 측면(aspect)에 따르면, 이차원 물질(2D material)을 포함하고, 상기 이차원 물질의 층간에 인터칼레이션(intercalation) 물질을 구비하는 반도체층; 상기 반도체층의 제1면에 구비된 제1 도전체; 및 상기 반도체층의 상기 제1면과 마주하는 제2면에 구비된 제2 도전체;를 포함하는 반도체소자가 제공된다.
상기 이차원 물질은 금속 칼코게나이드계(metal chalcogenide-based) 물질을 포함할 수 있다.
상기 이차원 물질은 TMD(transition metal dichalcogenide)를 포함할 수 있다.
상기 이차원 물질의 일부는 제1 결정구조를 가질 수 있고, 상기 이차원 물질의 다른 일부는 상기 제1 결정구조와 다른 제2 결정구조를 가질 수 있다.
상기 제1 결정구조는 2H phase를 포함할 수 있고, 상기 제2 결정구조는 1T phase 및 1T' phase 중 적어도 하나를 포함할 수 있다.
상기 이차원 물질에서 상기 제2 결정구조를 갖는 영역은 상기 제1 결정구조를 갖는 영역보다 높은 전기전도도를 가질 수 있다.
상기 인터칼레이션(intercalation) 물질은 리튬(Li) 및 칼륨(K) 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 도전체 중 적어도 하나는 금속, 금속화합물 및 그래핀 중 어느 하나를 포함할 수 있다.
상기 제1 및 제2 도전체는 금속 또는 금속화합물을 포함하거나, 상기 제1 및 제2 도전체는 그래핀을 포함하거나, 상기 제1 및 제2 도전체 중 하나는 금속 또는 금속화합물을 포함하고 다른 하나는 그래핀을 포함할 수 있다.
상기 반도체층은 약 1 nm 내지 수백 ㎛의 두께를 가질 수 있다.
상기 반도체층은 수 nm 내지 수백 ㎛의 폭을 가질 수 있다.
상기 반도체층은 미도핑층(undoped layer)이거나 p형 또는 n형 도펀트(dopant)로 도핑될 수 있다.
상기 반도체소자는 상기 반도체층과 이격된 게이트전극; 및 상기 반도체층과 상기 게이트전극 사이에 구비된 게이트절연층;을 더 포함할 수 있다.
상기 게이트전극의 일면에 상기 게이트절연층이 구비될 수 있고, 상기 게이트절연층의 일면에 상기 제1 도전체, 상기 반도체층 및 상기 제2 도전체가 차례로 적층될 수 있다.
상기 반도체소자는 트랜지스터일 수 있다.
상기 반도체소자는 광전자소자(optoelectronic device)일 수 있다.
다른 측면에 따르면, 반도체층 및 상기 반도체층의 서로 마주하는 양면에 각각 구비된 제1 및 제2 도전체를 포함하는 반도체소자의 제조방법에 있어서, 이차원 물질을 구비한 반도체층을 포함하는 소자부를 마련하는 단계; 및 상기 소자부를 인터칼레이션(intercalation) 물질을 포함하는 용액으로 처리하여 상기 이차원 물질의 층간에 상기 인터칼레이션 물질을 삽입하는 단계;를 포함하는 반도체소자의 제조방법이 제공된다.
상기 소자부를 마련하는 단계는 상기 제1 도전체를 형성하는 단계; 상기 제1 도전체 상에 상기 반도체층을 형성하는 단계; 및 상기 반도체층 상에 상기 제2 도전체를 형성하는 단계;를 포함할 수 있다.
상기 용액은 n-butyllithium, tert-butyllithium, methyllithium, potassium hexafluorophosphate solution 중 적어도 하나를 포함할 수 있다.
상기 인터칼레이션 물질을 삽입하는 단계 전, 상기 이차원 물질은 제1 결정구조를 가질 수 있고, 상기 인터칼레이션 물질을 삽입하는 단계는 상기 이차원 물질 일부의 결정구조를 제2 결정구조로 변화시키도록 수행할 수 있다.
상기 제1 결정구조는 2H phase를 포함할 수 있고, 상기 제2 결정구조는 1T phase 및 1T' phase 중 적어도 하나를 포함할 수 있다.
상기 이차원 물질은 TMD(transition metal dichalcogenide)를 포함할 수 있다.
상기 제1 및 제2 도전체 중 적어도 하나는 금속, 금속화합물 및 그래핀 중 어느 하나를 포함할 수 있다.
상기 반도체소자의 제조방법은 상기 반도체층과 이격된 게이트전극을 형성하는 단계를 더 포함할 수 있다.
이차원 물질을 포함하는 우수한 성능의 반도체소자(ex, 광전자소자, 트랜지스터)를 구현할 수 있다. 이차원 물질 간 또는 이차원 물질과 다른 물질 사이의 계면 문제(interface issue)를 개선할 수 있는 반도체소자를 구현할 수 있다. 높은 캐리어 이동도 및 낮은 콘택 저항을 갖는 반도체소자를 구현할 수 있다. 우수한 성능 및 동작 특성을 갖는 수직형 구조의 반도체소자를 구현할 수 있다. 높은 반응도(responsivity), 빠른 동작 속도 및 향상된 효율을 갖는 광학적 반도체소자를 구현할 수 있다.
도 1은 일 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 2는 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 3은 일 실시예에 따른 반도체소자에 적용될 수 있는 이차원 물질의 제1 결정구조(즉, 제1 결정상)를 보여주는 도면이다.
도 4 및 도 5는 일 실시예에 따른 반도체소자에 적용될 수 있는 이차원 물질의 제2 결정구조(즉, 제2 결정상)를 보여주는 도면이다.
도 6은 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 7은 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 8은 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 9는 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 10은 도 9의 반도체소자의 평면 구조를 예시적으로 보여주는 평면도이다.
도 11은 다른 실시예에 따른 것으로, 이차원 물질을 포함하는 반도체소자(트랜지스터)를 보여주는 단면도이다.
도 12는 다른 실시예에 따른 것으로, 이차원 물질을 포함하는 반도체소자(트랜지스터)를 보여주는 단면도이다.
도 13은 예시적인 실시예에 따라 제조된 반도체소자의 광학 현미경(optical microscope) 사진이다.
도 14a 내지 도 14c는 일 실시예에 따른 이차원 물질을 포함하는 반도체소자의 제조방법을 보여주는 단면도이다.
도 15는 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 16a 및 도 16b는 용액 처리 공정 전과 후의 반도체소자의 소오스와 드레인 사이의 전압에 따른 전류 밀도(current density)(J)의 변화를 측정한 결과를 보여주는 그래프이다.
도 17a 및 도 17b는 용액 처리 공정 전과 후의 반도체소자의 게이트전압(VGS)에 따른 드레인전류(IDS)의 변화를 측정한 결과를 보여주는 그래프이다.
도 18a 및 도 18b는 용액 처리 공정 전과 후의 반도체소자의 소오스와 드레인 사이의 전압에 따른 이동도(mobility)(㎠/Vs) 변화를 측정한 결과를 보여주는 그래프이다.
도 19는 용액 처리 공정 전과 후의 반도체소자에서 그래핀(GP)/WSe2층 사이의 쇼트키 배리어(Schottky barrier) 변화 및 금속층(Au)/WSe2층 사이의 쇼트키 배리어 변화를 보여주는 그래프이다.
도 20a 및 도 20b는 용액 처리 시간에 따른 반도체소자의 소오스와 드레인 사이의 전압에 따른 전류 밀도(J)의 변화를 측정한 결과를 보여주는 그래프이다.
도 21은 용액 처리 시간에 따른 그래핀(GP)/WSe2층 사이의 쇼트키 배리어 변화 및 금속층(Au)/WSe2층 사이의 쇼트키 배리어 변화를 보여주는 그래프이다.
도 22는 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 23은 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 24는 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 25는 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
이하, 실시예들에 따른 이차원 물질을 포함하는 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 일 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 1을 참조하면, 소정의 기판(SUB10) 상에 이차원 물질(two-dimensional material)(2D material)을 포함하는 반도체층(S10)이 구비될 수 있다. 이차원 물질은 원자들이 소정의 결정구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 고체이다. 이차원 물질은 층상 구조(layered structure)를 가질 수 있다. 반도체층(S10)은 이차원적 결정구조를 갖는 단층 구조(단일층 또는 단위층)(L10)를 포함할 수 있다. 또한, 반도체층(S10)은 단층 구조(L10)가 복수 개 적층된 구조를 가질 수 있다. 여기서는, 단층 구조(L10)가 복수 개 적층된 경우가 도시되어 있다. 반도체층(S10)은 상기 이차원 물질의 층간에 구비된 인터칼레이션(intercalation) 물질(n10)을 더 포함할 수 있다. 반도체층(S10)의 구성에 대해서는 추후에 보다 상세히 설명한다.
본 실시예에 따른 반도체소자는 반도체층(S10)의 제1면에 구비된 제1 도전층(E10)을 포함할 수 있고, 반도체층(S10)의 상기 제1면과 마주하는 제2면에 구비된 제2 도전층(E20)을 더 포함할 수 있다. 예컨대, 반도체층(S10)의 하면에 제1 도전층(E10)이 구비될 수 있고, 반도체층(S10)의 상면에 제2 도전층(E20)이 구비될 수 있다. 따라서, 제1 도전층(E10)은 기판(SUB10)과 반도체층(S10) 사이에 구비될 수 있고, 반도체층(S10)은 제1 도전층(E10)과 제2 도전층(E20) 사이에 구비될 수 있다. 이와 같이, 반도체층(S10)의 제1면과 이와 마주하는 제2면에 각각 제1 도전층(E10) 및 제2 도전층(E20)이 구비되는 경우, 본 실시예의 반도체소자는 수직 적층형 구조를 갖는다고 할 수 있다. 다시 말해, 상기 반도체소자는 수직형 소자일 수 있다. 반도체층(S10)의 두께 방향, 즉, 반도체층(S10)과 수직한 방향으로 전류가 흐를 수 있다. 반도체층(S10)을 통해서, 제1 도전층(E10)과 제2 도전층(E20) 사이에 전류가 흐를 수 있다. 제1 도전층(E10)은 제1 전극이라 할 수 있고, 제2 도전층(E20)은 제2 전극이라 할 수 있다. 제1 및 제2 도전층(E10, E20) 중 적어도 하나는 금속, 금속화합물 및 그래핀 중 적어도 하나를 포함할 수 있다. 여기서는, 제1 도전층(E10)이 그래핀(graphene)(GP)을 포함하고, 제2 도전층(E20)이 금속성 물질(metallic material)(즉, 금속 또는 금속화합물 등)을 포함하는 경우가 도시되어 있다. 제1 도전층(E10)이 그래핀을 포함하는 경우, 제1 도전층(E10)은 단층의 그래핀으로 구성되거나 복수의 그래핀이 적층된 구조를 가질 수 있다. 제2 도전층(E20)이 금속성 물질(즉, 금속 또는 금속화합물 등)을 포함하는 경우, 상기 금속성 물질로는 일반적인 반도체소자에 사용되는 다양한 전극 물질을 적용할 수 있다. 제2 도전층(E20)은 투명하거나 투명하지 않을 수 있다.
이하에서는, 반도체층(S10)의 구성에 대해서 보다 구체적으로 설명한다.
반도체층(S10)을 구성하는 이차원 물질은 이차원적 결정구조를 갖는 금속 칼코게나이드계(metal chalcogenide-based) 물질을 포함할 수 있다. 예컨대, 상기 금속 칼코게나이드계 물질은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 중 하나의 전이금속과 S, Se, Te 중 하나의 칼코겐(chalcogen) 원소를 포함할 수 있다. 상기 금속 칼코게나이드계 물질은 TMD(transition metal dichalcogenide) 물질일 수 있다. 상기 TMD 물질은 MX2 로 표현될 수 있고, 여기서, M은 전이금속이고, X는 칼코겐 원소이다. 상기 M은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 등일 수 있고, 상기 X는 S, Se, Te 일 수 있다. 구체적인 예로, 상기 TMD 물질은 WSe2, WTe2, WS2, MoSe2, MoTe2, MoS2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등일 수 있다. 그러나 여기서 제시한 TMD 물질들은 예시적인 것이고, 다른 TMD 물질이 더 존재할 수 있다. 또한, 반도체층(S10)의 이차원 물질은 TMD가 아닌 다른 이차원 물질일 수도 있다.
반도체층(S10)은 상기 이차원 물질의 층간에 삽입된 인터칼레이션 물질(n10)을 더 포함할 수 있는데, 여기서, 인터칼레이션 물질(n10)은, 예컨대, 리튬(Li)이나 칼륨(K) 등을 포함할 수 있다. 예를 들어, 인터칼레이션 물질(n10)은 Li 원자들을 포함하거나, K 원자들을 포함하거나, Li 원자들과 K 원자들을 모두 포함할 수도 있다. 여기서는, 인터칼레이션 물질(n10)을 구성하는 복수의 원자(ex, Li, K 등)가 규칙적으로 배열된 경우를 도시하였지만, 이는 설명의 편의를 위한 것이고, 실제 원자들의 배열 상태는 달라질 수 있다. 인터칼레이션 물질(n10)은 반도체층(S10)과 제1 도전층(E10) 사이에도 구비될 수 있다. 또한, 인터칼레이션 물질(n10)은 반도체층(S10)과 제2 도전층(E20) 사이에도 구비될 수 있다. 이러한 인터칼레이션 물질(n10)에 의해 반도체층(S10)의 수직 방향(즉, c축 방향)으로의 캐리어 이동도(ex, 전자 이동도)가 증가할 수 있다. 또한, 인터칼레이션 물질(n10)에 의해 반도체층(S10)과 이와 접합된 다른 물질층(즉, E10, E20) 사이의 콘택 저항이 낮아질 수 있다. 이와 관련해서, 반도체소자의 성능 및 동작 특성이 향상될 수 있다.
반도체층(S10)의 두께는 약 1 nm 이상일 수 있다. 반도체층(S10)의 두께는 약 1 nm 내지 약 200 nm 정도 또는 약 1 nm 내지 약 100 nm 정도일 수 있다. 경우에 따라, 반도체층(S10)의 두께는 수 ㎛ 이상 또는 수십 ㎛ 이상일 수도 있다. 반도체층(S10)의 두께는 수백 ㎛ 정도일 수도 있다. 반도체층(S10)은 비교적 높은 캐리어 이동도 및 낮은 콘택 저항을 가질 수 있기 때문에, 반도체층(S10)의 두께를 증가시키는데 유리할 수 있다. 한편, 반도체층(S10)의 폭은 수 nm 내지 수백 ㎛ 정도일 수 있다. 반도체층(S10)의 폭은 인터칼레이션 물질(n10)을 반도체층(S10) 내에 도입하는 공정과 관련될 수 있다. 또한, 반도체소자의 종류 및 용도에 따라, 반도체층(S10)의 폭을 적절히 선택할 수 있다. 필요에 따라, 반도체층(S10)은 p형 도펀트(dopant) 또는 n형 도펀트로 도핑될 수 있다. 상기 p형, n형 도펀트로는 일반적인 이차원 물질에 사용하는 p형, n형 도펀트를 사용할 수 있다. 또한, 반도체층(S10)은 미도핑층(undoped layer)일 수 있고, 상기 미도핑층은 진성(intrinsic) 반도체일 수 있다.
도 1에서 반도체층(S10)과 제1 도전층(E10)은, 설명의 편의를 위해, 원자들의 결합 상태를 보여주는 원자 스케일(atomic scale)로 도시되었다. 한편, 기판(SUB10)과 제2 도전층(E20)은 반도체층(S10)과는 다른 스케일로 도시되었다. 따라서, 반도체층(S10)과 제2 도전층(E20)의 실제 두께 비는 도시된 바와 다를 수 있다. 또한, 제1 도전층(E10)과 제2 도전층(E20)의 실제 두께 비도 도시된 바와 다를 수 있다. 이는 이하에서 설명할 도 2, 도 6 내지 도 8, 도 11, 도 12 등에서도 마찬가지이다.
도 2는 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 2를 참조하면, 반도체소자는 반도체층(S20)을 포함할 수 있다. 반도체층(S20)은 이차원 물질(2D material)을 포함할 수 있고, 상기 이차원 물질은 이차원적 결정구조를 갖는 단층 구조(L20)를 포함할 수 있다. 또한, 반도체층(S20)은 상기 이차원 물질의 층간에 구비된 인터칼레이션 물질(n10)을 더 포함할 수 있다.
반도체층(S20)을 구성하는 이차원 물질은 제1 결정구조를 갖는 제1 영역(R1) 및 상기 제1 결정구조와 다른 제2 결정구조를 갖는 제2 영역(R2)을 포함할 수 있다. 하나의 단층 구조(L20)에 적어도 하나의 제1 영역(R1) 및/또는 적어도 하나의 제2 영역(R2)이 구비될 수 있다. 전체적으로 상기 제1 결정구조를 갖던 반도체층(도 1의 S10과 같은 반도체층)에서 일부 영역들의 결정구조가 상기 제2 결정구조로 변형됨으로써, 반도체층(S20)이 형성될 수 있다. 반도체층(S20) 내에 복수의 제2 영역(R2)이 분산되어 있을 수 있다. 여기서 도시한 제2 영역들(R2)의 분포 및 밀도는 예시적인 것이고 달라질 수 있다.
반도체층(S20)에서 제1 영역(R1)의 결정구조(즉, 상기 제1 결정구조)는, 예컨대, 2H phase 일 수 있다. 제2 영역(R2)의 결정구조(즉, 상기 제2 결정구조)는, 예컨대, 1T phase 및 1T' phase 중 적어도 하나를 포함할 수 있다. 제1 영역(R1)의 상기 제1 결정구조(ex, 2H phase)는 반도체 특성을 나타낼 수 있고, 제2 영역(R2)의 상기 제2 결정구조(ex, 1T or 1T' phase)는 금속 특성 또는 준금속 특성을 나타낼 수 있다. 1T phase는 금속 특성을, 1T' phase는 준금속 특성을 나타낼 수 있다. 따라서, 제2 영역(R2)은 제1 영역(R1)보다 높은 전기전도도(낮은 전기저항)을 가질 수 있다. 반도체층(S20)의 제1 영역(R1)은 반도체 영역일 수 있으므로, 금속성 또는 준금속성의 제2 영역(R2)이 존재하더라도, 반도체층(S20)은 전체적으로 반도체 특성을 가질 수 있다.
도 1의 반도체층(S10)의 이차원 물질이 전체적으로 동일한 결정구조를 갖는데 반해, 도 2의 반도체층(S20)의 이차원 물질은 제1 결정구조를 갖는 제1 영역(R1) 및 제2 결정구조를 갖는 제2 영역(R2)을 가질 수 있다. 도 1의 반도체층(S10)은 전체적으로 상기 제1 결정구조에 대응하는 결정구조를 가질 수 있다. 이러한 반도체층(S10)에서 일부 영역들의 결정구조(즉, 제1 결정구조)가 상기 제2 결정구조로 변화된 결과물이 도 2의 반도체층(S20)일 수 있다. 이러한 결정구조의 부분적 변화는 인터칼레이션 물질(n10)에 의해 유도된 것일 수 있다. 이차원 물질의 종류 및 인터칼레이션 공정 조건 등에 따라서, 도 1의 반도체층(S10)과 같이 전체적으로 그 결정구조가 유지되거나, 그 일부의 결정구조가 변화되어 도 2와 같은 반도체층(S20)이 형성될 수 있다. 도 2의 반도체층(S20)은 상기 제1 결정구조와 상기 제2 결정구조가 혼합된 구조를 갖기 때문에, polymorphic한 결정구조를 갖는다고 할 수 있다.
도 2에서 반도체층(S20)을 제외한 나머지 구성은 도 1의 그것과 동일하거나 유사할 수 있다. 반도체층(S20)의 제1면에 제1 도전층(E10)이 구비될 수 있고, 반도체층(S20)의 상기 제1면과 마주하는 제2면에 제2 도전층(E20)이 구비될 수 있다. 따라서, 본 실시예의 반도체소자는 수직형 소자일 수 있다.
도 2에서와 같이, 반도체층(S20)이 제1 결정구조를 갖는 제1 영역(R1) 및 제2 결정구조를 갖는 제2 영역(R2)을 포함하는 경우, 이와 관련해서, 반도체층(S20)의 캐리어 이동도 및 전기전도도가 향상될 수 있고, 반도체층(S20)과 이와 접합된 다른 물질층(즉, E10, E20) 사이의 콘택 저항이 낮아질 수 있다. 반도체층(S20)의 두께 방향, 즉, c축 방향(수직 방향)으로의 전기적 특성 혹은 광전기적 특성이 개선될 수 있다. 따라서, 반도체소자의 성능 및 동작 특성이 더욱 향상될 수 있다.
도 3은 일 실시예에 따른 반도체소자에 적용될 수 있는 이차원 물질의 제1 결정구조(즉, 제1 결정상)를 보여주는 도면이다. 본 실시예의 이차원 물질은 MX2 일 수 있고, 여기서, M은 금속 원소이고, X는 칼코겐 원소이다. 즉, 상기 이차원 물질은 TMD 물질일 수 있다. 상기 TMD 물질은 WSe2, WTe2, WS2, MoSe2, MoTe2, MoS2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등일 수 있다. 도 3은 옆에서 바라본 구조(즉, side view)와 위에서 바라본 구조(즉, top view)를 포함한다. 이는 도 4 및 도 5에서도 마찬가지이다.
도 3을 참조하면, 이차원 물질(MX2)이 가질 수 있는 제1 결정구조는, 예컨대, 2H 구조(즉, 2H phase)일 수 있다. 이러한 2H 구조는 반도체 특성을 나타낼 수 있다. 도 1의 반도체층(S10)의 이차원 물질은 전체적으로 2H 구조를 가질 수 있다. 도 2의 반도체층(S20)에서 제1 영역(R1)은 2H 구조를 가질 수 있다.
도 4 및 도 5는 일 실시예에 따른 반도체소자에 적용될 수 있는 이차원 물질의 제2 결정구조(즉, 제2 결정상)를 보여주는 도면이다. 본 실시예의 이차원 물질은 MX2 일 수 있다.
도 4 및 도 5를 참조하면, 이차원 물질(MX2)이 가질 수 있는 제2 결정구조는, 예컨대, 도 4와 같은 1T 구조(즉, 1T phase) 또는 도 5와 같은 1T' 구조(즉, 1T' phase)일 수 있다. 도 4의 1T 구조는 금속 특성을 나타낼 수 있고, 도 5의 1T' 구조는 준금속 특성을 나타낼 수 있다. 도 2의 반도체층(S20)에서 제2 영역(R2)은 1T 구조 및 1T' 구조 중 적어도 하나를 포함할 수 있다.
도 3 내지 도 5에 도시된 결정구조는 이차원 물질이 TMD이고, TMD가 MX2의 화학양론적 조성(stoichiometric composition)을 만족하는 경우를 가정한 것일 수 있다. 상기 이차원 물질이 화학양론적 조성(stoichiometric composition)을 만족하지 않거나 근사 화학양론적 조성(near-stoichiometric composition)을 갖는 경우의 결정구조는 도 3 내지 도 5에 도시된 구조에서 다소 변화될 수 있다. 그러나 이 경우에도 2H 구조(2H phase), 1T 구조(1T phase) 및 1T' 구조(1T' phase)라는 표현은 유효하게 사용될 수 있다. 또한, 경우에 따라서는, 이차원 물질이 상기한 TMD가 아닌 다른 물질일 수도 있다.
이차원 물질을 이용한 수직형 구조의 반도체소자는 수평형 구조의 반도체소자와 비교하여 낮은 입력 전압에서도 비교적 높은 전류 밀도를 나타낼 수 있기 때문에 저전력 소자로써 활용될 가능성이 있다. 또한, 이차원 물질은 얇은 두께를 가질 수 있고, 수직형 소자에서는 수십 nm 이하의 짧은 채널을 용이하게 구현할 수 있기 때문에, 제조공정이 용이할 뿐 아니라, 작은 소자 사이즈로 인해 고밀도 집적 회로의 구현에 유리할 수 있다.
그러나 이차원 물질을 이용한 수직형 소자에서는 수직 방향으로 캐리어의 이동도가 작기 때문에, 소자의 속도나 동작 특성 측면에서 단점이 있을 수 있다. 즉, 이차원 물질의 층간에 존재하는 반데르 발스 갭(van der Waals gap)에 의해 높은 층간 저항을 갖기 때문에, 수직 방향으로의 캐리어 이동시 스캐터링(scattering) 효과 등으로 인해 캐리어의 이동도가 저하될 수 있다. 또한, 이차원 물질(ex, TMD)과 다른 물질을 접합한 heterostructure를 갖는 수직형 소자의 경우, 접합 계면에서 다양한 이유로 특성 저하가 유발될 수 있다. 예컨대, 이차원 물질(ex, TMD)과 금속 또는 다른 이차원 물질 사이의 접합 계면에 존재하는 반데르 발스 갭(van der Waals gap)이나 쇼트키 배리어(Schottky barrier)로 인해 콘택 저항이 높아질 수 있고 캐리어 이동도가 감소할 수 있다. 또한, 수직형 구조의 특성상 층들 사이의 스크리닝(screening) 효과로 인해, 수직한 방향으로 게이트 전압이 잘 전달되지 않을 수 있고, 결과적으로, 수직형 소자의 특성 제어 및 성능 향상이 어려울 수 있다.
본원의 실시예에서는 이차원 물질을 포함하는 반도체층(S10, S20)의 층간에 인터칼레이션 물질(n10)을 구비시키고, 필요한 경우, 이차원 물질의 결정구조를 부분적으로 변화시킴으로써, 수직 방향으로의 캐리어 이동도를 크게 높일 수 있고, 이차원 물질과 다른 물질(금속 또는 다른 이차원 물질) 사이의 콘택 저항 및 쇼트키 배리어(Schottky barrier)를 낮출 수 있다. 이를 통해, 수직형 소자의 성능 및 동작 특성을 크게 개선할 수 있다. 이차원 물질을 적용한 수직형 소자를 구현함에 있어서, 높은 캐리어 이동도 및 낮은 콘택 저항을 갖는 소자를 구현할 수 있다. 실시예에 따른 수직형 소자가 광전자소자(optoelectronic device)로 사용되는 경우, 상기 광전자소자는 향상된 EQE(external quantum efficiency), 높은 반응도(responsivity), 빠른 동작 속도 등 우수한 성능 및 동작 특성을 가질 수 있다. 여기서, 상기한 광전자소자는 광검출기(photodetector)이거나 태양전지(solar cell)와 같은 광전소자(photovoltaic device)일 수 있다. 또한, 상기한 광전자소자는 반도체 레이저소자(semiconductor laser device)나 LED(light-emitting device)와 같은 발광소자(luminous device)일 수도 있다. 또한, 실시예에 따른 수직형 소자가 트랜지스터에 적용되는 경우(예컨대, 도 11 및 도 12에서와 같이), 높은 이동도와 낮은 콘택 저항 및 우수한 동작 특성을 갖는 트랜지스터를 구현할 수 있다. 실시예에 따른 반도체소자는 낮은 입력 전압에도 높은 전류 밀도를 갖는 저전력 소자로 사용될 수 있고, 고밀도 집적 회로의 구현에 유리하게 적용될 수 있다.
도 1 및 도 2에서는 제1 도전층(E10)으로 그래핀을 적용하고, 제2 도전층(E20)으로 금속성 물질(ex, 금속, 금속화합물 등)을 적용한 경우를 보여주지만, 제1 도전층(E10) 및 제2 도전층(E20)의 물질은 달라질 수 있다. 예를 들어, 제1 도전층(E10)에 금속성 물질을 적용하고 제2 도전층(E20)에 그래핀을 적용하거나, 제1 및 제2 도전층(E10, E20)에 모두 금속성 물질을 적용하거나, 제1 및 제2 도전층(E10, E20)에 모두 그래핀을 적용할 수 있다. 그 예들이 도 6 내지 도 8에 도시되어 있다.
도 6을 참조하면, 제1 도전층(E11)은 금속성 물질(ex, 금속, 금속화합물 등)을 포함할 수 있고, 제2 도전층(E21)은 그래핀(graphene)(GP)을 포함할 수 있다. 이 경우, 반도체소자는 metal/이차원반도체/graphene 구조를 가질 수 있다.
도 7을 참조하면, 제1 도전층(E12) 및 제2 도전층(E22)은 모두 금속성 물질(ex, 금속, 금속화합물 등)을 포함할 수 있다. 제1 및 제2 도전층(E12, E22)의 금속성 물질은 동일하거나 서로 다를 수 있다. 이 경우, 반도체소자는 metal/이차원반도체/metal 구조를 가질 수 있다.
도 8을 참조하면, 제1 도전층(E13) 및 제2 도전층(E23)은 모두 그래핀(GP)을 포함할 수 있다. 이 경우, 반도체소자는 graphene/이차원반도체/graphene 구조를 가질 수 있다.
도 6 내지 도 8은 도 2의 소자 구조에서 제1 및 제2 도전층(E10, E20)의 물질을 변화시킨 경우이고, 도 1의 소자 구조에서도 동일하게 제1 및 제2 도전층(E10, E20)의 물질을 변화시킬 수 있다. 다시 말해, 도 6 내지 도 8에서 반도체층(S20) 대신에 도 1의 반도체층(S10)을 적용할 수 있다.
도 9는 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다. 도 10은 도 9의 반도체소자의 평면 구조를 예시적으로 보여주는 평면도이다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체소자는 서로 이격된 제1 도전층(E15) 및 제2 도전층(E25)과 이들 사이에 구비된 반도체층(S15)을 포함할 수 있다. 제1 도전층(E15)은 제1 전극일 수 있고, 제2 도전층(E25)은 제2 전극일 수 있다. 소정의 기판(SUB15) 상에 제1 도전층(E15)이 구비될 수 있고, 제1 도전층(E15)의 적어도 일부 상에 반도체층(S15)이 구비될 수 있으며, 반도체층(S15)의 적어도 일부를 덮는 제2 도전층(E25)이 구비될 수 있다. 따라서, 제1 도전층(E15), 반도체층(S15) 및 제2 도전층(E25) 각각의 적어도 일부는 수직 방향(즉, Z축 방향)으로 서로 오버랩(overlap)될 수 있다. 이런 점에서 상기 반도체소자는 수직 적층 구조를 포함한다고 할 수 있다. 기판(SUB15)은, 예컨대, 실리콘기판과 같은 반도체기판일 수 있고, 이 경우, 기판(SUB15)은 그 표면부(상면부)에 실리콘산화물층과 같은 절연층(미도시)을 포함할 수 있다. 상기 절연층 상에 제1 도전층(E15), 반도체층(S15) 및 제2 도전층(E25) 등이 구비될 수 있다. 그러나 기판(SUB15)의 물질은 다양하게 변화될 수 있고, 상기 절연층을 사용하는 경우, 그 물질도 다양하게 변화될 수 있다. 기판(SUB15)은 플렉서블(flexible) 기판이거나 단단한(rigid) 기판일 수 있고, 투명한 기판이거나 불투명 혹은 반투명한 기판일 수도 있다.
반도체층(S15)은 도 1의 반도체층(S10) 또는 도 2의 반도체층(S20)에 대응될 수 있다. 따라서, 반도체층(S15)은 이차원 물질 및 상기 이차원 물질의 층간에 구비된 인터칼레이션 물질을 포함할 수 있다. 또한, 반도체층(S15)의 이차원 물질은 제1 결정구조를 갖는 제1 영역 및 제2 결정구조를 갖는 제2 영역을 포함할 수 있다. 제1 도전층(E15)과 제2 도전층(E25) 중 적어도 하나는 그래핀(graphene)(GP)을 포함할 수 있다. 예컨대, 제1 및 제2 도전층(E15, E25)은 모두 그래핀을 포함할 수 있다. 이 경우, 제1 및 제2 도전층(E15, E25) 중 하나는 p형 도펀트(dopant)로 도핑된 그래핀층(즉, p-도핑된 그래핀층)을 포함할 수 있고, 다른 하나는 n형 도펀트로 도핑된 그래핀층(즉, n-도핑된 그래핀층)을 포함할 수 있다.
제1 도전층(E15)은 반도체층(S15)에 대하여 제1 방향(ex, X축의 역방향)으로 연장될 수 있고, 제2 도전층(E25)은 반도체층(S15)에 대하여 상기 제1 방향과 반대 방향인 제2 방향(ex, X축 방향)으로 연장될 수 있다. 본 실시예의 반도체소자는 제1 도전층(E15)에 접촉된(혹은, 전기적으로 연결된) 제1 콘택전극(CE15) 및 제2 도전층(E25)에 접촉된(혹은, 전기적으로 연결된) 제2 콘택전극(CE25)을 더 포함할 수 있다. 제1 콘택전극(CE15)과 제2 콘택전극(CE25)은 수평 방향, 예컨대, X축 방향으로 서로 이격될 수 있다. 이때, 제1 콘택전극(CE15)과 제2 콘택전극(CE25)은 동일한 레벨(높이)에 위치하거나, 거의 유사한 레벨(높이)에 위치할 수 있다. 제1 콘택전극(CE15)과 제2 콘택전극(CE25) 사이에 반도체층(S15)이 위치할 수 있다. 제1 도전층(E15)은 제1 콘택전극(CE15)과 반도체층(S15)의 제1 영역(예컨대, 하면)을 전기적으로 연결한다고 할 수 있고, 제2 도전층(E25)은 제2 콘택전극(CE25)과 반도체층(S25)의 제2 영역(예컨대, 상면)을 전기적으로 연결한다고 할 수 있다. 제1 도전층(E15) 및 제2 도전층(E25) 각각의 연장 방향은 달라질 수 있다.
도 9 및 도 10의 반도체소자는 플렉서블(flexible) 소자일 수 있다. 또한, 상기 반도체소자는 투명한 소자일 수 있다. 제1 및 제2 도전층(E15, E25)이 그래핀을 포함하는 경우, 상기 그래핀은 플렉서블할 수 있고, 투명한 특성을 가질 수 있다. 또한, 반도체층(S15)의 이차원 물질은 플렉서블할 수 있고, 투명한 특성을 가질 수 있다. 따라서, 반도체소자는 플렉서블한 특성 및 투명한 특성을 가질 수 있고, 이러한 소자는 다양한 분야에 유용하게 적용될 수 있다. 예컨대, 상기한 반도체소자는 차세대 웨어러블(wearable) 장치에 적용될 수 있다. 도 9 및 도 10의 소자 구조에 도 1, 도 2, 도 6 내지 도 8의 구조가 적용될 수 있다. 또한, 도 9 및 도 10의 소자 구조는 다양하게 변화될 수 있다.
본원의 실시예와 관련된 사상(idea)은 광전자소자(optoelectronic device)뿐 아니라 트랜지스터 등 다른 반도체소자에도 적용될 수 있다. 트랜지스터는 세 개의 전극(소오스전극, 드레인전극, 게이트전극)을 사용할 수 있으므로, 3-터미널(terminal) 소자라고 할 수 있다. 따라서, 본원의 실시예에 따른 트랜지스터는 도 1, 도 2, 도 6 내지 도 10 중 어느 하나의 구조에 제3의 전극(즉, 게이트전극)을 추가한 구조를 가질 수 있다. 그 예들이 도 11 및 도 12에 도시되어 있다.
도 11은 다른 실시예에 따른 것으로, 이차원 물질을 포함하는 반도체소자(트랜지스터)를 보여주는 단면도이다.
도 11을 참조하면, 도 1의 구조와 유사하게, 제1 도전층(E10), 반도체층(S10) 및 제2 도전층(E20)이 마련될 수 있다. 제1 도전층(E10), 반도체층(S10) 및 제2 도전층(E20)은 각각 도 1의 제1 도전층(E10), 반도체층(S10) 및 제2 도전층(E20)과 동일하거나 유사할 수 있다. 본 실시예(도 11)에서 반도체층(S10)은 채널층으로 사용될 수 있다. 본 실시예에 따른 반도체소자(트랜지스터)는 반도체층(S10)에 전계(electric field)를 인가하기 위한 게이트전극(G10)을 더 포함할 수 있다. 게이트전극(G10)은 그래핀과 같은 이차원 도전체로 형성되거나 이차원 도전체가 아닌 일반적인 도전체로 형성될 수 있다. 게이트전극(G10)은 투명하거나 투명하지 않을 수 있다. 게이트전극(G10)과 반도체층(S10) 사이에는 게이트절연층(GI10)이 더 구비될 수 있다. 게이트절연층(GI10)은 h-BN(hexagonal boron nitride)과 같은 이차원 절연체로 형성되거나 이차원 절연체가 아닌 일반적인 절연체로 형성될 수 있다. 일례로, 게이트전극(G10)은 도핑된 실리콘일 수 있고, 게이트절연층(GI10)은 실리콘 산화물일 수 있다. 또는, 게이트전극(G10)은 그래핀일 수 있고, 게이트절연층(GI10)은 h-BN 일 수 있다. 게이트전극(G10) 상에 게이트절연층(GI10)이 구비될 수 있고, 게이트절연층(GI10) 상에 제1 도전층(E10), 반도체층(S10) 및 제2 도전층(E20)이 구비될 수 있다. 제1 도전층(E10) 및 제2 도전층(E20) 중 하나는 소오스전극일 수 있고, 다른 하나는 드레인전극일 수 있다. 예컨대, 제1 전극(E10)이 소오스전극일 수 있고, 제2 전극(E20)이 드레인전극일 수 있다. 그러나, 상기 소오스전극과 드레인전극의 역할은 뒤바뀔 수 있다.
도 11의 반도체소자에서 반도체층(S10)은 도 2의 반도체층(S20)으로 대체될 수 있다. 그 일례가 도 12에 도시되어 있다. 도 12의 반도체층(S20)은 이차원 물질 및 상기 이차원 물질의 층간에 구비된 인터칼레이션 물질(n10)을 포함할 수 있고, 상기 이차원 물질은 제1 결정구조를 갖는 제1 영역(R1) 및 제2 결정구조를 갖는 제2 영역(R2)을 포함할 수 있다. 반도체층(S20)을 제외한 나머지 구성은 도 11과 동일하거나 유사할 수 있다. 도 11 및 도 12에서 제1 도전층(E10)과 제2 도전층(E20)의 물질은 도 6 내지 도 8에서 설명한 바와 같이 다양하게 변화될 수 있다.
도 11 및 도 12의 반도체소자는 트랜지스터일 수 있다. 상기 트랜지스터는 높은 이동도, 낮은 콘택 저항 및 우수한 동작 특성을 가질 수 있다. 또한, 상기 트랜지스터는 낮은 입력 전압에도 높은 전류 밀도를 나타낼 수 있고, 작은 사이즈 및 얇은 두께를 갖기 때문에 고밀도 집적 회로의 구현에 유리하게 적용될 수 있다. 실시예에 따른 트랜지스터는 배리어 트랜지스터(barrier transistor), 즉, 배리스터(barristor)일 수 있다. 또한, 실시예에 따른 트랜지스터는 광학적 트랜지스터, 즉, 포토트랜지스터(phototransistor)로 사용될 수 있다.
도 13은 예시적인 실시예에 따라 제조된 반도체소자의 광학 현미경(optical microscope) 사진이다.
도 13을 참조하면, 반도체소자는 그래핀층과 그 위에 구비된 이차원 반도체 물질층 및 그 위에 구비된 금속층(상부 전극)을 포함한다. 이때, 상기 이차원 반도체 물질층은 WSe2층(WSe2 flake) 및 인터칼레이션 물질(Li)을 포함한다. 상기 이차원 반도체 물질층은 WSe2층을 소정의 인터칼레이션 용액(intercalation solution) 내에 일정 시간 동안 담가둠으로써 형성될 수 있다. 상기 인터칼레이션 용액은 n-butyllithium 용액일 수 있다. 한편, 상기 금속층은 Au층이었다. 또한, 상기 반도체소자의 기판은 게이트전극을 포함한다.
도 14a 내지 도 14c는 일 실시예에 따른 이차원 물질을 포함하는 반도체소자의 제조방법을 보여주는 단면도이다.
도 14a를 참조하면, 기판(100) 상에 절연층(110)을 형성할 수 있다. 기판(100)은 게이트전극이거나 게이트전극을 포함할 수 있다. 이 경우, 절연층(110)은 게이트절연층일 수 있다. 일례로, 기판(100)은 도핑된 실리콘일 수 있고, 절연층(110)은 실리콘 산화물일 수 있다. 그러나, 기판(100) 및 절연층(110)의 물질은 다양하게 변화될 수 있다. 예컨대, 기판(100)은 그래핀과 같은 이차원 도전체를 포함하거나 이차원 도전체가 아닌 일반적인 도전체를 포함할 수 있고, 절연층(110)은 h-BN(hexagonal boron nitride)과 같은 이차원 절연체를 포함하거나 이차원 절연체가 아닌 일반적인 절연체를 포함할 수 있다.
절연층(110) 상에 제1 도전층(200)을 형성할 수 있다. 제1 도전층(200)은 그래핀이나 금속 또는 금속화합물을 포함할 수 있다. 여기서는, 제1 도전층(200)이 그래핀(GP)을 포함하는 경우가 도시되어 있다. 예컨대, 다른 기판(미도시) 상에 CVD(chemical vapor deposition) 방법으로 그래핀을 성장한 후, 이를 절연층(110) 위로 전이(transfer)할 수 있다. 필요에 따라, 절연층(110) 위로 전이된 그래핀을 리소그래피(lithography) 공정으로 패터닝할 수 있다. 이 경우, 제1 도전층(200)은 패터닝된 그래핀을 포함한다고 할 수 있다.
제1 도전층(200) 상에 이차원 물질(2D material)을 포함하는 반도체층(300)을 형성할 수 있다. 반도체층(300)의 이차원 물질은 층상 구조(layered structure)를 가질 수 있다. 반도체층(300)은 이차원적 결정구조를 갖는 단층 구조(10)를 포함할 수 있고, 상기 단층 구조(10)가 복수 개 적층된 구조를 가질 수 있다. 상기 이차원 물질은 금속 칼코게나이드계 물질, 예컨대, TMD(transition metal dichalcogenide) 물질을 포함할 수 있다. 상기 TMD 물질은 MX2 로 표현될 수 있고, 여기서, M은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 와 같은 전이금속일 수 있고, 상기 X는 S, Se, Te와 같은 칼코겐 원소일 수 있다. 구체적인 예로, 상기 TMD 물질은 WSe2, WTe2, WS2, MoSe2, MoTe2, MoS2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등일 수 있다. 본 단계에서 반도체층(300)의 이차원 물질은 전체적으로 동일한(또는, 실질적으로 동일한) 결정구조를 가질 수 있다. 예컨대, 상기 이차원 물질은 전체적으로 2H 구조(2H phase)를 가질 수 있다. 반도체층(300)은 건식 전이(dry transfer) 방식으로 제1 도전층(200) 상에 형성하거나, 성장 방법이나 증착 방법을 이용해서 제1 도전층(200) 상에 형성할 수도 있다.
다음, 반도체층(300) 상에 제2 도전층(400)을 형성할 수 있다. 제2 도전층(400)은 금속이나 금속화합물로 형성하거나, 그래핀과 같은 이차원 도전체로 형성할 수도 있다. 여기서는, 제2 도전층(400)을 금속성 물질(ex, 금속, 금속화합물 등)로 형성한 경우가 도시되어 있다. 전자빔 리소그래피(electron beam lithography)나 포토리소그래피(photolithography) 공정을 이용해서 제2 도전층(400)을 형성할 수 있고, 이 과정에서 금속이나 금속화합물의 증착시 소정의 PVD(physical vapor deposition) 방법을 사용할 수 있다. 예컨대, 전자빔 증발(e-beam evaporation) 법이나 열적 증발(thermal evaporation) 법을 이용해서 상기 금속이나 금속화합물을 증착할 수 있다.
이와 같은 방법으로 형성된 도 14a의 적층구조물은 일종의 소자 유닛(device unit)(D1)이라고 할 수 있다. 이러한 소자 유닛(D1)은 이차원 물질을 구비한 반도체층(300)을 포함한다고 할 수 있다.
도 14b를 참조하면, 도 14a와 같은 소자 유닛(D1)(즉, 소자부)을 인터칼레이션(intercalation) 물질을 포함하는 용액(S1)으로 처리할 수 있다. 용액(S1)은 인터칼레이션 물질을 포함한다는 점에서 인터칼레이션 용액이라고 칭할 수 있다. 소정의 용기(C1)에 용액(S1)을 마련한 후, 용액(S1) 내에 소자 유닛(D1)을 소정 시간 동안 담가둘 수 있다. 용액(S1)은 상기 인터칼레이션 물질로 리튬(Li), 칼륨(K) 등을 포함할 수 있다. 구체적인 예로, 용액(S1)은 n-butyllithium, tert-butyllithium (t-Bu-Li), methyllithium (Me-Li), potassium hexafluorophosphate solution 등으로 구성된 그룹에서 선택된 적어도 하나를 포함할 수 있다. 용액(S1) 내에 소자 유닛(D1)을 수 분 내지 약 100시간 동안 담가둘 수 있다. 예컨대, 약 30분 내지 100시간 정도 담가둘 수 있다. 이때, 용액(S1)의 온도는 상온(약 25℃) 내지 약 100℃ 정도일 수 있다. 또한, 도 14b의 단계는 불활성 가스(inert gas) 분위기, 예컨대, Ar 가스 분위기에서 수행할 수 있다. 이를 통해, 용액(S1)의 이온(인터칼레이션 물질)(즉, Li 또는 K 이온 등)이 수분이나 공기와 반응하는 것을 방지할 수 있다.
도 14b의 공정을 통해, 용액(S1)의 인터칼레이션 물질을 반도체층(300)의 이차원 물질 층간에 삽입할 수 있다. 이후, 소자 유닛(D1)을 용액(S1)에서 꺼내어 세척 및 건조 공정을 수행할 수 있다. 예컨대, 잔류된 인터칼레이션 물질(Li or K)이나 유기 잔류물(organic residue)을 제거하기 위해, 헥산(hexane)과 IPA(isopropyl alcohol)와 같은 용매를 이용해서 세척 공정을 수행할 수 있다. 또한, 상온(약 25℃) 내지 약 100℃ 이하의 온도에서 건조 공정을 수행할 수 있다. 그 결과물이 도 14c에 도시되어 있다.
도 14c를 참조하면, 인터칼레이션 공정을 수행한 반도체층(300A)은 이차원 물질의 층간에 인터칼레이션 물질(5)을 포함할 수 있다. 즉, 반도체층(300A)의 단층 구조들(10) 사이에 인터칼레이션 물질(5)이 삽입될 수 있다. 인터칼레이션 물질(5)은, 예컨대, 리튬(Li) 또는 칼륨(K)을 포함하거나, Li 및 K을 모두 포함할 수 있다. 도 14c의 소자 구조는, 예컨대, 도 11을 참조하여 설명한 반도체소자에 대응될 수 있다.
다른 실시예에 따르면, 도 14b의 단계에서 반도체층(300)의 이차원 물질 중 일부 영역의 결정구조가 변화될 수 있다. 즉, 이차원 물질 일부의 결정구조가 제1 결정구조에서 제2 결정구조로 변화될 수 있다. 이차원 물질의 종류 및 인터칼레이션 공정 조건 등에 따라서, 상기한 결정구조의 변화가 발생할 수 있다. 그 결과물이 도 15에 도시되어 있다.
도 15를 참조하면, 인터칼레이션 공정을 수행한 반도체층(300B)은 이차원 물질의 층간에 인터칼레이션 물질(5)을 포함할 수 있다. 또한, 상기 이차원 물질은 제1 결정구조를 갖는 제1 영역(R1) 및 상기 제1 결정구조와 다른 제2 결정구조를 갖는 제2 영역(R2)을 포함할 수 있다. 상기 제1 결정구조는, 예컨대, 2H phase를 포함할 수 있고, 상기 제2 결정구조는, 예컨대, 1T phase 및 1T' phase 중 적어도 하나를 포함할 수 있다. 반도체층(300B)의 단층 구조는 10a로 표시한다. 단층 구조(10a)는 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 도 15의 소자 구조는, 예컨대, 도 12를 참조하여 설명한 반도체소자에 대응될 수 있다.
인터칼레이션 용액(도 14b의 S1)에 의해 반도체층(300)의 결정구조가 부분적으로 변화되는 원리를 간략히 설명하면 다음과 같다. 용액(S1)의 인터칼레이션 물질이 반도체층(300)의 이차원 물질(ex, TMD)의 층간으로 확산되어 들어갈 수 있다. 확산되어 들어간 인터칼레이션 물질은 이차원 물질에 전자를 제공할 수 있고, 이차원 물질의 금속 원자 내 d-오비탈(orbital)의 전자 밀도를 증가시킬 수 있다. 금속 원자 내 d-오비탈의 전자 밀도가 증가됨에 따라, 물질 구조의 불안정성이 증가할 수 있고, 이를 해결하기 위해 결정구조를 변형할 수 있다. 예컨대, trigonal 구조에서 octahedral 구조로 결정구조를 변형할 수 있다. 결과적으로, 상기 이차원 물질의 일부 영역에서 결정구조가 2H phase에서 1T 또는 1T' phase로 변화될 수 있다. 이러한 결정구조의 부분적인 변화는 이차원 물질의 종류나 인터칼레이션 공정 조건 등에 따라 선택적으로 발생할 수 있다.
도 14a 내지 도 14c에서는 기판(100) 상에 제1 도전층(200), 반도체층(300) 및 제2 도전층(400)을 적층한 소자 유닛(D1)을 용액(S1)에 담가 인터칼레이션 공정을 수행한 경우를 도시하고 설명하였지만, 이 방법은 다양하게 변화될 수 있다. 예컨대, 반도체층(300) 상에 제2 도전층(400)을 형성하지 않은 상태에서 도 14b의 인터칼레이션 공정을 수행한 다음, 제2 도전층(400)을 나중에 형성할 수 있다. 또는, 반도체층(300)만 용액(S1)에 담가 인터칼레이션 공정을 진행한 다음, 이를 적용한 소자 형성 공정(적층 공정)을 진행할 수도 있다. 그 밖에도 도 14a 내지 도 14c의 공정은 다양하게 변화될 수 있다. 또한, 도 14a 내지 도 14c 및 도 15를 참조하여 설명한 공정을 이용/변형함으로써, 도 1과 도 2 및 도 6 내지 도 10의 반도체소자를 제조할 수 있다.
도 16a 및 도 16b는 용액 처리 공정 전과 후의 반도체소자의 소오스와 드레인 사이의 전압에 따른 전류 밀도(current density)(J)의 변화를 측정한 결과를 보여주는 그래프이다. 도 16a는 드레인-소오스 전압(VDS)이 0V 보다 큰 경우이고, 도 16b는 소오스-드레인 전압(VSD)이 0V 보다 큰 경우이다. 이때, 제1 도전층(그래핀)이 소오스전극이고, 제2 도전층(금속)이 드레인전극이었다. 상기 용액 처리 공정은 도 14b를 참조하여 설명한 바와 같은 것으로, 여기서는 n-butyllithium 용액을 이용하였다.
도 16a 및 도 16b를 참조하면, 용액 처리 전의 반도체소자의 전류 밀도에 비해 용액 처리 후에 반도체소자의 전류 밀도가 전류의 방향에 따라 최대 약 24배(도 16a) 및 약 130배(도 16b) 정도 증가한 것을 알 수 있다.
도 17a 및 도 17b는 용액 처리 공정 전과 후의 반도체소자의 게이트전압(VGS)에 따른 드레인전류(IDS)의 변화를 측정한 결과를 보여주는 그래프이다. 도 17a는 드레인-소오스 전압(VDS)이 0.1V 인 경우이고, 도 17b는 소오스-드레인 전압(VSD)이 0.1V 인 경우이다.
도 17a 및 도 17b를 참조하면, 용액 처리 전의 반도체소자의 드레인전류(IDS)에 비해 용액 처리 후에 반도체소자의 드레인전류(IDS)가 전류의 방향에 따라 최대 약 25배(도 17a) 및 약 50배(도 17b) 정도 증가한 것을 알 수 있다.
도 18a 및 도 18b는 용액 처리 공정 전과 후의 반도체소자의 소오스와 드레인 사이의 전압에 따른 이동도(mobility)(㎠/Vs) 변화를 측정한 결과를 보여주는 그래프이다. 도 18a는 드레인-소오스 전압(VDS)이 0V 보다 큰 경우이고, 도 18b는 소오스-드레인 전압(VSD)이 0V 보다 큰 경우이다. 도 18a 및 도 18b에서 게이트전압(VGS)은 0V 였다.
도 18a 및 도 18b를 참조하면, 용액 처리 전의 반도체소자에 비해 용액 처리 후에 반도체소자의 전자 이동도가 전류의 방향에 따라 최대 약 20배(도 18a) 및 약 500배(도 18b) 정도 증가한 것을 알 수 있다.
도 19는 용액 처리 공정 전과 후의 반도체소자에서 그래핀(GP)/WSe2층 사이의 쇼트키 배리어(Schottky barrier) 변화 및 금속층(Au)/WSe2층 사이의 쇼트키 배리어 변화를 보여주는 그래프이다.
도 19를 참조하면, 용액 처리 공정에 의해 그래핀(GP)/WSe2층 사이의 쇼트키 배리어는 약 179 meV에서 약 90 meV로 감소하였고, 금속층(Au)/WSe2층 사이의 쇼트키 배리어는 약 179 meV에서 약 42 meV로 감소한 것을 알 수 있다.
도 20a 및 도 20b는 용액 처리 시간에 따른 반도체소자의 소오스와 드레인 사이의 전압에 따른 전류 밀도(J)의 변화를 측정한 결과를 보여주는 그래프이다. 도 20a는 드레인-소오스 전압(VDS)이 0V 보다 큰 경우이고, 도 20b는 소오스-드레인 전압(VSD)이 0V 보다 큰 경우이다. 용액 처리 시간을 0h(미처리), 4h, 12h, 24h로 변화시키면서(여기서, h는 시간), 전류 밀도의 변화를 측정하였다.
도 20a 및 도 20b를 참조하면, 용액 처리 시간이 증가할수록 반도체소자의 전류 밀도가 증가하는 것을 알 수 있다. 도 20a는 드레인-소오스 전압(VDS) 또는 도 20b는 소오스-드레인 전압(VSD)이 증가할수록, 용액 처리 시간에 따른 전류 밀도의 증가폭이 커지는 경향성이 있다.
도 21은 용액 처리 시간에 따른 그래핀(GP)/WSe2층 사이의 쇼트키 배리어 변화 및 금속층(Au)/WSe2층 사이의 쇼트키 배리어 변화를 보여주는 그래프이다.
도 21을 참조하면, 용액 처리 시간이 증가함에 따라 그래핀(GP)/WSe2층 사이의 쇼트키 배리어 및 금속층(Au)/WSe2층 사이의 쇼트키 배리어는 감소하는 것을 알 수 있다. 금속층(Au)/WSe2층 사이의 쇼트키 배리어가 그래핀(GP)/WSe2층 사이의 쇼트키 배리어 보다 더 크게 감소하였다. 소정 시간이 지난 후에는, 쇼트키 배리어가 크게 변화되지 않을 수 있다.
아래의 표 1은 예시적인 실시예에 따른 반도체소자의 용액 처리 시간에 따른 특성 변화를 표로 정리한 것이다.
Figure 112016117812360-pat00001
표 1에 나타난 바와 같이, 용액 처리 시간이 증가함에 따라, 반도체소자의 전류 밀도(J)가 크게 증가하고, 층들 사이의 쇼트키 배리어 높이는 상당히 감소하는 것을 알 수 있다.
앞서 설명한 도 16a 내지 도 21 및 표 1의 결과는 용액 처리에 의해 반도체소자의 반도체층이 도 14c 또는 도 15의 반도체층(300A, 300B)과 같이 변화됨으로써 나타난 것일 수 있다. 즉, 반도체층의 이차원 물질의 층간에 인터칼레이션 물질이 삽입되거나 및/또는 상기 이차원 물질의 결정구조가 부분적으로 변화됨으로써(ex, 2H → 1T or 1T'), 반도체층의 수직 방향(두께 방향)으로의 이동도가 증가하고, 전기전도도가 증가하며, 또한, 반도체층과 다른 물질층 사이의 콘택 저항 및 쇼트키 배리어가 감소할 수 있다. 이로 인해, 반도체소자의 성능 및 동작 특성이 향상될 수 있다. 특히, 2H phase 영역보다 상대적으로 저항이 낮은 1T 또는 1T' phase 영역 그리고 인터칼레이션 물질에 의해 전류 손실이 감소할 수 있고 이동도가 높아질 수 있다. 또한, 금속이나 그래핀과의 접합 면에서 1T 또는 1T' phase 영역 및 인터칼레이션 물질에 의해 콘택 저항 및 쇼트키 배리어가 낮아질 수 있다. 또한, 반도체층의 전체 영역에서 결정구조를 변화시키는 것이 아니라 부분적으로 결정구조를 변화시키기 때문에, 게이트 전압으로 그래핀의 페르미 레벨(Fermi level)을 조절하여 반도체층의 채널 배리어 높이 및 두께를 제어할 수 있다.
실시예에 따른 반도체소자가 광전자소자(optoelectronic device)로 사용되는 경우, 상기 광전자소자는 향상된 EQE(external quantum efficiency), 높은 반응도(responsivity), 빠른 동작 속도 등 우수한 성능 및 동작 특성을 가질 수 있다. 예를 들어, 광에 의해 발생된 캐리어들이 빠른 속도로 양쪽 전극으로 이동할 수 있고 콘택부에서 발생하는 광 손실이 감소할 수 있기 때문에, 향상된 EQE를 확보할 수 있다. 상기한 광전자소자는 광검출기(photodetector)이거나 태양전지(solar cell)와 같은 광전소자(photovoltaic device)일 수 있다. 또한, 상기한 광전자소자는 반도체 레이저소자(semiconductor laser device)나 LED(light-emitting device)와 같은 발광소자(luminous device)일 수도 있다. 또한, 상기 광전자소자는 2-터미널(terminal) 구조뿐 아니라 제3의 전극(즉, 게이트전극)을 포함하는 3-터미널 구조를 가질 수도 있다. 부가해서, 제2 결정구조(1T 또는 1T' phase)를 갖는 영역에서 발생하는 핫-캐리어(Hot-carrier)로 인해 광학적 밴드가 증가된 광학소자를 구현할 수 있다. 예컨대, 적외선(infrared)(IR) 영역으로까지 확장된 광학적 밴드를 갖는 광학소자를 구현할 수 있다. 또한, 실시예에 따른 반도체소자가 트랜지스터로 사용되는 경우, 높은 이동도와 낮은 콘택 저항 및 우수한 동작 특성을 갖는 트랜지스터를 구현할 수 있다. 실시예에 따른 반도체소자는 낮은 입력 전압에도 높은 전류 밀도를 갖는 저전력 소자로 사용될 수 있고, 고밀도 집적 회로의 구현에 유리하게 적용될 수 있다.
도 22는 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 22를 참조하면, 기판(SUB16) 상에 제1 도전층(E16)이 구비될 수 있고, 제1 도전층(E16) 상에 제1 반도체층(S16) 및 제2 도전층(E26)이 차례로 구비될 수 있다. 또한, 제2 도전층(E26) 상에 제2 반도체층(S26) 및 제3 도전층(E36)이 더 구비될 수 있다. 따라서, 제1 반도체층(S16)은 제1 도전층(E16)과 제2 도전층(E26) 사이에 구비될 수 있고, 제2 반도체층(S26)은 제2 도전층(E26)과 제3 도전층(E36) 사이에 구비될 수 있다. 제1 내지 제3 도전층(E16, E26, E36) 중 적어도 하나는 그래핀을 포함하거나 금속 또는 금속화합물과 같은 금속성 물질을 포함할 수 있다.
제1 및 제2 반도체층(S16, S26) 중 적어도 하나는 도 1의 반도체층(S10)에 대응되거나 도 2의 반도체층(S20)에 대응될 수 있다. 즉, 제1 및 제2 반도체층(S16, S26)은 이차원 물질 및 상기 이차원 물질의 층간에 구비된 인터칼레이션 물질을 포함할 수 있다. 또한, 제1 및 제2 반도체층(S16, S26)의 이차원 물질은 제1 결정구조를 갖는 제1 영역 및 상기 제1 결정구조와 다른 제2 결정구조를 갖는 제2 영역을 포함할 수 있다.
본 실시예에서 도전층(전극)(E16, E26, E36)의 개수가 n개이면, 반도체층(S16, S26)의 개수는 n-1개일 수 있다. 도시하지는 않았지만, 제3 도전층(E36) 상에 추가적인 반도체층과 추가적인 도전층이 1회 이상 교대로 더 적층될 수 있다. 이와 같이, 복수의 반도체층(S16, S26)을 이용해서 반도체소자를 구성할 수 있다. 이 경우, 복수의 반도체층(S16, S26)은 동일한 특성을 나타내거나, 이들 중에서 적어도 두 개는 서로 다른 특성을 가질 수 있다. 예를 들어, 복수의 반도체층(S16, S26)은 서로 다른 물질로 구성되거나, 서로 다른 밴드갭(bandgap)을 갖거나, 서로 다른 도펀트(p형 or n형)로 도핑될 수 있다.
도 23은 다른 실시예에 따른 이차원 물질을 포함하는 반도체소자를 보여주는 단면도이다.
도 23을 참조하면, 기판(SUB17) 상에 제1 도전층(E17)이 구비될 수 있고, 제1 도전층(E17) 상에 제1 반도체층(S17) 및 제2 반도체층(S27)이 차례로 구비될 수 있으며, 제2 반도체층(S27) 상에 제2 도전층(E27)이 구비될 수 있다. 따라서, 제1 도전층(E17)과 제2 도전층(E27) 사이에 복수의 반도체층(S17, S27)이 다층 구조로 구비될 수 있다. 제1 및 제2 반도체층(S17, S27) 중 적어도 하나는 도 1의 반도체층(S10)에 대응되거나 도 2의 반도체층(S20)에 대응될 수 있다. 제1 및 제2 도전층(E17, E27) 중 적어도 하나는 그래핀을 포함하거나 금속 또는 금속화합물과 같은 금속성 물질을 포함할 수 있다.
본 실시예에서 제1 및 제2 반도체층(S17, S27) 중 하나는 p형 도펀트로 도핑될 수 있고, 다른 하나는 n형 도펀트로 도핑될 수 있다. 이 경우, 제1 및 제2 반도체층(S17, S27)은 PN 접합을 형성할 수 있다. 또는, 제1 및 제2 반도체층(S17, S27) 중 하나는 제1 밴드갭을 가질 수 있고, 제1 및 제2 반도체층(S17, S27) 중 다른 하나는 상기 제1 밴드갭과 다른 제2 밴드갭을 가질 수 있다. 또는, 제1 및 제2 반도체층(S17, S27)은 서로 다른 물질로 구성될 수도 있다. 제1 반도체층(S17)과 제2 반도체층(S27)의 특성을 제어함으로써, 이들 사이의 내부 전위(built-in potential)를 조절할 수 있다.
경우에 따라서는, 제1 및 제2 도전층(E17, E27) 사이에 세 개 혹은 그 이상의 반도체층을 구비시킬 수도 있다. 그 일례가 도 24에 도시되어 있다.
도 24를 참조하면, 기판(SUB18) 상에 제1 도전층(E18)이 구비될 수 있고, 제1 도전층(E18) 상에 제1 내지 제3 반도체층(S18, S28, S38)이 차례로 구비될 수 있으며, 제3 반도체층(S38) 상에 제2 도전층(E28)이 구비될 수 있다. 제1 내지 제3 반도체층(S18, S28, S38) 중 적어도 하나는 도 1의 반도체층(S10)에 대응되거나 도 2의 반도체층(S20)에 대응될 수 있다. 또한, 제1 내지 제3 반도체층(S18, S28, S38) 중 적어도 하나는 p형 도펀트로 도핑될 수 있고, 적어도 다른 하나는 n형 도펀트로 도핑될 수 있다. 예컨대, 제1 및 제3 반도체층(S18, S38)은 p형 도펀트(또는 n형 도펀트)로 도핑될 수 있고, 제2 반도체층(S28)은 n형 도펀트(또는 p형 도펀트)로 도핑될 수 있다. 예컨대, 이 경우, 제1 내지 제3 반도체층(S18, S28, S38)은 PNP 접합(또는 NPN 접합)을 형성할 수 있다. 또한, 제1 내지 제3 반도체층(S18, S28, S38) 중 적어도 두 개는 서로 다른 밴드갭을 갖거나, 서로 다른 물질로 구성될 수 있다. 도시하지는 않았지만, 제1 및 제2 도전층(E18, E28) 사이에 네 개 혹은 그 이상의 반도체층을 구비시킬 수도 있다.
도 22 내지 도 24에서는 수직 방향(즉, 기판에 수직한 방향)으로 복수의 반도체층을 적층한 경우를 도시하고 설명하였지만, 다른 실시예에 따르면, 수평 방향(즉, 기판에 수평한 방향)으로 복수의 반도체층(또는 복수의 반도체영역)을 구비시킬 수 있다. 그 일례가 도 25에 도시되어 있다.
도 25를 참조하면, 기판(SUB19) 상에 제1 도전층(E19)이 구비될 수 있고, 제1 도전층(E19) 상에 반도체층(S19)이 구비될 수 있으며, 반도체층(S19) 상에 제2 도전층(E29)이 구비될 수 있다. 반도체층(S19)의 적어도 일부는 도 1의 반도체층(S10)에 대응되거나 도 2의 반도체층(S20)에 대응될 수 있다. 또한, 반도체층(S19)은 수평 방향으로 배열된 복수의 영역(A1, A2)을 포함할 수 있다. 예컨대, 반도체층(S19)은 수평 방향으로 배치된 제1 반도체영역(A1) 및 제2 반도체영역(A2)을 포함할 수 있다. 제1 및 제2 반도체영역(A1, A2)은 서로 다른 특성을 가질 수 있다. 예를 들어, 제1 및 제2 반도체영역(A1, A2)은 서로 다른 밴드갭(bandgap)을 갖거나, 서로 다른 도펀트로 도핑되거나, 서로 다른 물질로 구성될 수 있다. 또한, 제1 및 제2 반도체영역(A1, A2) 중 어느 하나는 p형이고 다른 하나는 n형일 수 있다. 도시하지는 않았지만, 반도체층(S19)은 수평 방향으로 배열된 세 개 이상의 반도체영역을 포함할 수도 있다.
필요에 따라, 도 22 내지 도 25의 반도체소자에 게이트전극을 부가할 수 있다. 또한, 도 22 내지 도 25 중 적어도 두 개의 구성을 혼합한 소자를 구성할 수 있다. 또한, 도 1, 도 2, 도 6 내지 도 12, 도 22 내지 도 25 중 어느 하나의 소자를 복수 개 배열한 어레이 소자를 구셩할 수도 있다.
부가해서, 실시예에 따른 반도체소자는 탠덤(tandem) 구조를 가질 수 있다. 또한, 실시예에 따른 반도체소자는 전극들이 번갈아 구비되는 IDE(interdigitated electrode) 구조를 가질 수 있다. 또한, 실시예에 따른 반도체소자는 반도체층을 터널링층(tunneling layer)으로 이용하도록 구성될 수 있다. 이 경우, 상기 터널링층의 두께는, 예컨대, 약 10 nm 이하일 수 있고, 이를 통해 전자나 홀(hole)이 이동할 수 있다. 또한, 실시예에 따른 반도체소자는 범용 혹은 CMOS(complementary metal-oxide-semiconductor) 이미지센서, CCD(charge coupled device) 또는 헬스 모니터링 소자(health monitoring device)의 광검출기(photodetector)나 광전소자(photovoltaic device) 등에 응용될 수 있다. 그 밖에도, 본원의 실시예들에 따른 반도체소자는 다양한 장치에 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1, 도 2, 도 6 내지 도 12, 도 22 내지 도 25를 참조하여 설명한 반도체소자의 구성은 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 2 등에서 제1 결정구조는 2H phase가 아닌 다른 결정구조를 가질 수 있고, 제2 결정구조는 1T 또는 1T' phase가 아닌 다른 결정구조를 가질 수 있다. 또한, 반도체층은 TMD가 아닌 다른 이차원 물질을 포함할 수 있다. 또한, 반도체층에서 제2 결정구조를 갖는 제2 영역의 분포 및 범위는 달라질 수 있다. 또한, 인터칼레이션 물질로 Li, K 이외에 다른 물질, 예컨대, Na 등 다른 알칼리 물질을 이용할 수도 있다. 그리고, 도 14a 내지 도 14c 및 도 15를 참조하여 설명한 반도체소자의 제조방법은 다양하게 변화될 수 있고, 본원의 실시예들에 따른 반도체소자는 트랜지스터나 광전자소자 및 이들이 적용되는 다양한 소자/장치에 적용될 수 있다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
E10∼E13 : 제1 도전층 E20∼E23 : 제2 도전층
S10, S20 : 반도체층 L10, L20 : 단층 구조
R1 : 제1 영역 R2 : 제2 영역
n10 : 인터칼레이션 물질 SUB10 : 기판
G10 : 게이트전극 GI10 : 게이트절연층
C1 : 용기 D1 : 소자 유닛
S1 : 용액 5 : 인터칼레이션 물질
10, 10a : 단층 구조 100 : 기판
110 : 절연층 200 : 제1 도전층
300, 300A, 300B : 반도체층 400 : 제2 도전층

Claims (24)

  1. 이차원 물질(2D material)을 포함하고, 상기 이차원 물질의 층간에 인터칼레이션(intercalation) 물질을 구비하는 반도체층;
    상기 반도체층의 제1면에 구비된 제1 도전체; 및
    상기 반도체층의 상기 제1면과 마주하는 제2면에 구비된 제2 도전체;를 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 이차원 물질은 금속 칼코게나이드계(metal chalcogenide-based) 물질을 포함하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 이차원 물질은 TMD(transition metal dichalcogenide)를 포함하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 이차원 물질의 일부는 제1 결정구조를 갖고,
    상기 이차원 물질의 다른 일부는 상기 제1 결정구조와 다른 제2 결정구조를 갖는 반도체소자.
  5. 제 4 항에 있어서,
    상기 제1 결정구조는 2H phase를 포함하고,
    상기 제2 결정구조는 1T phase 및 1T' phase 중 적어도 하나를 포함하는 반도체소자.
  6. 제 4 항에 있어서,
    상기 이차원 물질에서 상기 제2 결정구조를 갖는 영역은 상기 제1 결정구조를 갖는 영역보다 높은 전기전도도를 갖는 반도체소자.
  7. 제 1 항에 있어서,
    상기 인터칼레이션(intercalation) 물질은 리튬(Li) 및 칼륨(K) 중 적어도 하나를 포함하는 반도체소자.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 도전체 중 적어도 하나는 금속, 금속화합물 및 그래핀 중 어느 하나를 포함하는 반도체소자.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 도전체는 금속 또는 금속화합물을 포함하거나,
    상기 제1 및 제2 도전체는 그래핀을 포함하거나,
    상기 제1 및 제2 도전체 중 하나는 금속 또는 금속화합물을 포함하고 다른 하나는 그래핀을 포함하는 반도체소자.
  10. 제 1 항에 있어서,
    상기 반도체층은 1 nm 내지 수백 ㎛의 두께를 갖는 반도체소자.
  11. 제 1 항에 있어서,
    상기 반도체층은 수 nm 내지 수백 ㎛의 폭을 갖는 반도체소자.
  12. 제 1 항에 있어서,
    상기 반도체층은 미도핑층(undoped layer)이거나 p형 또는 n형 도펀트(dopant)로 도핑된 반도체소자.
  13. 제 1 항에 있어서,
    상기 반도체층과 이격된 게이트전극; 및
    상기 반도체층과 상기 게이트전극 사이에 구비된 게이트절연층;을 더 포함하는 반도체소자.
  14. 제 13 항에 있어서,
    상기 게이트전극의 일면에 상기 게이트절연층이 구비되고,
    상기 게이트절연층의 일면에 상기 제1 도전체, 상기 반도체층 및 상기 제2 도전체가 차례로 적층된 반도체소자.
  15. 제 1 항에 있어서,
    상기 반도체소자는 트랜지스터인 반도체소자.
  16. 제 1 항에 있어서,
    상기 반도체소자는 광전자소자(optoelectronic device)인 반도체소자.
  17. 반도체층 및 상기 반도체층의 서로 마주하는 양면에 각각 구비된 제1 및 제2 도전체를 포함하는 반도체소자의 제조방법에 있어서,
    이차원 물질을 구비한 반도체층을 포함하는 소자부를 마련하는 단계; 및
    상기 소자부를 인터칼레이션(intercalation) 물질을 포함하는 용액으로 처리하여 상기 이차원 물질의 층간에 상기 인터칼레이션 물질을 삽입하는 단계;를 포함하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서, 상기 소자부를 마련하는 단계는,
    상기 제1 도전체를 형성하는 단계;
    상기 제1 도전체 상에 상기 반도체층을 형성하는 단계; 및
    상기 반도체층 상에 상기 제2 도전체를 형성하는 단계;를 포함하는 반도체소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 용액은 n-butyllithium, tert-butyllithium, methyllithium, potassium hexafluorophosphate solution 중 적어도 하나를 포함하는 반도체소자의 제조방법.
  20. 제 17 항에 있어서,
    상기 인터칼레이션 물질을 삽입하는 단계 전, 상기 이차원 물질은 제1 결정구조를 갖고,
    상기 인터칼레이션 물질을 삽입하는 단계는 상기 이차원 물질 일부의 결정구조를 제2 결정구조로 변화시키도록 수행하는 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 결정구조는 2H phase를 포함하고,
    상기 제2 결정구조는 1T phase 및 1T' phase 중 적어도 하나를 포함하는 반도체소자의 제조방법.
  22. 제 17 항에 있어서,
    상기 이차원 물질은 TMD(transition metal dichalcogenide)를 포함하는 반도체소자의 제조방법.
  23. 제 17 항에 있어서,
    상기 제1 및 제2 도전체 중 적어도 하나는 금속, 금속화합물 및 그래핀 중 어느 하나를 포함하는 반도체소자의 제조방법.
  24. 제 17 항에 있어서,
    상기 반도체층과 이격된 게이트전극을 형성하는 단계를 더 포함하는 반도체소자의 제조방법.
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