KR20100080331A - 관련된 디바이스들을 위한 일관성 있는 컴팩트 모델 파라미터들 추출 - Google Patents

관련된 디바이스들을 위한 일관성 있는 컴팩트 모델 파라미터들 추출 Download PDF

Info

Publication number
KR20100080331A
KR20100080331A KR1020090089913A KR20090089913A KR20100080331A KR 20100080331 A KR20100080331 A KR 20100080331A KR 1020090089913 A KR1020090089913 A KR 1020090089913A KR 20090089913 A KR20090089913 A KR 20090089913A KR 20100080331 A KR20100080331 A KR 20100080331A
Authority
KR
South Korea
Prior art keywords
parameters
semiconductor device
data
devices
measured
Prior art date
Application number
KR1020090089913A
Other languages
English (en)
Inventor
헨리 윌리암 트럼블리
조세프 사무엘 왓츠
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20100080331A publication Critical patent/KR20100080331A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Data Mining & Analysis (AREA)
  • Databases & Information Systems (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

반도체 디바이스들에 대한 컴팩트 모델들용 파라미터들을 추출하기 위한 방법, 장치 및 프로그램 제품이 제공된다. 제1 및 제2 반도체 디바이스들과 관련되는 제1 세트의 파라미터들이 정의되고, 이러한 제1 세트의 파라미터들은 모든 디바이스들에 대해 동일한 값을 갖는다. 그리고, 반도체 디바이스들과 관련된 제2 세트의 파라미터들이 정의되며, 이러한 제2 세트의 파라미터들은 그러한 디바이스들 간에 다른 값들을 갖는다. 데이터는 제1 및 제2 세트의 파라미터들과 관련된 반도체 디바이스들로부터 측정된다. 측정된 데이터 간에 수학적 관계식이 수립되고, 제2 세트의 파라미터들의 값들은 그러한 수립된 수학적 관계식에 적합(fit) 하도록 조정된다. 수학적 관계식은 또한 제1 반도체 디바이스로부터 측정된 데이터의 제2 반도체 디바이스로부터 측정된 데이터와의 상관일 수 있고, 그리하여 파라미터 추출을 위한 데이터 세트를 만든다. 그런 다음 파라미터들은 제1 및 제2 반도체 디바이스들과 관련된 데이터 세트로부터 추출될 수 있다.
컴팩트, 모델, 파라미터, 추출, 일관성

Description

관련된 디바이스들을 위한 일관성 있는 컴팩트 모델 파라미터들 추출{EXTRACTING CONSISTENT COMPACT MODEL PARAMETERS FOR RELATED DEVICES}
본 발명은 일반적으로는 반도체 디바이스 제조와 관련되고, 더 상세하게는, 디바이스 모델들을 위한 파라미터 추출(parameter extraction)과 관련된다.
디바이스 모델들은 반도체 디바이스들의 동작 동안 관찰되는 물리적 현상을 과학적으로 모델링하기 위해 통상적으로 사용되는데, 이러한 반도체 디바이스에는, 예를 들면, 전계 효과 트랜지스터(FET)와 같은 CMOS 디바이스들이 있다. 반도체 디바이스들의 동작 설명을 위한 물리적 기반의 디바이스 모델링은, 반도체 디바이스들을 포함하는 집적회로들의 신뢰성을 보장하기 위해서, 설계 단계 동안에는 필수적이다. 디바이스 모델은 회로 시뮬레이터를 위한 입력이다.
반도체 제조 기술들은 많은 유형의 회로 설계들을 용이하게 하기 위해 일반적으로 다른 트랜지스터 유형들의 그룹으로 구성된다. 이러한 트랜지스터 유형들 각각을 위해 컴팩트 모델들(compact models)이 만들어진다. 다른 디바이스들 간에 많은 프로세싱 단계들이 공유되기 때문에, 다른 디바이스들은 종종 유사한 특성들을 가질 수 있다. 그러나, 컴팩트 모델의 추출은 디바이스 단위(device-by-device basis)로 수행되기 때문에, 이러한 유사성들은 그 모델에서는 상실될 수 있다. 이는 일반적으로, 어떠한 하드웨어 데이터도 존재하지 않는 곳에 디바이스 모델이 외삽(extrapolate)되어야 하는 경우에는 더욱 명백하다.
일부 디바이스들은 디바이스 패밀리들로 분류될 수 있는데, 이러한 디바이스 패밀리들은 많은 디바이스 특성을 공유하지만 특정 특성들에서는 다르다(예를 들면, 높은 VT, 낮은 VT). 이러한 디바이스들은 많은 점들에 있어서 유사한 특성들을 가지며, 또한 유사하게 동작한다. 하나의 디바이스 모델은 조정해야 할 수 백 개의 파라미터들을 가질 수 있다. 이러한 디바이스들에 의해 공유되는 일부 파라미터들은 관련성을 가져야 하고, 일부 파라미터들은 관련성을 가져서는 안된다. 현재의 모델링 툴들은 일반적으로 한 번에 하나의 디바이스를 처리한다. 예를 들어, 디바이스 모델러들이 높은 VT를 갖는 디바이스에 대한 디바이스 모델을 추출하는 경우, 그들은 그 디바이스로부터 물리적으로 획득된 데이터와의 더 나은 상관(correlation)을 달성하기 위해 그 디바이스 모델을 적합하게 할 수 있다. 한편, 다른 디바이스 모델러들은 낮은 VT를 갖는 유사한 디바이스에 대한 디바이스 모델과 마주칠 수 있고, 이 모델에 대해 파라미터들을 다르게 할 수 있다. 그러나, 만일 그들이 함께 고려된다면, 디바이스 모델링은 결국 그 디바이스 모델의 일부 파라미터들의 간단한 스케일링만으로 끝날 수 있다. 다른 개개의 모델러들이 디바이스 모델들을 추출하고 있을 수 있기 때문에, 그리고 디바이스들의 패밀리들의 디바이스 모델들에 대한 추출이 다른 시간에 수행될 수 있기 때문에, 품질 체크(quality check)가 수행될 때까지 발견되지 않는 비일관성들(inconsistencies)이, 그 모델들 내로 들어올 수 있다. 또한, 현재의 모델 추출 툴들은 관련된 디바이스들 간의 어떤 일관성(consistency)을 강요하지 않는다. 일관성은 일반적으로 모델링 프로세스의 마지막에서 체크된다. 그리고 만약 문제가 있다면, 그들은 전형적으로 파라미터들을 조정하고 재추출(reextraction)함에 의해 교정되며, 이러한 파라미터들의 조정 및 재추출은 프로세스에서 단계들의 반복을 강요하며, 전체 설계 시간을 증가시키게 된다.
따라서, 모델들과 모델 파라미터들 간의 더 나은 일관성을 제공하기 위한 방법이 요구되고 있다.
본 발명의 실시예들은 반도체 디바이스들에 대한 컴팩트 모델들용 파라미터들을 추출하기 위한 방법, 장치 및 프로그램 제품을 제공함으로써 여러가지 도전 과제들을 해결한다. 제1 및 제2 반도체 디바이스들과 관련된 제1 세트의 파라미터들이 정의되고, 상기 제1 세트의 파라미터들은 모든 디바이스들에 대해 동일한 값을 갖는다. 상기 제1 및 제2 반도체 디바이스들과 관련된 제2 세트의 파라미터들이 정의되고, 상기 제2 세트의 파라미터들은 상기 디바이스들 간에 다른 값들을 갖는다. 데이터는 상기 제1 및 제2 세트의 파라미터들과 관련된 상기 제1 및 제2 반도체 디바이스들로부터 측정된다. 상기 측정된 데이터 간의 수학적 관계식이 수립되고, 상기 수립된 수학적 관계식을 적합하도록 하기 위해 상기 제2 세트의 파라미터들의 값들은 조정된다.
일부 실시예들의 일부 파라미터들에 있어서, 수학적 관계식은 제1 반도체 디바이스의 측정된 데이터와 제2 반도체 디바이스의 측정된 데이터 간의 비(ratio)를 포함할 수 있다. 다른 수학적 관계식들은 제1 반도체 디바이스의 측정된 데이터와 제2 반도체 디바이스의 측정된 데이터 간의 오프셋(offset)을 포함할 수 있고, 또 다른 수학적 관계식들은 제1 및 제2 세트의 파라미터들에서의 파라미터들이 동일한 값을 갖도록 강요할 수 있다. 일부 실시예들에서의 수학적 관계식들은 모델 파라미터들을 가지고(with model parameters) 저장될 수 있다.
일부 실시예들에서, 제2 세트의 파라미터들의 값들은 측정된 데이터를 가지 고 제2 세트의 파라미터들의 값들을 최적화함에 의해 조정될 수 있고, 컴플렉스 피트니스 펑션(complex fitness function)을 포함할 수 있으며, 이러한 컴플렉스 피트니스 펑션은 페널티 펑션들(penalty functions)을 포함한다. 이와는 달리, 일부 실시예들에서는, 제2 세트의 파라미터들의 값들은, 컴팩트 모델들 간의 일관성을 측정하기 위해, 제2 세트의 파라미터들의 선택된 파라미터들과 측정된 데이터 간의 상관 계수들을 계산함에 의해 조정될 수 있고, 그런 다음, 이러한 컴팩트 모델들은 파라미터들이 재추출(re-extract)될 필요가 있는지를 결정하기 위해 사용될 수 있다.
본 발명의 다른 실시예들에서, 제1 반도체 디바이스로부터의 물리적 데이터 및 제2 반도체 디바이스로부터의 물리적 데이터가 측정될 수 있다. 그런 다음, 파라미터 추출을 위한 데이터 세트를 만들기 위해, 제1 반도체 디바이스로부터 측정된 물리적 데이터는 제2 반도체 디바이스로부터 측정된 물리적 데이터와 상관(correlate)될 수 있다. 파라미터들은 제1 및 제2 반도체 디바이스와 관련된 데이터 세트로부터 추출된다. 이러한 상관은, 측정된 데이터의 중요 파라미터들을 규정된 디바이스 파라미터에 상관시키는 것을 포함한다. 이러한 규정된 디바이스 파라미터에는, 예를 들면, 문턱전압(VT)과 같은 것이 있다. 다른 실시예들에서, 이러한 상관은 제1 반도체 디바이스 및 제2 반도체 디바이스로부터 측정된 물리적 데이터를 하나의 곡선(curve)에 맞출 수도 있다.
반도체 디바이스들을 위한 현대의 설계 툴들은 한 번에 단지 하나의 디바이스를 분석하기 때문에, 그러한 현대의 설계 툴들은 일반적으로 디바이스의 패밀리들에 대한 디바이스 모델들에서의 일관성은 해결하지는 못한다. 이는 추가적인 체크를 필요로 하며, 이러한 추가적인 체크는 설계 프로세스에서 뒤에 일어나는 경향이 있다. 예를 들어 도 1의 흐름도(10)를 참조하면, 한 세트의 디바이스들이 분석될 것이다. 이러한 디바이스들은 디바이스들의 패밀리의 일부일 수도 있고, 또는 이러한 디바이스들은 적어도 하나의 프로세스 단계를 공유할 수 있다. 그러나, 이러한 공유되는 적어도 하나의 프로세스 단계는, 디바이스들을 제조함에 있어서의 모든 프로세스 단계들보다는 적다. 도 1에서 보여지는 것과 같은 현대의 분석 프로세스는 디바이스들 각각에 대한 하드웨어 측정을 수행하는 단계(단계 12)에 의해 시작한다. 예를 들어, 만약 이러한 세트의 디바이스들이 디바이스 1, 디바이스 2 및 디바이스 3을 포함한다면, 하드웨어 측정은 각각의 디바이스 상에서 수행될 수 있다. 이는 직렬적으로 수행될 수도 있고, 병렬적으로 수행될 수도 있다. 그리고 디바이스들은, 예를 들면, 하나의 테스트 칩 상에 포함될 수도 있고, 또는 테스트 웨이퍼의 다른 부분들 상의 다른 테스트 칩들 상에 위치할 수도 있다. 한 세트의 파라미터들은 디바이스들 각각에 대한 하드웨어 측정과 관련되며, 측정된 데이터로부터 추출될 경우, 이러한 한 세트의 파라미터들은 시뮬레이션들에서 디바이스 모델들과 함께 사용될 수 있다.
트랜지스터 모델들은 현재의 거의 모든 전자 설계 작업을 위해 사용된다. 아날로그 회로 시뮬레이터들은 설계의 방식을 예측하기 위해 모델들을 사용한다. 많 은 설계 작업은 집적회로 설계들과 관련되고, 이러한 집적회로 설계들은 매우 큰 툴링 비용(tooling cost)이 드는데, 이러한 툴링 비용은 주로 디바이스들을 만들기 위해 사용되는 포토마스크들에 대한 비용이다. 그리고 어떤 반복(iterations) 없이 설계 작업을 하고자 하는 큰 경제적인 동기가 있다. 완전하고 정확한 모델들은 설계들의 많은 부분에게 처음으로 작업하도록 허용한다. 현대의 회로들은 매우 복잡하여, 통상적으로 정확한 컴퓨터 모델들이 없이 그러한 회로들의 성능을 예측하기는 매우 어렵다. 디바이스 모델들은 일반적으로 트랜지스터 레이아웃의 영향들, 즉 폭, 길이, 인터디지테이션(interdigitation), 다른 디바이스들에 대한 근접성(proximity); 과도(transient) 및 DC 전류-전압 특성들, 기생 디바이스 커패시턴스, 저항, 및 인덕턴스; 시간 지연; 및 온도 영향들; 및 몇몇의 항목들을 포함한다.
전통적인 모델 추출 방법들은 일반적으로 직접적인 파라미터 추출과 최적화의 조합에 기초한다. 전자인 직접 파라미터 추출은 모델 방정식들의 수학적 간략화를 사용하며, 후자인 최적화는 완전한 고도의 비선형적 모델 방정식들을 사용한다. 모델과 데이터의 복잡성으로 인해, 이러한 방법들은 한 번에 단지 몇 개의 파라미터들의 최적화만을 허용한다. 또한 최적화는 종종 국부적 최적조건들(local optimas)에 이르도록 하며, 이러한 국부적 최적조건들은 결국 사용하기에 충분히 정확한 모델이 되지는 않는다. 또는 최적화는 관련된 디바이스들의 모델들 간의 비일관성들에 이르도록 할 수 있다.
예를 들면, 각 디바이스(1, 2, 및 3)는 파라미터 세트 {x1, x2, x3, ..., xi, xj, xk, ..., xN -1, XN} 를 가질 수 있다. 이러한 디바이스들은 디바이스들의 패밀리에 속할 수 있고 하나의 패밀리의 일부이기 때문에, 당해 기술 분야에서 숙련된 자는 이러한 파라미터들 중의 많은 것들이 디바이스들 각각에 걸쳐 동일한 값을 가질 수 있다는 것을 예상할 수 있을 것이다. 그러나, 디바이스 모델들을 제어하는 서브세트(subset)의 파라미터들은, 서로 다른 값들을 가질 수 있지만, 여전히 그 모델로 하여금 디바이스들 각각에서 유사한 동작(behavior)을 수행하게 한다. 이 서브세트는 위의 예에서의 파라미터 중에서 {xi, xj, xk}일 수 있다.
디바이스들 각각에 대한 파라미터들 각각은 하드웨어 측정들로부터 추출되고(블록 14), 그런 다음 모델 파라미터들은 디바이스 센터링(device centering) 단계(블록 16)를 통과한다. 일반적으로 디바이스 센터링 단계들 동안에, 한정된 세트의 모델 파라미터들은 중요 모델 특성들을 세트 기술 목표들(set technology targets)과 매치시키기 위해 조정된다. 이 단계는 전형적으로 프로세싱에서의 편차들(variations)을 해결하기 위해 수행되는데, 이 편차들은 모델 추출용으로 사용하기 위한 한 세트의 "완전한(prefect)" 명목상의(norminal) 디바이스들을 식별하는 것을 어렵게 하기 때문이다. 또한, 이것은 새로운 기술이 개발되고 있는 경우 더욱 어렵게 되고, 목표 값들을 달성하는 것이 더욱더 어렵게 된다. 센터링 단계들 이후에, 품질 체크(quality checks)가 디바이스들 각각에 대해 추출된 디바이스 모델 상에서 수행된다(블록 18). 그 세트의 디바이스들이 품질 체크를 통과한 경우, 디 바이스 패밀리 일관성 체크가 수행된다(블록 20). 이 단계에서, 모델은, 디바이스 크기, 온도, 및 바이어스 조건들의 전체 허용가능한 범위에 걸쳐 중요 디바이스 특성들의 시뮬레이션들을 위해 사용되고, 디바이스들 패밀리에서의 모든 디바이스들 간의 일관성에 대하여 체크된다. 만약 일관성 체크가 페일(fail) 이라면(결정 블록(22)의 "아니오" 분기), 페일 중인 모델들의 부분들은 조정될 필요가 있는 측정된 데이터로부터 수정(modify) 및 재추출(re-extraction)(블록 14)될 필요가 있고, 또는 추출에 앞서 더 조작(manipulate)되거나 최적화될 필요가 있다. 그런 다음 디바이스 센터링(블록 16) 및 품질 체크들(블록 18)이 반복된다. 이는 패밀리 일관성 체크들이 패스(pass)(결정 블록(22)의 "예" 분기)될 때까지 계속되어, 프로세스가 시뮬레이션 프로세스의 다음 단계들로 계속되도록(블록 24) 허용하여, 전체 설계 프로세스에서 시간을 증가시킨다.
도 1에서의 현재의 프로세스에 대한 대안은 도 2의 흐름도(50)에서의 프로세스의 일 실시예에서 보여진다. 이 실시예에서, 디바이스 패밀리 일관성 체크들은 설계 프로세스에서 상위 단계로 이동될 수 있다. 도 1에서의 현재의 방법과 유사하게, 하드웨어 측정들이 다수의 디바이스들 상에서 수행된다(블록 52). 그런 다음, 파라미터들은 측정된 데이터로부터 추출될 수 있다(블록 54). 디바이스에 대한 파라미터 추출이 일관성 체크포인트까지 완료되는 경우, 그것은 동일 포인트에 대해 완료된 그룹 또는 패밀리에서의 다른 디바이스들과 비교된다(56). 이러한 비교는, 예상 VT, 전류들, 및 다른 모델들에 대한 바이어스들 및 규정된 구조(geometries)에 서의 미분계수들(derivatives) 간의 관계들과, 각 디바이스에 대한 모델들에서의 규정된 파라미터들의 관계들에 대해 체크하는 것을 포함할 수 있다. 만약 일관성 체크들이 패스되지 않는다면(결정 블록(58)의 "아니오" 분기), 위에서 개시된 바와 같이, 프로세스로써 계속하기에 앞서, 비일관성 파라미터들이 재추출될 수 있다(블록 54). 만약 일관성 체크가 패스된다면(결정 블록(58)의 "예" 분기), 파라미터 추출이 완료되는지의 여부를 확인하기 위해 체크가 수행된다(블록 60). 만약 파라미터 추출이 완료되지 않는다면(결정 블록(60)의 "아니오" 분기), 파라미터 추출(블록 54) 및 일관성 체크들(블록 56, 58)이 반복된다. 모든 파라미터들이 추출되는 경우(결정 블록(60)의 "예" 분기)에는, 현재의 프로세스와 유사하다. 그런 다음, 프로세스는 시뮬레이션 프로세스의 다음 단계들로 계속될 수 있다(블록 66). 프로세스에서 일관성 체크들을 상위로 옮김으로써, 이 실시예는 센터링 및 품질 체크와 같은 이후의 프로세스 단계들 중 몇몇의 반복을 회피함에 의해 설계 공정의 능률화를 지원한다.
도 3에서의 흐름도(100)에서 보여진 다른 실시예에서, 파라미터 추출은 고정된(fixed) 관계식들로써 수행될 수 있고, 디바이스 패밀리 일관성 체크 수행 요구를 최소화한다. 이 실시예에서는, 모델들과 모델 파라미터들 간의 비일관성들은 도 1에서의 현재의 방법 또는 도 2의 실시예에서와 같이 뒤에 일관성에 대해 체크하기 보다 오히려 파라미터 추출 내에 구축될 수 있다. 이 실시예에서, 하드웨어 측정들은 다수의 디바이스들 상에서 수행된다(블록 102). 디바이스들과 디바이스들 각각으로부터 측정된 데이터를 알기 때문에, 수학적 관계식들은 측정된 데이터와 디바 이스 모델들 사이에서 결정될 수 있다(블록 104). 예를 들어, 물리적인 기반의 디바이스 방정식들에 대한 하드웨어 데이터의 1차(first order) 분석은 중요 모델 파라미터들에 대한 시작 값들을 결정하기 위해 사용될 수 있다. 이러한 파라미터들은 이들 값들에서 고정될 수 있고, 또는 그들 각각의 값들로부터 단지 한정된 양을 변경하도록 허용될 수도 있다. 실시예들은 롱 디바이스(long device) Vtlin에 의해 결정된 관계(ralation)로 설정되어 있는 VTHO 또는 측정된 VT 롤업(roll-up)에 의해 설정되어 있는 LPE0를 포함할 수 있다.
이에 더하여, 모델 파라미터들은 또한 디바이스들의 패밀리에 대한 파라미터들 간의 관계식들을 수립하기 위한 컴플렉스 피트니스 펑션들(complex fitness functions)을 가지고 최적화될 수 있다. 이러한 피트니스 펑션들은 파라미터들에 대한 페널티 펑션들을 포함할 수 있으며, 이러한 페널티 펑션들은 다른 디바이스들을 위해 동일한 파라미터들에 대해 수학적으로 정의된 관계식을 유지하지 않는다. 페널티 펑션들은 VT, 전류, 규정된 바이어스들 및 구조적 포인트들에서 계산된 미분계수들을 또한 포함할 수 있으며, 이들은 다수의 디바이스들의 하드웨어로부터 추출된 목표 값으로부터 편차가 생길 수 있다. 이러한 페널티 펑션들은 디바이스들 간의 유사성(similarity)을 유지하기 위해 사용될 수 있다. 이에 더하여, 페널티 펑션들은 다른 길이들을 갖는 디바이스들 간의 오프 전류들(off currents)의 비 또는 폭에서의 VT 롤오프(VT roll-off with width)와 같은 규정된 구조적 추이들(trends)로부터의 편차를 위해 사용될 수 있다.
일부 실시예들에서, 수학적 관계식들의 수립(블록 104)은 디바이스 설계자들과 상호작용하는(interactive) 프로세스일 수 있다. 동일한 디바이스 구조들 및 바이어스들에 대한 데이터는, 측정되고 시뮬레이션된 데이터를 갖는 그룹에서의 모든 디바이스들에 대해 오버레이(overlay)되어 보여질 수 있다. 길이, 폭 및 온도를 갖는 추이 플롯들이 또한 이용가능하다. 추이 플롯들은 측정되고 시뮬레이션된 데이터에게 분석을 위한 그룹에서의 모든 디바이스들에 대해 동시적으로 디스플레이되도록 허용할 수 있다. 그러면, 디바이스 모델러는 최적화를 위해 파라미터들을 선택할 수 있고, 그리하여 동시적으로 모든 디바이스 유형들에 대해 최적화될 수 있다. 다른 수학적 관계식들은 파라미터들 간의 오프셋 또는 비와 같은 최적화의 일부로서 강제될 수 있다. 이 오프셋 또는 비는 사용자 제어 리미트들(user-controlled limits) 내에서 최적화될 수 있고 또는 고정(fix)될 수도 있다. 이와는 달리, 오프셋 또는 비는 최적화의 외부에서 파라미터들로부터 결정된 고정 값으로 설정될 수 있다. 0의 오프셋은 선택된 파라미터들의 일부가 모든 모델들에서 동일한 값을 갖는다는 것을 나타낼 수 있다.
파라미터들 간의 수학적 관계식들이 수립된 이후에, 파라미터들은 그 관계식들을 사용하여 동시적으로 추출될 수 있다(블록 106). 예를 들어, 파라미터 추출 동안, 리미트들은 다른 관련 디바이스들에서의 모델 또는 모델들에서의 파라미터의 값에 기초하여 설정될 수 있다. 파라미터는 허용오차(tolerance) 내에서 다른 디바이스에 대해 동일한 파라미터의 값으로 제한될 수 있고, 또는 파라미터는 두 개의 다른 디바이스들에서의 값들 사이에 있도록 제한될 수 있다. 파라미터 추출이 완료 되는 경우, 디바이스 센터링(블록 108) 및 품질 체크(블록 110) 단계들은 위의 실시예와 유사하게 수행될 수 있다. 품질 체크 이후에, 프로세스는 시뮬레이션 프로세스의 다음 단계들로 계속될 수 있다(블록 112). 디바이스들의 패밀리에 대한 파라미터들 간의 일관성은 디바이스의 일부로서 수립된 수학적 관계식들에 의한 추출 프로세스 내에서 만들어지기 때문에, 이 실시예는 그 프로세스의 일부로서 디바이스 패밀리 일관성 체크에 대한 요구를 최소화한다.
도 4에서의 흐름도(150)에서 보여지고 위의 실시예와 유사한 또 다른 실시예에서, 디바이스 패밀리들의 파라미터들 간의 일관성을 위해 제공하기 위해, 일관성 있는(consistent) 데이터 세트는 파라미터 추출 이전에 수립될 수 있다. 이 실시예에서는, 다시 하드웨어 측정들이 다수의 디바이스들에 대해서 수행된다(블록 152). 하드웨어 측정들로부터, 일관성 있는 데이터 세트는, 예상되는 디바이스 특성들 및 관련된 일관성을 갖는 모든 디바이스들에 대해 생성된다(블록 154). 측정된 값들 및 대응되는 시뮬레이션된 값들 사이의 상관 계수들의 계산은 모델들 사이의 일관성의 측정으로서 사용될 수 있다. 그런 다음, 이것은 최적화 동안 복잡한 피트니스 펑션의 일부로서, 예를 들면, 병렬 추출 동안의 동시적 추출 또는 체크를 위해, 사용될 수 있다. 각 FET 유형에 대한 이들 측정된 값들과 선택된 모델 파라미터들 간의 상관 계수들은, 모델 일관성의 측정일 수 있다. 비록 이 측정은 측정되고 시뮬레이션된 데이터의 상관보다 덜 직접적이긴 하지만, 그것은 측정되지 않은 구조들에 대한 일관성을 보장하는 것을 지원할 수 있다. 그런 다음, 이 상관 계수는 병렬적 추출 동안 동시적 추출 또는 체크를 위해, 최적화 동안 컴플렉스 피트니스 펑션 의 일부로서 사용될 수 있다.
측정된 데이터로부터 일관성 있는 데이터 세트가 수립된 경우, 파라미터들은 추출을 위해 사용된 데이터가 일관된 동작을 수행하는 확실한 레벨로써 추출될 수 있다(블록 156). 앞서의 실시예들에서와 같이, 파라미터들이 추출된 이후에, 디바이스 센터링(블록 158) 및 품질 체크(블록 160)가 수행될 수 있다. 그런 다음, 프로세스는 시뮬레이션 프로세스의 다음 단계들로 계속될 수 있다(블록 162).
위의 실시예들에서의 이러한 방법들 각각은 설계자에게 이용가능하며, 그 설계자는, 분석하고 수학적 관계식들을 만들고, 일관성 있는 데이터 세트를 생성하며, 데이터를 상관시키며, 디바이스 패밀리들에서 일관성을 검증하며, 디바이스 센터링 단계들에서 모델들을 조정하는 것을 포함하는 단계들 일부 또는 모두들과 상호작용할 수 있다. 당해 기술 분야에서 숙련된 자라면 알 수 있는 바와 같이, 본 발명은 시스템, 방법 또는 컴퓨터 프로그램 제품으로 구체화될 수 있다. 따라서, 본 발명은 전적으로 하드웨어적인 실시예의 형태, 전적으로 소프트웨어적인 실시예의 형태(펌웨어, 상주 소프트웨어, 마이크로코드(micro-code) 등을 포함하는), 또는 본 명세서에서 "회로", "모듈" 또는 "시스템"으로 일반적으로 일컬어질 수 있는 모든 소프트웨어 및 하드웨어 측면들을 결합하는 실시예를 취할 수 있다. 나아가, 본 발명은 어떤 유형적인(tangible) 매체 내에서 구현되는 컴퓨터 프로그램 제품의 형태를 취할 수 있으며, 그러한 유형적인 매체는 그 매체 내에서 구현되는 컴퓨터 사용가능 프로그램 코드(computer-usable program code)를 갖는 표현의 매체이다.
하나 또는 그 이상의 컴퓨터 가용 또는 컴퓨터 판독가능 매체(들)의 조합이 사용될 수 있다. 컴퓨터 사용가능 또는 컴퓨터 판독가능 매체는, 예를 들면, 전자, 자기, 광학, 전자기, 적외선, 또는 반도체 시스템, 장치, 디바이스, 또는 전달 매체를 포함할 수 있으나, 이러한 것들로 국한되는 것은 아니다. 컴퓨터 판독가능 매체의 더 상세한 예들은 다음의 것들, 즉, 하나 또는 그 이상의 와이어들을 갖는 전기적 연결, 휴대용 컴퓨터 디스켓, 하드 디스크, RAM(random access memory), ROM(read-only memory), EPROM(erasable programmable read-only memory), 플래쉬 메모리, 광 섬유, 휴대용 CDROM(compact disc read-only memory), 광학 스토리지 장치, 인터넷 또는 인터라넷을 지원하는 전송 매체, 또는 자기 스토리지 장치를 포함할 수 있으나, 이들은 컴퓨터 판독가능 매체의 더 상세한 예들을 모두 열거한 것은 아니다. 컴퓨터 사용가능 또는 컴퓨터 판독가능 매체는 심지어 종이(paper) 또는 프로그램이 인쇄되는 또 다른 적절한 매체일 수 있으며, 그러한 프로그램은 예를 들어 종이 또는 다른 매체의 광학적 스캐닝을 통해 전기적으로 캡쳐될 수 있으며, 그런 다음 컴파일, 인터럽트, 또는 필요하다면 적절한 방법으로 처리되어, 컴퓨터 메모리에 저장될 수 있다. 본 명세서의 맥락에서는, 컴퓨터 사용가능 또는 컴퓨터 판독가능 매체는 명령 실행 시스템, 장치, 또는 디바이스에 의해 또는 그러한 것들과 관련하여 사용하기 위한 프로그램을 포함, 저장, 통신, 전파 또는 전달할 수 있는 어떤 매체일 수 있다. 컴퓨터 사용가능 매체는, 기저대역에서 또는 반송파의 일부로서, 그것과 함께 구현되는 컴퓨터 사용가능 프로그램 코드를 갖는 전파된 데이터 신호를 포함할 수 있다. 컴퓨터 사용가능 프로그램 코드는 어떤 적절한 매체를 사용하여 전송될 수 있으며, 이러한 적절한 매체로서는 무선, 유선, 광 섬유 케이블, RF 등이 있을 수 있으나, 이러한 것들로 국한되는 것은 아니다.
본 발명의 동작들을 수행하기 위한 컴퓨터 프로그램 코드는 하나 또는 그 이상의 프로그래밍 언어들의 어떤 조합으로 쓰여질 수 있으며, 이러한 프로그래밍 언어들에는, 자바(Java), 스몰토크(Smalltalk), C++ 등의 객체 지향 프로그래밍 언어, 및 "C" 프로그래밍 언어 또는 유사 프로그래밍 언어와 같은 전통적인 절차상의 프로그래밍 언어들이 포함된다. 프로그램 코드는 사용자의 컴퓨터 상에서 전적으로 또는 사용자의 컴퓨터 상에서 부분적으로, 독립형(stand-alone) 소프트웨어 패키지로서 실행될 수도 있으며, 원격 컴퓨터 상에서 부분적으로 또는 원격 컴퓨터 또는 서버에서 전적으로 실행될 수 있다. 후자의 시나리오에서, 원격 컴퓨터는 어떤 종류의 네트워크를 통해 사용자의 컴퓨터에 연결될 수 있으며, 또는 그러한 연결은 외부 컴퓨터에 대해서 이뤄질 수 있다(예를 들면, 인터넷 서비스 제공자를 사용하여 인터넷을 통해). 이러한 네트워크로서는 LAN(local area network) 또는 WAN(wide area network)가 있을 수 있다. 본 발명은 이하에서는 본 발명의 실시예들에 따른 방법들, 장치들(시스템들) 및 컴퓨터 프로그램 제품들의 블록도들 및/또는 흐름도 설명들을 참조하여 설명된다. 흐름도 설명들 및/또는 블록도들의 각각의 블록, 및 흐름도 설명들 및/또는 블록도들에서의 블록들의 조합들은 컴퓨터 프로그램 명령들에 의해 구현될 수 있다는 것이 이해될 수 있다. 이러한 컴퓨터 프로그램 명령들은, 머신(machine)을 만들어 내기 위해, 범용 컴퓨터(general purpose computer), 전용 컴퓨터(special purpose computer), 또는 다른 프로그램가능한 데이터 처리 장치의 프로세스들에 제공될 수 있고, 그리하여 컴퓨터 또는 다른 프로 그램가능한 데이터 처리 장치의 프로세서를 통해 실행되는 명령들이 흐름도 및/또는 블록도의 블록 또는 블록들에서 명시된 기능들/작용들을 구현하기 위한 수단들을 만들 수 있다. 컴퓨터 프로그램 명령들은, 컴퓨터로 구현된 프로세스를 만들어 내기 위해 일련의 동작 단계들이 컴퓨터 또는 다른 프로그램가능한 장치 상에서 수행되도록 하기 위해, 컴퓨터 또는 다른 프로그램가능한 데이터 처리 장치 상으로 또한 로딩될 수 있다. 그리하여 컴퓨터 또는 다른 프로그램가능한 장치 상에서 실행되는 명령들이 흐름도 및/또는 블록도의 블록 또는 블록들을 구현하기 위한 프로세스들을 제공할 수 있다.
도 5는 본 발명의 실시예들과 일관성 있는(consistent) 반도체 디바이스들에 대한 컴팩트 모델들용 파라미터들을 추출하기에 적합한 장치(200)에 대한 예시적인 하드웨어 및 소프트웨어 환경을 보여준다. 발명을 위해, 장치(200)는 실제로 어떤 컴퓨터, 컴퓨터 시스템, 또는 프로그램가능한 장치를 나타낼 수 있다. 그러한 프로그램가능한 장치에는, 예를 들면, 다수 사용자 또는 하나의 사용자 컴퓨터들, 데스크탑 컴퓨터들, 휴대용 컴퓨터들 및 디바이스들, 핸드헬드 디바이스들, 네트워크 디바이스들, 모바일 폰들 등이 있다. 장치(200)는 이후에는 "컴퓨터" 로 일컬어질 수도 있으나, "장치" 라는 용어는 다른 적합한 프로그램가능한 전자 디바이스들을 또한 포함할 수 있다는 것이 이해되어져야 한다.
컴퓨터(200)는 전형적으로는 메모리(204)에 결합된 적어도 하나의 프로세서(202)를 포함한다. 프로세서(202)는 하나 또는 그 이상의 프로세서들(예를 들면, 마이크로프로세서들)을 나타낼 수 있으며, 메모리(204)는 RAM 디바이스들을 나타낼 수 있으며, 이러한 RAM 디바이스들은 컴퓨터의 메인 스토리지 뿐만 아니라 어떤 보충 레벨의 메모리를 포함하며, 이러한 보충 레벨의 메모리에는 캐시 메모리들, 비휘발성 또는 백업 메모리들(예를 들면, 프로그램가능한 메모리들 또는 플래쉬 메모리들), 읽기 전용 메모리들 등이 있을 수 있다. 또한, 메모리(204)는 다른 경우에는 컴퓨터(200)에 물리적으로 위치한 메모리 스토리지(예를 들면, 프로세서(202)에서의 어떤 캐시 메모리)를 포함하는 것으로 고려될 수 있으며, 뿐만 아니라 가상 메모리(예를 들면, 네트워크(208)를 통해 컴퓨터(200)에 결합된 또 다른 컴퓨터 또는 대규모의 스토리지 장치(206) 상에 저장되는)로서 사용된 어떤 스토리지 용량을 포함하는 것으로 고려될 수 있다.
전형적으로 컴퓨터(200)는 또한 외부적으로 정보를 전달하기 위해 다수의 입력들 및 출력들을 수신한다. 사용자 또는 운영자와의 인터페이스를 위해, 컴퓨터(200)는 전형적으로 하나 또는 그 이상의 사용자 입력 디바이스들(210)을 포함하며, 이러한 사용자 입력 디바이스들(210)에는 키보드, 마우스, 트랙볼, 조이스틱, 터치패드, 키패드, 스타일러스(stylus), 및/또는 마이크로폰 등이 있을 수 있다. 컴퓨터(200)는 또한 디스플레이(212)를 포함하며, 이러한 디스플레이(212)에는 CRT 모니터, LCD 디스플레이 패널, 및/또는 스피커 등이 있을 수 있다. 컴퓨터(200)에 대한 인터페이스는 또한 컴퓨터(200)에 직접 또는 원격으로 연결된 외부 단말을 통해 구현될 수 있고, 또는 네트워크(208), 모뎀, 또는 다른 유형의 통신 디바이스를 통해 컴퓨터(200)와 통신하는 또 다른 컴퓨터를 통해서 구현될 수 있다.
컴퓨터(200)는 운영 체계(214)의 제어 하에서 동작되고 실행되며, 또는 다르 게는 다양한 컴퓨터 소프트웨어 어플리케이션들, 컴포넌트들, 프로그램들, 객체들(objects), 모듈들, 데이터 구조들 등(예를 들면, 시뮬레이터(218) 또는 파라미터 추출 툴(220))에 의존한다. 예를 들면, 시뮬레이터(218)는 컴팩트 디바이스 모델들 및 물리적 데이터로부터 파라미터 추출 툴(220)에 의해 추출된 디바이스 파라미터들을 요청할 수 있다. 컴퓨터(200)는 네트워크 인터페이스(224)를 통해 네트워크(208) 상에서 통신한다.
도면들에서의 흐름도 및 블록도들은, 아키텍쳐, 기능, 및 본 발명의 다양한 실시예들에 따른 시스템들, 방법들 및 컴퓨터 프로그렘 제품들의 가능한 구현들의 동작을 설명하고 있다. 이 점에서, 흐름도 또는 블록도들에서의 각각의 블록은 모듈, 세그먼트, 또는 코드의 일부를 나타낼 수 있고, 이러한 코드는 특정 논리적 펑션(들)(ligical function(s))를 구현하기 위한 하나 또는 그 이상의 실행가능한 명령들을 포함한다. 일부 다른 구현들에서는, 블록에 표현된 펑션들은 도면들에서 표현된 순서를 벗어나서도 일어날 수 있다는 것에 또한 유념해야 할 것이다. 예를 들면, 연속해서 보여지는 두 개의 블록들은, 사실상, 실질적으로 동시적으로 실행될 수 있으며, 또는 그 블록들은 때로는 관련된(involved) 기능에 의존하여 역순으로 실행될 수도 있다. 또한, 블록도들 및/또는 흐름도 도시의 각각의 블록, 및 블록도들 및/또는 흐름도 도시에서의 블록들의 조합들은 전용 하드웨어 기반의 시스템들 또는 전용 하드웨어와 컴퓨터 명령들의 조합들에 의해 구현될 수 있다. 이러한 전용 하드웨어 기반의 시스템들은 특정 펑션들 및 동작들(acts)을 수행한다.
본 발명의 실시예들은 추출 프로세스 동안 디바이스 모델들 내에 일관성을 구축하는 것을 지원한다. 이는 디바이스 모델들에 대한 동일한 값에 대해 중요 모델 파라미터들을 강요함에 의해 달성될 수 있고, 또는 디바이스 모델들에 대한 특정 관계에 대해 중요 모델 파라미터들을 강요함에 의해 달성될 수도 있다. 추출 프로세스 동안의 중요 모델 파라미터들 관계들의 강제된 체크, 및 디바이스들 간의 알려진 관련성들과 데이터의 이론적 분석에 의해 결정된 값들에 대한 추출 동안 허용된 모델 파라미터 범위들을 제한하는 것은, 파라미터 일관성을 개선하는 것을 지원하며, 일부 모델 컴포넌트들의 추출 동안 사용되는 디바이스들에 대한 한 세트의 자기(self) 일관성 목표들을 만드는 것을 또한 지원한다. 디바이스들의 동시적인 추출은 추출 프로세스 동안 모델 일관성을 강요하기 위해 또한 채용될 수 있고, 일관성을 갖는 나중의 문제들을 잠재적으로 회피한다. 일반적으로, 프로세스의 종료에서 일관성을 갖는 이슈들을 교정(correct)하려고 하는 것보다는 추출 프로세스 동안에 모델들 내에서 일관성을 구축하는 것이 더 효과적이다.
본 명세서에서 사용된 용어는 단지 본 발명의 특정 실시예들을 설명하려는 목적으로 사용된 것이지, 본 발명을 한정하려고 의도된 것은 아니다. 본 명세서에서 사용되는 바와 같이, 단수 형태의 "하나의", "한", "일" 및 "상기"는, 만약 문맥에서 명확하게 그렇지 않은 것으로 표현하지 않는다면, 또한 복수 형태를 포함하는 것으로 의도된다. "포함하다" 및/또는 "포함하는" 이라는 용어는 본 명세서에서 사용되는 경우, 설명된 특징들의 존재, 숫자들, 단계들, 동작들, 구성요소들, 및/또는 성분들을 특정하지만, 하나 또는 그 이상의 다른 특징들, 숫자들, 단계들, 동작들, 구성요소들, 성분들, 및/또는 그들 중의 그룹들의 존재 또는 부가를 배제하 는 것은 아니다.
이하의 청구항들에서의 대응되는 구조들, 재료들, 작용들, 및 모든 수단들 또는 단계 플러스 펑션 구성요소들(step plus function elements)은, 명시적으로 청구되는 다른 청구된 구성요소들과 결부되는 펑션을 수행하기 위한 구조, 재료, 또는 동작을 포함하는 것으로 의도된다. 본 발명의 설명은 예시 및 설명의 목적으로 제공되고 있으나, 이는 본 발명을 명세서에 개시된 형태로 한정하려는 것은 아니며, 또한 빠짐없이 완전히 개시하려는 의도도 아니다. 당해 기술 분야에서 숙련된 자에게는 본 발명의 범위 및 사상을 벗어남이 없이 많은 개조들 및 변경들이 이뤄질 수 있다는 것은 분명할 것이다. 명세서에서의 실시예들은, 본 발명의 원리들 및 실제적인 어플리케이션을 최상으로 설명하기 위해, 그리고 고려되는 특정 사용에 적합하게 다양한 개조들로써 다양한 실시예들에 대한 발명을 당해 기술 분야에서 통상의 지식을 가진 자들이 이해할 수 있도록 하기 위해, 선택되었다.
위에서 설명된 본 발명의 일반적인 설명과 함께, 본 발명의 예시적인 실시예들, 및 본 명세서의 일부를 구성하며 본 명세서 내에 함께 포함되어 있는 첨부되는 도면들, 그리고 이하에서 제공되는 상세한 설명은, 본 발명의 원리들을 설명하기 위해서 제공된다.
도 1은 디바이스 일관성 체크를 갖는 종래의 설계 방법의 예를 보여주는 흐름도이다.
도 2는 본 발명의 일 실시예에서 설계 방법을 보여주는 흐름도이다.
도 3은 본 발명의 다른 실시예에서의 설계 방법을 보여주는 흐름도이다.
도 4는 본 발명의 또 다른 실시예에서의 설계 방법을 보여주는 흐름도이다.
도 5는 도 1-4의 설계 방법들을 구현하기에 적합한 예시적인 하드웨어 및 소프트웨어 환경의 블록도이다.

Claims (21)

  1. 반도체 디바이스들에 대한 컴팩트 모델들용 파라미터들을 추출(extract)하기 위한 방법에 있어서,
    모든 디바이스들에 대해 동일한 값을 갖는, 제1 및 제2 반도체 디바이스들과 관련된, 제1 세트의 파라미터들을 정의하는 단계;
    상기 제1 및 제2 반도체 디바이스들과 관련된, 제2 세트의 파라미터들을 정의하는 단계 - 상기 제2 세트의 파라미터들의 값들은 상기 디바이스들 간에 다름;
    상기 제1 및 제2 세트의 파라미터들과 관련된 상기 제1 및 제2 반도체 디바이스들로부터 데이터를 측정하는 단계;
    상기 측정된 데이터 간의 수학적 관계식을 수립하는 단계; 및
    상기 수립된 수학적 관계식에 적합하도록 상기 제2 세트의 파라미터들의 값들을 조정하는 단계를 포함하는,
    컴팩트 모델들용 파라미터들 추출 방법.
  2. 청구항 1에 있어서, 상기 수학적 관계식은 상기 제1 반도체 디바이스의 측정된 데이터와 상기 제2 반도체 디바이스의 측정된 데이터 간의 비(ratio)를 포함하는,
    컴팩트 모델들용 파라미터들 추출 방법.
  3. 청구항 1에 있어서, 상기 수학적 관계식은 상기 제1 반도체 디바이스의 측정된 데이터와 상기 제2 반도체 디바이스의 측정된 데이터 간의 오프셋(offset)을 포함하는,
    컴팩트 모델들용 파라미터들 추출 방법.
  4. 청구항 1에 있어서, 상기 수학적 관계식은 상기 제1 및 제2 세트의 파라미터들에서의 파라미터들이 동일한 값을 갖도록 강제하는,
    컴팩트 모델들용 파라미터들 추출 방법.
  5. 청구항 1에 있어서, 상기 수학적 관계식은 상기 제1 및 제2 세트의 파라미터들을 가지고 저장되는,
    컴팩트 모델들용 파라미터들 추출 방법.
  6. 청구항 1에 있어서, 상기 제2 세트의 파라미터들의 값들을 조정하는 단계는 상기 측정된 데이터를 가지고 상기 제2 세트의 파라미터들의 값들을 최적화하는 것을 포함하는,
    컴팩트 모델들용 파라미터들 추출 방법.
  7. 청구항 6에 있어서, 상기 최적화는 페널티 펑션들(penalty functions)을 포함하는 컴플렉스 피트니스 펑션(complex fitness function)을 가지고 수행되는,
    컴팩트 모델들용 파라미터들 추출 방법.
  8. 청구항 1에 있어서, 상기 제2 세트의 파라미터들의 값들을 조정하는 단계는, 상기 컴팩트 모델들 간의 일관성을 측정하기 위해, 상기 제2 세트의 파라미터들의 선택된 파라미터들의 값들과 상기 측정된 데이터 간의 상관 계수들을 계산하는 단계를 포함하는,
    컴팩트 모델들용 파라미터들 추출 방법.
  9. 청구항 1에 있어서, 상기 제1 및 제2 반도체 디바이스들은, 모든 프로세스 단계들 보다는 적은, 적어도 하나의 프로세스 단계를 공유하는,
    컴팩트 모델들용 파라미터들 추출 방법.
  10. 반도체 디바이스에 대한 컴팩트 모델들용 파라미터들을 추출하기 위한 방법에 있어서,
    제1 반도체 디바이스로부터 물리적 데이터를 측정하는 단계;
    제2 반도체 디바이스로부터 물리적 데이터를 측정하는 단계;
    파라미터 추출을 위한 데이터 세트를 만들기 위해, 상기 제1 반도체 디바이스로부터 측정된 물리적 데이터를 상기 제2 반도체 디바이스로부터 측정된 물리적 데이터와 상관(correlate)시키는 단계;
    상기 제1 반도체 디바이스와 관련된 데이터 세트로부터 파라미터들을 추출하 는 단계; 및
    상기 제2 반도체 디바이스와 관련된 데이터 세트로부터 파라미터들을 추출하는 단계를 포함하는,
    컴팩트 모델들용 파라미터들 추출 방법.
  11. 청구항 10에 있어서, 상기 측정된 데이터의 중요 파라미터들은 규정된 디바이스 파라미터와 상관되는,
    컴팩트 모델들용 파라미터들 추출 방법.
  12. 청구항 11에 있어서, 상기 규정된 디바이스 파라미터는 문턱 전압(VT)인,
    컴팩트 모델들용 파라미터들 추출 방법.
  13. 청구항 11에 있어서, 상기 측정된 물리적 데이터를 상관시키는 단계는,
    상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스로부터 측정된 물리적 데이터를 곡선(curve)에 맞추는 단계를 포함하는,
    컴팩트 모델들용 파라미터들 추출 방법.
  14. 프로세서; 및
    반도체 디바이스들에 대한 컴팩트 모델들용 파라미터들을 추출하기 위해 상 기 프로세서에 의해 실행되도록 구성되는 프로그램 코드를 포함하되, 상기 프로그램 코드는,
    모든 디바이스들에 대해 동일한 값을 갖는, 제1 및 제2 반도체 디바이스들과 관련된, 제1 세트의 파라미터들을 정의하고, 상기 제1 및 제2 반도체 디바이스들과 관련된 제2 세트의 파라미터들을 정의하도록 구성되되,
    상기 제2 세트의 파라미터들의 값들은 상기 디바이스들 간에 다르며, 상기 제1 및 제2 세트의 파라미터들과 관련된 상기 제1 및 제2 반도체 디바이스들로부터 데이터를 측정하며, 상기 측정된 데이터 간의 수학적 관계식을 수립하고, 상기 수립된 수학적 관계식에 적합하도록 상기 제2 세트의 파라미터들의 값들을 조정하는, 장치.
  15. 청구항 14에 있어서, 상기 수학적 관계식은 상기 제1 반도체 디바이스의 측정된 데이터와 상기 제2 반도체 디바이스의 측정된 데이터 간의 비(ratio), 상기 제1 반도체 디바이스의 측정된 데이터와 상기 제2 반도체 디바이스의 측정된 데이터 간의 오프셋(offset), 상기 제1 반도체 디바이스의 측정된 데이터의 일부와 상기 제2 반도체 디바이스의 측정된 데이터의 일부 간의 동일성(equality), 및 이들의 조합들로 구성되는 그룹 중에서 선택되는, 장치.
  16. 청구항 14에 있어서, 상기 프로그램 코드는 상기 측정된 데이터를 가지고 상기 제2 세트의 파라미터들의 값들을 최적화함에 의해 상기 제2 세트의 파라미터들 의 값들을 조정하는, 장치.
  17. 청구항 14에 있어서, 상기 프로그램 코드는 상기 컴팩트 모델들 간의 일관성(consistency)을 측정하기 위해 상기 제2 세트의 파라미터들의 선택된 파라미터들의 값들과 상기 측정된 데이터 간의 상관 계수들을 계산함에 의해 상기 제2 세트의 파라미터들의 값들을 조정하도록 구성되는, 장치.
  18. 컴퓨터 판독가능 매체; 및
    반도체 디바이스들에 대한 컴팩트 모델들용 파라미터들을 추출하도록 구성된 프로그램 코드를 포함하되, 상기 프로그램 코드는 상기 컴퓨터 판독가능 매체 상에 상주하며, 제1 반도체 디바이스로부터의 물리적 데이터를 측정하고, 제2 반도체 디바이스로부터의 물리적 데이터를 측정하며, 파라미터 추출을 위한 데이터 세트를 만들기 위해, 상기 제1 반도체 디바이스로부터 측정된 물리적 데이터를 상기 제2 반도체 디바이스로부터 측정된 물리적 데이터와 상관(correlate)시키며, 상기 제1 반도체 디바이스와 관련된 데이터 세트로부터 파라미터들을 추출하며, 상기 제2 반도체 디바이스와 관련된 데이터 세트로부터 파라미터들을 추출하도록 구성되는,
    프로그램 제품.
  19. 청구항 18에 있어서, 상기 측정된 데이터의 중요 파라미터들은 규정된 디바이스 파라미터와 상관되는,
    프로그램 제품.
  20. 청구항 19에 있어서, 상기 규정된 디바이스 파라미터는 문턱 전압(VT)인,
    프로그램 제품.
  21. 청구항 18에 있어서, 상기 프로그램 코드는 상기 측정된 물리적 데이터를 상관시키도록 구성되되,
    상기 제1 반도체 디바이스 및 상기 제2 반도체 디바이스로부터 측정된 물리적 데이터를 곡선(curve)에 맞춤에 의해 상관시키는,
    프로그램 제품.
KR1020090089913A 2008-12-29 2009-09-23 관련된 디바이스들을 위한 일관성 있는 컴팩트 모델 파라미터들 추출 KR20100080331A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/344,724 US8010930B2 (en) 2008-12-29 2008-12-29 Extracting consistent compact model parameters for related devices
US12/344,724 2008-12-29

Publications (1)

Publication Number Publication Date
KR20100080331A true KR20100080331A (ko) 2010-07-08

Family

ID=42286477

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090089913A KR20100080331A (ko) 2008-12-29 2009-09-23 관련된 디바이스들을 위한 일관성 있는 컴팩트 모델 파라미터들 추출

Country Status (2)

Country Link
US (1) US8010930B2 (ko)
KR (1) KR20100080331A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180030236A (ko) * 2015-08-10 2018-03-21 케이엘에이-텐코 코포레이션 웨이퍼의 에지 검사 및 검토를 위한 방법 및 시스템
KR102285516B1 (ko) 2021-02-05 2021-08-04 주식회사 알세미 반도체 소자 모델링 방법 및 시스템

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110153055A1 (en) * 2009-12-17 2011-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Wide-range quick tunable transistor model
US8560991B1 (en) * 2010-10-05 2013-10-15 Cadence Design Systems, Inc. Automatic debugging using automatic input data mutation
US8539426B2 (en) 2011-02-22 2013-09-17 International Business Machines Corporation Method and system for extracting compact models for circuit simulation
US8453101B1 (en) 2011-11-22 2013-05-28 International Business Machines Corporation Method, system and program storage device for generating accurate performance targets for active semiconductor devices during new technology node development
US9679094B2 (en) 2015-04-29 2017-06-13 International Business Machines Corporation Determining correlation coefficient(s) among different field effect transistor types and/or among different electrical parameter types

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4627787A (en) * 1984-03-22 1986-12-09 Thomson Components-Mostek Corporation Chip selection in automatic assembly of integrated circuit
JP2784104B2 (ja) * 1991-08-06 1998-08-06 三菱電機株式会社 タイミングシミュレーションシステム
JP2942022B2 (ja) * 1991-08-22 1999-08-30 三菱電機株式会社 論理シミュレーション装置
JP3274924B2 (ja) * 1993-12-15 2002-04-15 株式会社東芝 半導体装置のスクリーニング方法
US5651099A (en) * 1995-01-26 1997-07-22 Hewlett-Packard Company Use of a genetic algorithm to optimize memory space
US5687355A (en) * 1995-08-21 1997-11-11 Motorola, Inc. Apparatus and method for modeling a graded channel transistor
US5994912A (en) * 1995-10-31 1999-11-30 Texas Instruments Incorporated Fault tolerant selection of die on wafer
US7058617B1 (en) * 1996-05-06 2006-06-06 Pavilion Technologies, Inc. Method and apparatus for training a system model with gain constraints
US5867398A (en) * 1996-06-28 1999-02-02 Lsi Logic Corporation Advanced modular cell placement system with density driven capacity penalty system
JP3144389B2 (ja) * 1998-08-31 2001-03-12 日本電気株式会社 拡散モデルのパラメータ抽出方法
US6314390B1 (en) * 1998-11-30 2001-11-06 International Business Machines Corporation Method of determining model parameters for a MOSFET compact model using a stochastic search algorithm
US6446022B1 (en) * 1999-02-18 2002-09-03 Advanced Micro Devices, Inc. Wafer fabrication system providing measurement data screening
US6356861B1 (en) * 1999-04-12 2002-03-12 Agere Systems Guardian Corp. Deriving statistical device models from worst-case files
US7099808B2 (en) * 1999-08-26 2006-08-29 Mentor Graphics Corp. Capacitance and transmission line measurements for an integrated circuit
JP2001148469A (ja) 1999-11-19 2001-05-29 Rohm Co Ltd 強誘電体ｆｅｔ特性定数抽出装置
US6430729B1 (en) * 2000-01-31 2002-08-06 International Business Machines Corporation Process and system for maintaining 3 sigma process tolerance for parasitic extraction with on-the-fly biasing
US6594594B1 (en) * 2000-04-28 2003-07-15 Northrop Grumman Corporation Method for unique determination of FET equivalent circuit model parameters
US6934671B2 (en) * 2001-05-29 2005-08-23 International Business Machines Corporation Method and system for including parametric in-line test data in simulations for improved model to hardware correlation
US8417503B2 (en) * 2001-12-17 2013-04-09 International Business Machines Corporation System and method for target-based compact modeling
US20030220779A1 (en) * 2002-03-29 2003-11-27 Ping Chen Extracting semiconductor device model parameters
AU2003270307A1 (en) * 2002-08-30 2004-03-19 Cadence Design Systems, Inc. Extracting semiconductor device model parameters
US7263477B2 (en) * 2003-06-09 2007-08-28 Cadence Design Systems, Inc. Method and apparatus for modeling devices having different geometries
US7305332B1 (en) * 2004-01-14 2007-12-04 Adaptec, Inc. System and method for automatic extraction of testing information from a functional specification
US7089512B2 (en) * 2004-03-15 2006-08-08 International Business Machines Corporation Method for optimal use of direct fit and interpolated models in schematic custom design of electrical circuits
US7623995B2 (en) * 2005-06-11 2009-11-24 Sitaramarao Srinivas Yechuri Method of extracting a semiconductor device compact model
US7337420B2 (en) 2005-07-29 2008-02-26 International Business Machines Corporation Methodology for layout-based modulation and optimization of nitride liner stress effect in compact models
US7289859B2 (en) * 2005-09-30 2007-10-30 Hitachi, Ltd. Method for determining parameter of product design and its supporting system
US20100217568A1 (en) * 2006-02-08 2010-08-26 Nec Corporation Variation simulation system, method for determining variations, apparatus for determining variations and program
US7353473B2 (en) * 2006-05-04 2008-04-01 International Business Machines Corporation Modeling small mosfets using ensemble devices
US8200589B2 (en) * 2006-07-28 2012-06-12 Persistent Systems Limited System and method for network association inference, validation and pruning based on integrated constraints from diverse data
IL181209A0 (en) * 2007-02-07 2007-07-04 Nova Measuring Instr Ltd A method of measurement

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180030236A (ko) * 2015-08-10 2018-03-21 케이엘에이-텐코 코포레이션 웨이퍼의 에지 검사 및 검토를 위한 방법 및 시스템
KR102285516B1 (ko) 2021-02-05 2021-08-04 주식회사 알세미 반도체 소자 모델링 방법 및 시스템

Also Published As

Publication number Publication date
US20100169849A1 (en) 2010-07-01
US8010930B2 (en) 2011-08-30

Similar Documents

Publication Publication Date Title
US7761275B2 (en) Synthesizing current source driver model for analysis of cell characteristics
US8271256B2 (en) Physics-based MOSFET model for variational modeling
US8954908B1 (en) Fast monte carlo statistical analysis using threshold voltage modeling
Maricau et al. Efficient variability-aware NBTI and hot carrier circuit reliability analysis
KR20100080331A (ko) 관련된 디바이스들을 위한 일관성 있는 컴팩트 모델 파라미터들 추출
US6934671B2 (en) Method and system for including parametric in-line test data in simulations for improved model to hardware correlation
US8230382B2 (en) Model based simulation of electronic discharge and optimization methodology for design checking
US8914760B2 (en) Electrical hotspot detection, analysis and correction
US20140325460A1 (en) Method for simulation of partial vlsi asic design
KR20220048941A (ko) 인공 신경망을 이용한 트랜지스터 컴팩트 모델링 시스템, 방법 및 컴퓨터 프로그램 제품
US11568113B2 (en) Variation-aware delay fault testing
US8645883B2 (en) Integrated circuit simulation using fundamental and derivative circuit runs
US9582626B1 (en) Using waveform propagation for accurate delay calculation
US8275596B2 (en) Method for robust statistical semiconductor device modeling
CN115688641A (zh) 一种表征标准单元片上变化参数的方法与系统
US11972185B2 (en) Method and apparatus for estimating aging of integrated circuit
JP2010134775A (ja) 回路シミュレーション方法、回路シミュレーションプログラムおよび回路シミュレーション装置
Barke et al. Formal approaches to analog circuit verification
US10755015B2 (en) Agnostic model of semiconductor devices and related methods
US7853908B2 (en) Algorithmic reactive testbench for analog designs
US9665673B2 (en) Input capacitance modeling for circuit performance
Hahne et al. ReliaVision: In-circuit transistor reliability investigation using XML-based technology reliability information in PDKs
TWI761750B (zh) 類比電路效能自動化分析系統及其方法
Martins et al. An Essay on the Next Generation of Performance-driven Analog/RF IC EDA Tools: The Role of Simulation-based Layout Optimization
KR101171255B1 (ko) 반도체 집적 회로 설계 시스템 및 방법, 이를 위한 컴퓨터로 읽을 수 있는 기록 매체

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee