JP2004200461A - 半導体装置特性シミュレーション方法及び半導体装置特性シミュレータ - Google Patents
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Abstract
【課題】トランジスタの特性の劣化及び回復を正確にシミュレーションし、半導体装置を信頼性良く設計することを可能とするシミュレータ及びその方法を提供する。
【解決手段】負のゲート電圧Ｖｇを印加すると、トランジスタの特性は劣化し、総劣化量△Ｐが増大する。負のゲート電圧Ｖｇを下げると、トランジスタの特性は回復し、総劣化量△Ｐが減少する。劣化期間と回復期間において、ゲート電圧の印加時間ｔの対数log(t)の線形式を用い、劣化量△ＰＤと回復量△ＰＤを計算する。
即ち、ΔPD(t)=CD+BD・log(t)、ΔPR(t)=CR+BR・log(t)。
ここで、ＣＤ、ＢＤ、ＣＲ、ＢＲは定数である。
【選択図】図１
【解決手段】負のゲート電圧Ｖｇを印加すると、トランジスタの特性は劣化し、総劣化量△Ｐが増大する。負のゲート電圧Ｖｇを下げると、トランジスタの特性は回復し、総劣化量△Ｐが減少する。劣化期間と回復期間において、ゲート電圧の印加時間ｔの対数log(t)の線形式を用い、劣化量△ＰＤと回復量△ＰＤを計算する。
即ち、ΔPD(t)=CD+BD・log(t)、ΔPR(t)=CR+BR・log(t)。
ここで、ＣＤ、ＢＤ、ＣＲ、ＢＲは定数である。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ（Metal Insulator Silicon）トランジスタ及びＭＩＳトランジスタから構成される半導体装置の特性劣化のシミュレーション方法及びシミュレータに関し、特に、ＮＢＴＩ（Negative Bias Temperature Instability）現象によるＭＩＳトランジスタと半導体装置の特性劣化のシミュレーション方法及びシミュレータに関する。
【０００２】
【従来の技術】
半導体集積回路装置の高密度化、高集積化、微細化の進行に伴い、それを構成するＭＯＳトランジスタの寸法の微細化は著しい。その中で、トランジスタ特性の劣化によるＭＯＳトランジスタの信頼性が大きな問題となっていた。
ＭＯＳトランジスタ特性の劣化により、例えば、ドレイン電流が時間とともに減少し、その結果回路の遅延時間が時間とともに増大する。この遅延時間の増大はある程度以上に増大すると半導体集積回路内あるいは外部との信号の入出力動作のタイミングエラーを生じ、半導体集積回路が組み込まれているシステム全体の誤動作を引き起こす。
【０００３】
これまでは、ＭＯＳトランジスタの特性劣化について、ホットキャリア劣化が主に研究されてきた。例えば、特許文献１と特許文献２は、ホットキャリア劣化に関する。
ホットキャリア劣化現象は、ＭＯＳトランジスタのドレイン端において高電界により高エネルギーの電子・正孔（以下「ホットキャリア」と呼ぶ）が発生し、このホットキャリアがゲート酸化膜の特性を劣化させるものである。
ホットキャリア劣化をシミュレーションする既存技術として、現在も利用されている、１９８５年のＩＥＥＥで発表されているLucky Electronモデル（以後、ＬＥモデルと称す。）は、式３のように示され、Hot Electronに関する１つの現象に限った劣化モデルを計算する方法である。
【０００４】
【数３】
ここで、△Ｐは、時間timeを経過した時にトランジスタ特性の劣化量を表わし、Ｉｄｓ、Ｉｂ、ｗはそれぞれソース・ドレイン電流、基板電流、チャネル幅を表わし、ｍ、ｎは比例定数である。
【０００５】
【特許文献１】
特開平１１−１３５３８８号公報
【特許文献２】
特開２００１−３５２０５９号公報
【０００６】
【発明が解決しようとする課題】
これまでは、ＬＥモデルで、すなわちＩｄｓ、Ｉｂデータで表現できるトランジスタ劣化は最も注力すべき劣化現象であった。
しかし、ＭＯＳトランジスタの微細化に伴い、ＮＢＴＩ（Negative Bias Temperature Instability）という新たな劣化現象が発見され問題視されるようになってきた。
ＮＢＴＩ劣化には、高温で基板に対して負の電圧をトランジスタのゲート電極に印加し続けるとトランジスタの駆動能力が劣化する。特に、ゲート絶縁膜に窒化物を採用した表面チャンネル構造のｐ型ＭＯＳトランジスタで劣化が大きい。
ＭＯＳトランジスタにおいて、ＮＢＴＩ劣化は、シリコン基板と酸化シリコン絶縁膜の界面で起きる化学反応の平衡状態の高温及び負電圧による変化に起因すると解釈されている。
ＮＢＴＩによる劣化現象では、トランジスタ特性の劣化が時間につれて進みながら、その劣化量が増大したり、減少したりして変動する。
【０００７】
ＮＢＴＩ劣化現象に関しては、その劣化を発生させないように、トランジスタの構造を改良する研究がされているが、ＮＢＴＩ劣化現象の存在を前提にして、その詳細を正確に把握し、ＮＢＴＩ劣化を見込んで半導体デバイスを信頼性良く設計する、いわゆるシミュレーションによる研究方法もある。
しかし、従来のシミュレーション手法、例えばＬＥモデルでは、ＮＢＴＩ劣化現象における劣化の変動に関し対応が出来ず、そのため、ＮＢＴＩ現象による劣化量を正確に見積もって半導体デバイスを信頼性良く設計することができない。これによって、トランジスタの特性劣化に対して、設計マージンを正確に設定することが困難である。
【０００８】
トランジスタの特性劣化に対して、必要以上に大きな設計マージンを付けることは、半導体チップの面積を大きくする可能性があるので、できる限りさけなければならない。又、トランジスタの特性劣化に対して、必要以上に小さなマージンを付けることは、製品の寿命が短くなる恐れがある。
ＮＢＴＩ劣化に関して、式４と式５を実現する信頼性回路シミュレータが既に市販されている。しかしながら、式４と５の関係は、劣化の直流部分の変化を正確に表現していないため、ＮＢＴＩ現象における劣化量を実際より多く見積もる危険性が高いと指摘されている。
また、ＮＢＴＩ劣化において温度やゲート電圧による劣化の変動は今まで全く知られていない。しかし、劣化の変動を考慮しないと、ＮＢＴＩ劣化現象を正確に捉えず、正確な見積りができない、例えば、劣化量を実際より小さく或は多く見積もる危険性がある。
【０００９】
【数４】
【数５】
ここで、△Ｐは、時間timeを経過した時にトランジスタ特性の劣化量を表わし、Ｑ、Ｃ、ｎは比例定数である。Ｔは絶対温度、Ｔ０は実験時の絶対温度、Ｖｇ０は基準となるゲート電圧、Ｖｇｊはある時点ｊのゲート電圧、△ｔｊはＶｇｊが加えられた時間、timeはＶｇ０、Ｔ０に換算された時間を表わす。
【００１０】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、トランジスタの劣化現象における劣化量の変動を正確にシミュレーションし、半導体装置を信頼性良く設計することを可能とするシミュレータ及びその方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体特性シミュレーション方法は、複数のトランジスタで構成される回路の特性をシミュレーションする半導体装置特性シミュレーション方法において、複数の使用条件に基づいて、劣化前の前記回路のシミュレーションを行なう第１のシミュレーション工程と、前記複数の使用条件に基づいて、劣化後の前記回路のシミュレーションを行なう第２のシミュレーション工程と、前記第１のシミュレーション工程の結果と前記第２のシミュレーション工程の結果とを比較し、劣化による前記回路の特性を評価する評価工程とを備えることを特徴とする。
【００１２】
本発明の半導体特性シミュレータは、複数のトランジスタで構成される回路の特性をシミュレーションする半導体装置特性シミュレ−タにおいて、複数の使用条件に基づいて、劣化前の前記回路のシミュレーションを行なう第１のシミュレーション手段と、前記複数の使用条件に基づいて、劣化後の前記回路のシミュレーションを行なう第２のシミュレーション手段と、前記第１のシミュレーション手段の結果と前記第２のシミュレーション手段の結果とを比較し、劣化による前記回路の特性を評価する評価手段とを備えることを特徴とする。
【００１３】
本発明の半導体特性シミュレーション方法は、複数のＭＩＳ（Metal Insulator Silicon）トランジスタから構成される半導体装置における前記トランジスタの特性の経時変化をシミュレーションする方法であって、少なくとも前記トランジスタに印加されたゲート電圧、前記トランジスタの温度、前記トランジスタを形成してから経過した時間に依存する前記トランジスタの特性の基礎劣化量ＸＤを求める基礎劣化量算出工程と、前記トランジスタに印加されたゲート電圧の第１のレベル期間において、少なくとも前記ゲート電圧の第１のレベルと、前記ゲート電圧の第１のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の劣化の変動量△ＰＤを求める劣化量算出工程と、前記トランジスタに印加されたゲート電圧の第２のレベル期間において、少なくとも前記ゲート電圧の第２のレベルと、前記ゲート電圧の第２のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の回復量△ＰＲを求める回復量算出工程と、前記ゲート電圧の第１のレベル期間において、前記基礎劣化量ＸＤと前記劣化の変動量△ＰＤとを加算し、前記ゲート電圧の第２のレベル期間において、前記基礎劣化量ＸＤと前記回復量△ＰＲとを減算し、前記トランジスタの特性の総劣化量△Ｐを求める総劣化量算出工程とを有する。
【００１４】
前記劣化量算出工程において、前述した式１を用い、前記劣化の変動量△ＰＤの経時変化を求める。
前記回復量算出工程において、前述した式２を用い、前記回復量△ＰＲの経時変化を求める。
【００１５】
前記基礎劣化量算出工程において、前記トランジスタを形成してから経過した時間を複数の領域に分割し、各領域において異なる関数を用いて前記基礎劣化量ＸＤの経時変化を表わす。
【００１６】
前記劣化量算出工程において、少なくとも、前記トランジスタに印加された現在のゲート電圧Ｖｇにより発生する劣化の変動量と、前記トランジスタに印加された直前のゲート電圧Ｖｇｐによって発生する劣化の変動量と、前記トランジスタの温度Ｔによって発生する劣化の変動量とを求める。
【００１７】
前記回復量算出工程において、少なくとも、前記回復量の前記トランジスタに印加されたゲート電圧の依存性として、前記トランジスタに過去に印加された最大ゲート電圧Ｖｇｍによって発生する回復量と、前記トランジスタに印加された現在のゲート電圧Ｖｇによって発生する回復量と、前記トランジスタの温度Ｔによって発生する回復量とを求める。
【００１８】
前記総劣化量算出工程において、前記トランジスタの特性が所定の許容劣化値まで劣化する時は、該劣化値に達するまでの累積時間をトランジスタの寿命として出力する。
【００１９】
前記総劣化量算出工程において求められた各トランジスタの総劣化量から、前記複数のトランジスタのうち、総劣化量が所定の設定値より大きいトランジスタのみを選択し、再度特性シミュレーションを行なう工程をさらに有する。
【００２０】
前記総劣化量算出工程において求められた複数のトランジスタの劣化量からトランジスタの劣化量テーブルを作成する工程と、前記複数のトランジスタからなる複数の基本回路について、前記劣化量テーブルを参照し、前記各基本回路の劣化量を求める工程とをさらに有する。
【００２１】
前記各トランジスタの連続する複数のゲート電圧状態と複数の温度状態について、前記各トランジスタの特性の劣化及び特性の回復を連続的に計算する工程をさらに有する。
【００２２】
本発明の半導体装置特性シミュレータは、複数のＭＩＳ（Metal Insulator Silicon）トランジスタから構成される半導体装置における前記トランジスタの特性の経時変化をシミュレーションする半導体装置特性シミュレータであって、少なくとも前記トランジスタに印加されたゲート電圧、前記トランジスタの温度、前記トランジスタが形成してから経過した時間に依存する前記トランジスタの特性の基礎劣化量ＸＤを求める基礎劣化量算出手段と、前記トランジスタに印加されたゲート電圧の第１のレベル期間において、少なくとも前記ゲート電圧の第１のレベルと、前記ゲート電圧の第１のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の劣化の変動量△ＰＤを求める劣化量算出手段と、前記トランジスタに印加されたゲート電圧の第２のレベル期間において、少なくともゲート電圧の前記第２のレベルと、前記ゲート電圧の第２のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の回復量△ＰＲを求める回復量算出手段と、前記ゲート電圧の第１のレベル期間において、前記基礎劣化量ＸＤと前記劣化の変動量△ＰＤとを加算し、前記ゲート電圧の第２のレベル期間において、前記基礎劣化量ＸＤと前記回復量△ＰＲとを減算し、前記トランジスタの特性の総劣化量△Ｐを求める総劣化量算出手段とを有する。
【００２３】
前記トランジスタの特性が所定の値に回復したことを検知する回復検知手段を有し、前記回復量算出手段は、前記回復検知手段によって前記トランジスタの特性が所定の値に回復したことが検知された場合に、新たなゲート電圧を設定して、前記回復量を計算する。
【００２４】
記憶部をさらに有し、前記記憶部に、各トランジスタの特性シミュレーションに用いられる定数をトランジスタのゲート長毎に、かつ、各トランジスタのソース・ドレイン間電圧に依存して記憶されている。
【００２５】
本発明の半導体特性シミュレーション方法において、基礎劣化量ＸＤと、劣化の変動量△ＰＤと、特性の回復量△ＰＲと、総劣化量△Ｐを求める。これによって、特性の変動において、基礎劣化量ＸＤに対する劣化の変動（増加）と、特性の回復（基礎劣化量ＸＤに対する劣化の減少）とを考慮してシミュレーションを行なう。これによって、トランジスタの形成後、測定工程やバーンイン工程など最初に電圧を加えてから経過した時間または、使用に供し始めてから経過した時間に依存するトランジスタの特性の劣化量を求める。
【００２６】
本発明によれば、ゲート電圧を印加してから経過した時間ｔの対数（log(t)）を変数となる関数を用い、トランジスタ特性の劣化の変動量の経時変化と、トランジスタ特性の回復量の経時変化を求め、劣化と回復を正確に計算する。
本発明によれば、異なる時間領域において異なる関数を定義し、それらを用い基礎劣化量ＸＤの経時変化を表わす。
また、本発明によれば、劣化量と回復量のゲート電圧Ｖｇの依存性と、温度の依存性とを求める。
これによって、劣化量と、劣化後の回復量と、総劣化量を正確に求める。
【００２７】
本発明によれば、劣化量ライブラリを作成し、その劣化量ライブラリを用い回路の劣化量を求め、大規模回路について劣化量を高速に求める。
また、本発明によれば、トランジスタの複数の使用条件において、トランジスタの劣化量と回復量を連続的に求め、劣化量を正確に求める。
これによって、実際の使用状態と近い劣化量と、劣化後の回復量と、総劣化量を正確に求める。
【００２８】
【発明の実施の形態】
次に、本発明の半導体特性シミュレータ及び半導体特性シミュレーション方法の実施の形態について、添付した図面を参照して説明する。
第１の実施の形態
本願発明者は、ＮＢＴＩ劣化現象、特に、劣化、及び劣化後に特性の回復の詳細を実験データにより捉え、その実験データに基づき、ＮＢＴＩ劣化現象をシミュレーションするために、劣化及び回復を表わす経験式を見出した。
図１は、ＮＢＴＩ(Negative Bias Temperature Instability)劣化現象として、例えば、ＭＩＳトランジスタの駆動能力や、しきい値電圧などの特性の経時変化を概略的に示しており、一例として印加されたゲート電圧によってトランジスタの特性が時間と共に劣化していく例を示している。図１（ａ）は、ゲート電圧信号Ｖｇを示し、図１（ｂ）には、縦軸が任意の特性量の総劣化量△Ｐ、横軸が時間を示している。
図１（ａ）と（ｂ）に示すように、負のゲート電圧Ｖｇを印加すると、トランジスタの特性は曲線Ｄのように劣化し、即ち、総劣化量△Ｐが増大する。一方、負のゲート電圧Ｖｇを下げると、トランジスタの特性は曲線Ｒのように回復する。この劣化と回復は、印加されたゲート電圧信号Ｖｇと同じ周期で繰り返して発生する。
【００２９】
また、ゲート電圧Ｖｇの各周期において、劣化の最小値或は回復の最大値をつながってなる曲線は、特性の変動いわゆる劣化と回復を考慮しない、劣化量の直流部分とも言われる。以下、この直流部分の劣化量は、「基礎劣化量」ＸＤと呼ぶ。特性の変動は、この基礎劣化量ＸＤに対するものである。
従来のシミュレーション方法は、劣化と回復を考慮しないので、この基礎劣化量ＸＤ部分だけをシミュレーションしていた。
【００３０】
図１（ｂ）において、Ｖｇのローレベルに対応して劣化が発生する期間、即ち、曲線Ｄの時間領域ＴＤは、「劣化期間」と呼ぶ。また、Ｖｇのハイレベルに対応して回復が発生する期間、即ち、曲線Ｒの時間領域ＴＲは、「回復期間」と呼ぶ。
以下は、劣化期間ＴＤにおいて、基礎劣化量ＸＤに対して発生する劣化の増加量を「劣化量の変動量」或は只「劣化量」と呼び、△ＰＤと記し、回復期間ＴＲにおいて、基礎劣化量ＸＤに対して発生する劣化の減少量は「回復量」と呼び、△ＰＲと記す。
【００３１】
＜劣化量△ＰＤの計算＞
本発明において、実験測定結果を解析した結果、前述した式１のように、Ｖｇのローレベル電圧が印加してから経過した時間ｔの対数log(t)の線形式を用い、劣化量△ＰＤを計算する。
式１において、△ＰＤは、トランジスタの特性劣化量又は初期特性からの劣化率、例えば特性値Ｖｔｈ、Ｓｗｉｎｇなどの劣化量や、ｇｍ、Ｉｄｓ、Ｉｏｆｆ、Ｉｇ、Ｓｗｉｎｇなどの劣化率、及び例えばＳＰＩＣＥシミュレータのような回路シミュレータの定数Ｖｔｈ０、ｕ０、ｒｄｓｗなどの劣化率又は劣化量をあらわす。ＣＤ、ＢＤは定数をあらわす。
【００３２】
図１に示すように、△ＰＤの経時変化はゲート電圧Ｖｇに依存する。即ち、定数ＣＤ、ＢＤは、印加されたゲート電圧Ｖｇによって決められる。
本発明において、実験データに基づいて得られた式６、もしくは、式７を用い、ゲート電圧Ｖｇに依存する定数ＣＤを求める。また、式８、もしくは、式９を用い、ゲート電圧Ｖｇに依存する定数ＢＤを求める。実際に、式６と式８は多くの実験データを再現できたが、一部の実験結果は式７、９とよく一致するので、両方を使用する可能性がある。
【００３３】
【数６】
【数７】
ここで、ＣＤＶ、ｎＣＶ、αＣＶ、βＣＶは実験で得られる定数である。
【００３４】
【数８】
【数９】
ここで、ＢＤＶ、ｎＢＶ、αＢＶ、βＢＶは実験で得られる定数である
【００３５】
劣化量△ＰＤは、現在印加されているゲート電圧Ｖｇだけでなく、直前のゲート電圧Ｖｇｐにも依存する。図２は、劣化量△ＰＤの直前のゲート電圧Ｖｇｐの依存性を図示している。
図２は、図１と同じように、ＭＩＳトランジスタの特性のゲート電圧による劣化を示している。図２（ａ）は、ゲート電圧信号Ｖｇを示し、図２（ｂ）には、縦軸が任意の特性量の総劣化量△Ｐ、横軸が時間を示している。
図２（ａ）において、期間Ｔ１に、例えば、２つの電圧Ｖｇ１ａとＶｇ１ｂをそれぞれトランジスタのゲート電極に印加するとする。一例として、Ｖｇ１ａ＝０Ｖ、Ｖｇ１ｂ＝−０．６Ｖとする。図２（ｂ）に示すように、ゲート電圧Ｖｇ２をトランジスタに印加すると、トランジスタの特性は劣化する。ゲート電圧Ｖｇ２を印加している期間Ｔ２には、トランジスタの劣化量は、期間Ｔ１においてトランジスタに印加した電圧Ｖｇ１ａとＶｇ１ｂによって異なる。期間Ｔ１に電圧Ｖｇ１ａを印加した場合は、トランジスタの特性が曲線Ｄ１に沿って劣化する、期間Ｔ１に電圧Ｖｇ１ｂを印加した場合は、トランジスタの特性が曲線Ｄ２に沿って劣化する。
【００３６】
本発明において、実験データに基づいて、現在のゲート電圧Ｖｇの依存性を表わす式６、式７、式８、式９に劣化量△ＰＤの直前のゲート電圧Ｖｇｐの依存性を加え、式１０、若しくは、式１１、及び式１２、若しくは、式１３を得て、定数ＣＤ、ＢＤの現在のゲート電圧Ｖｇの依存性、及び直前のゲート電圧Ｖｇｐの依存性を表わす。これらの式により、例えば、式１において時間ｔ＝０よりも前に加えた直前のゲート電圧Ｖｇｐと現在のゲート電圧Ｖｇから定数ＣＤ、ＢＤを計算する。
【００３７】
【数１０】
【数１１】
ここで、ＣＤＶＰ、ｎＣＶＰ、αＣＶＰ、βＣＶＰは実験で得られる定数である。
【００３８】
【数１２】
【数１３】
ここで、ＢＤＶＰ、ｎＢＶＰ、αＢＶＰ、βＢＶＰは実験で得られる定数である
【００３９】
劣化量△ＰＤは、動作中のトランジスタの温度にも依存する。劣化量△ＰＤの温度依存性として、式１０〜１３（或は、式６〜９）における定数ＣＤＶ、ＢＤＶの絶対温度Ｔとの関係を式１４と式１５で表す。式１４と式１５には、ＣＤＶＴ、ＱＤＣ、ＢＤＶＴ、ＱＤＢは実験などから得られる定数、Ｔ０は実験時の絶対温度である。
【００４０】
【数１４】
【数１５】
【００４１】
＜回復量△ＰＲの計算＞
本願発明者は、実験測定結果に基づいて、ＮＢＴＩ劣化現象において、劣化後に特性の回復の詳細を実験データにより捉え、その実験データに基づき、回復を表わす経験式を見出した。
本発明において、前述した式２のように、Ｖｇのハイレベル電圧が印加してから経過した時間ｔの対数log(t)の線形式を用い、回復量△ＰＲを計算する。即ち、劣化の後に回復を始めてからの時間ｔでの回復量△ＰＲを計算する。
【００４２】
式２では、△ＰＲは、トランジスタの特性劣化量又は初期特性からの劣化率、例えば特性値Ｖｔｈ、Ｓｗｉｎｇなどの劣化量や、ｇｍ、Ｉｄｓ、Ｉｏｆｆ、Ｉｇ、Ｓｗｉｎｇなどの劣化率、及び例えばＳＰＩＣＥシミュレータのような回路シミュレータの定数Ｖｔｈ０、ｕ０、ｒｄｓｗなどの劣化率又は劣化量をあらわす。ＣＲ、ＢＲは定数をあらわす。
【００４３】
図１に示すように、回復量△ＰＲの経時変化はゲート電圧Ｖｇに依存する。さらに、回復量△ＰＲは、劣化に伴う回復量に対して過去に加えた最大ゲート電圧Ｖｇｍに依存する。
図３は、回復量△ＰＲの最大ゲート電圧Ｖｇｍの依存性を図示している。
図３は、ＭＩＳトランジスタの特性のゲート電圧による劣化を示している。図３（ａ）は、ゲート電圧信号Ｖｇを示し、図３（ｂ）には、縦軸が任意の特性量の総劣化量△Ｐ、横軸が時間の対数を示している。
【００４４】
図３（ａ）において、例えば、ゲート電圧ＶｇｍとＶｇｘをそれぞれトランジスタのゲート電極に印加するとし、従って、図３（ａ）でゲート電圧Ｖｇｍは最大のゲート電圧となる。図３（ｂ）に示すように、ゲート電圧ＶｇｍとＶｇｘをトランジスタに印加すると、トランジスタは劣化し、ゲート電圧ＶｇｍとＶｇｘを下げると、トランジスタの特性はそれぞれ線Ｒ３とＲ４に沿って回復する。実験結果からは、回復量の経時変化を表わす線Ｒ３とＲ４の勾配は、主に過去に加えた最大ゲート電圧Ｖｇｍに依存する。即ち、図３（ｂ）において、Ｒ３とＲ４の勾配は、略同じである。
【００４５】
本発明において、実験データに基づいて得られた式１６、もしくは、式１７を用い、最大ゲート電圧Ｖｇｍに依存する定数ＣＲを求める。また、式１８、もしくは、式１９を用い、最大ゲート電圧Ｖｇｍに依存する定数ＢＲを求める。劣化量△ＰＤの計算と同じように、実際に、式１６と式１８は多くの実験データを再現できたが、一部の実験結果は式１７、１９とよく一致するので、両方を示した。
【００４６】
【数１６】
【数１７】
ここで、ＣＲＶＭ、ｎＣＲＶＭ、αＣＲＶＭ、βＣＲＶＭは実験で得られる定数である。
【００４７】
【数１８】
【数１９】
ここで、ＢＲＶＭ、ｎＢＲＶＭ、αＢＲＶＭ、βＢＲＶＭは実験で得られる定数である。
【００４８】
回復量△ＰＲは、過去に印加した最大のゲート電圧Ｖｇｍだけでなく、現在印加されているゲート電圧Ｖｇにも依存する。
本発明において、実験データにづいて、過去に印加した最大のゲート電圧Ｖｇｍの依存性を表わす式１６、式１７、式１８、式１９に回復量△ＰＲの現在印加されているゲート電圧Ｖｇの依存性を加え、式２０、若しくは、式２１、及び式２２、若しくは、式２３とし、定数ＣＲ、ＢＲの現在のゲート電圧Ｖｇの依存性、及び過去に印加した最大のゲート電圧Ｖｇｍの依存性を表わす。これらの式により、例えば、式２において回復の前に（ｔ＜０）印加した最も絶対値の大きいゲート電圧Ｖｇｍと現在ゲート電圧Ｖｇから定数ＣＲ、ＢＲを計算する。
【００４９】
【数２０】
【数２１】
ここで、ＣＲＶ、ｎＣＲＶ、αＣＲＶ、βＣＲＶは実験で得られる定数である。
【００５０】
【数２２】
【数２３】
ここで、ＢＲＶ、ｎＢＲＶ、αＢＲＶ、βＢＲＶは実験で得られる定数である。
【００５１】
回復量△ＰＲは、動作中のトランジスタの温度にも依存する。回復量△ＰＲの温度依存性として、式２０〜式２３（或は、式１６〜１９）における定数ＣＲＶＭ、ＢＲＶＭの絶対温度Ｔとの関係を式２４と式２５で表す。式２４と式２５には、ＣＲＶＭＴ、ＱＲＣ、ＢＲＶＭＴ、ＱＲＢは実験などから得られる定数、Ｔ０は実験時の絶対温度である。
【００５２】
【数２４】
【数２５】
【００５３】
＜総劣化量△Ｐの計算＞
劣化期間ＴＤにおいて発生した総劣化量△Ｐは、式２６のように、基礎劣化量ＸＤ（ｔ）と劣化量△ＰＤ（ｔ）との和になる。
回復期間ＴＲにおいて発生した総劣化量△Ｐは、式２７のように、基礎劣化量ＸＤ（ｔ）と直前の劣化期間の劣化量△ＰＤ（ｔ）の和から回復量△ＰR（ｔ）を差し引いた値になる。
【００５４】
【数２６】
【数２７】
【数２８】
【数２９】
【数３０】
【数３１】
【００５５】
式２８〜式３１は、ＮＢＴＩ劣化における基礎劣化量ＸＤ（ｔ）の従来の計算式であり、前述した式４と式５によって得られる。
式２８と２９は、例えば、図１（ａ）に示されたのようなローレベルＶｇ１とハイレベルＶｇ２とからなるパルス状のゲート電圧信号Ｖｇを加えた時の基礎劣化量ＸＤ（ｔ）を表わしている。
ここでｔはゲート電圧がＶｇ１もしくはＶｇ２を印加してから経過した時間、time1はＶｇ１を加えた総累積時間、time2はＶｇ２を加えた総累積時間。又、Ｃ，α、β，γ，ｎ，Ｑは実験などによって得られる定数である。
【００５６】
式３０と３１は、複数の電圧値を有する任意のゲート電圧信号Ｖｇを加えた時の基礎劣化量ＸＤ（ｔ）を表わしている。即ち、式２８と式２９は、式３０と式３１の特例となる。
式３０と式３１において、ｔはゲート電圧がＶｇｉに変えてからの時間、timeiは任意の電圧Ｖｇｉを加えた総累積時間。又、Ｃ，α、β，γ，ｎ，Ｑは実験などによって得られる定数である。
【００５７】
シミュレーションでは、劣化量△ＰＤの計算、または、回復量△ＰＲの計算を実行するかどうかを判別する基準を設ける。例えば、ゲート電圧Ｖｇはある値以上になると、劣化の変動が始まると判定し、式１、及び式６〜式１５で表わされる劣化量△ＰＤ、式２６で表わされる総劣化量△Ｐを求める。ゲート電圧Ｖｇはある値以下になると、回復が始まると判定し、式２、及び式１６〜式２５で表わされる回復量△ＰＲ、式２７で表わされる総劣化量△Ｐを求める。
【００５８】
以上に、説明を簡単にするために、基礎劣化量ＸＤ（ｔ）を従来の計算式２８〜式３１（或は、式４と式５）を用いて表わしていたが、本願発明者は実験データに基づいて、実際の基礎劣化量ＸＤ（ｔ）を、式４と式５のような１つの時間領域に定義された１つの関数で表わすのでなく、複数の時間領域における複数の異なる関数で表わすことを見出した。
図４は、基礎劣化量ＸＤ（ｔ）の経時変化を図示し、従来の計算法と本発明の計算法を比較する。
破線は、式４と式５で表わされる従来の計算式による基礎劣化量ＸＤ′の経時変化を示し、実線は、本発明による基礎劣化量の経時変化を示す。従来の式4と式５では、基礎劣化量ＸＤ′は全時間範囲で１つの関数で表現される。
一方、本発明では、例えば、３つの時間範囲（ｔ＜ｔ１、ｔ１＜ｔ＜ｔ２、ｔ＞ｔ２）に、それぞれ異なる関数を使って各時間範囲内の基礎劣化量ＸＤ１、ＸＤ２、ＸＤ３を表わす。例えば、式３２と式３３を用いる。
【００５９】
【数３２】
【数３３】
【００６０】
式３２と式３３において、Ｖｇ０は基準となるゲート電圧、Ｖｇｊはある時点ｊのゲート電圧、△ｔｊはＶｇｊが加えられた時間、timeはＶｇ０、Ｔ０に換算された時間、ｋは時間領域を表す添え字、ｓｔｉｍｅｋはＶｇ０、Ｔ０条件下における領域ｋの始まる時間、ｅｔｉｍｅｋは同じく領域ｋの終了する時間である。
式３２と式３３で総劣化量△Ｐを求める時は、前述と同じように、例えば、劣化量△ＰＤ、もしくは回復量△ＰＲを計算しておいて、そして、式３２でこれまで経過した時間timeを計算し、式３３に代入して基礎劣化量ＸＤを得る。総劣化量△Ｐは式２６又は式２７で得られる。
式３２と式３３によって、劣化量は実際の値と近い値となり、実際より多く見積もる可能性が低くなる。
【００６１】
本実施形態によれば、新しいＮＢＴＩの劣化及び回復現象を扱うことにより、微細化がさらに進んだ半導体回路（例えば、設計ルールが１８０ｎｍよりも小さい場合）の設計に対して、高速かつ最適に信頼性劣化マージンを与えるものである。
従来技術の劣化式を時間で区切ることにより劣化量を実際に近いものにできる。多くの場合、劣化量を減らせる。
新しいＮＢＴＩ劣化現象として、劣化の変動を考慮することによってより正確な劣化量をシミュレーションできる。多くの場合、劣化量を増える。
新しいＮＢＴＩ回復現象を考慮することによってより正確な最終的な劣化量をシミュレーションできる。多くの場合、劣化量を大幅に減らせる。
これら正確な信頼性劣化マージンをシミュレーションすることにより、従来技術より劣化量を減った場合にはＭＩＳトランジスタのサイズを小さくすることが可能となり製品のウェハ占有面積を削減し、結果としてウェハ１枚あたりに製造できる製品数が増加させ、製造コストを下げることが可能となる。従来技術より劣化量が増える場合、製品に対して寿命をまっとうできるように予め対策を施した回路を設計することが可能である。
【００６２】
第２の実施の形態
次に、本発明に係る半導体特性シミュレータの一実施形態を説明する。
本実施形態のシミュレータは、ＭＩＳトランジスタなどから構成される一つの回路に対して、半導体製造工程やユーザーの使用などにおける複数のストレス状態及び使用状態を連続的に処理し、トランジスタ及び回路の特性劣化及び回復をシミュレーションし、トランジスタ及び回路の特性変化を評価する。
例えば、半導体製造工程における電圧を加える測定工程におけるＭＩＳトランジスタの劣化や回復や、測定工程の後の放置による回復、温度を加え初期故障をスクリーニングする製造工程であるバーンイン工程における劣化と回復、バーンイン工程の後の放置による回復、ユーザー使用時に電圧、温度を加える時に発生する劣化と回復、ユーザー使用後の放置による回復など、一部または全てを連続的に計算する。こうすることによって、より正確な劣化量をシミュレーションできる。多くの場合、例えば、バーンイン工程を考慮するだけよりは劣化量を劇的に減らすことができる。
【００６３】
図５は、本実施形態に係る半導体特性シミュレータ１の構成を示す図である。半導体特性シミュレータ１は、第１の実施形態で説明した劣化と回復の演算をするコンピュータシステムからなり、例えば、演算、制御を行なうプロセッサ（ＣＰＵ）２と、シミュレーションモデル及びこのモデルに必要なデータを格納したメモリ３と、シミュレーションに必要な条件などのデータを入力する入力部４と、シミュレーションの結果を出力する出力部５と、プロセッサ２、メモリ３、入力部４、及び出力部５を接続するバス６とを含む。なお、半導体特性シミュレータ１は、以上の構成を複数有しても良い。
【００６４】
メモリ３には、第１の実施形態で説明したようなシミュレーションに必要な、実験で得られた定数群７、シミュレーションを実施すべき対象回路の接続関係のデータであるネットリスト８、シミュレーションを行なうモデル９などを格納している。
入力部４から、シミュレーションを実施すべき対象回路のネットリスト７とシミュレーションモデル８の参照先、例えばトランジスタのＳＰＩＣＥ回路シミュレータのパラメータの参照先が入力される。
【００６５】
また、回路の複数の使用状態を連続的に処理し、トランジスタ及び回路の特性劣化及び回復を正確にシミュレーションするために、回路とトランジスタの特性劣化をシミュレーションする時に、回路とトランジスタの使用条件、例えば、温度、電圧、その条件での経過時間が入力部４から入力される。
また、シミュレーションで得られた劣化量を評価するために、劣化後の回路及び各トランジスタの故障判定基準として劣化許容値も入力される。シミュレーションで得られた劣化量を劣化許容値と比較し、劣化後の回路の最適化を行なう。出力部５は、シミュレーションで得られたトランジスタの寿命、劣化量、総劣化量、及び劣化後特性を出力する。
【００６６】
シミュレータ１によってシミュレーションを行なう時に必要な定数群７は、図６に示す構成で測定する。図６において、例えば、ソース・ドレイン電流Ｉｄｓを測定するＤＣテスタからなる測定器１１によりトランジスタの特性を測定する。測定器制御部１２は、例えばコンピュータからなり、トランジスタの特性の実験値より、第1の実施形態で説明した定数群を計算し、シミュレータ１に出力する。測定器制御部１２は、測定器１１を制御してデータの測定や、定数の計算を自動的に行ない、トランジスタと回路の複数の使用条件での劣化を連続的にシミュレーションする。
測定器１１と測定器制御部１２は、は、シミュレーションに用いられる定数をトランジスタのゲート長毎に測定し、さらに、各トランジスタのソース・ドレイン間電圧に依存して測定し、出力し、メモリ３に保存する。
このようにシミュレーションに必要なデータ測定や定数計算を自動化することにより、大量のパラメータを短時間で取得することが可能となり、また、高速に劣化と回復を計算し、新しいＮＢＴＩ劣化現象と回復現象を正確に捉えることができる。
【００６７】
次に、図７〜図１０のフローチャートを参照して、半導体特性シミュレータ１の動作を説明する。
図７は、半導体装置特性シミュレータ１の演算内容を示すフローチャートである。
最初に、シミュレーションを実施すべき対象回路のネットリスト７とシミュレーションモデル８の参照先、例えばトランジスタのＳＰＩＣＥ回路シミュレータのパラメータの参照先を入力する。シミュレーションモデル８を実行し、対象回路の特性及びそれを構成するトランジスタの特性劣化のシミュレーションを開始する。
【００６８】
ステップＳ１：
対象回路のある使用条件、例えば、温度、電圧、その条件での経過時間を入力する。
ステップＳ２：
劣化による回路の特性変化を評価するために、劣化前の回路特性をシミュレーションし、その結果をメモリ３に保存する。
【００６９】
ステップＳ３：
対象回路を構成するＭＩＳトランジスタ毎に、例えば、第１の実施形態で説明し式１，式２、式６から式３３で定義されるような計算方法によって、入力された使用条件及び指定された経過時間に達するまで、トランジスタの劣化量、回復量、総劣化量、及びそれらの電圧と温度依存性を計算する。得られたトランジスタの寿命、劣化量を出力する。
【００７０】
ステップＳ４：
さらに別の使用条件でのシミュレーションを続ける場合、例えばバーンイン工程での動作の後にそれとは違う温度、電圧条件で、ユーザーによる動作が続く場合は、ステップ１に戻り、次の使用条件を入力し、その条件で、劣化前の回路特性シミュレーション（ステップＳ２）とトランジスタ毎のシミュレーション（ステップＳ３）を繰り返す。
これ以上別の使用条件が続かない場合は、ステップＳ５に進む。
【００７１】
ステップＳ５：
劣化による回路の特性変化を評価するために、前述した複数の使用条件で得られた総劣化量から、劣化後の回路特性をシミュレーションする。
ステップＳ６：
劣化後のシミュレーション結果とメモリ３に保存されている劣化前の回路特性とを表示し比較し、劣化による回路の特性変化を評価する。
また、上記のシミュレーションで得られた各条件でトランジスタ毎の劣化量から、例えば、劣化量ライブラリを作成し保存し、同じトランジスタで構成された他の回路の特性劣化シミュレーションに使う。
また、劣化後のシミュレーション結果から、特性の劣化による回路の遅延時間の増大を算出し、回路毎の遅延量のライブラリを作成し保存し、他の回路の特性劣化シミュレーションに使う。
【００７２】
図８は劣化前の回路特性のシミュレーションを示している。
ステップＳ１１：
メモリ３に格納されている回路シミュレータ、ＳＰＩＣＥなどの回路シミュレータを用い、対象回路のシミュレーションを行ない、劣化前の回路特性を抽出する。
このシミュレーション結果は、例えば、ゲート電圧やソース・ドレイン電圧の時間推移で構成される。
ステップＳ１２：
得られたシミュレーション結果から、ＭＩＳトランジスタ毎に実効ゲート電圧を算出し、ステップ３に進む。
実効ゲート電圧の算出は、測定器１１で計算されメモリ３に格納された定数群７を用いて行なう。
【００７３】
図９はトランジスタ毎の劣化シミュレーションを示している。
ステップＳ２１：
ＭＩＳトランジスタ毎に、例えば、第１の実施形態で説明し式１，式２、及び式６から式３３を用い、入力された使用条件及び指定された経過時間に達するまで、トランジスタの劣化量、回復量、及びそれらの電圧と温度依存性を計算する。
ステップＳ２２：
ＭＩＳトランジスタ毎に入力された故障判定基準となる劣化許容値を用い、瞬間総劣化量は劣化許容値に達するまでのトランジスタの寿命を計算する。
劣化量、回復量の計算、寿命の計算は、測定器１１で計算されてメモリ３に格納された定数群７を用いて行なう。
計算された劣化量及び寿命を出力する。
【００７４】
ステップＳ２３：
入力された全ての使用条件で、過去に計算された劣化量からＭＩＳトランジスタ毎の総劣化量を計算し、ステップ４に進む。
例えば、現在の使用条件において、計算された劣化量△ＰＤの最大値、もしくは回復量△ＰＲの最小値を調べる。式３２を用いて過去の全て及び現在の使用条件を全て足した時間timeを計算し、式３３に代入して得た値をＸＤとなる。それまでの総劣化量△Ｐは式２６又は式２７で得られる。
【００７５】
図１０は劣化後回路特性のシミュレーションを示している。
ステップＳ３１：
これまでの各条件で発生した劣化量の和となる総劣化量から、ＭＩＳトランジスタ劣化後のモデルパラメータ、例えばＳＰＩＣＥにおける劣化後のＶｔｈ０やｕ０，ｒｄｓｗを計算する。計算された結果を出力する。
ステップＳ３２：
算出されたモデルパラメータを用いて、ＳＰＩＣＥなどの回路シミュレーションを行ない、劣化後の回路特性を計算する。
【００７６】
このようにして、ＭＩＳトランジスタなどから構成される一つの回路に対して、複数の使用状態で発生したトランジスタの劣化及び回復は連続的にシミュレーションされ、回路の特性変化は評価される。
【００７７】
なお、実際の使用条件では、動作中の周期的なストレス状態と異なって、前述したような処理後の非周期の放置期間、例えば、半導体製造工程において測定した後の放置、バーンイン工程の後の放置、ユーザー使用後に電源をオンからオフにした後の放置などが多く存在する。
このような放置期間内に、トランジスタ及び回路の特性が回復し続け、劣化のない完全な状態に近い状態まで回復できる。
本実施形態のシミュレータは、回復が十分行なわれた後、十分回復したことを検知し、総劣化量の計算に反映させる。例えば、式２６〜３３で計算される総劣化量△Ｐがある一定の値まで回復したことを判定し、その場合に、劣化と回復の計算に必要なパラメータ或は一部をもう一度設定する。例えば、この時に、回復量の最大ゲート電圧Ｖｇｍの依存関係がなくなるので、回復量を計算する時に最大ゲート電圧Ｖｇｍの値をリセットする。
【００７８】
本実施形態によれば、新しいＮＢＴＩの劣化及び回復現象を扱うことにより、微細化がさらに進んだ半導体回路（例えば、設計ルールが１８０ｎｍより小さい場合）の設計に対して、高速かつ最適に信頼性劣化マージンを与えるものである。
実際の半導体製造工程や、ユーザーの使用などの複数の使用条件を考慮することにより、より正確な劣化量をシミュレーションできる。通常、従来のように一工程だけを考慮する場合より、劣化量をさらに大幅に減らすことができる。
シミュレーションに必要な定数の計算及び実験データ測定を自動化することにより、シミュレーションに必要な大量のパラメータを短時間で取得することが可能となり、また、高速に劣化と回復を計算でき、新しいＮＢＴＩ劣化、回復現象を正確に捉えることができる。
【００７９】
第３の実施の形態
次に、本発明に係る半導体特性シミュレータの他の実施形態を説明する。
本実施形態のシミュレータは、大規模集積回路（ＶＬＳＩ）の劣化シミュレーションに好適である。大規模集成回路の場合は、回路の構成が多くかつ複雑なので、全てのトランジスタについて劣化と回復のシミュレーションを行なうことは非常に時間が掛かるので、非現実である。そのため、事前にトランジスタまたは基本回路の劣化シミュレーションで得られた結果からトランジスタまたは基本回路の劣化量ライブラリを作成しておく。対象回路の劣化シミュレーションを行なう時に、その劣化量ライブラリを用いて対象回路におけるトランジスタ及び基本回路の劣化量を素早く求めることができる。
【００８０】
図１１は、本実施形態に係る半導体特性シミュレータ２０の構成を示す図である。
半導体特性シミュレータ２０の構成は、基本的に第１の実施形態の半導体特性シミュレータ１と同様である、但し、メモリに記憶された、計算に必要なデータが異なる。また、シミュレータ全体の動作手順も異なる。
本実施形態において、第２の実施形態と同じ構成に同じ参照番号を用いる。
【００８１】
半導体特性シミュレータ２０は、例えば、プロセッサ（ＣＰＵ）２と、シミュレーションモデル及びシミュレーションに必要なデータを格納したメモリ３と、シミュレーションに必要な条件などのデータを入力する入力部４と、シミュレーションの結果を出力する出力部５と、プロセッサ２、メモリ３、入力部４、及び出力部５を接続するバス６とを含む。なお、半導体特性シミュレータ１は、以上の構成を複数有しても良い。
【００８２】
メモリ３には、シミュレーションに必要な実験で得られた定数群７、シミュレーションを実施すべき対象回路の接続関係のデータであるネットリスト８、シミュレーションを行なうモデル９に加えて、事前にトランジスタについて行なったシミュレーション結果から作成した劣化量データである劣化量ライブラリ２１、大規模回路となる対象回路を構成する基本回路のデータである基本回路ライブラリ２２、対象回路の回路図データ２３などを格納している。
入力部４から、回路の使用条件、例えば、温度、電圧、その条件での経過時間が入力される。また、許容劣化値は故障判定基準として入力される。
出力部５は、シミュレーションで発見した故障箇所、及び劣化後特性を出力する。
また、図示していないが、シミュレーションに必要な定数群７を決めるために、実験データを測定し、定数を計算する測定手段は配置されている。
【００８３】
構成するか基本的な回路群毎に劣化量ライブラリ２１として予め劣化量を用意しておく。劣化量ライブラリ２１は、例えば、第２の実施形態で説明したように、事前に行なったトランジスタと別の回路の劣化シミュレーションの結果をもって作成しても良く、または、全てのトランジスタが最も厳しい劣化をするという仮定で、劣化量を計算しておいてライブラリを作成する。これは、例えば、式３２、式３３を用いることで容易に算出できる。
シミュレータ２０は、以上の劣化量ライブラリを用い、基本的な回路群のデータからなる基本回路ライブラリ２２から構成される、回路図２３となる対象回路について、高速かつ正確に特性の劣化を計算する。
【００８４】
次に、図１２のフローチャートを参照して、半導体特性シミュレータ２０の動作を説明する。
図１２は、半導体装置特性シミュレータ２０の演算内容を示すフローチャートである。
最初に、シミュレーションを実施すべき対象回路のシミュレーションモデル８の参照先、例えばトランジスタのＳＰＩＣＥ回路シミュレータのパラメータの参照先を入力する。シミュレーションモデル８を実行し、対象回路の特性及びそれを構成するトランジスタの特性劣化のシミュレーションを開始する。
【００８５】
ステップＳ４１：
初期の回路シミュレーションを行なう。
具体的に、劣化量ライブラリ２１と基本回路ライブラリ２２を用い、基本回路ライブラリ２２に含まれる基本回路群からなる構成される、回路図２３となる対象回路について、高速に基本回路の劣化量を計算する。
ステップＳ４２：
劣化量は入力される故障判定基準の劣化量が無視できない程大きい回路のみを抽出３２する。同時に対象回路の動作波形と動作パターンも抽出する。
ステップＳ４３：
抽出された回路、動作波形及び基本回路ライブラリ２２によって、例えば、ＳＰＩＣＥシミュレーションが可能となるようなネットリスト８を合成する。
【００８６】
ステップＳ４４：
ネットリスト８を用い、例えば、第２の実施形態で説明したように、より正確な回路シミュレーションを行なう。
ステップＳ４５：
回路シミュレーションの結果より、入力された故障判定基準を用いて回路の故障判定を行なう。
ステップＳ４６：
シミュレーション結果として、例えば、故障判定の結果により、故障となった箇所、及び劣化後の回路の遅延値などを出力する。
【００８７】
本実施形態によれば、大規模回路の場合であっても、高速に正確に劣化と回復シミュレーションができる。
【００８８】
以上、本発明を好ましい実施の形態に基づき説明したが、本発明は以上に説明した実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
【００８９】
【発明の効果】
本発明によれば、劣化現象において、劣化及び回復現象を扱うことにより、微細化がさらに進んだ半導体回路の設計に対して、高速かつ最適に信頼性劣化マージンを与えるものである。
従来の劣化の計算式を時間で区切ることにより劣化量を実際に近いものにできる。多くの場合、劣化量を減らせる。
特性劣化の変動を考慮することによってより正確な劣化量をシミュレーションできる。多くの場合、劣化量を増える。
特性の回復を考慮することによってより正確な最終的な劣化量をシミュレーションできる。多くの場合、劣化量を大幅に減らせる。
半導体装置の製造からユーザーの使用までの複数の使用条件を考慮することにより、より正確な劣化量をシミュレーションでき、一工程だけを考慮する場合より劣化量をさらに大幅に減らすことができる。
また、本発明によれば、大規模回路の場合であっても、高速に正確に劣化と回復シミュレーションができる。
【００９０】
これら正確な信頼性劣化マージンをシミュレーションすることにより、従来技術より劣化量を減った場合にはＭＩＳトランジスタのサイズを小さくすることが可能となり製品のウェハ占有面積を削減し、結果としてウェハ１枚あたりに製造できる製品数が増加させ、製造コストを下げることが可能となる。従来技術より劣化量が増える場合、製品に対して寿命をまっとうできるように予め対策を施した回路を設計することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態において、トランジスタ特性劣化と回復、及びそれらのゲート電圧依存性を示す図である。
【図２】本発明の第１の実施形態において、トランジスタ特性劣化量のゲート電圧依存性を示す図である。
【図３】本発明の第１の実施形態において、トランジスタ特性回復量のゲート電圧依存性を示す図である。
【図４】本発明の第１の実施形態において、トランジスタ特性の基礎劣化量の時間領域の依存性を示す図である。
【図５】本発明の第２の実施形態に係る半導体装置特性シミュレータの構成を示す図である。
【図６】本発明の第２の実施形態に係る定数測定器の構成を示す図である。
【図７】本発明の第２の実施形態に係る半導体装置特性シミュレータの演算内容を示すフローチャートである。
【図８】図７に続き、本発明の第２の実施形態に係る半導体装置特性シミュレータの演算内容を示すフローチャートである。
【図９】図８に続き、本発明の第２の実施形態に係る半導体装置特性シミュレータの演算内容を示すフローチャートである。
【図１０】図９に続き、本発明の第２の実施形態に係る半導体装置特性シミュレータの演算内容を示すフローチャートである。
【図１１】本発明の第３の実施形態に係る半導体装置特性シミュレータの構成を示す図である。
【図１２】本発明の第３の実施形態に係る半導体装置特性シミュレータの演算内容を示すフローチャートである。
【符号の説明】
１…シミュレータ、２…ＣＰＵ、３…メモリ、４…出力部、５…入力部、６…バス、７…定数群、８…ネットリスト、９…モデル、１１…測定器、１２…制御部、２０…シミュレータ、２１…劣化量ライブラリ、２２…基本回路ライブラリ、２３…回路図、△ＰＤ…劣化量、△ＰＲ…回復量、ＸＤ…基礎劣化量。
【発明の属する技術分野】
本発明は、ＭＩＳ（Metal Insulator Silicon）トランジスタ及びＭＩＳトランジスタから構成される半導体装置の特性劣化のシミュレーション方法及びシミュレータに関し、特に、ＮＢＴＩ（Negative Bias Temperature Instability）現象によるＭＩＳトランジスタと半導体装置の特性劣化のシミュレーション方法及びシミュレータに関する。
【０００２】
【従来の技術】
半導体集積回路装置の高密度化、高集積化、微細化の進行に伴い、それを構成するＭＯＳトランジスタの寸法の微細化は著しい。その中で、トランジスタ特性の劣化によるＭＯＳトランジスタの信頼性が大きな問題となっていた。
ＭＯＳトランジスタ特性の劣化により、例えば、ドレイン電流が時間とともに減少し、その結果回路の遅延時間が時間とともに増大する。この遅延時間の増大はある程度以上に増大すると半導体集積回路内あるいは外部との信号の入出力動作のタイミングエラーを生じ、半導体集積回路が組み込まれているシステム全体の誤動作を引き起こす。
【０００３】
これまでは、ＭＯＳトランジスタの特性劣化について、ホットキャリア劣化が主に研究されてきた。例えば、特許文献１と特許文献２は、ホットキャリア劣化に関する。
ホットキャリア劣化現象は、ＭＯＳトランジスタのドレイン端において高電界により高エネルギーの電子・正孔（以下「ホットキャリア」と呼ぶ）が発生し、このホットキャリアがゲート酸化膜の特性を劣化させるものである。
ホットキャリア劣化をシミュレーションする既存技術として、現在も利用されている、１９８５年のＩＥＥＥで発表されているLucky Electronモデル（以後、ＬＥモデルと称す。）は、式３のように示され、Hot Electronに関する１つの現象に限った劣化モデルを計算する方法である。
【０００４】
【数３】
【０００５】
【特許文献１】
特開平１１−１３５３８８号公報
【特許文献２】
特開２００１−３５２０５９号公報
【０００６】
【発明が解決しようとする課題】
これまでは、ＬＥモデルで、すなわちＩｄｓ、Ｉｂデータで表現できるトランジスタ劣化は最も注力すべき劣化現象であった。
しかし、ＭＯＳトランジスタの微細化に伴い、ＮＢＴＩ（Negative Bias Temperature Instability）という新たな劣化現象が発見され問題視されるようになってきた。
ＮＢＴＩ劣化には、高温で基板に対して負の電圧をトランジスタのゲート電極に印加し続けるとトランジスタの駆動能力が劣化する。特に、ゲート絶縁膜に窒化物を採用した表面チャンネル構造のｐ型ＭＯＳトランジスタで劣化が大きい。
ＭＯＳトランジスタにおいて、ＮＢＴＩ劣化は、シリコン基板と酸化シリコン絶縁膜の界面で起きる化学反応の平衡状態の高温及び負電圧による変化に起因すると解釈されている。
ＮＢＴＩによる劣化現象では、トランジスタ特性の劣化が時間につれて進みながら、その劣化量が増大したり、減少したりして変動する。
【０００７】
ＮＢＴＩ劣化現象に関しては、その劣化を発生させないように、トランジスタの構造を改良する研究がされているが、ＮＢＴＩ劣化現象の存在を前提にして、その詳細を正確に把握し、ＮＢＴＩ劣化を見込んで半導体デバイスを信頼性良く設計する、いわゆるシミュレーションによる研究方法もある。
しかし、従来のシミュレーション手法、例えばＬＥモデルでは、ＮＢＴＩ劣化現象における劣化の変動に関し対応が出来ず、そのため、ＮＢＴＩ現象による劣化量を正確に見積もって半導体デバイスを信頼性良く設計することができない。これによって、トランジスタの特性劣化に対して、設計マージンを正確に設定することが困難である。
【０００８】
トランジスタの特性劣化に対して、必要以上に大きな設計マージンを付けることは、半導体チップの面積を大きくする可能性があるので、できる限りさけなければならない。又、トランジスタの特性劣化に対して、必要以上に小さなマージンを付けることは、製品の寿命が短くなる恐れがある。
ＮＢＴＩ劣化に関して、式４と式５を実現する信頼性回路シミュレータが既に市販されている。しかしながら、式４と５の関係は、劣化の直流部分の変化を正確に表現していないため、ＮＢＴＩ現象における劣化量を実際より多く見積もる危険性が高いと指摘されている。
また、ＮＢＴＩ劣化において温度やゲート電圧による劣化の変動は今まで全く知られていない。しかし、劣化の変動を考慮しないと、ＮＢＴＩ劣化現象を正確に捉えず、正確な見積りができない、例えば、劣化量を実際より小さく或は多く見積もる危険性がある。
【０００９】
【数４】
【００１０】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、トランジスタの劣化現象における劣化量の変動を正確にシミュレーションし、半導体装置を信頼性良く設計することを可能とするシミュレータ及びその方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体特性シミュレーション方法は、複数のトランジスタで構成される回路の特性をシミュレーションする半導体装置特性シミュレーション方法において、複数の使用条件に基づいて、劣化前の前記回路のシミュレーションを行なう第１のシミュレーション工程と、前記複数の使用条件に基づいて、劣化後の前記回路のシミュレーションを行なう第２のシミュレーション工程と、前記第１のシミュレーション工程の結果と前記第２のシミュレーション工程の結果とを比較し、劣化による前記回路の特性を評価する評価工程とを備えることを特徴とする。
【００１２】
本発明の半導体特性シミュレータは、複数のトランジスタで構成される回路の特性をシミュレーションする半導体装置特性シミュレ−タにおいて、複数の使用条件に基づいて、劣化前の前記回路のシミュレーションを行なう第１のシミュレーション手段と、前記複数の使用条件に基づいて、劣化後の前記回路のシミュレーションを行なう第２のシミュレーション手段と、前記第１のシミュレーション手段の結果と前記第２のシミュレーション手段の結果とを比較し、劣化による前記回路の特性を評価する評価手段とを備えることを特徴とする。
【００１３】
本発明の半導体特性シミュレーション方法は、複数のＭＩＳ（Metal Insulator Silicon）トランジスタから構成される半導体装置における前記トランジスタの特性の経時変化をシミュレーションする方法であって、少なくとも前記トランジスタに印加されたゲート電圧、前記トランジスタの温度、前記トランジスタを形成してから経過した時間に依存する前記トランジスタの特性の基礎劣化量ＸＤを求める基礎劣化量算出工程と、前記トランジスタに印加されたゲート電圧の第１のレベル期間において、少なくとも前記ゲート電圧の第１のレベルと、前記ゲート電圧の第１のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の劣化の変動量△ＰＤを求める劣化量算出工程と、前記トランジスタに印加されたゲート電圧の第２のレベル期間において、少なくとも前記ゲート電圧の第２のレベルと、前記ゲート電圧の第２のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の回復量△ＰＲを求める回復量算出工程と、前記ゲート電圧の第１のレベル期間において、前記基礎劣化量ＸＤと前記劣化の変動量△ＰＤとを加算し、前記ゲート電圧の第２のレベル期間において、前記基礎劣化量ＸＤと前記回復量△ＰＲとを減算し、前記トランジスタの特性の総劣化量△Ｐを求める総劣化量算出工程とを有する。
【００１４】
前記劣化量算出工程において、前述した式１を用い、前記劣化の変動量△ＰＤの経時変化を求める。
前記回復量算出工程において、前述した式２を用い、前記回復量△ＰＲの経時変化を求める。
【００１５】
前記基礎劣化量算出工程において、前記トランジスタを形成してから経過した時間を複数の領域に分割し、各領域において異なる関数を用いて前記基礎劣化量ＸＤの経時変化を表わす。
【００１６】
前記劣化量算出工程において、少なくとも、前記トランジスタに印加された現在のゲート電圧Ｖｇにより発生する劣化の変動量と、前記トランジスタに印加された直前のゲート電圧Ｖｇｐによって発生する劣化の変動量と、前記トランジスタの温度Ｔによって発生する劣化の変動量とを求める。
【００１７】
前記回復量算出工程において、少なくとも、前記回復量の前記トランジスタに印加されたゲート電圧の依存性として、前記トランジスタに過去に印加された最大ゲート電圧Ｖｇｍによって発生する回復量と、前記トランジスタに印加された現在のゲート電圧Ｖｇによって発生する回復量と、前記トランジスタの温度Ｔによって発生する回復量とを求める。
【００１８】
前記総劣化量算出工程において、前記トランジスタの特性が所定の許容劣化値まで劣化する時は、該劣化値に達するまでの累積時間をトランジスタの寿命として出力する。
【００１９】
前記総劣化量算出工程において求められた各トランジスタの総劣化量から、前記複数のトランジスタのうち、総劣化量が所定の設定値より大きいトランジスタのみを選択し、再度特性シミュレーションを行なう工程をさらに有する。
【００２０】
前記総劣化量算出工程において求められた複数のトランジスタの劣化量からトランジスタの劣化量テーブルを作成する工程と、前記複数のトランジスタからなる複数の基本回路について、前記劣化量テーブルを参照し、前記各基本回路の劣化量を求める工程とをさらに有する。
【００２１】
前記各トランジスタの連続する複数のゲート電圧状態と複数の温度状態について、前記各トランジスタの特性の劣化及び特性の回復を連続的に計算する工程をさらに有する。
【００２２】
本発明の半導体装置特性シミュレータは、複数のＭＩＳ（Metal Insulator Silicon）トランジスタから構成される半導体装置における前記トランジスタの特性の経時変化をシミュレーションする半導体装置特性シミュレータであって、少なくとも前記トランジスタに印加されたゲート電圧、前記トランジスタの温度、前記トランジスタが形成してから経過した時間に依存する前記トランジスタの特性の基礎劣化量ＸＤを求める基礎劣化量算出手段と、前記トランジスタに印加されたゲート電圧の第１のレベル期間において、少なくとも前記ゲート電圧の第１のレベルと、前記ゲート電圧の第１のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の劣化の変動量△ＰＤを求める劣化量算出手段と、前記トランジスタに印加されたゲート電圧の第２のレベル期間において、少なくともゲート電圧の前記第２のレベルと、前記ゲート電圧の第２のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の回復量△ＰＲを求める回復量算出手段と、前記ゲート電圧の第１のレベル期間において、前記基礎劣化量ＸＤと前記劣化の変動量△ＰＤとを加算し、前記ゲート電圧の第２のレベル期間において、前記基礎劣化量ＸＤと前記回復量△ＰＲとを減算し、前記トランジスタの特性の総劣化量△Ｐを求める総劣化量算出手段とを有する。
【００２３】
前記トランジスタの特性が所定の値に回復したことを検知する回復検知手段を有し、前記回復量算出手段は、前記回復検知手段によって前記トランジスタの特性が所定の値に回復したことが検知された場合に、新たなゲート電圧を設定して、前記回復量を計算する。
【００２４】
記憶部をさらに有し、前記記憶部に、各トランジスタの特性シミュレーションに用いられる定数をトランジスタのゲート長毎に、かつ、各トランジスタのソース・ドレイン間電圧に依存して記憶されている。
【００２５】
本発明の半導体特性シミュレーション方法において、基礎劣化量ＸＤと、劣化の変動量△ＰＤと、特性の回復量△ＰＲと、総劣化量△Ｐを求める。これによって、特性の変動において、基礎劣化量ＸＤに対する劣化の変動（増加）と、特性の回復（基礎劣化量ＸＤに対する劣化の減少）とを考慮してシミュレーションを行なう。これによって、トランジスタの形成後、測定工程やバーンイン工程など最初に電圧を加えてから経過した時間または、使用に供し始めてから経過した時間に依存するトランジスタの特性の劣化量を求める。
【００２６】
本発明によれば、ゲート電圧を印加してから経過した時間ｔの対数（log(t)）を変数となる関数を用い、トランジスタ特性の劣化の変動量の経時変化と、トランジスタ特性の回復量の経時変化を求め、劣化と回復を正確に計算する。
本発明によれば、異なる時間領域において異なる関数を定義し、それらを用い基礎劣化量ＸＤの経時変化を表わす。
また、本発明によれば、劣化量と回復量のゲート電圧Ｖｇの依存性と、温度の依存性とを求める。
これによって、劣化量と、劣化後の回復量と、総劣化量を正確に求める。
【００２７】
本発明によれば、劣化量ライブラリを作成し、その劣化量ライブラリを用い回路の劣化量を求め、大規模回路について劣化量を高速に求める。
また、本発明によれば、トランジスタの複数の使用条件において、トランジスタの劣化量と回復量を連続的に求め、劣化量を正確に求める。
これによって、実際の使用状態と近い劣化量と、劣化後の回復量と、総劣化量を正確に求める。
【００２８】
【発明の実施の形態】
次に、本発明の半導体特性シミュレータ及び半導体特性シミュレーション方法の実施の形態について、添付した図面を参照して説明する。
第１の実施の形態
本願発明者は、ＮＢＴＩ劣化現象、特に、劣化、及び劣化後に特性の回復の詳細を実験データにより捉え、その実験データに基づき、ＮＢＴＩ劣化現象をシミュレーションするために、劣化及び回復を表わす経験式を見出した。
図１は、ＮＢＴＩ(Negative Bias Temperature Instability)劣化現象として、例えば、ＭＩＳトランジスタの駆動能力や、しきい値電圧などの特性の経時変化を概略的に示しており、一例として印加されたゲート電圧によってトランジスタの特性が時間と共に劣化していく例を示している。図１（ａ）は、ゲート電圧信号Ｖｇを示し、図１（ｂ）には、縦軸が任意の特性量の総劣化量△Ｐ、横軸が時間を示している。
図１（ａ）と（ｂ）に示すように、負のゲート電圧Ｖｇを印加すると、トランジスタの特性は曲線Ｄのように劣化し、即ち、総劣化量△Ｐが増大する。一方、負のゲート電圧Ｖｇを下げると、トランジスタの特性は曲線Ｒのように回復する。この劣化と回復は、印加されたゲート電圧信号Ｖｇと同じ周期で繰り返して発生する。
【００２９】
また、ゲート電圧Ｖｇの各周期において、劣化の最小値或は回復の最大値をつながってなる曲線は、特性の変動いわゆる劣化と回復を考慮しない、劣化量の直流部分とも言われる。以下、この直流部分の劣化量は、「基礎劣化量」ＸＤと呼ぶ。特性の変動は、この基礎劣化量ＸＤに対するものである。
従来のシミュレーション方法は、劣化と回復を考慮しないので、この基礎劣化量ＸＤ部分だけをシミュレーションしていた。
【００３０】
図１（ｂ）において、Ｖｇのローレベルに対応して劣化が発生する期間、即ち、曲線Ｄの時間領域ＴＤは、「劣化期間」と呼ぶ。また、Ｖｇのハイレベルに対応して回復が発生する期間、即ち、曲線Ｒの時間領域ＴＲは、「回復期間」と呼ぶ。
以下は、劣化期間ＴＤにおいて、基礎劣化量ＸＤに対して発生する劣化の増加量を「劣化量の変動量」或は只「劣化量」と呼び、△ＰＤと記し、回復期間ＴＲにおいて、基礎劣化量ＸＤに対して発生する劣化の減少量は「回復量」と呼び、△ＰＲと記す。
【００３１】
＜劣化量△ＰＤの計算＞
本発明において、実験測定結果を解析した結果、前述した式１のように、Ｖｇのローレベル電圧が印加してから経過した時間ｔの対数log(t)の線形式を用い、劣化量△ＰＤを計算する。
式１において、△ＰＤは、トランジスタの特性劣化量又は初期特性からの劣化率、例えば特性値Ｖｔｈ、Ｓｗｉｎｇなどの劣化量や、ｇｍ、Ｉｄｓ、Ｉｏｆｆ、Ｉｇ、Ｓｗｉｎｇなどの劣化率、及び例えばＳＰＩＣＥシミュレータのような回路シミュレータの定数Ｖｔｈ０、ｕ０、ｒｄｓｗなどの劣化率又は劣化量をあらわす。ＣＤ、ＢＤは定数をあらわす。
【００３２】
図１に示すように、△ＰＤの経時変化はゲート電圧Ｖｇに依存する。即ち、定数ＣＤ、ＢＤは、印加されたゲート電圧Ｖｇによって決められる。
本発明において、実験データに基づいて得られた式６、もしくは、式７を用い、ゲート電圧Ｖｇに依存する定数ＣＤを求める。また、式８、もしくは、式９を用い、ゲート電圧Ｖｇに依存する定数ＢＤを求める。実際に、式６と式８は多くの実験データを再現できたが、一部の実験結果は式７、９とよく一致するので、両方を使用する可能性がある。
【００３３】
【数６】
【００３４】
【数８】
【００３５】
劣化量△ＰＤは、現在印加されているゲート電圧Ｖｇだけでなく、直前のゲート電圧Ｖｇｐにも依存する。図２は、劣化量△ＰＤの直前のゲート電圧Ｖｇｐの依存性を図示している。
図２は、図１と同じように、ＭＩＳトランジスタの特性のゲート電圧による劣化を示している。図２（ａ）は、ゲート電圧信号Ｖｇを示し、図２（ｂ）には、縦軸が任意の特性量の総劣化量△Ｐ、横軸が時間を示している。
図２（ａ）において、期間Ｔ１に、例えば、２つの電圧Ｖｇ１ａとＶｇ１ｂをそれぞれトランジスタのゲート電極に印加するとする。一例として、Ｖｇ１ａ＝０Ｖ、Ｖｇ１ｂ＝−０．６Ｖとする。図２（ｂ）に示すように、ゲート電圧Ｖｇ２をトランジスタに印加すると、トランジスタの特性は劣化する。ゲート電圧Ｖｇ２を印加している期間Ｔ２には、トランジスタの劣化量は、期間Ｔ１においてトランジスタに印加した電圧Ｖｇ１ａとＶｇ１ｂによって異なる。期間Ｔ１に電圧Ｖｇ１ａを印加した場合は、トランジスタの特性が曲線Ｄ１に沿って劣化する、期間Ｔ１に電圧Ｖｇ１ｂを印加した場合は、トランジスタの特性が曲線Ｄ２に沿って劣化する。
【００３６】
本発明において、実験データに基づいて、現在のゲート電圧Ｖｇの依存性を表わす式６、式７、式８、式９に劣化量△ＰＤの直前のゲート電圧Ｖｇｐの依存性を加え、式１０、若しくは、式１１、及び式１２、若しくは、式１３を得て、定数ＣＤ、ＢＤの現在のゲート電圧Ｖｇの依存性、及び直前のゲート電圧Ｖｇｐの依存性を表わす。これらの式により、例えば、式１において時間ｔ＝０よりも前に加えた直前のゲート電圧Ｖｇｐと現在のゲート電圧Ｖｇから定数ＣＤ、ＢＤを計算する。
【００３７】
【数１０】
【００３８】
【数１２】
【００３９】
劣化量△ＰＤは、動作中のトランジスタの温度にも依存する。劣化量△ＰＤの温度依存性として、式１０〜１３（或は、式６〜９）における定数ＣＤＶ、ＢＤＶの絶対温度Ｔとの関係を式１４と式１５で表す。式１４と式１５には、ＣＤＶＴ、ＱＤＣ、ＢＤＶＴ、ＱＤＢは実験などから得られる定数、Ｔ０は実験時の絶対温度である。
【００４０】
【数１４】
＜回復量△ＰＲの計算＞
本願発明者は、実験測定結果に基づいて、ＮＢＴＩ劣化現象において、劣化後に特性の回復の詳細を実験データにより捉え、その実験データに基づき、回復を表わす経験式を見出した。
本発明において、前述した式２のように、Ｖｇのハイレベル電圧が印加してから経過した時間ｔの対数log(t)の線形式を用い、回復量△ＰＲを計算する。即ち、劣化の後に回復を始めてからの時間ｔでの回復量△ＰＲを計算する。
【００４２】
式２では、△ＰＲは、トランジスタの特性劣化量又は初期特性からの劣化率、例えば特性値Ｖｔｈ、Ｓｗｉｎｇなどの劣化量や、ｇｍ、Ｉｄｓ、Ｉｏｆｆ、Ｉｇ、Ｓｗｉｎｇなどの劣化率、及び例えばＳＰＩＣＥシミュレータのような回路シミュレータの定数Ｖｔｈ０、ｕ０、ｒｄｓｗなどの劣化率又は劣化量をあらわす。ＣＲ、ＢＲは定数をあらわす。
【００４３】
図１に示すように、回復量△ＰＲの経時変化はゲート電圧Ｖｇに依存する。さらに、回復量△ＰＲは、劣化に伴う回復量に対して過去に加えた最大ゲート電圧Ｖｇｍに依存する。
図３は、回復量△ＰＲの最大ゲート電圧Ｖｇｍの依存性を図示している。
図３は、ＭＩＳトランジスタの特性のゲート電圧による劣化を示している。図３（ａ）は、ゲート電圧信号Ｖｇを示し、図３（ｂ）には、縦軸が任意の特性量の総劣化量△Ｐ、横軸が時間の対数を示している。
【００４４】
図３（ａ）において、例えば、ゲート電圧ＶｇｍとＶｇｘをそれぞれトランジスタのゲート電極に印加するとし、従って、図３（ａ）でゲート電圧Ｖｇｍは最大のゲート電圧となる。図３（ｂ）に示すように、ゲート電圧ＶｇｍとＶｇｘをトランジスタに印加すると、トランジスタは劣化し、ゲート電圧ＶｇｍとＶｇｘを下げると、トランジスタの特性はそれぞれ線Ｒ３とＲ４に沿って回復する。実験結果からは、回復量の経時変化を表わす線Ｒ３とＲ４の勾配は、主に過去に加えた最大ゲート電圧Ｖｇｍに依存する。即ち、図３（ｂ）において、Ｒ３とＲ４の勾配は、略同じである。
【００４５】
本発明において、実験データに基づいて得られた式１６、もしくは、式１７を用い、最大ゲート電圧Ｖｇｍに依存する定数ＣＲを求める。また、式１８、もしくは、式１９を用い、最大ゲート電圧Ｖｇｍに依存する定数ＢＲを求める。劣化量△ＰＤの計算と同じように、実際に、式１６と式１８は多くの実験データを再現できたが、一部の実験結果は式１７、１９とよく一致するので、両方を示した。
【００４６】
【数１６】
【００４７】
【数１８】
【００４８】
回復量△ＰＲは、過去に印加した最大のゲート電圧Ｖｇｍだけでなく、現在印加されているゲート電圧Ｖｇにも依存する。
本発明において、実験データにづいて、過去に印加した最大のゲート電圧Ｖｇｍの依存性を表わす式１６、式１７、式１８、式１９に回復量△ＰＲの現在印加されているゲート電圧Ｖｇの依存性を加え、式２０、若しくは、式２１、及び式２２、若しくは、式２３とし、定数ＣＲ、ＢＲの現在のゲート電圧Ｖｇの依存性、及び過去に印加した最大のゲート電圧Ｖｇｍの依存性を表わす。これらの式により、例えば、式２において回復の前に（ｔ＜０）印加した最も絶対値の大きいゲート電圧Ｖｇｍと現在ゲート電圧Ｖｇから定数ＣＲ、ＢＲを計算する。
【００４９】
【数２０】
【００５０】
【数２２】
【００５１】
回復量△ＰＲは、動作中のトランジスタの温度にも依存する。回復量△ＰＲの温度依存性として、式２０〜式２３（或は、式１６〜１９）における定数ＣＲＶＭ、ＢＲＶＭの絶対温度Ｔとの関係を式２４と式２５で表す。式２４と式２５には、ＣＲＶＭＴ、ＱＲＣ、ＢＲＶＭＴ、ＱＲＢは実験などから得られる定数、Ｔ０は実験時の絶対温度である。
【００５２】
【数２４】
＜総劣化量△Ｐの計算＞
劣化期間ＴＤにおいて発生した総劣化量△Ｐは、式２６のように、基礎劣化量ＸＤ（ｔ）と劣化量△ＰＤ（ｔ）との和になる。
回復期間ＴＲにおいて発生した総劣化量△Ｐは、式２７のように、基礎劣化量ＸＤ（ｔ）と直前の劣化期間の劣化量△ＰＤ（ｔ）の和から回復量△ＰR（ｔ）を差し引いた値になる。
【００５４】
【数２６】
式２８〜式３１は、ＮＢＴＩ劣化における基礎劣化量ＸＤ（ｔ）の従来の計算式であり、前述した式４と式５によって得られる。
式２８と２９は、例えば、図１（ａ）に示されたのようなローレベルＶｇ１とハイレベルＶｇ２とからなるパルス状のゲート電圧信号Ｖｇを加えた時の基礎劣化量ＸＤ（ｔ）を表わしている。
ここでｔはゲート電圧がＶｇ１もしくはＶｇ２を印加してから経過した時間、time1はＶｇ１を加えた総累積時間、time2はＶｇ２を加えた総累積時間。又、Ｃ，α、β，γ，ｎ，Ｑは実験などによって得られる定数である。
【００５６】
式３０と３１は、複数の電圧値を有する任意のゲート電圧信号Ｖｇを加えた時の基礎劣化量ＸＤ（ｔ）を表わしている。即ち、式２８と式２９は、式３０と式３１の特例となる。
式３０と式３１において、ｔはゲート電圧がＶｇｉに変えてからの時間、timeiは任意の電圧Ｖｇｉを加えた総累積時間。又、Ｃ，α、β，γ，ｎ，Ｑは実験などによって得られる定数である。
【００５７】
シミュレーションでは、劣化量△ＰＤの計算、または、回復量△ＰＲの計算を実行するかどうかを判別する基準を設ける。例えば、ゲート電圧Ｖｇはある値以上になると、劣化の変動が始まると判定し、式１、及び式６〜式１５で表わされる劣化量△ＰＤ、式２６で表わされる総劣化量△Ｐを求める。ゲート電圧Ｖｇはある値以下になると、回復が始まると判定し、式２、及び式１６〜式２５で表わされる回復量△ＰＲ、式２７で表わされる総劣化量△Ｐを求める。
【００５８】
以上に、説明を簡単にするために、基礎劣化量ＸＤ（ｔ）を従来の計算式２８〜式３１（或は、式４と式５）を用いて表わしていたが、本願発明者は実験データに基づいて、実際の基礎劣化量ＸＤ（ｔ）を、式４と式５のような１つの時間領域に定義された１つの関数で表わすのでなく、複数の時間領域における複数の異なる関数で表わすことを見出した。
図４は、基礎劣化量ＸＤ（ｔ）の経時変化を図示し、従来の計算法と本発明の計算法を比較する。
破線は、式４と式５で表わされる従来の計算式による基礎劣化量ＸＤ′の経時変化を示し、実線は、本発明による基礎劣化量の経時変化を示す。従来の式4と式５では、基礎劣化量ＸＤ′は全時間範囲で１つの関数で表現される。
一方、本発明では、例えば、３つの時間範囲（ｔ＜ｔ１、ｔ１＜ｔ＜ｔ２、ｔ＞ｔ２）に、それぞれ異なる関数を使って各時間範囲内の基礎劣化量ＸＤ１、ＸＤ２、ＸＤ３を表わす。例えば、式３２と式３３を用いる。
【００５９】
【数３２】
式３２と式３３において、Ｖｇ０は基準となるゲート電圧、Ｖｇｊはある時点ｊのゲート電圧、△ｔｊはＶｇｊが加えられた時間、timeはＶｇ０、Ｔ０に換算された時間、ｋは時間領域を表す添え字、ｓｔｉｍｅｋはＶｇ０、Ｔ０条件下における領域ｋの始まる時間、ｅｔｉｍｅｋは同じく領域ｋの終了する時間である。
式３２と式３３で総劣化量△Ｐを求める時は、前述と同じように、例えば、劣化量△ＰＤ、もしくは回復量△ＰＲを計算しておいて、そして、式３２でこれまで経過した時間timeを計算し、式３３に代入して基礎劣化量ＸＤを得る。総劣化量△Ｐは式２６又は式２７で得られる。
式３２と式３３によって、劣化量は実際の値と近い値となり、実際より多く見積もる可能性が低くなる。
【００６１】
本実施形態によれば、新しいＮＢＴＩの劣化及び回復現象を扱うことにより、微細化がさらに進んだ半導体回路（例えば、設計ルールが１８０ｎｍよりも小さい場合）の設計に対して、高速かつ最適に信頼性劣化マージンを与えるものである。
従来技術の劣化式を時間で区切ることにより劣化量を実際に近いものにできる。多くの場合、劣化量を減らせる。
新しいＮＢＴＩ劣化現象として、劣化の変動を考慮することによってより正確な劣化量をシミュレーションできる。多くの場合、劣化量を増える。
新しいＮＢＴＩ回復現象を考慮することによってより正確な最終的な劣化量をシミュレーションできる。多くの場合、劣化量を大幅に減らせる。
これら正確な信頼性劣化マージンをシミュレーションすることにより、従来技術より劣化量を減った場合にはＭＩＳトランジスタのサイズを小さくすることが可能となり製品のウェハ占有面積を削減し、結果としてウェハ１枚あたりに製造できる製品数が増加させ、製造コストを下げることが可能となる。従来技術より劣化量が増える場合、製品に対して寿命をまっとうできるように予め対策を施した回路を設計することが可能である。
【００６２】
第２の実施の形態
次に、本発明に係る半導体特性シミュレータの一実施形態を説明する。
本実施形態のシミュレータは、ＭＩＳトランジスタなどから構成される一つの回路に対して、半導体製造工程やユーザーの使用などにおける複数のストレス状態及び使用状態を連続的に処理し、トランジスタ及び回路の特性劣化及び回復をシミュレーションし、トランジスタ及び回路の特性変化を評価する。
例えば、半導体製造工程における電圧を加える測定工程におけるＭＩＳトランジスタの劣化や回復や、測定工程の後の放置による回復、温度を加え初期故障をスクリーニングする製造工程であるバーンイン工程における劣化と回復、バーンイン工程の後の放置による回復、ユーザー使用時に電圧、温度を加える時に発生する劣化と回復、ユーザー使用後の放置による回復など、一部または全てを連続的に計算する。こうすることによって、より正確な劣化量をシミュレーションできる。多くの場合、例えば、バーンイン工程を考慮するだけよりは劣化量を劇的に減らすことができる。
【００６３】
図５は、本実施形態に係る半導体特性シミュレータ１の構成を示す図である。半導体特性シミュレータ１は、第１の実施形態で説明した劣化と回復の演算をするコンピュータシステムからなり、例えば、演算、制御を行なうプロセッサ（ＣＰＵ）２と、シミュレーションモデル及びこのモデルに必要なデータを格納したメモリ３と、シミュレーションに必要な条件などのデータを入力する入力部４と、シミュレーションの結果を出力する出力部５と、プロセッサ２、メモリ３、入力部４、及び出力部５を接続するバス６とを含む。なお、半導体特性シミュレータ１は、以上の構成を複数有しても良い。
【００６４】
メモリ３には、第１の実施形態で説明したようなシミュレーションに必要な、実験で得られた定数群７、シミュレーションを実施すべき対象回路の接続関係のデータであるネットリスト８、シミュレーションを行なうモデル９などを格納している。
入力部４から、シミュレーションを実施すべき対象回路のネットリスト７とシミュレーションモデル８の参照先、例えばトランジスタのＳＰＩＣＥ回路シミュレータのパラメータの参照先が入力される。
【００６５】
また、回路の複数の使用状態を連続的に処理し、トランジスタ及び回路の特性劣化及び回復を正確にシミュレーションするために、回路とトランジスタの特性劣化をシミュレーションする時に、回路とトランジスタの使用条件、例えば、温度、電圧、その条件での経過時間が入力部４から入力される。
また、シミュレーションで得られた劣化量を評価するために、劣化後の回路及び各トランジスタの故障判定基準として劣化許容値も入力される。シミュレーションで得られた劣化量を劣化許容値と比較し、劣化後の回路の最適化を行なう。出力部５は、シミュレーションで得られたトランジスタの寿命、劣化量、総劣化量、及び劣化後特性を出力する。
【００６６】
シミュレータ１によってシミュレーションを行なう時に必要な定数群７は、図６に示す構成で測定する。図６において、例えば、ソース・ドレイン電流Ｉｄｓを測定するＤＣテスタからなる測定器１１によりトランジスタの特性を測定する。測定器制御部１２は、例えばコンピュータからなり、トランジスタの特性の実験値より、第1の実施形態で説明した定数群を計算し、シミュレータ１に出力する。測定器制御部１２は、測定器１１を制御してデータの測定や、定数の計算を自動的に行ない、トランジスタと回路の複数の使用条件での劣化を連続的にシミュレーションする。
測定器１１と測定器制御部１２は、は、シミュレーションに用いられる定数をトランジスタのゲート長毎に測定し、さらに、各トランジスタのソース・ドレイン間電圧に依存して測定し、出力し、メモリ３に保存する。
このようにシミュレーションに必要なデータ測定や定数計算を自動化することにより、大量のパラメータを短時間で取得することが可能となり、また、高速に劣化と回復を計算し、新しいＮＢＴＩ劣化現象と回復現象を正確に捉えることができる。
【００６７】
次に、図７〜図１０のフローチャートを参照して、半導体特性シミュレータ１の動作を説明する。
図７は、半導体装置特性シミュレータ１の演算内容を示すフローチャートである。
最初に、シミュレーションを実施すべき対象回路のネットリスト７とシミュレーションモデル８の参照先、例えばトランジスタのＳＰＩＣＥ回路シミュレータのパラメータの参照先を入力する。シミュレーションモデル８を実行し、対象回路の特性及びそれを構成するトランジスタの特性劣化のシミュレーションを開始する。
【００６８】
ステップＳ１：
対象回路のある使用条件、例えば、温度、電圧、その条件での経過時間を入力する。
ステップＳ２：
劣化による回路の特性変化を評価するために、劣化前の回路特性をシミュレーションし、その結果をメモリ３に保存する。
【００６９】
ステップＳ３：
対象回路を構成するＭＩＳトランジスタ毎に、例えば、第１の実施形態で説明し式１，式２、式６から式３３で定義されるような計算方法によって、入力された使用条件及び指定された経過時間に達するまで、トランジスタの劣化量、回復量、総劣化量、及びそれらの電圧と温度依存性を計算する。得られたトランジスタの寿命、劣化量を出力する。
【００７０】
ステップＳ４：
さらに別の使用条件でのシミュレーションを続ける場合、例えばバーンイン工程での動作の後にそれとは違う温度、電圧条件で、ユーザーによる動作が続く場合は、ステップ１に戻り、次の使用条件を入力し、その条件で、劣化前の回路特性シミュレーション（ステップＳ２）とトランジスタ毎のシミュレーション（ステップＳ３）を繰り返す。
これ以上別の使用条件が続かない場合は、ステップＳ５に進む。
【００７１】
ステップＳ５：
劣化による回路の特性変化を評価するために、前述した複数の使用条件で得られた総劣化量から、劣化後の回路特性をシミュレーションする。
ステップＳ６：
劣化後のシミュレーション結果とメモリ３に保存されている劣化前の回路特性とを表示し比較し、劣化による回路の特性変化を評価する。
また、上記のシミュレーションで得られた各条件でトランジスタ毎の劣化量から、例えば、劣化量ライブラリを作成し保存し、同じトランジスタで構成された他の回路の特性劣化シミュレーションに使う。
また、劣化後のシミュレーション結果から、特性の劣化による回路の遅延時間の増大を算出し、回路毎の遅延量のライブラリを作成し保存し、他の回路の特性劣化シミュレーションに使う。
【００７２】
図８は劣化前の回路特性のシミュレーションを示している。
ステップＳ１１：
メモリ３に格納されている回路シミュレータ、ＳＰＩＣＥなどの回路シミュレータを用い、対象回路のシミュレーションを行ない、劣化前の回路特性を抽出する。
このシミュレーション結果は、例えば、ゲート電圧やソース・ドレイン電圧の時間推移で構成される。
ステップＳ１２：
得られたシミュレーション結果から、ＭＩＳトランジスタ毎に実効ゲート電圧を算出し、ステップ３に進む。
実効ゲート電圧の算出は、測定器１１で計算されメモリ３に格納された定数群７を用いて行なう。
【００７３】
図９はトランジスタ毎の劣化シミュレーションを示している。
ステップＳ２１：
ＭＩＳトランジスタ毎に、例えば、第１の実施形態で説明し式１，式２、及び式６から式３３を用い、入力された使用条件及び指定された経過時間に達するまで、トランジスタの劣化量、回復量、及びそれらの電圧と温度依存性を計算する。
ステップＳ２２：
ＭＩＳトランジスタ毎に入力された故障判定基準となる劣化許容値を用い、瞬間総劣化量は劣化許容値に達するまでのトランジスタの寿命を計算する。
劣化量、回復量の計算、寿命の計算は、測定器１１で計算されてメモリ３に格納された定数群７を用いて行なう。
計算された劣化量及び寿命を出力する。
【００７４】
ステップＳ２３：
入力された全ての使用条件で、過去に計算された劣化量からＭＩＳトランジスタ毎の総劣化量を計算し、ステップ４に進む。
例えば、現在の使用条件において、計算された劣化量△ＰＤの最大値、もしくは回復量△ＰＲの最小値を調べる。式３２を用いて過去の全て及び現在の使用条件を全て足した時間timeを計算し、式３３に代入して得た値をＸＤとなる。それまでの総劣化量△Ｐは式２６又は式２７で得られる。
【００７５】
図１０は劣化後回路特性のシミュレーションを示している。
ステップＳ３１：
これまでの各条件で発生した劣化量の和となる総劣化量から、ＭＩＳトランジスタ劣化後のモデルパラメータ、例えばＳＰＩＣＥにおける劣化後のＶｔｈ０やｕ０，ｒｄｓｗを計算する。計算された結果を出力する。
ステップＳ３２：
算出されたモデルパラメータを用いて、ＳＰＩＣＥなどの回路シミュレーションを行ない、劣化後の回路特性を計算する。
【００７６】
このようにして、ＭＩＳトランジスタなどから構成される一つの回路に対して、複数の使用状態で発生したトランジスタの劣化及び回復は連続的にシミュレーションされ、回路の特性変化は評価される。
【００７７】
なお、実際の使用条件では、動作中の周期的なストレス状態と異なって、前述したような処理後の非周期の放置期間、例えば、半導体製造工程において測定した後の放置、バーンイン工程の後の放置、ユーザー使用後に電源をオンからオフにした後の放置などが多く存在する。
このような放置期間内に、トランジスタ及び回路の特性が回復し続け、劣化のない完全な状態に近い状態まで回復できる。
本実施形態のシミュレータは、回復が十分行なわれた後、十分回復したことを検知し、総劣化量の計算に反映させる。例えば、式２６〜３３で計算される総劣化量△Ｐがある一定の値まで回復したことを判定し、その場合に、劣化と回復の計算に必要なパラメータ或は一部をもう一度設定する。例えば、この時に、回復量の最大ゲート電圧Ｖｇｍの依存関係がなくなるので、回復量を計算する時に最大ゲート電圧Ｖｇｍの値をリセットする。
【００７８】
本実施形態によれば、新しいＮＢＴＩの劣化及び回復現象を扱うことにより、微細化がさらに進んだ半導体回路（例えば、設計ルールが１８０ｎｍより小さい場合）の設計に対して、高速かつ最適に信頼性劣化マージンを与えるものである。
実際の半導体製造工程や、ユーザーの使用などの複数の使用条件を考慮することにより、より正確な劣化量をシミュレーションできる。通常、従来のように一工程だけを考慮する場合より、劣化量をさらに大幅に減らすことができる。
シミュレーションに必要な定数の計算及び実験データ測定を自動化することにより、シミュレーションに必要な大量のパラメータを短時間で取得することが可能となり、また、高速に劣化と回復を計算でき、新しいＮＢＴＩ劣化、回復現象を正確に捉えることができる。
【００７９】
第３の実施の形態
次に、本発明に係る半導体特性シミュレータの他の実施形態を説明する。
本実施形態のシミュレータは、大規模集積回路（ＶＬＳＩ）の劣化シミュレーションに好適である。大規模集成回路の場合は、回路の構成が多くかつ複雑なので、全てのトランジスタについて劣化と回復のシミュレーションを行なうことは非常に時間が掛かるので、非現実である。そのため、事前にトランジスタまたは基本回路の劣化シミュレーションで得られた結果からトランジスタまたは基本回路の劣化量ライブラリを作成しておく。対象回路の劣化シミュレーションを行なう時に、その劣化量ライブラリを用いて対象回路におけるトランジスタ及び基本回路の劣化量を素早く求めることができる。
【００８０】
図１１は、本実施形態に係る半導体特性シミュレータ２０の構成を示す図である。
半導体特性シミュレータ２０の構成は、基本的に第１の実施形態の半導体特性シミュレータ１と同様である、但し、メモリに記憶された、計算に必要なデータが異なる。また、シミュレータ全体の動作手順も異なる。
本実施形態において、第２の実施形態と同じ構成に同じ参照番号を用いる。
【００８１】
半導体特性シミュレータ２０は、例えば、プロセッサ（ＣＰＵ）２と、シミュレーションモデル及びシミュレーションに必要なデータを格納したメモリ３と、シミュレーションに必要な条件などのデータを入力する入力部４と、シミュレーションの結果を出力する出力部５と、プロセッサ２、メモリ３、入力部４、及び出力部５を接続するバス６とを含む。なお、半導体特性シミュレータ１は、以上の構成を複数有しても良い。
【００８２】
メモリ３には、シミュレーションに必要な実験で得られた定数群７、シミュレーションを実施すべき対象回路の接続関係のデータであるネットリスト８、シミュレーションを行なうモデル９に加えて、事前にトランジスタについて行なったシミュレーション結果から作成した劣化量データである劣化量ライブラリ２１、大規模回路となる対象回路を構成する基本回路のデータである基本回路ライブラリ２２、対象回路の回路図データ２３などを格納している。
入力部４から、回路の使用条件、例えば、温度、電圧、その条件での経過時間が入力される。また、許容劣化値は故障判定基準として入力される。
出力部５は、シミュレーションで発見した故障箇所、及び劣化後特性を出力する。
また、図示していないが、シミュレーションに必要な定数群７を決めるために、実験データを測定し、定数を計算する測定手段は配置されている。
【００８３】
構成するか基本的な回路群毎に劣化量ライブラリ２１として予め劣化量を用意しておく。劣化量ライブラリ２１は、例えば、第２の実施形態で説明したように、事前に行なったトランジスタと別の回路の劣化シミュレーションの結果をもって作成しても良く、または、全てのトランジスタが最も厳しい劣化をするという仮定で、劣化量を計算しておいてライブラリを作成する。これは、例えば、式３２、式３３を用いることで容易に算出できる。
シミュレータ２０は、以上の劣化量ライブラリを用い、基本的な回路群のデータからなる基本回路ライブラリ２２から構成される、回路図２３となる対象回路について、高速かつ正確に特性の劣化を計算する。
【００８４】
次に、図１２のフローチャートを参照して、半導体特性シミュレータ２０の動作を説明する。
図１２は、半導体装置特性シミュレータ２０の演算内容を示すフローチャートである。
最初に、シミュレーションを実施すべき対象回路のシミュレーションモデル８の参照先、例えばトランジスタのＳＰＩＣＥ回路シミュレータのパラメータの参照先を入力する。シミュレーションモデル８を実行し、対象回路の特性及びそれを構成するトランジスタの特性劣化のシミュレーションを開始する。
【００８５】
ステップＳ４１：
初期の回路シミュレーションを行なう。
具体的に、劣化量ライブラリ２１と基本回路ライブラリ２２を用い、基本回路ライブラリ２２に含まれる基本回路群からなる構成される、回路図２３となる対象回路について、高速に基本回路の劣化量を計算する。
ステップＳ４２：
劣化量は入力される故障判定基準の劣化量が無視できない程大きい回路のみを抽出３２する。同時に対象回路の動作波形と動作パターンも抽出する。
ステップＳ４３：
抽出された回路、動作波形及び基本回路ライブラリ２２によって、例えば、ＳＰＩＣＥシミュレーションが可能となるようなネットリスト８を合成する。
【００８６】
ステップＳ４４：
ネットリスト８を用い、例えば、第２の実施形態で説明したように、より正確な回路シミュレーションを行なう。
ステップＳ４５：
回路シミュレーションの結果より、入力された故障判定基準を用いて回路の故障判定を行なう。
ステップＳ４６：
シミュレーション結果として、例えば、故障判定の結果により、故障となった箇所、及び劣化後の回路の遅延値などを出力する。
【００８７】
本実施形態によれば、大規模回路の場合であっても、高速に正確に劣化と回復シミュレーションができる。
【００８８】
以上、本発明を好ましい実施の形態に基づき説明したが、本発明は以上に説明した実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
【００８９】
【発明の効果】
本発明によれば、劣化現象において、劣化及び回復現象を扱うことにより、微細化がさらに進んだ半導体回路の設計に対して、高速かつ最適に信頼性劣化マージンを与えるものである。
従来の劣化の計算式を時間で区切ることにより劣化量を実際に近いものにできる。多くの場合、劣化量を減らせる。
特性劣化の変動を考慮することによってより正確な劣化量をシミュレーションできる。多くの場合、劣化量を増える。
特性の回復を考慮することによってより正確な最終的な劣化量をシミュレーションできる。多くの場合、劣化量を大幅に減らせる。
半導体装置の製造からユーザーの使用までの複数の使用条件を考慮することにより、より正確な劣化量をシミュレーションでき、一工程だけを考慮する場合より劣化量をさらに大幅に減らすことができる。
また、本発明によれば、大規模回路の場合であっても、高速に正確に劣化と回復シミュレーションができる。
【００９０】
これら正確な信頼性劣化マージンをシミュレーションすることにより、従来技術より劣化量を減った場合にはＭＩＳトランジスタのサイズを小さくすることが可能となり製品のウェハ占有面積を削減し、結果としてウェハ１枚あたりに製造できる製品数が増加させ、製造コストを下げることが可能となる。従来技術より劣化量が増える場合、製品に対して寿命をまっとうできるように予め対策を施した回路を設計することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態において、トランジスタ特性劣化と回復、及びそれらのゲート電圧依存性を示す図である。
【図２】本発明の第１の実施形態において、トランジスタ特性劣化量のゲート電圧依存性を示す図である。
【図３】本発明の第１の実施形態において、トランジスタ特性回復量のゲート電圧依存性を示す図である。
【図４】本発明の第１の実施形態において、トランジスタ特性の基礎劣化量の時間領域の依存性を示す図である。
【図５】本発明の第２の実施形態に係る半導体装置特性シミュレータの構成を示す図である。
【図６】本発明の第２の実施形態に係る定数測定器の構成を示す図である。
【図７】本発明の第２の実施形態に係る半導体装置特性シミュレータの演算内容を示すフローチャートである。
【図８】図７に続き、本発明の第２の実施形態に係る半導体装置特性シミュレータの演算内容を示すフローチャートである。
【図９】図８に続き、本発明の第２の実施形態に係る半導体装置特性シミュレータの演算内容を示すフローチャートである。
【図１０】図９に続き、本発明の第２の実施形態に係る半導体装置特性シミュレータの演算内容を示すフローチャートである。
【図１１】本発明の第３の実施形態に係る半導体装置特性シミュレータの構成を示す図である。
【図１２】本発明の第３の実施形態に係る半導体装置特性シミュレータの演算内容を示すフローチャートである。
【符号の説明】
１…シミュレータ、２…ＣＰＵ、３…メモリ、４…出力部、５…入力部、６…バス、７…定数群、８…ネットリスト、９…モデル、１１…測定器、１２…制御部、２０…シミュレータ、２１…劣化量ライブラリ、２２…基本回路ライブラリ、２３…回路図、△ＰＤ…劣化量、△ＰＲ…回復量、ＸＤ…基礎劣化量。
Claims (15)
- 複数のトランジスタで構成される回路の特性をシミュレーションする半導体装置特性シミュレーション方法において、
複数の使用条件に基づいて、劣化前の前記回路のシミュレーションを行なう第１のシミュレーション工程と、
前記複数の使用条件に基づいて、劣化後の前記回路のシミュレーションを行なう第２のシミュレーション工程と、
前記第１のシミュレーション工程の結果と前記第２のシミュレーション工程の結果とを比較し、劣化による前記回路の特性を評価する評価工程と
を備えることを特徴とする
半導体装置特性シミュレーション方法。 - 複数のトランジスタで構成される回路の特性をシミュレーションする半導体装置特性シミュレ−タにおいて、
複数の使用条件に基づいて、劣化前の前記回路のシミュレーションを行なう第１のシミュレーション手段と、
前記複数の使用条件に基づいて、劣化後の前記回路のシミュレーションを行なう第２のシミュレーション手段と、
前記第１のシミュレーション手段の結果と前記第２のシミュレーション手段の結果とを比較し、劣化による前記回路の特性を評価する評価手段と
を備えることを特徴とする
半導体装置特性シミュレータ。 - 複数のＭＩＳ（Metal Insulator Silicon）トランジスタから構成される半導体装置における前記トランジスタの特性の経時変化をシミュレーションする方法であって、
少なくとも前記トランジスタに印加されたゲート電圧、前記トランジスタの温度、前記トランジスタを形成してから経過した時間に依存する前記トランジスタの特性の基礎劣化量ＸＤを求める基礎劣化量算出工程と、
前記トランジスタに印加されたゲート電圧の第１のレベル期間において、少なくとも前記ゲート電圧の第１のレベルと、前記ゲート電圧の第１のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の劣化の変動量△ＰＤを求める劣化量算出工程と、
前記トランジスタに印加されたゲート電圧の第２のレベル期間において、少なくとも前記ゲート電圧の第２のレベルと、前記ゲート電圧の第２のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の回復量△ＰＲを求める回復量算出工程と、
前記ゲート電圧の第１のレベル期間において、前記基礎劣化量ＸＤと前記劣化の変動量△ＰＤとを加算し、前記ゲート電圧の第２のレベル期間において、前記基礎劣化量ＸＤと前記回復量△ＰＲとを減算し、前記トランジスタの特性の総劣化量△Ｐを求める総劣化量算出工程と
を有する
半導体装置特性シミュレーション方法。 - 前記劣化量算出工程において、式１を用い、前記劣化の変動量△ＰＤの経時変化を求める
請求項３に記載の半導体装置特性シミュレーション方法。 - 前記回復量算出工程において、式２を用い、前記回復量△ＰＲの経時変化を求める
請求項３に記載の半導体装置特性シミュレーション方法。 - 前記基礎劣化量算出工程において、前記トランジスタを形成してから経過した時間を複数の領域に分割し、各領域において異なる関数を用いて前記基礎劣化量ＸＤの経時変化を表わす
請求項３に記載の半導体装置特性シミュレーション方法。 - 前記劣化量算出工程において、少なくとも、前記トランジスタに印加された現在のゲート電圧Ｖｇにより発生する劣化の変動量と、前記トランジスタに印加された直前のゲート電圧Ｖｇｐによって発生する劣化の変動量と、前記トランジスタの温度Ｔによって発生する劣化の変動量とを求める
請求項３に記載の半導体装置特性シミュレーション方法。 - 前記回復量算出工程において、少なくとも、前記回復量の前記トランジスタに印加されたゲート電圧の依存性として、前記トランジスタに過去に印加された最大ゲート電圧Ｖｇｍによって発生する回復量と、前記トランジスタに印加された現在のゲート電圧Ｖｇによって発生する回復量と、前記トランジスタの温度Ｔによって発生する回復量とを求める
請求項３に記載の半導体装置特性シミュレーション方法。 - 前記総劣化量算出工程において、前記トランジスタの特性が所定の許容劣化値まで劣化する時は、該劣化値に達するまでの累積時間をトランジスタの寿命として出力する
請求項３に記載の半導体装置特性シミュレーション方法。 - 前記総劣化量算出工程において求められた各トランジスタの総劣化量から、前記複数のトランジスタのうち、総劣化量が所定の設定値より大きいトランジスタのみを選択し、再度特性シミュレーションを行なう工程をさらに有する
請求項３に記載の半導体装置特性シミュレーション方法。 - 前記総劣化量算出工程において求められた複数のトランジスタの劣化量からトランジスタの劣化量テーブルを作成する工程と、
前記複数のトランジスタからなる複数の基本回路について、前記劣化量テーブルを参照し、前記各基本回路の劣化量を求める工程と
をさらに有する
請求項３に記載の半導体装置特性シミュレーション方法。 - 前記各トランジスタの連続する複数のゲート電圧状態と複数の温度状態について、前記各トランジスタの特性の劣化及び特性の回復を連続的に計算する工程をさらに有する
請求項３に記載の半導体装置特性シミュレーション方法。 - 複数のＭＩＳ（Metal Insulator Silicon）トランジスタから構成される半導体装置における前記トランジスタの特性の経時変化をシミュレーションする半導体装置特性シミュレータであって、
少なくとも前記トランジスタに印加されたゲート電圧、前記トランジスタの温度、前記トランジスタが形成してから経過した時間に依存する前記トランジスタの特性の基礎劣化量ＸＤを求める基礎劣化量算出手段と、
前記トランジスタに印加されたゲート電圧の第１のレベル期間において、少なくとも前記ゲート電圧の第１のレベルと、前記ゲート電圧の第１のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の劣化の変動量△ＰＤを求める劣化量算出手段と、
前記トランジスタに印加されたゲート電圧の第２のレベル期間において、少なくともゲート電圧の前記第２のレベルと、前記ゲート電圧の第２のレベルを印加してから経過した時間と、前記トランジスタの温度に依存する前記トランジスタの特性の回復量△ＰＲを求める回復量算出手段と、
前記ゲート電圧の第１のレベル期間において、前記基礎劣化量ＸＤと前記劣化の変動量△ＰＤとを加算し、前記ゲート電圧の第２のレベル期間において、前記基礎劣化量ＸＤと前記回復量△ＰＲとを減算し、前記トランジスタの特性の総劣化量△Ｐを求める総劣化量算出手段と
を有する
半導体装置特性シミュレータ。 - 前記トランジスタの特性が所定の値に回復したことを検知する回復検知手段を有し、
前記回復量算出手段は、前記回復検知手段によって前記トランジスタの特性が所定の値に回復したことが検知された場合に、新たなゲート電圧を設定して、前記回復量を計算する
請求項１３に記載の半導体装置特性シミュレータ。 - 記憶部をさらに有し、
前記記憶部に、各トランジスタの特性シミュレーションに用いられる定数をトランジスタのゲート長毎に、かつ、各トランジスタのソース・ドレイン間電圧に依存して記憶されている
請求項１３に記載の半導体装置特性シミュレータ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002368046A JP4214775B2 (ja) | 2002-12-19 | 2002-12-19 | 半導体装置特性シミュレーション方法及び半導体装置特性シミュレータ |
| TW092135987A TWI236040B (en) | 2002-12-19 | 2003-12-18 | Simulation method and simulator of semiconductor circuit device |
| CNB2003801002555A CN100401461C (zh) | 2002-12-19 | 2003-12-19 | 半导体电路器件模拟方法和半导体电路器件模拟器 |
| KR1020047012901A KR20050083556A (ko) | 2002-12-19 | 2003-12-19 | 반도체 회로 장치의 시뮬레이션 방법 및 반도체 회로장치의 시뮬레이터 |
| US10/502,621 US7240308B2 (en) | 2002-12-19 | 2003-12-19 | Simulation method for semiconductor circuit device and simulator for semiconductor circuit device |
| PCT/JP2003/016385 WO2004057652A1 (ja) | 2002-12-19 | 2003-12-19 | 半導体回路装置のシミュレーション方法および半導体回路装置のシミュレータ |
| US11/796,262 US20070209027A1 (en) | 2002-12-19 | 2007-04-27 | Simulation method for semiconductor circuit device and simulator for semiconductor circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002368046A JP4214775B2 (ja) | 2002-12-19 | 2002-12-19 | 半導体装置特性シミュレーション方法及び半導体装置特性シミュレータ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004200461A true JP2004200461A (ja) | 2004-07-15 |
| JP2004200461A5 JP2004200461A5 (ja) | 2005-04-07 |
| JP4214775B2 JP4214775B2 (ja) | 2009-01-28 |
Family
ID=32677106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002368046A Expired - Fee Related JP4214775B2 (ja) | 2002-12-19 | 2002-12-19 | 半導体装置特性シミュレーション方法及び半導体装置特性シミュレータ |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7240308B2 (ja) |
| JP (1) | JP4214775B2 (ja) |
| KR (1) | KR20050083556A (ja) |
| CN (1) | CN100401461C (ja) |
| TW (1) | TWI236040B (ja) |
| WO (1) | WO2004057652A1 (ja) |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000323709A (ja) * | 1999-03-09 | 2000-11-24 | Fujitsu Ltd | ホットキャリア劣化シミュレーション方法、半導体装置の製造方法、およびコンピュータ可読記録媒体 |
| US6587994B1 (en) * | 1999-03-09 | 2003-07-01 | Fujitsu Limited | Hot-carrier degradation simulation of a semiconductor device |
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-
2002
- 2002-12-19 JP JP2002368046A patent/JP4214775B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-18 TW TW092135987A patent/TWI236040B/zh not_active IP Right Cessation
- 2003-12-19 CN CNB2003801002555A patent/CN100401461C/zh not_active Expired - Fee Related
- 2003-12-19 KR KR1020047012901A patent/KR20050083556A/ko not_active Application Discontinuation
- 2003-12-19 US US10/502,621 patent/US7240308B2/en not_active Expired - Fee Related
- 2003-12-19 WO PCT/JP2003/016385 patent/WO2004057652A1/ja active Application Filing
-
2007
- 2007-04-27 US US11/796,262 patent/US20070209027A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| TW200416799A (en) | 2004-09-01 |
| US20070209027A1 (en) | 2007-09-06 |
| WO2004057652A1 (ja) | 2004-07-08 |
| KR20050083556A (ko) | 2005-08-26 |
| US20050138581A1 (en) | 2005-06-23 |
| CN1692471A (zh) | 2005-11-02 |
| TWI236040B (en) | 2005-07-11 |
| CN100401461C (zh) | 2008-07-09 |
| JP4214775B2 (ja) | 2009-01-28 |
| US7240308B2 (en) | 2007-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040430 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040430 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080918 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081014 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081027 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111114 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |