WO2004057652A1 - 半導体回路装置のシミュレーション方法および半導体回路装置のシミュレータ - Google Patents

半導体回路装置のシミュレーション方法および半導体回路装置のシミュレータ Download PDF

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WO2004057652A1
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transistor
deterioration
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experiments
constant
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PCT/JP2003/016385
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Inventor
Hiroki Usui
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Sony Corporation
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Definitions

  • the present invention relates to a transistor and a characteristic simulation method of a semiconductor circuit device including the transistor, and a characteristic simulator of a semiconductor circuit device that executes the method.
  • the present invention relates to a MIS (Metal Insulator Semiconductor) transistor due to an NBT (Negative Bias Temperature Instability) phenomenon, a method for simulating the characteristic deterioration of a semiconductor circuit device including a MIS transistor, and a simulator for implementing the method.
  • NBT Negative Bias Temperature Instability
  • the drain current may decrease with time.
  • Such a decrease in the drain current causes a deterioration in the characteristic that the delay time of the circuit increases with time. If the delay time increases beyond a certain level, a timing error occurs in the input / output operation of signals inside or outside the semiconductor integrated circuit, which may cause a malfunction of the entire system in which the semiconductor integrated circuit is incorporated.
  • hot carrier degradation has been mainly studied for the degradation of characteristics of MOS transistors. For example, JP-A-11-135388 and JP-A-2001-352059 describe contents relating to hot carrier deterioration.
  • the hot carrier deterioration phenomenon is a phenomenon in which a high electric field generates high-energy electrons and holes (hereinafter referred to as “hot carriers”) at the drain end of a MOS transistor, and the hot carriers deteriorate the characteristics of the gate oxide film. It is.
  • the Lucky Electron model (hereinafter referred to as the LE model), which is still used as an existing technology for simulating hot carrier degradation, and announced at the IEEE in 1985, is expressed by the following equation 1. This is a method for calculating a characteristic degradation model that is limited to one phenomenon related to high-energy electrons (Hot Electrons) due to a high electric field.
  • Hot Electrons high-energy electrons
  • ⁇ P represents the amount of deterioration of transistor characteristics after the passage of time
  • I ds represents the source-drain current of the transistor
  • lb represents the substrate current
  • w represents the channel width
  • m and n are constants. It is.
  • transistor degradation that can be expressed using the LE model that is, transistor degradation that can be expressed using the source-drain current I ds and the substrate current I b, has been the most important degradation phenomenon.
  • NBT I Negative Bias Temperature Instability
  • the NBT I degradation phenomenon means that the semiconductor substrate that constitutes the transistor When a negative voltage (negative bias voltage) is continuously applied to the gate electrode of a transistor, the characteristics of the transistor, such as its driving capability, deteriorate.
  • a negative voltage negative bias voltage
  • MIS type transistors such as p-type MOS transistors with a surface channel structure that uses nitride for the gate insulating film
  • the characteristic deterioration due to the NBTI deterioration phenomenon is large.
  • the NBT I degradation phenomenon is interpreted as a phenomenon caused by a change in the equilibrium state of the chemical reaction occurring at the interface between the silicon substrate and the silicon oxide insulating film due to the high temperature state and the application of a negative voltage.
  • the deterioration of transistor characteristics generally progresses with time, and the amount of deterioration increases or decreases in a short time.
  • the NBT I deterioration phenomenon there is no known change in the transistor operating temperature or the deterioration of the transistor characteristics due to the application of a negative gate voltage as a negative bias voltage.
  • the NBTI deterioration phenomenon cannot be accurately grasped and the deterioration cannot be estimated accurately.
  • the degradation may be underestimated, or conversely, the degradation may be overestimated. Disclosure of the invention
  • An object of the present invention is to provide a method for accurately simulating the characteristic deterioration phenomenon of a circuit including a transistor by accurately predicting the fluctuation of the characteristic deterioration amount in consideration of the transistor deterioration phenomenon. .
  • Another object of the present invention is to provide a semiconductor characteristic simulator that effectively performs such a simulation method.
  • a semiconductor circuit device for simulating characteristics of a circuit using an arithmetic processing unit when a negative bias voltage and a bias-free voltage are applied to the semiconductor circuit device having an MIS transistor.
  • the method of simulation, wherein the negative bias voltage applied to the transistor is
  • XD basic deterioration amount
  • Q is a constant that indicates the characteristics of the transistor.
  • T O is the reference absolute operating temperature (K) of the transistor
  • T is the absolute operating temperature of the transistor
  • V g 0 is the reference gate voltage
  • V g j is the gate voltage at j time
  • the second step it is determined whether or not the transistor is deteriorated by the application of the negative bias voltage. If the transistor is deteriorated, the deterioration amount ( ⁇ ) is calculated.
  • CB D is defined by the following equation, is a constant which is defined in dependence on the negative bias voltage
  • t is the elapsed time after the application of the negative bias voltage.
  • n ⁇ n Bv is a constant obtained from experiments
  • Vg is a gate voltage as a negative bias voltage applied to the transistor.
  • C D and B D are constants defined by the following formula and depending on the negative bias voltage
  • t is determined by the elapsed time after the application of the negative bias voltage.
  • n ⁇ and n Bv are constants obtained from experiments
  • V g is a gate voltage as a negative bias voltage applied to the transistor.
  • C. , BD is a constant defined by the following equation, which is defined depending on the negative bias voltage and the temperature of the transistor;
  • t is the elapsed time after the application of the negative bias voltage.
  • C DV and BDV are constants defined by the following equations and defined by the operating temperature of the transistor.
  • n cv n Bv is a constant obtained from experiments
  • V g is a gate voltage as a negative bias voltage applied to the transistor.
  • T is the absolute operating temperature of the transistor
  • T 0 is the reference absolute operating temperature of the transistor
  • the recovery amount (AP R ) is calculated.
  • the calculation of the recovery amount ( ⁇ ) is performed based on any of the following.
  • C R VM, B R VM is a constant determined from the real
  • n BRV M is an experimentally determined constant
  • K oRVM, K BR VM is a constant determined from the experiment
  • V gm is the maximum gate voltage during the negative bias voltage application period.
  • n CR VM and n BKVM are constants obtained from experiments
  • ORVM, and BRVM are constants obtained from experiments.
  • V gm is the maximum gate voltage during the negative bias voltage application period.
  • C R and B R are constants defined by the following equations.
  • R- shi RVM e R B RVM e
  • C RVM and B RVM are constants depending on the temperature of the transistor defined by the following equation.
  • n BRV M is an experimentally determined constant
  • ⁇ ⁇ BRVM is a constant obtained from experiments
  • V gm is the maximum gain during the negative bias voltage application period.
  • T is the voltage
  • RVM c RVMT e Ho '
  • T is the absolute operating temperature of the transistor
  • T 0 is the reference absolute operating temperature of the transistor
  • k is the Ponoletzman constant.
  • the accumulated time until reaching the deterioration value is output as the transistor life.
  • the method further includes a step of continuously calculating a characteristic deterioration and a characteristic recovery of each of the transistors for a plurality of continuous gate voltage states of each of the transistors and operating temperature states of the plurality of transistors.
  • the method further includes the step of, when detecting that the characteristic of the transistor has recovered to a predetermined value, calculating a recovery amount by setting a new gate voltage.
  • a simulation method for simulating characteristics comprising: a condition inputting step of inputting a use condition of the semiconductor circuit device; and a simulation of an operation of a transistor in the semiconductor circuit device based on the input use condition.
  • a circuit simulation step before deterioration in which an effective gate voltage of the transistor is calculated, and a characteristic deterioration amount ( ⁇ ) and a recovery amount (AP R ) of the transistor are calculated, and the life of the transistor is calculated.
  • simulators for performing the simulation methods of the first and second aspects.
  • the semiconductor characteristics simulation method of the present invention a basic deterioration amount X D, the variation amount of degradation delta [rho.
  • the Yotsute the variation of characteristics which performs variation of deterioration with basic deterioration amount X D (an increase), the simulation in consideration of the recovery (decreased deterioration with foundation deterioration amount X.) characteristics.
  • the characteristic degradation amount of the transistor which depends on the time elapsed since the voltage was first applied after the transistor was formed, such as the measurement process and burn-in process, or the time elapsed since the start of use, is determined.
  • FIGS. 1A and 1B are diagrams showing, as a first embodiment of the present invention, deterioration and recovery of transistor characteristics and their dependence on gate voltage.
  • FIGS. 2A and 2B are diagrams showing the good voltage dependence of the transistor characteristic deterioration amount as the first embodiment of the present invention.
  • FIGS. 3A and 3B are diagrams showing the dependence of the transistor characteristic recovery amount on the gate voltage according to the first embodiment of the present invention.
  • FIG. 4 is a diagram illustrating a method of calculating a basic deterioration amount of a transistor characteristic in a divided time region according to a second embodiment of the present invention.
  • FIG. 5 is a diagram showing a configuration of a semiconductor device characteristic simulator according to the third embodiment of the present invention.
  • FIG. 6 is a diagram showing a configuration of a constant measuring device according to the third embodiment of the present invention.
  • FIG. 7 is a flowchart showing the contents of arithmetic processing by the semiconductor device characteristic simulator according to the third embodiment of the present invention.
  • FIG. 8 is a flowchart showing details of the process of step 2 illustrated in FIG.
  • FIG. 9 is a flowchart showing details of the process of step 3 illustrated in FIG.
  • FIG. 10 is a flowchart showing details of the process of step 5 illustrated in FIG. 7.
  • FIG. 11 is a diagram showing a configuration of a semiconductor device characteristic simulator according to the fourth embodiment of the present invention.
  • FIG. 12 is a flowchart showing the arithmetic processing content of the semiconductor device characteristic simulator according to the fourth embodiment of the present invention.
  • the inventor of the present application has grasped the details of the NBTI (Negative Bias Temperature Instability) degradation phenomenon of the MIS transistor, in particular, the transistor characteristic degradation phenomenon, and the details of the transistor characteristic recovery phenomenon after the characteristic degradation by experimental data.
  • NBTI Negative Bias Temperature Instability
  • FIG. 1A and 1B show NBTI degradation phenomena, for example, MIS transistor It schematically shows the change over time of the transistor characteristics such as the driving capability of the transistor and the threshold voltage.As an example, the characteristics of the transistor deteriorate over time due to the gate voltage applied to the gate of the transistor An example is shown.
  • FIG. 1A shows a change in the pulse waveform of the gate voltage Vg with the passage of time
  • FIG. 1B shows the total deterioration amount ⁇ of an arbitrary characteristic on the vertical axis, and the time on the horizontal axis.
  • Period ⁇ as shown in Figure 1 ⁇ and Figure IB.
  • V g negative (L) level gate voltage V g
  • V g 2 second gate voltage V g 2
  • the deterioration characteristic of the transistor rises as shown by a curve D (the characteristic deteriorates. ).
  • the application of the gate voltage V g 2 as a negative bias voltage applied to the transistor is released, or the first gate voltage V g1 as a bias-free voltage higher than the second gate voltage V g 2,
  • V gl 0
  • the deterioration characteristic of the transistor decreases as shown by the curve R (the deterioration characteristic recovers).
  • the gate voltage V g at which the first gate voltage V g 1 as the bias-free voltage and the second gate voltage V g 2 at the negative level as the negative bias voltage alternately change in a pulse shape is shown in FIG.
  • the progress of deterioration and the recovery of deterioration are repeated, but the total deterioration amount P increases with time.
  • the curve L1 connecting the minimum value of deterioration or the maximum value of recovery (the lowest point) is a DC part of the amount of deterioration that does not take into account fluctuations in transistor characteristics, so-called deterioration and recovery of transistor characteristics. Also called.
  • the amount of deterioration of this DC part is referred to as “basic deterioration amount”. Call.
  • the amount of increase in deterioration with respect to the basic deterioration amount X D is referred to as “variation amount of deterioration amount” or simply “deterioration amount”, and symbol ⁇ . It is written.
  • the amount of basic deterioration X is referred to as the “recovery amount” and is denoted by the symbol ⁇ ⁇ .
  • CD and BD are constants.
  • Degradation ⁇ Is a certain degradation period ⁇ .
  • a characteristic deterioration amount or a deterioration ratio from the initial characteristics for example, a threshold value such as threshold! Vth or Swing which is a characteristic value of a transistor is used.
  • There are degradation rates and degradation rates such as transconductance gm, source-drain current Ids, off-current Ioff, gate current Ig, and swing. Further, for example, there is a deterioration rate or a deterioration amount of a constant V th0, u 0, rdsw of a circuit simulator such as a SPICE simulator.
  • the change over time of the degradation amount ⁇ > depends on the gate voltage V g as a negative bias voltage, that is, the application duration of the second gate voltage V g2. Therefore, the constants CD and BD are determined by the duration of application of the second gate voltage Vg2 applied to the transistor.
  • a constant C that depends on the application duration of the gate voltage Vg (Vg 2) is obtained by using the following equation 3 or equation 4 obtained based on experimental data.
  • C DV is a constant obtained experimentally.
  • a gate voltage V g as a negative bias voltage that is, a constant ⁇ that depends on the duration of application of the second gate voltage V g 2, using Equation 5 or Equation 6. Ask for.
  • Deterioration amount AP D is currently applied to the transistor, as well as the gate voltage Vg (V g 2) as a negative bias voltage, the gate voltage Vg p immediately before you apply a second gate voltage V g 2, i.e. It also depends on the bias-free voltage.
  • Figures 2A and 2B show the degradation amount ⁇ . 3 shows the dependence of the gate voltage Vgp immediately before the application of the negative-level second gate voltage Vg2 to the gate of the transistor.
  • FIG. 2A shows the change in the gate voltage Vg applied to the transistor
  • FIG. 2B shows the total deterioration amount P of an arbitrary characteristic amount on the vertical axis and the time on the horizontal axis.
  • the first gate voltage Vg1 having a higher level than the negative second gate voltage Vg2 is, for example, two kinds of gate voltages, that is, a high voltage Vg.
  • g 1 a and low V gib are applied to the gate electrode of the transistor, respectively.
  • the deterioration amount of the transistor in the deterioration period T2 during which the second gate voltage Vg2 is applied is determined by the fact that the first gate voltage Vg1 applied to the transistor during the recovery period T1 is higher or lower than Vg1a. It depends on V gib.
  • Vg1a When a high voltage Vg1a is applied during the recovery period T1, the characteristics of the transistor deteriorate along the curve D1.
  • Vg 1 b When a low voltage Vg 1 b is applied during the recovery period T 1, the characteristics of the transistor deteriorate along the curve D 2. That is, from the illustration in FIG.
  • Equations 3 to 6 which represent the dependence of the currently applied gate voltage Vg (second gate voltage Vg2) on the application duration, during period T2, In the period T1, the deterioration amount ⁇ depending on the magnitude of the gate voltage V gp (first gate voltage V gl) applied to the gate of the transistor immediately before the application of the second gate voltage V g 2.
  • the deterioration amount ⁇ depending on the magnitude of the gate voltage V gp (first gate voltage V gl) applied to the gate of the transistor immediately before the application of the second gate voltage V g 2.
  • B DV n Bv BDVP n BvP ⁇ ⁇ ⁇ Bv ⁇ ⁇ > ⁇ are constants obtained from experimental force.
  • the constant CB d applied to Equation 2 is the degradation period ⁇ . It depends on the gate voltage Vg applied to the gate electrode, ie, the second gate voltage Vg2, and the gate voltage Vgp applied during the recovery period, ie, the first gate voltage Vg1.
  • the amount of degradation ⁇ > also depends on the temperature of the transistor during operation.
  • Equation 11 and 12 show the relationship between the constant C DV and the absolute temperature T of the constant C DV B DV in Equation 71 (or Equation 36 ).
  • C DVT Q DC B DVT Q DB is a constant obtained from experiments, etc.
  • T is The absolute operating temperature of the transistor
  • T0 is the reference absolute operating temperature of the transistor.
  • k is Boltzmann's constant.
  • Equations 11 and 12 to Equations 5 and 7 or Equations 6 and 8 yields a constant C that accounts for temperature dependence.
  • BD is determined, and the constant C thus determined.
  • B d is applied to Equation 2
  • the deterioration amount ⁇ P in consideration of the temperature dependency can be calculated.
  • an accurate degradation amount ⁇ P can be calculated.
  • the inventor of the present application grasped the details of the recovery state of the characteristics after the deterioration in the ⁇ III deterioration phenomenon based on experimental measurement results based on experimental data, and found an empirical expression representing the recovery based on the experimental data.
  • the empirical formula is shown as the following formula 13.
  • Time course of recovery amount [Delta] [rho] kappa depends on the magnitude of the gate voltage V g. Further, the recovery amount ⁇ ⁇ ⁇ depends on the maximum gate voltage Vgm previously applied as a negative bias voltage during the deterioration period.
  • Figure 3 A, Figure 3 B is that not show the dependence of the maximum gate voltage V gm recovery amount AP R.
  • Figures 3A and 3B show the characteristics fc of the MIS transistor degraded by the gate voltage.
  • FIG. 3A shows the gate voltage Vg
  • FIG. 3B shows the total deterioration amount ⁇ of an arbitrary characteristic amount on the vertical axis and the logarithm of time on the horizontal axis.
  • a maximum gate voltage V gm with a maximum amplitude at a negative level, and an absolute value (amplitude) smaller than the maximum gate voltage Vgm, and a high level gate voltage V gX are applied to the gate of the transistor, respectively.
  • Figure 3 As shown in B, and the maximum gate voltage Vgm or gate voltage Vg X when mark addition to the transistor between the degradation period T D, the transistor is deteriorated, then the recovery period T each line characteristics of the transistor in the R R 3 And recover along R4. From the experimental results, the slopes of the lines R 3 and R 4 representing the change over time in the amount of recovery mainly depend on the maximum gate voltage V gm applied in the past. That is, in FIG. 3B, the gradient of R 3 and R 4 depends on the maximum gate voltage V gm and is almost the same.
  • Equation 14 or Equation 1 5 obtained based on experimental data, obtaining the constant C R which depends on the maximum gate voltage Vgm.
  • Equation 1 6 or Formula 1 7 determine the constants B R which depends on the maximum gate voltage V gm.
  • VM ⁇ II BRVM ⁇ BRV ⁇ ⁇ BRVM is a constant obtained from an experiment.
  • Recovery amount AP R is past not only the maximum gate voltage V gm was applied to the gate of the transistor, also depends on the gate voltage V g which is currently applied.
  • Constant CK defining a recovery amount delta P R determined based on experimental data
  • B R is the formula 1 4-1 7 representing the dependence of the maximum gate voltage V gm which was marked pressure in the past, your recovery time Equations 18 and 19 or Equations 20 and 21 include the dependence of the gate voltage V g (bias-free voltage) currently applied.
  • Constant C K is beta kappa, the gate voltage V g which are currently applied in the recovery period, and, depending on the maximum gate voltage V gm was applied in the past in the deterioration period.
  • Equation 13 To calculate the recovery amount ⁇ ⁇ .
  • the amount of recovery ⁇ also depends on the temperature of the transistor during operation.
  • CQBQ RB is a constant obtained from an experiment or the like
  • T is the absolute temperature of the transistor at the time of the experiment
  • T 0 is the reference temperature.
  • the total deterioration amount P generated during the deterioration period T D is the basic deterioration amount X as shown in Equation 24. (T) and degradation amount ⁇ . (t). Shikabane two ⁇ ? ⁇ ))
  • Equation 25 the recovery period T total deterioration amount generated in the R [rho, as shown in Equation 25, basic deterioration amount X. (T) and the amount of deterioration ⁇ during the deterioration period immediately before the application of the gate voltage to the gate of the transistor. It is the value obtained by subtracting the recovery amount AP K (t) from the sum of (t).
  • the following equations 26 to 29 are expressed as the first time timel, the total accumulated time of the deterioration period in which the negative level (L) second gate voltage V g 2 (negative bias voltage) is applied, and the second time time2. It continuously calculates the total accumulated time plus the first gate voltage Vgl (bias-free voltage).
  • Equations 26 and 27 are, for example, as shown in FIG. 1A, the second gate voltage Vg2 at a negative level (L) and the high level (H) higher than the second gate voltage Vg2.
  • the amount of deterioration is ⁇ .
  • a criterion is established to determine whether or not to calculate the amount of recovery or to calculate the amount of recovery ⁇ ⁇ .
  • the simulation of the transistor characteristics approximates the actual degradation and recovery. It is possible to obtain high-speed, optimum reliability degradation margin even for the design of semiconductor circuits (for example, when the design rule is smaller than 180 nm) with more advanced transistor miniaturization. Can be given.
  • the basic deterioration amount X is set.
  • (T) was expressed using Equations 26 to 29, but the present inventor calculated the actual amount of basic deterioration X based on experimental data. It has been found that (t) is represented by a plurality of different functions in a plurality of time domains, instead of being represented by one function defined in one time domain as in the past.
  • Figure 4 shows the amount of basic deterioration X.
  • the graph shows the change over time of (t), and illustrates a comparison between the conventional calculation method and the calculation method of the present invention.
  • the broken line indicates the change over time of the basic deterioration amount X according to the conventional formula, and the solid broken line indicates the change over time of the basic deterioration amount according to the embodiment of the present invention.
  • Equations 30 and 31 the symbol V g0 is the reference gate voltage, Vg j is the gate voltage at a certain point j, ⁇ tj is the time when V gj is added, and time is V g0 and the reference. This is the time converted to the absolute temperature T0. 1 t is the life time.
  • the symbol j is a suffix representing the time domain, stimme-k is the start time of domain j under Vg0 and T0 conditions, and etime-k is the end time of domain j under Vg0 and T0 conditions. It is.
  • the deterioration amount ⁇ ⁇ is determined in advance.
  • calculate the amount of recovery ⁇ calculate the elapsed time “time” using Equation 30, and substitute the result in Equation 31 to obtain the basic deterioration amount X. Get.
  • the total degradation P can be obtained from Equation 24 or Equation 25.
  • the degradation obtained using Equations 30 and 31 was close to the actual transistor characteristics. That is, the deterioration amount accurately indicates the actual deterioration amount. According to the embodiment of the present invention, the improvement of the conventional method that estimates the deterioration amount larger than the actual amount due to the inaccuracy of the simulation is achieved. Can be achieved.
  • the transistor is applied by applying the new NBT I method.
  • the new NBT I method By dealing with the degradation and recovery phenomena of the transistor, it is possible to obtain a simulation result that approximates the actual degradation and recovery of the transistor characteristics. (Less than 180 nm), it is possible to provide a high-speed, optimal reliability degradation margin.
  • the second embodiment of the present invention by calculating the deterioration amount in each time region by making the deterioration formula different for each predetermined time region, the deterioration of the transistor as a whole is obtained.
  • the amount can be close to the actual amount of degradation.
  • the amount of deterioration could be reduced from the value of the amount of deterioration obtained by the conventional method.
  • a more accurate degradation amount can be simulated by taking into account the variation in transistor degradation as a new NBTI degradation phenomenon.
  • the amount of deterioration is larger than the result of the simulations so far.
  • a more accurate final degradation amount can be simulated by considering a new NBTI recovery phenomenon.
  • the amount of deterioration is significantly reduced as compared with the conventional method.
  • the simulator according to the third embodiment of the present invention continuously performs a plurality of stress states and use states of a transistor in a semiconductor manufacturing process, a user's use, and the like with respect to one circuit including an MIS transistor and the like. Simulates the deterioration and recovery of the characteristics of the circuit including the transistor and the transistor, and evaluates the characteristic change of the circuit including the transistor and the transistor.
  • deterioration or recovery of MIS transistor characteristics in the transistor characteristic measurement process of applying a voltage to the transistor in the semiconductor manufacturing process recovery of transistor characteristics during the standing period after the measurement process, and initial failure by heating the transistor Deterioration and recovery of transistor characteristics during burn-in process, which is a manufacturing process that performs screening, recovery of transistor characteristics during the standing period after burn-in process, application of voltage to transistors during user use, and heating during transistor operation Deterioration and recovery of transistor characteristics that occur at times, recovery of transistor characteristics over a period of use after user use, and some or all of transistor characteristic deterioration, and some or all of transistor characteristic recovery Is calculated continuously.
  • the deterioration amount obtained by the above-described method according to the embodiment of the present invention is much smaller than the deterioration amount obtained only by considering the burn-in process as in the related art.
  • FIG. 5 is a diagram showing a configuration of the semiconductor characteristic simulator 1 according to the present embodiment.
  • the semiconductor characteristic simulator 1 is composed of a computer system for calculating the deterioration and recovery of transistor characteristics described in the first embodiment.
  • a processor (CPU) 2 for performing calculations and control, a simulation model and a simulation model are described.
  • Memory 3 that stores the data required for the simulation, input unit 4 that inputs data such as the conditions required for simulation, output unit 5 that outputs the simulation results, processor 2, memory 3, input unit 4, and output.
  • a bus 6 connecting the parts 5 to each other. No.
  • the semiconductor characteristic simulator 1 may have a plurality of the above configurations, and each semiconductor characteristic simulator 1 may perform the shared processing.
  • the memory 3 includes constant groups 7 obtained by experiments necessary for the simulation described in the first embodiment, netlists 8 which are data on connection relationships of target circuits to be simulated, and simulations. It stores the model 9 that performs
  • the input unit 4 inputs to the processor 2 a netlist 7 of a target circuit to be simulated and a reference destination of a simulation model 8 of the target circuit, for example, a reference destination of a parameter of an SPICE circuit simulator of a transistor.
  • the processor 2 in order to simulate the deterioration and recovery of the characteristics of a transistor and a circuit that includes a transistor accurately, it simulates the deterioration of the characteristics of the circuit and the transistor in order to process multiple usage states of the circuit that includes the transistor continuously.
  • the operating conditions of the circuit and the transistor for example, the operating temperature, the applied voltage, and the elapsed time under those conditions are input to the processor 2 from the input unit 4.
  • an allowable deterioration value is input from the input unit 4 to the processor 2 as a failure determination criterion for the deteriorated circuit and each transistor.
  • the processor 2 compares the deterioration amount obtained as a result of the simulation with a deterioration allowable value, and optimizes the circuit after the deterioration.
  • the output unit 5 outputs the transistor life, the amount of deterioration, the total amount of deterioration, and the characteristics after deterioration obtained as a result of the simulation in the processor 2.
  • the constant group 7 necessary for simulating a transistor or a circuit including a transistor by the semiconductor characteristic simulator 1 is measured by an apparatus having a configuration shown in FIG. In Figure 6, the characteristics of the transistor, for example, The characteristics of the transistor are measured by a measuring device 11 composed of a DC tester that measures the current Ids.
  • the measuring device control unit 12 is, for example, a computer, calculates the constant group described in the first embodiment from the measured values of the transistor characteristics obtained by the measuring device 11, and inputs the constant group to the simulator 1. Store in memory 3. Therefore, the measuring device control unit 12 controls the measuring device 11 to measure data on the characteristics of the transistor, and automatically calculates a constant from the measurement result.
  • the semiconductor characteristic simulator 1 calculates the result. To continuously simulate the degradation of transistors and circuits under multiple operating conditions.
  • the measuring device 11 and the measuring device control section 12 measure, for example, constants used for simulating the characteristics of the transistor for each gate length of the transistor, and further measure various constants depending on the source-drain voltage of each transistor.
  • the data is measured, and the result is output to the semiconductor characteristic simulator 1 and stored in the memory 3.
  • the semiconductor device characteristic simulator 1 refers to the netlist 7 of the target circuit to be simulated and the reference to the simulation model 8, for example, the reference to the transistor SPICE circuit simulator parameters.
  • the semiconductor device characteristic simulator 1 executes the simulation model 8, and starts the simulation of the characteristic of the target circuit and the characteristic deterioration of the transistor constituting the target circuit.
  • FIG. 7 is a flowchart showing the calculation contents of the semiconductor device characteristic simulator 1. You.
  • Step S1 Enter simulation usage conditions
  • the processor 2 is connected to the processor 2 via the input unit 4 of the semiconductor characteristic simulator 1 to use the transistor circuit to be simulated under certain operating conditions, for example, the temperature such as the transistor operating temperature in the process of measuring the characteristics of the transistor circuit. Inputs various voltages such as gate voltage and gate voltage, and the elapsed time when the transistor operates under such conditions.
  • Step S2 Simulation of circuit before deterioration
  • the processor 2 simulates the circuit characteristics before the deterioration of the transistor according to the model 9 and stores the result in the memory 3 in order to evaluate the change in the characteristics of the transistor circuit due to the deterioration. The details of this processing will be described in detail with reference to FIG.
  • Step S3 Simulation of degradation of each transistor
  • the processor 2 receives an input from the input unit 4 according to the model 9 for each MIS transistor constituting the target circuit, for example, by a calculation method defined by the equations 2 to 31 described in the first embodiment. Calculate transistor degradation, recovery, total degradation, and their gate voltage and temperature dependence until the specified operating conditions and the specified elapsed time are reached.
  • the processor 2 outputs the life and deterioration amount of the transistor obtained from the output unit 5. The details of this processing will be described in detail with reference to FIG.
  • Step S4 Determine next use condition
  • step S2 If you want to continue the simulation under different usage conditions, for example, in the standing period after the above characteristic measurement process, or after the operation in the burn-in process, under different temperature conditions and various voltage conditions such as gate applied voltage, If the operation by the user continues, the processor 2 returns to step 1, inputs the next use condition from the input unit 4, and under the condition, simulates the circuit characteristics before deterioration (step S2) according to the model 9 (step S2). Is repeated (step S 3).
  • Step S5 Simulation of the deteriorated circuit
  • the processor 2 simulates the circuit characteristics after the deterioration based on the total deterioration amount obtained under the plurality of use conditions described above according to the model 9. The details of this process will be described in detail with reference to FIG.
  • Step S6 Output simulation results
  • the processor 2 displays and compares the simulation result after the deterioration with the circuit characteristics before the deterioration stored in the memory 3 to evaluate a change in the circuit characteristics due to the deterioration.
  • the processor 2 creates, for example, a deterioration amount library from the deterioration amount for each transistor under the conditions obtained by the above simulation and stores the deterioration amount library in the memory 3 according to the model 9, and stores the other transistors configured with the same transistor. It can be used for simulation of circuit characteristic deterioration.
  • Processor 2 Also, based on the simulation results after deterioration, calculate the increase in circuit delay time due to characteristic deterioration according to Model 9, create a library of delay amounts for each circuit, save it in memory 3, and save the other circuits. Enable to use for characteristic deterioration simulation.
  • FIG. 8 shows the contents of the simulation of the circuit characteristics before deterioration in step S2 illustrated in FIG.
  • the processor 2 simulates the target circuit by using a circuit simulator such as a circuit simulator or SPICE as a part of the model 9 stored in the memory 3, and extracts circuit characteristics before deterioration.
  • a circuit simulator such as a circuit simulator or SPICE as a part of the model 9 stored in the memory 3, and extracts circuit characteristics before deterioration.
  • the simulation results are shown, for example, as a time course of the gate voltage and the source and drain voltages.
  • Step S12 Effective gate voltage calculation
  • Processor 2 uses the simulations obtained in the above manner according to Model 9. From the result, calculate the effective gate voltage for each MIS transistor, and proceed to step 3 in FIG.
  • the calculation of the effective gate voltage in the processor 2 is performed using the constant group 7 calculated in the measuring device 11 and stored in the memory 3.
  • FIG. 9 shows a degradation simulation method for each transistor in step S3 illustrated in FIG.
  • Step S21 Calculation of degradation and recovery
  • the processor 2 uses, for example, Equations 2 to 31 for each of the MIS transistors, the deterioration amount, the recovery amount, and the amount of the transistor until the use condition input from the input unit 4 and the specified elapsed time are reached. Calculate their voltage and temperature dependence.
  • the processor 2 calculates the lifetime of the transistor until the instantaneous total deterioration reaches the allowable deterioration value, using the allowable deterioration value as a failure judgment reference input for each MIS transistor according to the model 9.
  • the calculation of the amount of deterioration, the amount of recovery, and the calculation of the life in the processor 2 are performed using the constant group 7 measured by the measuring device 11, calculated by the measuring device control section 12 and stored in the memory 3.
  • the processor 2 outputs the calculated deterioration amount and life from the output unit 5.
  • Step S23 Total degradation calculation
  • the processor 2 calculates the total deterioration amount for each MIS transistor from the deterioration amounts calculated in the past for all the use conditions input from the input unit 4, and proceeds to step 4 in FIG.
  • the processor 2 calculates, for example, the deterioration amount ⁇ ⁇ under the current use condition. Check the maximum value of or the minimum value of the recovery amount ⁇ ⁇ ⁇ . That is, the processor 2 calculates the time time from the result calculated in consideration of all the past and current usage conditions using the equation 30 and substitutes the value obtained by substituting the equation into the equation 31 with the basic deterioration amount. X. And The total deterioration P until then can be obtained from Equation 24 or Equation 25.
  • FIG. 10 shows a simulation of the circuit characteristics after deterioration in step S5 illustrated in FIG.
  • Step S31 Calculate characteristics after deterioration
  • the processor 2 calculates the model parameters of the MIS transistor after deterioration, for example, VthO uO, rdsw after deterioration in the SPICE, from the total deterioration amount calculated under the above conditions, and calculates the calculated result. Output from output unit 5.
  • the processor 2 performs a circuit simulation such as SPICE using the calculated model parameters to calculate circuit characteristics after deterioration.
  • the semiconductor characteristic simulator 1 continuously simulates the deterioration characteristics and the recovery characteristics of the transistors generated in a plurality of use states for one circuit composed of MIS transistors and the like, and the circuit characteristics Changes are evaluated.
  • Non-periodic periods such as the standing period after measuring transistor characteristics in the semiconductor manufacturing process, the leaving period after the burn-in process, or the leaving period after turning off the power after using the user As there are many.
  • the characteristics of the transistor and the circuit may continue to recover, and it may be possible to recover to a state close to a perfect state without deterioration.
  • the simulator of the present embodiment detects that the characteristics have been sufficiently recovered, and reflects this in the calculation of the total deterioration amount. For example, the processor 2 determines that the total deterioration amount P calculated by the equations 30 and 31 has recovered to a certain value, and in that case, the parameters or parameters required for calculating the deterioration and the recovery. Set some of the parameters again. For example, at this time, the dependency of the maximum gate voltage V gm on the amount of recovery disappears, so the value of the maximum gut voltage V gm is reset when calculating the amount of recovery.
  • the characteristics of the transistor and / or the circuit including the transistor are degraded and / or the amount of recovery is actually approximated. It can be quickly and optimally used for the design of even more miniaturized semiconductor circuits (for example, when the design rule is smaller than 18 O nm). Gin can be given.
  • a more accurate degradation amount can be simulated by considering a plurality of use conditions such as an actual semiconductor manufacturing process and use by a user.
  • the degradation amount obtained by the embodiment of the present invention by such a method is usually much smaller than the degradation amount obtained by considering only one process as in the related art.
  • the measuring device 11 and the measuring device control section 12 to automate the calculation of constants necessary for the simulation and the measurement of experimental data, a large amount of data required for the simulation can be obtained. Parameters can be acquired in a short time, and the results can be input to the semiconductor characteristic simulator 1 to calculate the degradation and recovery at high speed, and new NBTI degradation phenomena and recovery phenomena can be calculated. Can be accurately grasped.
  • the simulator according to the fourth embodiment of the present invention can be suitably used for characteristic degradation simulation of a large-scale integrated circuit (VLSI).
  • VLSI large-scale integrated circuit
  • a deterioration amount library of the transistor or the basic circuit is created from the result obtained by the deterioration simulation for the transistor or the basic circuit. Then, when performing a deterioration simulation of the target circuit, the deterioration amount of the transistor and the basic circuit including the transistor in the target circuit can be quickly obtained by using the deterioration amount library.
  • FIG. 11 is a diagram showing a configuration of a semiconductor characteristic simulator 20 according to the fourth embodiment.
  • the configuration of the semiconductor characteristic simulator 20 is basically the same as that of the semiconductor characteristic simulator 1 of the third embodiment illustrated in FIG. 5, except that data required for calculation stored in a memory is different. Also, the operation procedure of the entire simulator is different from that of the semiconductor characteristic simulator 1 illustrated in FIG.
  • the semiconductor characteristic simulator 20 includes, for example, a processor (CPU) 2, a memory 3 for storing simulation models and data necessary for simulation, an input unit 4 for inputting data such as conditions necessary for simulation, and a simulation unit. An output section 5 for outputting a result of one section, and a bus 6 for interconnecting the processor 2, the memory 3, the input section 4, and the output section 5 are included.
  • a processor CPU
  • memory 3 for storing simulation models and data necessary for simulation
  • an input unit 4 for inputting data such as conditions necessary for simulation
  • a simulation unit for inputting data such as conditions necessary for simulation
  • An output section 5 for outputting a result of one section
  • a bus 6 for interconnecting the processor 2, the memory 3, the input section 4, and the output section 5 are included.
  • the semiconductor characteristic simulator 1 illustrated in FIG. 5 may have a plurality of the above configurations.
  • the memory 3 contains in addition to the constant group 7 obtained in the experiment necessary for the simulation, the netlist 8 that is the connection relation data of the target circuit to be simulated, and the model 9 for performing the simulation.
  • Deterioration amount library 21 which is the deterioration amount data created from the simulation results of the transistors
  • basic circuit library 22 which is the data of the basic circuit that constitutes the target circuit to be a large-scale integrated circuit to be simulated
  • target Circuit diagram showing the circuit configuration of the circuit Data 2 and 3 are stored.
  • the use conditions of the circuit to be simulated such as the operating temperature or heating temperature of the transistor in the characteristic test process of the semiconductor circuit device, various voltages such as the gate voltage, and such conditions.
  • the elapsed time at is input.
  • the allowable deterioration value is input from the input unit 4 to the processor 2 as a failure determination criterion.
  • the output unit 5 outputs the fault location and post-deterioration characteristics found as a result of the simulation in the processor 2.
  • measuring means for measuring the experimental data and calculating the constants are provided. Connected to 0.
  • the deterioration amount library 21 is configured in advance, or the deterioration amount is prepared in advance for each basic circuit group.
  • the deterioration amount library 21 may be created from a result of a simulation of deterioration of a transistor and another circuit performed in advance, or all of the transistors are most severe.
  • a library can be created by calculating the amount of deterioration on the assumption that deterioration will occur. This can be easily calculated using, for example, Equations 30 and 31.
  • the library in the simulator 20 is composed of a deterioration amount library 21 and a basic circuit library 22 consisting of data of a basic circuit group, and a circuit is constructed by using the deterioration amount library 21 and the basic circuit library 22.
  • the degradation of characteristics is calculated quickly and accurately.
  • FIG. 12 is a flowchart showing the arithmetic processing contents of the semiconductor device characteristic simulator 20.
  • the overall processing operation of the semiconductor characteristic simulator 20 is as follows: first, the reference destination of the simulation model 8 of the target circuit to be simulated; For example, enter the reference of parameters for transistor SPICE circuit simulation. Next, the simulation model 8 is executed to start a simulation on the characteristics of the target circuit and the deterioration and recovery of the characteristics of the transistors constituting the target circuit.
  • Step S41 Initial circuit simulation
  • the processor 2 performs an initial circuit simulation using the model 9 before performing a precise circuit simulation in step S44.
  • the processor 2 uses the deterioration amount library 21 and the basic circuit library 22 to determine a target circuit having a circuit diagram 23 formed from a basic circuit group included in the basic circuit library 22. Calculate the deterioration amount of the basic circuit at high speed.
  • Step S42 Extract circuits with large deterioration
  • the processor 2 extracts, as the deterioration amount, only a circuit indicating the deterioration amount of the inputted failure determination criterion that is so large that it cannot be ignored. Processor 2 also extracts the operation waveform and operation pattern of the target circuit at the same time.
  • Step S43 Netlist synthesis
  • the processor 2 synthesizes, for example, a netlist 8 that enables a SPICE simulation, based on the extracted circuit, operation waveform, and basic circuit library 22.
  • -Step S44 Precise simulation
  • the processor 2 uses the netlist 8 stored in the memory 3 to perform more accurate (precise) circuit simulation, for example, as described in the second embodiment.
  • Step S45 Failure judgment
  • the processor 2 determines a failure of the circuit using the input failure determination criterion based on the result of the precise circuit simulation in step S44.
  • Step S46 Output simulation results
  • the processor 2 outputs, from the output unit 5, a result of the simulation result determination, for example, a failure location, a deteriorated circuit delay value, and the like based on the failure determination result.
  • the degradation amount and the recovery amount can be simulated quickly and accurately as in the third embodiment.
  • the amount and the recovery amount can be obtained, and the reliability degradation margin can be quickly and optimally given to the design of a further miniaturized semiconductor circuit.
  • the fourth embodiment unlike the conventional formula for calculating the amount of deterioration, by calculating the appropriate amount of deterioration and the amount of recovery for each time region by dividing the time region, the actual deterioration of the transistor circuit is obtained. Results close to volume and recovery can be obtained. In many cases, the deterioration amount obtained in the present embodiment is smaller than the deterioration amount obtained by the conventional method.
  • a more accurate deterioration amount can be simulated by considering the change in the characteristic deterioration. In this way, the deterioration amount obtained in the present embodiment increases in many cases.
  • the final deterioration amount can be simulated more accurately by considering the recovery of the characteristics of the transistor. In this way, the deterioration amount obtained in the present embodiment is largely reduced in many cases.
  • the present embodiment by considering a plurality of use conditions from the manufacture of a semiconductor device to the use of a user, it is possible to more accurately simulate the amount of deterioration and the amount of recovery, and consider only one process.
  • the deterioration amount can be greatly reduced from the obtained deterioration amount.
  • the size of the MIS transistor can be reduced if the degradation amount obtained in the present embodiment is smaller than the degradation amount obtained in the conventional technology.
  • the area occupied by wafers for products can be reduced, and as a result, the number of products that can be manufactured per wafer can be increased, and manufacturing costs can be reduced.
  • the deterioration amount obtained in the present embodiment is larger than the deterioration amount obtained by the conventional method, measures are taken in advance in consideration of reliability so that the product can be used normally up to the specified life. Circuit can be designed.

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Abstract

トランジスタの特性の劣化量および回復量を正確にシミュレーションし、半導体装置を信頼性良く設計することを可能とするシミュレータおよびその方法を提供する。トランジスタのゲートに負レベルのゲート電圧（ネガティブバイアス電圧）Ｖｇを印加するとトランジスタの特性は劣化する。負レベルのゲート電圧Ｖｇの印加を解除すると（バイアスフリー電圧を印加すると）、劣化したトランジスタの特性は回復する。劣化期間と回復期間において、ゲート電圧の印加時間ｔについて対数log(t)をとり、ネガティブバイアス電圧に依存する定数CD、BDを用いて劣化量ΔPD(t)=CD+BD･log(t)を計算し、バイアスフリー電圧に依存する定数CR、BRを用いて回復量ΔPR(t)=CR+BR･log(t)とを計算して、劣化量（ΔＰD）と回復量（ΔＰR）と基礎劣化量（ＸD）と総和する。好ましくは、時間経過を区分し、各時間範囲ごとに異なる劣化関数と回復関数を用いて、各時間範囲ごとの劣化量と回復量を求める。

Description

糸田 » 半導体回路装置のシミュレーション方法おょぴ
半導体回路装置のシミュレ一タ 技術分野
本発明は、 トランジスタおよびトランジスタから構成される半導体回路装置の 特性シミュレーション方法およびそれを実施する半導体回路装置の特性シミュレ ータに関する。
本発明は特に、 N B T I (Negative Bias Temperature Instabi lity) 現象によ る M I S (Metal Insulator Semiconductor) トランジスタと、 M I S トランジス タを含む半導体回路装置の特性劣化のシミュレーシヨン方法およびそれを実施す るシミュレータに関する。 背景技術
半導体集積回路装置の高密度化、 高集積化、 微細化の進展に伴い、 半導体集積 回路装置を構成する M O S トランジスタなど M I S トランジスタなどを含む半導 体回路装置の寸法の微細化技術の進展は著しい。 そのような技術進展の中で、 ト ランジスタ特性の劣化による M O S トランジスタなど M I S トランジスタなどを 含む半導体回路装置の信頼性が大きな問題となっている。
M O S トランジスタ特性の劣化としては、 たとえば、 ドレイン電流が時間とと もに低下することがある。 そのようなドレイン電流の低下により、 回路の遅延時 間が時間とともに増大するという特性の低下が起きる。 遅延時間の増大がある程 度以上に増大すると半導体集積回路内あるいは外部との信号の入出力動作のタイ ミングエラーを生じ、 半導体集積回路が組み込まれているシステム全体の誤動作 を引き起こす可能性がある。 これまでは、 MO S トランジスタの特性劣化について、 ホットキャリア劣化が 主に研究されてきた。 たとえば、 特開平 1 1一 1 3 5 3 88号公報および特開 2 00 1— 3 5 205 9号公報は、 ホットキヤリァ劣化に関する内容を記載してい る。
ホットキャリア劣化現象とは、 MOS トランジスタのドレイン端において高電 界により高エネルギーの電子 ·正孔 （以下 「ホットキャリア」 と呼ぶ） が発生し 、 このホットキャリアがゲート酸化膜の特性を劣化させる現象である。
ホットキヤリァ劣化をシミュレーシヨンする既存技術として、 現在も利用され ている、 1 9 8 5年の I E E Eで発表されている Lucky Electronモデル （以後、 LEモデルと称す。 ） は、 下記式 1のように示され、 高電界による高エネルギー の電子 （Hot Electron) に関する 1つの現象に限った特性劣化モデルを計算する 方法である。
AP = 、 (1)
Figure imgf000004_0001
△ Pは時間 timeを経過した時のトランジスタ特性の劣化量を表わし、 I d sは トランジスタのソース ' ドレイン電流を表し、 l bは基板電流を表し、 wはチヤ ネル幅を表わし、 m、 nは定数である。
これまでは、 LEモデルを用いて表現できるトランジスタの劣化、 すなわちソ ース · ドレイン電流 I d s、 基板電流 I bで表現できるトランジスタの劣化が最 も注力すべき劣化現象であった。
しかし、 MO S トランジスタの微細化に伴い、 N B T I (Negative Bias Temperature Instability) という新たな劣化現象が発見され問題視されるように なってきた。
NBT I劣化現象とは、 高温状態において、 トランジスタを構成する半導体基 板に対して負の電圧 （ネガティブバイアス電圧） をトランジスタのゲート電極に 印加し続けると トランジスタの駆動能力などの特性が劣化する現象をいう。 特に
、 ゲート絶縁膜に窒化物を採用した表面チャンネル構造の p型 MOSトランジス タなど、 MI S型トランジスタにおいて、 NB T I劣化現象による特性劣化が大 きい。
MOS トランジスタにおいて、 NBT I劣化現象とは、 シリコン基板と酸化シ リコン絶縁膜の界面で起きる化学反応の平衡状態の高温状態及び負電圧印加によ る変化に起因する現象と解釈されている。
NBT I劣化現象では、 トランジスタ特性の劣化が全体としては時間経過につ れて進みながら、 短時間ではその劣化量が増減する。
NBT I劣化現象に関しては、 特性劣化を発生させないように、 トランジスタ の構造を改良する研究がされているが、 NBT I劣化現象の存在を前提にして、 その詳細を正確に把握し、 NBT I劣化現象を見込んで半導体デバイスを信頼性 高く設計するためのシミュレーションによる研究方法も試みられている。
しかしながら、 従来のシミュレーション手法、 たとえば、 LEモデルでは、 N BT I劣化現象における特性劣化の変動に関して十分対応が出来ず、 そのため、 NBT I劣化現象による劣化量を正確に予測して半導体デバイスまたは半導体集 積回路を信頼性高く設計するためには十分ではない。 その結果、 トランジスタの 特性劣化に対して、 設計マージンを正確に設定することが困難である。
必要以上に大きな設計マージンをとることは、 半導体チップの面積を大きくす る可能性があり、 1枚のウェハから製造される半導体チップの量が減少するので 、 必要以上のマージンをとることは、 できる限り避けなければならない。 他方、 必要かつ十分な設計マージンをとらないと、 半導体回路装置の寿命が短くなるお それがある。
しかしながら、 従来の方法は、 劣化の直流部分の変化を正確に表現していない ため、 NB T I劣化現象における劣化量を実際より多く見積もる可能性が高いと 指摘されている。 劣化の直流部分については、 後述する。
また、 N B T I劣化現象においてトランジスタの動作時の温度や、 ネガティブ バイアス電圧としての負レベルのゲート電圧の印加によるトランジスタの特性劣 化の変動は今まで全く知られていない。 しかしながら、 トランジスタの特性劣化 の変動を考慮しないと、 N B T I劣化現象を正確に捉えず、 劣化について正確な 見積りができないという問題がある。 たとえば、 劣化量を実際より小さく見積も る可能性も、 または逆に、 劣化量を多く見積もる可能性もある。 発明の開示
本発明の目的は、 トランジスタの劣化現象をも考慮した場合に、 特性劣化量の 変動を正確に予測して、 トランジスタを含む回路の特性劣化現象を正確にシミュ レーシヨンする方法を提供することにある。
また本発明の目的は、 そのようなシミュレーシヨン方法を効果的に実施する半 導体特性シミュレータを提供することにある。
さらに本発明の目的は、 上記シミュレーション方法、 および Zまたは、 半導体 特性シミュレータの結果を用いて、 信頼性が高い半導体回路装置を設計し、 効率 よく半導体回路装置を製造可能にすることにある。
本発明の第 1の観点によれば、 演算処理手段を用いて、 M I S トランジスタを 有する半導体回路装置にネガティブバイアス電圧とバイアスフリー電圧とが印加 される場合の当該回路の特性をシミュレーションする半導体回路装置のシミュレ ーション方法であって、 前記トランジスタに印加されたネガティブバイアス電圧
、 前記トランジスタの動作温度、 前記トランジスタを形成してから経過した時間に 依存する前記トランジスタの特性の基礎劣化量 （X D) を求める第 1工程と、 前記 トランジスタにネガティブバイアス電圧が印加されている第 1期間に前記ネガテ イブバイアス電圧の印加継続時間に伴って前記トランジスタが劣化する劣化量 （
Δ Ρ。） を算出する第 2工程と、 前記トランジスタから前記ネガティブバイアス電 圧の印加は解除されるか、 または、 前記トランジスタに前記ネガティブバイアス 電圧よりも高レベルのバイアスフリ一電圧が印加されている第 2期間の継続時間 に伴って前記劣化したトランジスタの特性が回復する回復量 （Δ ΡΚ ) を算出する 第 3工程と、 前記基礎劣化量 （Χ。） と前記劣化量 （Δ Ρ。） とを加算し、 該加算 結果から前記回復量 （Δ ΡΚ ) を減じて総劣化量 （Ρ) を算出する第 4工程とを有 する、 シミュレーション方法が提供される。
好ましくは、 時間経過を複数 （j ) の時間範囲に分割した各時間範囲 （A t j ) ごと劣化量の変化分（exp( 3 (Vgj- VgO) X Atj)を算出し、 下記式に基づいて総 劣化量 （P) を算出する。 time = .βα·γ · At..
i
Figure imgf000007_0001
ただし、 Qはトランジスタの特性を示す定数であり、
kはボルツマン定数であり
T Oはトランジスタの基準絶対動作温度 (K) であり、
Tはトランジスタの絶対動作温度であり、
a， は.実験から求めた定数であり、
V g 0は基準のゲート電圧であり、
V g jは j時間におけるゲート電圧であり、
Cは定数であり、
1 tは寿命である。
また好ましくは、 前記第 2工程において、 前記ネガティブバイアス電圧の印加 により前記トランジスタが劣化するか否かを判定し、 劣化が起こる場合、 前記劣 化量 （Δ Ρ。） の演算を行う。
劣化量 （Δ Ρ。） の演算は下記のいずれかに基づいて行う。 (1) Δ PD ( t) =C +B Xlog (t)
ただし、 C BDは、 下記式で規定される、 ネガティブバイアス 電圧に依存して規定される定数であり、
tは、 ネガティブバイアス電圧を印加して後の経過時間で ある。
Cn = Cn e ¾
BD = BDVe
または、
'D Γ) —- ΠΤ7
Figure imgf000008_0001
ただし、 C v BDVは実験から求めた定数であり、
n^ nBvは実験から求めた定数であり、
β d β Βνは実験から求めた定数であり、
Vgはトランジスタに印加されるネガティブバイアス電 圧としてのゲート電圧である。
(2) 厶 PD ( t) =C +Bd Xlog ( t)
ただし、 CD 、 BDは、 下記式で規定される、 ネガティブバイアス 電圧に依存して規定される定数であり、
tは、 ネガティブバイアス電圧を印加して後の経過時間で める。 ノ
、
Figure imgf000008_0002
ノ
または、
cD=c , cv+ficv»Vg
DV -し DVPe Ώ - Ώ L«SV+ VUVS + Ώ
nD ~ ηΌν ェ DVP
Figure imgf000009_0001
ただし、 CDV、 BDVは実験から求めた定数であり、
n^、 nBvは実験から求めた定数であり、
ο!<=ν、 β αΒν、 ]3 Βνは実験から求めた定数であり、 V gはトランジスタに印加されるネガティブバイアス電 圧としてのゲート電圧である。
Figure imgf000009_0002
ただし、 C。 、 BDは、 下記式で規定される、 ネガティブバイアス 電圧および前記トランジスタの温度に依存して規定さ れる定数であり、
tは、 ネガティブバイァス電圧を印加した後の経過時間で ある。
C -C p vs
し。 ―し DVe D = BDV Vg
または、
し！） ―し e
DD 一 DV^
ただし、 CDV、 BDVは下記式で規定される、 前記トランジスタの 動作時の温度で規定される定数であり、
ncv nBvは実験から求めた定数であり、
α β /3Βνは実験から求めた定数であり、 V gはトランジスタに印加されるネガティブバイァス電 圧としてのゲート電圧である。
CDV =CD1/T .e
Figure imgf000009_0003
ただし、 C DVTヽ QD ヽ L) DVTヽ QDBは実験から求めた定数で
あり、
Tはトランジスタの絶対動作温度であり、
T 0はトランジスタの基準絶対動作温度であり、
はボルツマン定数である。
好ましくは、 前記第 3工程において、 前記バイアスフリー電圧の印加により前 記トランジスタの劣化の回復が起こるか否かを判定し、 回復が起こる場合、 該回 復量 （A PR ) の演算を行う。
回復量 （Δ Ρκ ) の演算は下記のいずれかに基づいて行う。
Figure imgf000010_0001
ただし、 CR、 BKは下記式で規定される定数である。 し R一し
n /
DR ― DRVMe
または、
CR = CRVMea^+^'Vgm
BR = BRVMea^+^'Vgm
ただし、 CRVM 、 BRVMは実 から求めた定数であり、
nBRVMは実験から求めた定数であり、
K oRVM, K BRVMは実験から求めた定数であり、
β。RVM、 β BRVM実験から求めた定数であり、
V gmはネガティプバイァス電圧印加期間における最大ゲ ート電圧である。
Figure imgf000010_0002
ただし、 CR 、 BKは下記式で規定される定数である。
Figure imgf000010_0003
ノ f "抓
'Vgm g
Bp = Βι または、
― し RVM ― し RV^ ノ
Ό — τ> し a Β + β Μ *Vgm T) ^c BRV+ β BRV *vg
"R ~ nRVM、ビ ェ ノ
ただし、 C RVM 、 B RVMは実験から求めた定数であり、
n CRVM、 n BKVMは実験から求めた定数であり、
ORVM, ひ BRVMは実験から求めた定数であり、
β。EVM、 β BRVMは実験から求めた定数であり、
OL ヽ ひ は実験から求めた定数であり、
13 β BHVは実験から求めた定数であり、
V g mはネガティブバイアス電圧印加期間における最大ゲ 一ト電圧である。
Figure imgf000011_0001
ただし、 C R 、 B Rは下記式で規定される定数である。 し R―し RVMe R = BRVMe
または、
CR = CRmea^+^'J/gm
BR = BRmea^+^'V8m
ただし、 C RVM 、 B RVMは下記式で規定されるトランジスタの温度 に依存する定数であり、
n BRVMは実験から求めた定数であり、
ORVM, a BRVMは実験から求めた定数であり、
β β BRVMは実験から求めた定数であり、
V g mはネガティブバイァス電圧印加期間における最大ゲ 一ト電圧である t
c 7k VTO /:
RVM = c RVMT e Ho'
Figure imgf000012_0001
ただし、 c ヽ ヽ ヽ QDBは実験から求めた定数で
あり、
Tはトランジスタの絶対動作温度であり、
T 0はトランジスタの基準絶対動作温度であり、 kはポノレツマン定数である。
好ましくは、 前記第 1工程において、 前記トランジスタの特性が所定の許容劣 化値まで劣化した時は、 該劣化値に達したまでの累積時間をトランジスタの寿命 として出力する。
また好ましくは、 前記第 1工程において求められた各トランジスタの総劣化量 から、 前記複数のトランジスタのうち総劣化量が所定の設定値より大きいトラン ジスタのみを選択し、 再度そのトランジスタについて特性シミュレーションを行 なう工程をさらに有する。
さらに好ましくは、 前記第 1工程において求めた複数のトランジスタの劣化量 からトランジスタの劣化量テーブルを作成する工程と、 それぞれ M I S トランジ スタからなる複数の基本回路について、 前記劣化量テーブルを参照し、 前記各基 本回路の劣化量を求める工程とをさらに有する。
また好ましくは、 前記各トランジスタの連続する複数のゲート電圧状態と複数 のトランジスタの動作温度状態について、 前記各トランジスタの特性劣化および 特性回復を連続的に計算する工程をさらに有する。
好ましくは、 前記トランジスタの特性が所定の値に回復したことを検知したと き、 新たなゲート電圧を設定して前記回復量を計算する工程をさらに有する。
本発明の第 2の観点によれば、 M I S トランジスタを有する半導体回路装置に ネガティブバイアス電圧とバイアスフリ一電圧とが印加される場合の当該回路の 特性をシミュレーシヨンするシミュレーション方法であって、 前記半導体回路装. 置の使用条件を入力する条件入力工程と、 前記入力された使用条件に基づいて前 記半導体回路装置内のトランジスタの動作のシミュレーションを行い、 前記トラ ンジスタの実効ゲート電圧を算出する、 劣化前回路シミュレーション工程と、 前 記トランジスタの特性劣化量 （Δ Ρ。） および回復量 （A PR ) を算出し、 前記ト ランジスタの寿命を計算し、 総劣化量 （Ρ ) を計算する、 劣化量シミュレーショ ン工程と、 劣化後の前記トランジスタの特性を計算し、 前記半導体回路装置の動 作をシミュレーションする工程と、 前記シミュレーションした結果を出力するェ 程と、 を有する、 シミュレーション方法が提供される。
本発明の第 3、 4の観点によれば、 上記第 1および第 2観点のシミュレーショ ン方法を実施するシミュレータが提供される。
本発明の半導体特性シミュレーション方法において、 基礎劣化量 XDと、 劣化の 変動量 Δ Ρ。と、 特性の回復量 A PRと、 総劣化量 Pを求める。 これによつて、 特性 の変動において、 基礎劣化量 XDに対する劣化の変動 (増加） と、 特性の回復 （基 礎劣化量 X。に対する劣化の減少） とを考慮してシミュレーションを行なう。 これ によって、 トランジスタ形成後、 測定工程やバーンイン工程など最初に電圧を加 えてから経過した時間または、 使用に供し始めてから経過した時間に依存するト ランジスタの特 1"生の劣化量を求める。 図面の簡単な説明
図 1 A、 図 1 Bは本発明の第 1実施の形態として、 トランジスタ特性劣化と回 復、 及びそれらのゲート電圧依存性を示す図である。
図 2 A、 図 2 Bは本発明の第 1実施の形態として、 トランジスタ特性劣化量の グート電圧依存性を示す図である。
図 3 A、 図 3 Bは本発明の第 1実施の形態として、 トランジスタ特性回復量の ゲート電圧依存性を示す図である。 図 4は本発明の第 2実施の形態として、 トランジスタ特性の基礎劣化量につい て時間領域を区分して算出する方法を図解した図である。
図 5は本発明の第 3実施の形態に係る半導体装置特性シミュレータの構成を示 す図である。
図 6は本宪明の第 3実施の形態における定数測定装置の構成を示す図である。
図 7は本発明の第 3実施の形態に係る半導体装置特性シミュレータの演算処理 内容を示すフローチヤ一トである。
図 8は図 7に図解したステップ 2の処理の詳細を示すフローチャートである。
図 9は図 7に図解したステップ 3の処理の詳細を示すフローチャートである。
図 1 0は図 7に図解したステップ 5の処理の詳細を示すフローチヤ一トである 図 1 1は本発明の第 4実施の形態に係る半導体装置特性シミュレータの構成を 示す図である。
図 1 2は本発明の第 4の実施形態に係る半導体装置特性シミュレータの演算処 理内容を示すフローチャートである。 発明を実施するための最良の形態
本発明の半導体特性シミユレーション方法および半導体特性シミュレーシヨン 装置の実施の形態について、 添付図面を参照して述べる。
第 1実施の形態
本願発明者は、 M I S ト ランジスタ についての N B T I (Negative Bias Temperature Instability)劣化現象、 特に、 トランジスタの特性劣化現象、 およ ぴ、 特性劣化後のトランジスタの特性の回復現象の詳細を実験データにより把握 し、 その実験データに基づき、 N B T I劣化現象をシミュレーションするために 、 劣化現象及ぴ回復現象を表わす経験式を見出した。
図 1 A、 図 1 Bは、 N B T I劣化現象として、 たとえば、 M I S トランジスタ の駆動能力や、 しきい値電圧などのトランジスタの特性の経時変化を概略的に示 しており、 一例として、 トランジスタのゲートに印加されたゲート電圧によって トランジスタの特性が時間経過と共に劣化していく例を示している。 図 1 Aは時 間経過に伴うゲート電圧 V gのパルス波形変化を示し、 図 1 Bは縦軸が任意の特 性量の総劣化量 Δ Ρ、 横軸が時間経過を示している。
図 1 Α、 図 I Bに示すように、 期間 Τ。 においてトランジスタに、 ネガティブバ ィァス電圧として負 （L ) レベルのゲート電圧 V g (第 2ゲート電圧 V g 2 ) を 印加すると、 トランジスタの劣化特性は曲線 Dのように上昇する （特性が劣化が 進む） 。 他方、 期間 Τκ においてトランジスタに印加したネガティブバイアス電圧 としてのゲート電圧 V g 2の印加を解除するか、 第 2ゲート電圧 V g 2よりハイ レベルのバイアスフリー電圧として第 1ゲート電圧 V g 1、 たとえば、 V g l = 0を印加すると、 トランジスタの劣化特性は曲線 Rのように低下する （劣化特性 が回復する） 。
バイアスフリー電圧としての第 1ゲート電圧 V g 1と、 ネガティブバイアス電 圧としての負レベルの第 2ゲート電圧 V g 2とが交互にパルス状に変化するゲー ト電圧 V gを、 図 1 Aに図解したように周期的に、 または非周期的に、 トランジ スタのゲートに印加すると、 劣化の進行と劣化の回復とが反復するが、 時間経過 とともに、 総劣化量 Pが増大していく。
負レベルのゲート電圧 V g (V g 2 ) をトランジスタのゲートに印加する各期 間 Τ。 において、 劣化の最小値または回復の最大値 （最下点） をつないでいる曲線 L 1は、 トランジスタの特性の変動、 いわゆる、 トランジスタの特性の劣化と回 復を考慮しない、 劣化量の直流部分とも言われる。 以下、 この直流部分の劣化量 を 「基礎劣化量」 X。と呼ぶ。
従来、 トランジスタの特性劣化の変動は、 特性回復を考慮しないで、 この基礎 劣化量 X。だけを考慮していた。 そのため、 実際の特性劣化とは相違があった。 本 発明においては、 特生の回復も考慮する。 図 I Bにおいて、 トランジスタに印加した負レベル （L) のゲート電圧 （第 2 ゲート電圧） V g 2に対応してトランジスタの特性の劣化が発生する期間、 すな わち、 曲線 Dが上昇する時間領域 Τ。を 「劣化期間」 と呼ぶ。 バイアスフリー電圧 としてのハイレベル （H) のゲート電圧 （第 1ゲート電圧） V g 1 (たとえば、 V g 1 = 0) の印加、 または、 ネガティブバイアス電圧としての負レベル （L) の第 2ゲート電圧 V g 2の印加の解除に対応して、 トランジスタの特性が回復す る期間、 すなわち、 曲線 Rの時間領域 Τκを 「回復期間」 と呼ぶ。
以下、 劣化期間 TDにおいて、 基礎劣化量 XDに対する劣化の増加量を 「劣化量の 変動量」 、 あるいは、 簡潔に 「劣化量」 と呼ぴ、 記号 ΔΡ。と記す。 回復期間 Τκに おいて、 基礎劣化量 X。に対する劣化の減少量を 「回復量」 と呼び、 記号 ΔΡΚと記 す。
く劣化量 APDの計算〉
本発明の実施の形態として、 本願発明者が実験測定結果を解析した結果、 下記 式 2を得た。 すなわち、 トランジスタにネガティブバイアス電圧として負レベル (L) の第 2ゲート電圧 V g 2を印加してから経過した時間 tの対数 log(t)をと り、 トランジスタの劣化量 ΔΡ。を計算する。
APD{t)=CD+BD *log(t)
ただし、 CD、 BDは定数である。
·'·(2) l o g (t) は、 自然対数 I n (t) に代えることもできる。
劣化量 ΔΡ。は、 ある劣化期間 Τ。 に開始時点における基礎劣化量 X。からその劣 化期間 Τ。 において劣化が進む量であり、 トランジスタの特性劣化量または初期特 性からの劣化率を表す。 そのような特性劣化量または初期特性からの劣化率とし ては、 たとえば、 トランジスタの特性値であるしきい !Vth、 Sw i n gなどの 劣化量や、 相互コンダクタンス gm、 ソース ' ドレイン電流 I d s、 オフ電流 I o f f , ゲート電流 I g、 S w i n gなどの劣化率がある。 また、 たとえば、 S P I C Eシミュレータのような回路シミュレータの定数 V t h 0、 u 0、 r d s wなどの劣化率又は劣化量もある。
以下、 定数 C。、 BDの求め方について述べる。
(1) ネガティブバイアス電圧のみ考慮した場合
図 1 A、 図 I Bに示すように、 劣化量 ΔΡι>の経時変化は、 ネガティブバイアス 電圧としてのゲート電圧 V g、 すなわち、 第 2ゲート電圧 V g 2の印加継続時間 に依存する。 したがって、 定数 CD、 BDは、 トランジスタに印加された第 2ゲート 電圧 Vg 2の印加継続時間によって決められる。
本発明の実施の形態として、 実験データに基づいて得られた下記式 3または式 4を用いてゲート電圧 Vg (V g 2) の印加継続時間に依存する定数 C。を求める
CD =CDVe /Vg
ただし、 CDV、 は実験から求めた定数である。
…(
CD = CDVea^+^'Vg ただし、 CDV、 cv、 ]3 は実験から求めた定数である。
… また、 定数 CDと同様に、 式 5または式 6を用いて、 ネガティブバイアス電圧と してのゲート電圧 V g、 すなわち、 第 2ゲート電圧 V g 2の印加継続時間に依存 する定数 Β。を求める。
Figure imgf000018_0001
ただし、 BDV、 nBvは実験から求めた定数である。
-(5) ΰΏ 一 DDV
ただし、 BDV、 αΒν、 BVは実験で求められる定数である。
… 実際は、 式 3、 5を用いると多くの実験データを再現できたが、 一部の実験結果 は式 4、 6を用いるとよく一致したので、 両方の式を適宜使用することが望まし い。
(2) ネガティブバイアス電圧とバイアスフリ一電圧とを考慮した場合
劣化量 APDは、 トランジスタに現在印加されている、 ネガティブバイアス電圧 としてのゲート電圧 Vg (V g 2) だけでなく、 第 2ゲート電圧 V g 2を印加す る直前のゲート電圧 Vg p、 すなわち、 バイアスフリー電圧にも依存する。
図 2A、 図 2 Bは、 劣化量 ΔΡ。について、 トランジスタのゲートに負レベルの 第 2ゲート電圧 Vg 2を印加する直前のゲート電圧 Vg pの依存性を図示してい る。 図 2 Aはトランジスタに印加するゲート電圧 Vgの変化を示し、 図 2 Bは縦 軸が任意の特性量の総劣化量 P、 横軸が時間を示している。
図 2 Aにおいて、 回復期間 T 1において、 負レベルの第 2ゲート電圧 V g 2よ りレベルが高い第 1ゲート電圧 V g 1として、 たとえば、 2種のゲート電圧、 す なわち、 高い電圧 V g 1 aと低い V g i bをそれぞれトランジスタのゲート電極 に印加すると仮定する。 一例として、 Vg l a = OV、 Vg l b=— 0.6 Vとす る。 図 2 Bに示すように、 劣化期間 T 2において、 電圧 V g 1 bよりも低い負レべ ルの第 2ゲート電圧 Vg 2をトランジスタのゲートに印加すると、 トランジスタ の特性は劣化する。 第 2ゲート電圧 V g 2を印加している劣化期間 T 2における トランジスタの劣化量は、 回復期間 T 1においてトランジスタに印加した第 1ゲ 一ト電圧 V g 1が高い電圧 V g 1 aか低い V g i bかによつて異なる。 回復期間 T 1に高い電圧 V g 1 aを印加した場合は、 トランジスタの特性が曲線 D 1に沿 つて劣化する。 他方、 回復期間 T 1に低い電圧 Vg 1 bを印加した場合は、 トラ ンジスタの特性が曲線 D 2に沿って劣化する。 すなわち、 図 2 Bに図解から、 劣 化期間 T 2における第 2ゲート電圧 Vg 2と回復期間 T 1における第 1ゲート電 圧 Vg 1との電圧差 AV (=V g 1 -V g 2) が大きレヽほど、 劣化量は大きくな ることが分かる。
本実施の形態において、 実験データに基づいて、 期間 T 2において現在印加さ れているゲート電圧 V g (第 2ゲート電圧 V g 2) の印加継続時間の依存性を表 わす式 3〜 6に、 期間 T 1において第 2ゲート電圧 V g 2を印加する直前にトラ ンジスタのゲートに印加するゲート電圧 V g p (第 1ゲート電圧 V g l) の大き さに依存する劣化量 ΔΡ。の成分を加え、 式 7または式 8、 および、 式 9または式 10を得た。 ' ncv.
。 =し DV e /Vs 士 C /Vgp
し DYP'
(7) cD=c DV \e 土 Covpe
CDVヽ ヽ し] n , . ,、 β cv、 aCVp 、 はそれぞれ実験から求 めた定数である t
Figure imgf000020_0001
(9)
Figure imgf000020_0002
(10)
BDV nBv BDVP nBvP αΒν β Bv αΒνΕ> β はそれぞれ実験力、ら求め た定数である。
式 2に適用する定数 C Bdは、 劣化期間 Τ。 に印加するゲート電圧 Vg、 すな わち、 第 2ゲート電圧 Vg 2と、 回復期間 に印加するゲート電圧 Vg p、 すな わち、 第 1ゲート電圧 V g 1に依存する。
(3) 温度依存性を考慮した場合
劣化量 ΔΡι>は、 動作中のトランジスタの温度にも依存する。
劣化量 ΔΡ。の温度依存性として、 式 7 1 0 (または、 式 3 6) における定 数 CDV BDVの絶対温度 Tとの関係を下記式 1 1, 12に示す。
, /k ντο 7τ)
DV = DVT
(11)
Β - Β · Λ —
(12)
CDVT QDC BDVT QDBは実験などから求められる定数であり、 Tは実験時の トランジスタの絶対動作温度であり、 T 0はトランジスタの基準絶対動作温度で ある。 kはボルツマン定数である。
式 1 1、 1 2を、 式 5、 7、 または、 式 6、 8に適用すると、 温度依存性を考 慮した定数 C。、 BDが求められ、 このようにして求めた定数 C。、 Bdを式 2に適用 すると、 温度依存性を考慮した劣化量 Δ Pが算出できる。 その結果、 正確な劣化 量 Δ Pを算出することができる。
く回復量 ΔΡκの計算〉
本願発明者は、 実験測定結果に基づいて、 ΝΒ Τ I劣化現象において、 劣化後 に特性の回復状態の詳細を実験データにより把握し、 その実験データに基づき、 回復を表わす経験式を見出した。 その経験式を下記式 1 3として示す。
APR(t) = CR + BR *log(t)
ただし、 CR、 Βκは定数である。
ー（13) l o g (t) は、 自然対数 I n (t) に代えることもできる。
本実施の形態において、 式 1 3に示したように、 回復期間 T 1においてゲート V g (図 2 A、 V g 1 ) の電圧を印加してから経過した時間 tの対数 log(t)を用 いて回復量 ΔΡΚを計算する。 すなわち、 期間 Τ 2において劣化した後に、 期間 Τ 1において回復を始めてからの経過時間 tを用いて回復量 APRを計算する。
( 1 ) 最大ゲート電圧のみ依存性
回復量 ΔΡΚの経時変化はゲート電圧 V gの大きさに依存する。 さらに、 回復量 △ Ρκは、 劣化期間にネガティブバイアス電圧として過去に加えた最大ゲート電圧 Vgmに依存する。
図 3 A、 図 3 Bは、 回復量 APRの最大ゲート電圧 V gmの依存性を図示してい る。 図 3 A、 図 3 Bは、 M I Sトランジスタの特性 fcついてゲート電圧によ劣化 を示しており、 図 3 Aは、 ゲート電圧 Vgを示し、 図 3 Bは、 縦軸が任意の特性 量の総劣化量 ΔΡ、 横軸が時間の対数を示している。
図 3 Αにおいて、 たとえば、 負レベルで振幅が最大の最大ゲート電圧 V gmと 、 最大ゲート電圧 Vgmより絶対値 （振幅） が小さく、 高レベルのゲート電圧 V g Xをそれぞれトランジスタのゲートに印加する。 図 3 Bに示すように、 劣化期 間 TD において最大ゲート電圧 Vgmまたはゲート電圧 Vg Xをトランジスタに印 加すると、 トランジスタは劣化し、 その後、 回復期間 TR においてトランジスタの 特性はそれぞれ線 R 3と R 4に沿って回復する。 実験結果からは、 回復量の経時 変化を表わす線 R 3と R 4の勾配は、 主に過去に加えた最大ゲート電圧 V gmに 依存する。 すなわち、 図 3 Bにおいて、 R 3と R 4の勾配は最大ゲート電圧 V g mに依存しており、 略同じである。
本実施の形態として、 実験データに基づいて得られた式 14または式 1 5を用 いて、 最大ゲート電圧 Vgmに依存する定数 CRを求める。
また、 式 1 6または式 1 7を用いて、 最大ゲート電圧 V gmに依存する定数 BR を求める。
Vgm
し R = CRVMe
(14)
CR = CRVMea^+^'Vgm
-(15)
Ti - R p /v8'n
DR一 DRVMe
'••(16)
DR - DRme (17)
C RV ヽ I CRVMヽ 0； CRVMヽ β CRVMは実験から得られる定数である。
β： VMヽ II BRVMヽ BRV ヽ β BRVMは実験から得られる定数である。
劣化量 ΔΡ。の計算と同じように、 回復量 APRについても、 実際には、 式 1 4と 式 1 6を用いると多くの実験データを再現できたが、 一部の実験結果は式 1 5、 1 7とよく一致したので、 両方の式を示した。
(2) 最大ゲート電圧および現在印加ゲート電圧依存性
回復量 APRは、 過去にトランジスタのゲートに印加した最大ゲート電圧 V g m だけでなく、 現在印加されているゲート電圧 V gにも依存する。
実験データに基づいて求めた回復量 Δ PR を規定する定数 CK、 BRは、 過去に印 加した最大のゲート電圧 V g mの依存性を表わす式 1 4〜 1 7に、 回復期間にお いて現在印加されているゲート電圧 V g (バイアスフリー電圧） の依存性を加え た式を式 1 8、 1 9、 または、 式 2 0、 2 1とする。
定数 CK、 Βκは、 回復期間において現在印加しているゲート電圧 V g、 および、 劣化期間において過去に印加した最大ゲート電圧 V gmに依存する。
/ n^/ ヽ
cR=c 土 c
(18) し R ― し RVM
Figure imgf000023_0001
丄 し RVビ
(19) ί «。
+ Ώ ρ /Vg
BR = BRVM
(20) Ώ — Ώ Β ·ν^ Λ- Ό aaBRV+^BRV *vg )
R ~ ^RVMし α
^RVPビ )
-(21) し ひ 、 ：、 、 β は！ ¾験で得られ 数であ 。
B 、 、 β 、 j3 は: ¾翁（·、、得られる疋数である。 これらの式 1 8〜2 1により、 トランジスタの特性回復の前に （t < 0) 印加 した、 負レベルで最も絶対値の大きい最大ゲート電圧 V gmと、 回復期間に現在 印加中のゲート電圧 Vg (バイアスフリー電圧） から定数 CR、 BRを計算して、 そ の結果を、 たとえば、 式 1 3に適用して回復量 Δ Ρ を計算する。
(3) 温度依存性
回復量 ΔΡκは、 動作中のトランジスタの温度にも依存する。
回復量 ΔΡΚの温度依存性として、 式 1 8〜2 1 (または、 式 14〜 1 7) にお ける定数 C 、 B の絶対温度 Tとの関係を式 22、 23に表す。
Γ -C · p /k VT0
し R し RVMT * e
(22)
Figure imgf000024_0001
(23)
C Q B QRBは実験などから得られる定数であり、 Tは実験時の トランジスタの絶対温度であり、 T 0は基準温度である。
ぐ総劣化量 Pの計算 >
劣化期間 TDにおいて発生した総劣化量 Pは、 式 24に示すように、 基礎劣化量 X。 （t) と劣化量 ΔΡ。 (t) との和になる。 尸二 Δ?β ) )
(24) 回復期間 TRにおいて発生した総劣化量 Ρは、 式 25に示すように、 基礎劣化量 X。 （t) と、 トランジスタのゲートにゲート電圧を印加する直前の劣化期間の劣 化量 ΔΡ。 (t) の和から回復量 APK (t) を減じた値になる。
P = APD(t)-APR(t)+XD(t)
(25) 下記式 26〜 29は、 NBT I劣化現象における基礎劣化量 X。 ( t) について の計算式である。
すなわち、 下記式 26~29は、 第 1時間 timelとして、 負レベル （L) の第 2 ゲート電圧 V g 2 (ネガティブバイアス電圧） を印加した劣化期間の総累積時間 と、 第 2時間 time2として、 第 1ゲート電圧 Vg l (バイアスフリー電圧） を加え た総累積時間とについて、 連続的に演算している。
XD(t) · timel + eY IVgl · timelj
Figure imgf000025_0001
-(26)
XD(t) · e2y
Figure imgf000025_0002
•••(27)
e yivgi ' timei
Figure imgf000025_0003
(28)
Q, (
XD(t) = C»e , +&»Vgi
∑ ' timei
(29) 記号 tはゲート電圧 V g 1もしくは V g 2を印加してから経過した時間である 。 C， α、 /3, y, n， Qは実験などによって得られる定数である。
式 2 6、 2 7は、 たとえば、 図 1 Aに示したような、 負レベル （L) の第 2ゲ ート電圧 V g 2と、 第 2ゲート電圧 V g 2よりハイレベル （H) の第 1ゲート電 圧 V g 1とからなるパルス状のゲート電圧信号 V gを加えた時の基礎劣化量 X。 ( t) を表わしている。
式 2 8、 2 9は、 複数の電圧値を有する任意のゲート電圧 V g i ( 1 = 1 , 2 , 3， ■ · ■ ) をトランジスタのゲートに加えた時の各時間経過 t i m e i ( i = 1， 2 , 3, ■ · · ) についての基礎劣化量 X。 ( t) を表わしている。 すなわ ち、 式 26、 式 27は、 式 28、 式 29の一般的な式である。
後述する、 本実施の形態のトランジスタ回路シミュレーションでは、 劣化量△ Ρ。の計算を実行するかどうか、 または、 回復量 ΔΡΚの計算を実行するかどうかを 判別する基準を設ける。
たとえば、 負レベルのゲート電圧 V gがある値以下のレベルになると、 トラン ジスタの特性の劣化の変化が始まると判定し、 式 2、 および、 式 3〜 1 2のいず れかで表わされる劣化量 ΔΡ。を算出し、 さらに、 算出した劣化量 Δ Ρ。 を用いて 式 24で表わされる総劣化量 Ρを求める。
同様に、 ゲート電圧 V gがある値以上になると、 劣化特性の回復が始まると判 定し、 式 1 3、 および、 式 1 4〜2 3のいずれかで表わされる回復量 APKを算出 し、 さらに、 算出した回復量 Δ Ρκ を用いて式 2 5で表わされる総劣化量 Pを求め る。
本発明の第 1実施の形態によれば、 新しい N B T I方法を適用してトランジス タの劣化及ぴ回復現象を扱うことにより、 トランジスタの特性について実際の劣 化量おょぴ回復量に近似したシミュレーション結果を得ることができ、 トランジ スタ性微細化がさらに進んだ半導体回路 （例えば、 設計ルールが 1 8 0 n mより も小さい場合） の設計に対しても、 高速で、 最適な信頼性劣化マージンを与える ことができる。
このように、 正確な信頼性劣化マージンをシミュレーションすることにより、 従来技術より劣化量が減少した場合には M I S トランジスタのサイズを小さくす ることが可能となり、 製品のウェハ占有面積を削減し、 結果としてウェハ 1枚あ たりに製造できる半導体回路装置の製品数が増加し、 製造コストを下げることが 可能となる。 他方、 従来技術より劣化量が増加した場合、 半導体回路装置の寿命 を完遂できるように予め対策を施した信頼性の高い回路を設計することが可能で ある。
第 2実施の形態
第 1実施の形態においては、 記述を簡単にするために、 基礎劣化量 X。 （t ) を 式 2 6〜 2 9を用いて表わしていたが、 本願発明者は実験データに基づいて、 実 際の基礎劣化量 X。 （t ) を、 従来のように 1つの時間領域に定義された 1つの関 数で表わすのでなく、 複数の時間領域における複数の異なる関数で表わすととを 見出した。
図 4は基礎劣化量 X。 ( t ) の経時変化を図示し、 従来の計算法と本発明の計算 法を比較して図解している。
破線の直線は従来の計算式による基礎劣化量 X の経時変化を示し、 実線の折 れ線は本発明の実施の形態による基礎劣化量の経時変化を示す。
本発明の実施の形態では、 たとえば、 3つの時間範囲 （ t < t 1、 t 1 < t < t 2、' t > t 2 ) に区分し、 それぞれの時間範囲において異なる関数を使って各 時間範囲内の基礎劣化量 X。l、 XD2、 XD3を表わす。 たとえば、 図 4に図解し た例示においては式 30と式 31を用いる。 time =
Figure imgf000028_0001
'Δ
ゾ=1
(30) time: -etime^
P = C*y[timen] time=stime
k=l k
(31) 式 30、 3 1において、 記号 V g 0は基準となるゲート電圧、 Vg jはある時 点 jのゲート電圧、 △ t jは V g jが加えられた時間、 timeは V g 0および基準 絶対温度 T 0に換算された時間である。 1 tは寿命 （life time) である。 記号 j は時間領域を表す添え字、 s t i me- kは V g 0と T 0条件下における領域 j の始まる時間、 e t i me- kは V g 0と T 0条件下における領域 jの終了する 時間である。
式 30、 3 1を用いて総劣化量 Pを求める時は、 たとえば、 事前に、 劣化量△ Ρ。もしくは回復量 ΔΡκを計算しておいて、 式 30でこれまで経過した時間 timeを 計算し、 その結果を式 31に代入して基礎劣化量 X。を得る。
総劣化量 Pは式 24または式 25から得られる。
式 30と式 3 1を用いて得られた劣化量は実際のトランジスタの特性値と近い 値となった。 すなわち、 その劣化量は実際の劣化量を正確に示したものであり、 本発明の実施の形態によれば、 シミュレーションの不正確さにより実際より大き な劣化量を推定していた従来方法の改善が図ることができた。
本発明の第 2実施の形態によれば、 新しい NBT I方法を適用してトランジス タの劣化及び回復現象を扱うことにより、 トランジスタの特性について実際の劣 化量および回復量に近似したシミュレーション結果を得ることができ、 トランジ スタ性微細化がさらに進んだ半導体回路 （例えば、 設計ルールが 1 8 0 n mより も小さい場合） の設計に対しても、 高速で、 最適な信頼性劣化マージンを与える ことができる。
また、 本発明の第 2実施の形態においては、 図 4に例示したように、 劣化式を 所定時間領域ごとに異ならせて各時間領域の劣化量を計算することにより、 全体 として、 トランジスタの劣化量を実際の劣化量に近いものにできる。 本発明の第 2実施の形態によれば、 図 4に図解のごとく、 従来方法で求めた劣化量の値より も劣化量を減らすことができた。
本発明の第 2実施の形態によれば、 新しい N B T I劣化現象として、 トランジ スタの劣化の変動を考慮することによってより正確な劣化量をシミュレーション できる。
本発明の第 2実施の形態によれば、 多くの場合、 これまでのシミュレーション による結果より劣化量が増える。
また本発明の第 2実施の形態によれば、 新しい N B T I回復現象を考慮するこ とによって、 より正確な最終的な劣化量をシミュレーションできる。
本発明の第 2実施の形態によれば、 多くの場合、 従来方法によるよりも、 劣化 量が大幅に減少する。
このように、 正確な信頼性劣化マージンをシミュレーションすることにより、 従来技術より劣化量が減少した場合には M I S トランジスタのサイズを小さくす ることが可能となり、 製品のウェハ占 面積を削減し、 結果としてウェハ 1枚あ たりに製造できる製品数が増加し、 製造コストを下げることが可能となる。 従来 技術より劣化量が増加した場合、 製品の寿命を完遂できるように予め対策を施し た信頼性の高い回路を設計することが可能である。
第 3の実施の形態 次に、 本発明に係る第 3実施の形態として、 上述した第 1実施の形態を実施す る半導体特性シミュレータの一実施形態について述べる。
本発明の第 3実施の形態のシミュレータは、 M I S トランジスタなどから構成 される一つの回路に対して、 半導体製造工程やユーザーの使用などにおけるトラ ンジスタにかかる複数のス トレス状態及ぴ使用状態を連続的に処理し、 トランジ スタ及ぴトランジスタを含む回路の特性劣化及び回復をシミュレーションし、 ト ランジスタ及ぴトランジスタを含む回路の特性変化を評価する。
たとえば、 半導体製造工程においてトランジスタに電圧を加えるトランジスタ の特性測定工程における M I S トランジスタの特性の劣化や回復や、 測定工程の 後の放置期間によるトランジスタの特性の回復、 トランジスタを加熱して初期故 障をスクリ一ユングする製造工程であるバーンィン工程におけるトランジスタの 特性の劣化と回復、 バーンイン工程の後の放置期間によるトランジスタの特性の 回復、 ユーザー使用時にトランジスタに電圧を印加し、 トランジスタの動作に伴 う加熱時に発生するトランジスタの特性の劣化と回復、 ユーザー使用後の放置期 間によるトランジスタの特性の回復など、 トランジスタの特性の劣化の一部また は全て、 および、 トランジスタの特性の回復の一部または全部を連続的に計算す る。 こうすることによって、 より正確な劣化量をシミュレーションできる。 多く の場合、 たとえば、 従来のようにバーンイン工程を考慮するだけで求めた劣化量 より、 本発明の実施の形態による上記方法で求めた劣化量は大きく減少する。
図 5は本実施形態に係る半導体特性シミユレータ 1の構成を示す図である。
半導体特性シミュレータ 1は、 第 1の実施形態として述べたトランジスタの特 性の劣化と回復の演算をするコンピュータシステムからなり、 たとえば、 演算、 制御を行なうプロセッサ ( C P U ) 2と、 シミュレーションモデル及びこのモデ ルに必要なデータを格納したメモリ 3と、 シミュレーションに必要な条件などの データを入力する入力部 4と、 シミュレーションの結果を出力する出力部 5と、 プロセッサ 2、 メモリ 3、 入力部 4、 出力部 5の相互間を接続するバス 6とを含 む。
なお、 半導体特性シミュレータ 1は、 以上の構成を複数有し、 各半導体特性シ ミュレータ 1が分担処理を行うようにしても良い。
メモリ 3には、 第 1の実施形態として述べたシミュレーションに必要な、 実験 で得られた定数群 7、 シミュレーションを実施すべき対象回路の接続関係のデー タであるネットリスト 8、 シミ'ユレーションを行なうモデル 9などを格納してい る。
入力部 4から、 プロセッサ 2に、 シミュレーションを実施すべき対象回路のネ ットリスト 7と、 その対象回路のシミュレーションモデル 8の参照先、 たとえば 、 トランジスタの S P I C E回路シミュレータのパラメータの参照先が入力され る。
また、 トランジスタを含む回路の複数の使用状態を連続的に処理し、 トランジ スタ及びトランジスタを含む回路の特性の劣化及び回復を正確にシミュレーショ ンするために、 回路と トランジスタの特性劣化をシミュレーションする時に、 回 路と トランジスタの使用条件、 たとえば、 動作温度、 印加電圧、 その条件での経 過時間が入力部 4からプロセッサ 2に入力される。
また、 シミュレーションで得られた劣化量を評価するために、 入力部 4からプ 口セッサ 2に、 劣化後の回路及び各トランジスタの故障判定基準として劣化許容 値も入力される。
プロセッサ 2は、 シミュレーションの結果得られた劣化量を劣化許容値と比較 し、 劣化後の回路の最適化を行なう。
出力部 5は、 プロセッサ 2においてシミユレーションした結果得られたトラン ジスタの寿命、 劣化量、 総劣化量、 及び、 劣化後の特性を出力する。
半導体特性シミュレータ 1によってトランジスタまたはトランジスタを含む回 路のシミュレーションを行なう時に必要な定数群 7は、 図 6に示す構成の装置で 測定する。 図 6において、 トランジスタの特性、 たとえば、 ソース ' ドレイン電 流 I d sを測定する D Cテスタからなる測定器 1 1により トランジスタの特性を 測定する。 測定器制御部 1 2は、 たとえば、 コンピュータからなり、 測定器 1 1 で求めたトランジスタの特性についての測定値より、 第 1の実施形態として述べ た定数群を計算し、 シミュレータ 1に入力して、 メモリ 3に格納する。 そのため 、 測定器制御部 1 2は、 測定器 1 1を制御してトランジスタの特性に関するデー タの測定させ、 測定結果から定数の計算を自動的に行ない、 半導体特性シミュレ ータ 1はその結果を用いてトランジスタと回路の複数の使用条件での劣化を連続 的にシミュレーションする。
測定器 1 1と測定器制御部 1 2は、 たとえば、 トランジスタの特性のシミュレ ーシヨンに用いられる定数をトランジスタのゲート長毎に測定し、 さらに、 各ト ランジスタのソース · ドレイン間電圧に依存する各種データを測定し、 その結果 を半導体特性シミュレータ 1に出力し、 メモリ 3に保存する。
このように、 測定器 1 1と測定器制御部 1 2とを用いてシミュレーションに必 要なデータの測定や、 測定結果を用いて定数計算を自動化することにより、 大量 のパラメータを短時間で取得することが可能となり、 また、 迅速に （高速に） 、 トランジスタの特性の劣化と回復を計算し、 新しい N B T I劣化現象と回復現象 を正確に模擬することができる。
図 7〜図 1 0のフローチヤ一トを参照して、 半導体特性シミュレータ 1の動作 を説明する。
シミュレーションの全体処理を述べると、 半導体装置特性シミュレータ 1はま ず、 シミュレーションを実施すべき対象回路のネットリス ト 7とシミュレーショ ンモデル 8の参照先、 たとえば、 トランジスタの S P I C E回路シミュレータの パラメータの参照先を入力する。 半導体装置特性シミュレータ 1は次いで、 シミ ユレーシヨンモデル 8を実行し、 対象回路の特性及びそれを構成するトランジス タの特性劣化のシミュレーシヨンを開始する。
図 7は、 半導体装置特性シミュレータ 1の演算内容を示すフローチャートであ る。
ステップ S 1 ：シミュレーション使用条件の入力
半導体特性シミュレ一タ 1の入力部 4を介してプロセッサ 2に、 シミュレーシ ヨンの対象となるトランジスタ回路のある使用条件、 たとえば、 トランジスタ回 路の特性を測定する工程における、 トランジスタ動作温度などの温度、 ゲート電 圧などの各種電圧、 そのような条件でトランジスタが動作したときの経過時間な どを入力する。
ステップ S 2 ：劣化前回路のシミュレーション
プロセッサ 2は劣化によるトランジスタ回路の特性の変化を評価するために、 モデル 9に従ってトランジスタの劣化前の回路特性をシミュレーションし、 その 結果をメモリ 3に保存する。 この処理の詳細は図 8を参照して詳述する。
ステップ S 3 ：各トランジスタの劣化量のシミュレーション
プロセッサ 2は、 対象回路を構成する M I S トランジスタ毎にモデル 9に従つ て、 たとえば、 第 1の実施形態で述べた式 2〜 3 1で定義されるような計算方法 によって、 入力部 4から入力された使用条件および指定された経過時間に達する まで、 トランジスタの劣化量、 回復量、 総劣化量、 および、 それらのゲート電圧 と温度依存性を計算する。 プロセッサ 2は出力部 5から得られたトランジスタの 寿命、 劣化量を出力する。 この処理の詳細は図 9を参照して詳述する。
ステップ S 4 ：次の使用条件の判断
さらに別の使用条件でのシミュレーションを続ける場合、 たとえば、 上記特性 測定工程の後の放置期間、 さらには、 バーンイン工程での動作の後にそれとは違 う温度、 ゲート印加電圧など各種電圧の条件で、 ユーザーによる動作が続く場合 は、 プロセッサ 2はステップ 1に戻り、 入力部 4から次の使用条件を入力し、 そ の条件で、 モデル 9に従って劣化前の回路特性シミュレーション (ステップ S 2 ) とトランジスタ毎のシミュレーション （ステップ S 3 ) を繰り返す。
これ以上別の使用条件が続かない場合は、 プロセッサ 2はステップ S 5に進む ステップ S 5 ：劣化後の回路のシミュレーション
劣化による回路の特性変化を評価するために、 プロセッサ 2はモデル 9に従つ て前述した複数の使用条件の下で得られた総劣化量から、 劣化後の回路特性をシ ミュレーシヨンする。 この処理の詳細は図 1 0を参照して詳述する。
ステップ S 6 ： シミュレーション結果の出力
プロセッサ 2は、 劣化後のシミユレーション結果とメモリ 3に保存されている 劣化前の回路特性とを表示し比較し、 劣化による回路の特性変化を評価する。
また、 プロセッサ 2は、 モデル 9に従って、 上記のシミュレーションで得られ た各条件でトランジスタ毎の劣化量から、 たとえば、 劣化量ライブラリを作成し てメモリ 3に保存し、 同じトランジスタで構成された他の回路の特性劣化シミュ レーシヨンに使用可能にする。
プロセッサ 2また、 劣化後のシミュレーション結果から、 モデル 9に従って特 性の劣化による回路の遅延時間の増加を算出し、 回路毎の遅延量のライブラリを 作成してメモリ 3に保存し、 他の回路の特性劣化シミュレーションに使用可能に する。
図 8は図 7に図解したステップ S 2における劣化前の回路特性のシミュレーシ ョンの内容を示す。
ステップ S 1 1 ：回路シミュレーション
プロセッサ 2は、 メモリ 3に格納されているモデル 9の一部として、 たとえば 、 回路シミュレータ、 S P I C Eなどの回路シミュレータを用い、 対象回路のシ ミュレーションを行ない、 劣化前の回路特性を抽出する。
このシミュレーション結果は、 たとえば、 ゲート電圧やソース ' ドレイン電圧 についての時間的な推移として示される。
ステップ S 1 2 ：実効ゲート電圧算出
プロセッサ 2は、 モデル 9に従って、 上記の方法で得られたシミュレーション 結果から、 M I S トランジスタ毎に実効ゲート電圧を算出し、 図 7のステップ 3 に進む。
プロセッサ 2における実効ゲート電圧の算出は、 測定器 1 1で計算されメモリ 3に格納された定数群 7を用いて行なう。
図 9は図 7に図解したステップ S 3におけるトランジスタ毎の劣化シミュレ一 ション方法を示している。
ステップ S 2 1 ：劣化 ·回復量の計算
プロセッサ 2は、 M I S トランジスタ毎に、 たとえば、 式 2〜式 3 1を用いて 、 入力部 4から入力された使用条件及び指定された経過時間に達するまで、 トラ ンジスタの劣化量、 回復量、 及びそれらの電圧と温度依存性を計算する。
ステップ S 2 2 ：寿命計算
プロセッサ 2は、 モデル 9に従い M I S トランジスタ毎に入力された故障判定 基準となる劣化許容値を用い、 瞬間総劣化量は劣化許容値に達するまでのトラン ジスタの寿命を計算する。
プロセッサ 2における劣化量、 回復量の計算、 寿命の計算は、 測定器 1 1で測 定され、 測定器制御部 1 2で計算されてメモリ 3に格納された定数群 7を用いて 行なう。
プロセッサ 2は出力部 5から計算した劣化量及び寿命を出力する。
ステップ S 2 3 ：総劣化量計算
プロセッサ 2は、 入力部 4から入力された全ての使用条件について、 過去に計 算した劣化量から M I Sトランジスタ毎の総劣化量を計算し、 図 7のステップ 4 に進む。
プロセッサ 2は、 たとえば、 現在の使用条件において、 計算された劣化量 Δ Ρ。 の最大値、 もしくは回復量 Δ Ρ κの最小値を調べる。 すなわち、 プロセッサ 2は、 式 3 0を用いて過去の全ておよび現在の使用条件を全て考慮して算出した結果か ら時間 timeを計算し、 式 3 1に代入して得た値を基礎劣化量 X。とする。 それまでの総劣化量 Pは式 2 4又は式 2 5から得られる。
図 1 0は図 7に図解したステップ S 5における劣化後回路特性のシミュレーシ ョンを示している。
ステップ S 3 1 ：劣化後の特性計算
プロセッサ 2は、 これまでの各条件で計算した総劣化量から、 M I S トランジ スタの劣化後のモデルパラメータ、 たとえば、 S P I C Eにおける劣化後の V t h O u O， r d s wを計算し、 計算された結果を出力部 5から出力する。
ステップ S 3 2 ：回路シミュレーション
プロセッサ 2は算出されたモデルパラメータを用いて、 S P I C Eなどの回路 シミュレーションを行ない、 劣化後の回路特性を計算する。
このようにして、 半導体特性シミュレータ 1により、 M I S トランジスタなど から構成される一つの回路に対して、 複数の使用状態で発生したトランジスタの 劣化特性及び回復特性は連続的にシミュレーシヨンされ、 回路の特性変化が評価 される。
なお、 実際のトランジスタ回路の使用条件では、 トランジスタの動作中は例示 した、 トランジスタへのゲート電圧の印加などの周期的なス トレス印加状態と異 なり、 前述したような処理後の非周期的な放置期間、 たとえば、 半導体製造工程 においてトランジスタの特性を測定した後の放置期間、 バーンイン工程の後の放 置期間、 ユーザー使用後に電源をオンからオフにした後の放置期間などが非周期 的な期間として、 多く存在する。
このような非周期的な放置期間内に、 トランジスタ及び回路の特性が回復し続 け、 劣化のない完全な状態に近い状態まで回復できる場合がある。
本実施形態のシミュレータは、 トランジスタの特性の回復が十分行なわれた後 、 特性が十分回復したことを検知し、 総劣化量の計算に反映させる。 たとえば、 プロセッサ 2は、 式 3 0、 3 1で計算される総劣化量 Pがある一定の値まで回復 したことを判定し、 その場合に、 劣化と回復の計算に必要なパラメータまたはパ ラメータの一部をもう一度設定する。 たとえば、 この時に、 回復量について最大 ゲート電圧 V g mの依存関係がなくなるので、 回復量を計算する時に最大グート 電圧 V g mの値をリセットする。
本発明の第 3実施形態によれば、 新しい N B T Iの劣化及び回復現象を扱うこ とにより、 トランジスタ、 および/または、 トランジスタを含む回路の特性の劣 化、 および/または、 回復量について実際に近似した正確な値として求めること ができるので、 微細化がさらに進んだ半導体回路 （たとえば、 設計ルールが 1 8 O n mより小さい場合） の設計に対しても、 迅速に、 かつ最適な信頼性劣化マー ジンを与えることができる。
本実施の形態においては、 実際の半導体製造工程や、 ユーザーの使用などの複 数の使用条件を考慮することにより、 より正確な劣化量をシミュレーションでき る。 このような方法で本発明の実施の形態によって求めた劣化量は、 従来のよう に一工程だけを考慮して求めた劣化量より、 通常、 大幅に減少する
本発明の実施の形態によれば、 測定器 1 1および測定器制御部 1 2を用いて、 シミュレーションに必要な定数の計算及び実験データ測定を自動化することによ り、 シミュレーシヨンに必要な大量のパラメータを短時間で取得することが可能 となり、 さらにその結果を半導体特性シミュレータ 1に入力して、 半導体特性シ ミュレータ 1において、 高速に劣化と回復を計算でき、 新しい N B T I劣化現象 および回復現象を正確に把握することができる。
第 4実施の形態
本発明に係る半導体特性シミュレータの他の実施形態について述べる。
本発明の第 4実施の形態のシミュレータは、 大規模集積回路 （V L S I ) の特 性劣化シミュレーシヨンに好適に使用できる。
大規模集積回路の特性をシミュレーションする場合は、 回路の構成が多くかつ 複雑なので、 1台の半導体特性シミュレータで、 全てのトランジスタについて劣 化と回復のシミュレーションを行なうことは非常に時間がかかる。 そのため、 事 前にトランジスタまたは基本回路について劣化シミュレーションで得られた結果 からトランジスタまたは基本回路の劣化量ライブラリを作成しておく。 そうすれ ば、 対象回路の劣化シミュレーションを行なう時に、 その劣化量ライブラリを用 いて対象回路におけるトランジスタおよびトランジスタを含む基本回路の劣化量 を迅速に求めることができる。
図 1 1は第 4実施形態に係る半導体特性シミュレータ 2 0の構成を示す図であ る。
半導体特性シミュレータ 2 0の構成は、 基本的に図 5に図解した第 3実施の形 態の半導体特性シミュレータ 1と同様である、 ただし、 メモリに記憶された、 計 算に必要なデータが異なる。 また、 シミュレータ全体の動作手順も、 図 5に図解 した半導体特性シミュレータ 1とは異なる。
第 4実施の形態において、 第 3実施の形態と同じ構成要素に同じ参照番号を用 いる。
半導体特性シミュレータ 2 0は、 例えば、 プロセッサ （C P U ) 2と、 シミュ レーシヨンモデル及びシミュレーションに必要なデータを格納したメモリ 3と、 シミュレーションに必要な条件などのデータを入力する入力部 4と、 シミュレ一 シヨンの結果を出力する出力部 5と、 プロセッサ 2、 メモリ 3、 入力部 4、 出力 部 5の相互間を接続するバス 6とを含む。
なお、 図 5に図解した半導体特性シミュレータ 1は、 以上の構成を複数有して も良い。
メモリ 3には、 シミュレーションに必要な実験で得られた定数群 7、 シミュレ ーションを実施すべき対象回路の接続関係のデータであるネットリスト 8、 シミ ユレーションを行なうモデル 9に加えて、 事前にトランジスタについて行なった シミュレーション結果から作成した劣化量データである劣化量ライブラリ 2 1、 シミュレーションの対象である大規模集積回路となる対象回路を構成する基本回 路のデータである基本回路ライブラリ 2 2、 対象回路の回路構成を示す回路図デ ータ 2 3などを格納している。
入力部 4からプロセッサ 2に、 シミュレーションの対象回路の使用条件、 たと えば、 半導体回路装置の特性試験工程におけるトランジスタの動作温度または加 熱温度などの温度、 ゲート電圧などの各種電圧、 そのような条件での経過時間が 入力される。 また、 入力部 4から許容劣化値が故障判定基準としてプロセッサ 2 に入力される。
出力部 5は、 プロセッサ 2におけるシミュレーションの結果発見した故障箇所 および劣化後特性を出力する。
また、 測定器 1 1および測定器制御部 1 2のような、 シミュレーションに必要 な定数群 7を決めるために、 実験データを測定し、 定数を計算する測定手段が配 置され、 半導体特性シミュレータ 2 0に接続されている。
劣化量ライブラリ 2 1として、 予め構成するか、 基本的な回路群毎に予め劣化 量を用意しておく。 劣化量ライブラリ 2 1は、 たとえば、 第 3実施の形態として 述べたように、 事前に行なったトランジスタと別の回路の劣化シミュレーシヨン の結果から作成しても良く、 または、 全てのトランジスタが最も厳しい劣化をす るという仮定で劣化量を計算しておいてライブラリを作成することもできる。 こ れは、 たとえば、 式 3 0、 式 3 1を用いることで容易に算出できる。
シミュレータ 2 0におけるライブラリは、 劣化量ライブラリ 2 1と、 基本的な 回路群のデータからなる基本回路ライプラリ 2 2から構成され、 これらの劣化量 ライブラリ 2 1と基本回路ライブラリ 2 2を用いて、 回路図 2 3となる対象回路 について、 高速かつ正確に特性の劣化を計算する。
図 1 2のフローチヤ一トを参照して、 半導体特性シミュレータ 2 0の処理内容 を述べる。 図 1 2は半導体装置特性シミュレータ 2 0の演算処理内容を示すフロ 一チヤ一トである。
半導体特性シミュレータ 2 0における全体処理動作としては、 最初に、 シミュ レーションを実施すべき対象回路のシミュレーションモデル 8の参照先、 たとえ ば、 トランジスタの S P I C E回路シミュレーションのパラメータの参照先を入 力する。 次いで、 シミュレーションモデル 8を実行し、 対象回路の特性及びそれ を構成する トランジスタの特性の劣化および回復量についてのシミュレーション を開台する。
ステップ S 4 1 ：初期回路シミュレーション
プロセッサ 2は、 ステップ S 4 4において精密な回路のシミュレーションを行 う前に、 モデ /レ 9を用いて、 初期の回路シミュレーションを行なう。
具体的には、 プロセッサ 2は、 劣化量ライブラリ 2 1と基本回路ライブラリ 2 2を用い、 基本回路ライブラリ 2 2に含まれる基本回路群からなる構成される、 回路図 2 3となる対象回路について、 高速に基本回路の劣化量を計算する。
ステップ S 4 2 ：劣化の大きな回路の抽出
プロセッサ 2は、 劣化量として、 入力される故障判定基準の劣化量が無視でき ない程大きい劣化量を示す回路のみを抽出する。 プロセッサ 2は同時に対象回路 の動作波形と動作パターンも抽出する。
ステップ S 4 3 ：ネットリストの合成
プロセッサ 2は、 抽出した回路、 動作波形及び基本回路ライブラリ 2 2によつ て、 たとえば、 S P I C Eシミュレーションが可能となるようなネットリスト 8 を合成する。 - ステップ S 4 4 ：精密なシミュレーション
プロセッサ 2は、 メモリ 3に格納されているネットリスト 8を用い、 たとえば 、 第 2の実施形態として述べたように、 より正確な （精密な） 回路シミュレーシ ヨンを行なう。
ステップ S 4 5 ：故障判定
プロセッサ 2は、 ステップ S 4 4における精密な回路シミュレーションの結果 より、 入力された故障判定基準を用いて回路の故障判定を行なう。
ステップ S 4 6 ：シミュレーション結果の出力 プロセッサ 2は、 シミュレーション結果の判定の結果として、 たとえば、 故障 判定の結果により、 故障となった箇所、 及び劣化後の回路の遅延値などを出力部 5から出力する。
第 4実施形態によれば、 大規模集積回路についても、 第 3実施の形態と同様、 高速に正確に、 劣化量と回復量をシミュレーションすることができる。
すなわち、 本発明の第 4実施の形態によれば、 第 3実施の形態と同様、 劣化現 象において、 劣化及び回復現象を扱うことにより、 実際の回路の特性に近似した シミュレーション結果、 すなわち、 劣化量および回復量を求めることができ、 微 細化がさらに進んだ半導体回路の設計に対して、 高速かつ最適に信頼性劣化マー ジンを与えることができる。
第 4実施の形態によれば、 従来の劣化量を求める計算式とは異なり、 時間領域 を区切って各時間領域ごとに適切な劣化量と回復量を算出することにより、 実際 のトランジスタ回路の劣化量および回復量に近似した結果を得ることができる。 多くの場合、 本実施の形態で求めた劣化量は、 従来方法で求めた劣化量より減少 する。
本実施の形態によれば、 特性劣化の変化を考慮することによって、 より正確な 劣化量をシミュレーションできる。 このようにして本実施の形態で求めた劣化量 は、 多くの場合、 劣化量が増加する。
本実施の形態によれば、 トランジスタの特性の回復を考慮することによって、 より正確に、 最終的な劣化量をシミュレーションできる。 このようにして本実施 の形態で求めた劣化量は、 多くの場合、 劣化量が大幅に減少する。
本実施の形態によれば、 半導体装置の製造からユーザーの使用までの複数の使 用条件を考慮することにより、 より正確な劣化量および回復量をシミュレーショ ンでき、 一工程だけを考慮して求めた劣化量より劣化量を大幅に減少させること ができる。
また、 本発明の実施の形態によれば、 大規模集積回路の場合であっても、 高速 に、 正確に劣化量と回復量とをシミュレーションができる。
このように、 正確にトランジスタ回路の信頼性劣化マージンをシミュレーショ ンすることにより、 従来技術で求めた劣化量より本実施の形態で求めた劣化量が 減少した場合には M I S トランジスタのサイズを小さくすることが可能となり、 その結果、 製品のウェハ占有面積を削減でき、 結果としてウェハ 1枚あたりに製 造できる製品数が増加させ、 製造コストを下げることが可能となる。
他方、 本実施の形態で求めた劣化量が従来技術方法で求めた劣化量より増加し たときは、 信頼性を考慮して、 製品について規定の寿命まで正常に使用できるよ うに予め対策を施した回路を設計することが可能である。
以上、 本発明について好ましい実施の形態を例示して述べたが、 本発明は以上 に説明した実施の形態に限られるものではなく、 本発明の要旨を逸脱しない範囲 で、 種々の改変が'可能である。

Claims

請求の範囲
1. 演算処理手段を用いて、 M I S トランジスタを有する半導体回路装置に ネガティブバイアス電圧とバイアスフリ一電圧とが印加される場合の当該回路の 特性をシミュレーシヨンする半導体回路装置のシミュレーション方法であって、 前記トランジスタに印加されたネガティブバイアス電圧、 前記トランジ スタの動作温度、 前記トランジスタを形成してから経過した時間に依存する前記 トランジスタの特性の基礎劣化量 （XD) を求める第 1工程と、
前記トランジスタにネガティブバイアス電圧が印加されている第 1期間 に前記ネガティブバイアス電圧の印加継続時間に伴って前記トランジスタが劣化 する劣化量 （ΔΡ。） を算出する第 2工程と、
前記トランジスタから前記ネガティブパィァス電圧の印加は解除される 力、、 または、 前記トランジスタに前記ネガティブバイアス電圧よりも高レベルの バイアスフリー電圧が印加されている第 2期間の継続時間に伴って前記劣化した トランジスタの特性が回復する回復量 （ΔΡΚ ) を算出する第 3工程と、
前記基礎劣化量 （Χ。） と前記劣化量 （Δ Ρ。） とを加算し、 該加算結果 から前記回復量 （ΔΡΚ ) を減じて総劣化量 （Ρ) を算出する第 4工程と
を有する、 シミュレーション方法。
2. 時間経過を複数 （j ) の時間範囲に分割した各時間範囲 （Δ ΐ j ) ごと 寿命 1 tまで劣化量の変化分（exp ( （Vgj-VgO) X Atj) を算出し、 下記式に基づ いて総劣化量 （P) を算出する、
請求項 1記載のシミュレーション方法。
. 2/ 'Λ U
time e' "Q- T) • e Y ( '- ) ·Δ
ゾ =ι
Ρ丄 = Cし ·，Υム\η "π〃ιεじη J ti"rηnβe^=stimηelr
k=l
ただし、 Qはトランジスタの特 1"生を示す定数であり、 kはボルツマン定数であり
TOはトランジスタの基準絶対動作温度 （K) であり、
Tはトランジスタの絶対動作温度であり、
, は実験から求めた定数であり、
V g 0は基準のゲート電圧であり、
V g jは j時間におけるゲート電圧であり、
cは定数であり、
1 tは寿命である。
3 . 前記第 2工程において、 前記ネガティブバイアス電圧の印加により前記 トランジスタが劣化するか否かを判定し、 劣化が起こる場合、 前記劣化量 （Δ Ρο ) の演算を行う、
求項 1または 2に記載のシミュレーション方法。
4. 前記第 2工程における劣化量 （Δ Ρη ) の算出を下記式に基づいて行う、 請求項 3記載のシミュレーション方法。
Δ PD ( t) =CD +BD Xlog ( t)
ただし、 CD 、 ： BDは、 下記式で規定される、 ネガティブバイアス
' 電圧に依存して規定される定数であり、
tは、 ネガティブバイアス電圧を印加して後の経過時間で
ある。
Figure imgf000044_0001
または、
し D一し DVe
DD - DDVe
ただし、 CDV、 BDVは実験から求めた定数であり、
n nBvは実験から求めた定数であり、 β ^は実験から求めた定数であり、
Vgはトランジスタに印カロされるネガティブバイアス電 圧としてのゲート電圧である。
5. 前記第 2工程における劣化量 （Δ Ρ。） の算出を下記式に基づいて行う、 請求項 3記载のシミュレーション方法。
厶 PD ( t) =CD +BD Xlog ( t)
ただし、 C。 、 BDは、 下記式で規定される、 ネガティブバイアス 電圧に依存して規定される定数であり、
tは、 ネガティブバイアス電圧を印加して後の経過時間で ある。 ノ
へ
Figure imgf000045_0001
ノ
または、
し D一し £> ^e ェし DVPe
B。 = BDV ^eaBV+fi^Vg ± " + '
±B X e x p ( a Vp + ;3 vp · V g Ό ) 〕
ただし、 CDV、 BDVは実験から求めた定数であり、
n。 nBvは実験から求めた定数であり、
ひ <= j3 i3Bvは実験から求めた定数であり、 V gはトランジスタに印加されるネガティブバイアス電 圧としてのゲート電圧である。
6. 前記第 2工程における劣化量 （Δ Ρ。） の算出を下記式に基づいて行う、 請求項 3記載のシミュレーション方法。
Δ PD ( t) =C。 +Bd Xlog ( t)
ただし、 CD、 BDは、 下記式で規定される、 ネガティブバイアス 電圧および前記トランジスタの温度に依存して規定さ
れる定数であり、
tは、 ネガティブバイアス電圧を印加した後の経過時間で
ある。
CD = CDVe /«¾
D =BDVe
または、
'Ό = し！)
-O n— -D 7Wビ
ただし、 CDV、 BDVは下記式で規定される、 前記トランジスタの
動作時の温度で規定される定数であり、
n。v、 nBvは実験から求めた定数であり、
。 ひ j3Bvは実験から求めた定数であり、 V gはトランジスタに印加されるネガティブバイァス電
圧としてのゲート電圧である。 し DV -し DVT e
/·(1厶— I
/k'VTQ一 7T ただし、 CDVT、 QDC、 BDVT、 QDBは実験から求めた定数で
あり、
Tはトランジスタの絶対動作温度であり、
T 0はトランジスタの基準絶対動作温度であり、 kはボルツマン定数である。
7. 前記第 3工程において、 前記バイアスフリー電圧の印加により前記トラ ンジスタの劣化の回復が起こるか否かを判定し、 回復が起こる場合、 該回復量 （ Δ Ρκ ) の演算を行う、 ΒΗ求項 1 6いずれかに記載のシミュレーシヨン方法。
8. 前記第 3工程における回復量 （ΔΡκ ) の算出を下記式に基づいて行う 請求項 8記載のシミュレーション方法。
Figure imgf000047_0001
ただし、 CR 、 BKは下記式で規定される定数である。
CR = RVME
BR = BRVMe ^
または、
cR=c 1
RVM
Figure imgf000047_0002
ただし、 CKVM 、 BKVMは実験から求めた定数であり、
nCR™、 nBKVMは実験から求めた定数であり、
は実験から求めた定数であり、
β。 、 β 実験から求めた定数であり、
. Vgmはネガティブバイァス電圧印加期間における最大ゲ ート電圧である。
9. 前記第 3工程における回復量 （Δ ΡΚ ) の算出を下記式に基づいて行う、 請求項 7記載のシミュレーション方法。
厶 PR
Figure imgf000047_0003
+BR X 1 o g (t)
' ただし、 CK 、 BRは下記式で規定される定数である。
CR RVM ±CRVe
ま
Figure imgf000047_0004
Figure imgf000048_0001
ただし、 C 、 B は実験から求めた定数であり、
nCRVM、 nBRVMは実験から求めた定数であり、
。 、 は実験から求めた定数であり、
ヽ は実験から求めた定数であり、
ひ 、 a は実験から求めた定数であり、
、 3 は実験から求めた定数であり、
V gmはネガティブバイァス電圧印加期間における最大ゲ 一ト電圧である。
1 0. 前記第 3工程における回復量 （Δ ΡΚ ) の算出を下記式に基づいて行う、 請求項 8記載のシミュレーション方法。
Δ PR =C +BR X 1 o g ( t)
ただし、 CR 、 B は下記式で規定される定数である。 し R一し RVMe
れ
BR = BRme
または、
し R一 RVMe
BR = BRVMea^+^'Vgm ただし、 C 、 B は下記式で規定されるトランジスタの温度 に依存する定数であり、
n n は実験から求めた定数であり、
a は実験から求めた定数であり、
]3 は実験から求めた定数であり、
Vgmはネガティプバイ了ス電圧印加期間における最大ゲ ート電圧である。
c 一 r · ° *ντοΓ}τ!
し 一し RVMT e BRVM - BRYMT ·
Figure imgf000049_0001
ただし、 CDVT、 QDC、 B。VT、 QDBは実験から求めた定数で
あり、
Tはトランジスタの絶対動作温度であり、
T 0はトランジスタの基準絶対動作温度であり、 kはボルッマン定数である。
1 1 . 前記第 1工程において、 前記トランジスタの特性が所定の許容劣化値ま で劣化した時は、 該劣化値に達したまでの累積時間をトランジスタの寿命として 出力する
請求項 1〜 1 0いずれかに記載のシミュレーシヨン方法。
1 2 . 前記第 1工程において求められた各トランジスタの総劣化量から、 前記 複数のトランジスタのうち総劣化量が所定の設定値より大きいトランジスタのみ を選択し、 再度そのトランジスタについて特性シミュレーションを行なう工程を さらに有する
請求項 1〜 1 1いずれかに記載のシミュレーション方法。
1 3 . 前記第 1工程において求めた複数のトランジスタの劣化量からトランジ スタの劣化量テーブルを作成する工程と、
それぞれ M I S トランジスタからなる複数の基本回路について、 前記劣 化量テーブルを参照し、 前記各基本回路の劣化量を求める工程と
をさらに有する、
5f*求項 1〜 1 0いずれかに記載のシミュレーション方法。
1 4 . 前記各トランジスタの連続する複数のゲート電圧状態と複数のトランジ スタの動作温度状態について、 前記各トランジスタの特性劣化および特性回復を 連続的に計算する工程をさらに有する、
請求項 1〜 1 0いずれかに記載のシミュレーション方法。
1 5 . 前記トランジスタの特性が所定の値に回復したことを検知したとき、 新 たなグート電圧を設定して前記回復量を計算する工程をさらに有する、 請求項 1〜 1 0いずれかに記載のシミュレーション方法。
1 6 . M I S トランジスタを有する半導体回路装置にネガティブバイアス電圧 とバイアスフリ一電圧とが印加される場合の当該回路の特性をシミュレーション するシミュレーション方法であって、
前記半導体回路装置の使用条件を入力する条件入力工程と、
前記入力された使用条件に基づいて前記半導体回路装置内のトランジス タの動作のシミュレーションを行い、 前記トランジスタの実効ゲート電圧を算出 する、 劣化前回路シミュレーション工程と、
前記トランジスタの特性劣化量 （Δ Ρ。） および回復量 （Δ Ρ Κ ) を算出 し、 前記トランジスタの寿命を計算し、 総劣化量 （Ρ ) を計算する、 劣化量シミ ユレーシヨン工程と、
劣化後の前記トランジスタの特性を計算し、 前記半導体回路装置の動作 をシミュレーションする工程と、
前記シミュレーションした結果を出力する工程と、
を有する、 シミュレーション方法。
1 7 . M I S トランジスタを有する半導体回路装置にネガティブバイアス電圧 とバイアスフリ一電圧とが印加される場合の当該回路の特性をシミュレーション するシミュレータであって、
. 前記トランジスタに印加されたネガティブバイアス電圧、 前記トランジ スタの動作温度、 前記トランジスタを形成してから経過した時間に依存する前記 トランジスタの特性の基礎劣化量 （XD) を求める第 1演算手段と、
前記トランジスタにネガティブバイアス電圧が印加されている第 1期間 に前記ネガティブバイアス電圧の印加継続時間に伴って前記トランジスタが劣化 する劣化量 （Δ Ρ。） を算出する第 2演算手段と、
前記トランジスタから前記ネガティプバィァス電圧の印加は解除される か、 または、 前記トランジスタに前記ネガティブバイアス電圧よりも高レベルの バイアスフリー電圧が印加されている第 2期間の継続時間に伴って前記劣化した トランジスタの特性が回復する回復量 （ΔΡΚ ) を算出する第 3演算手段と、
前記基礎劣化量 （XD ) と前記劣化量 （Δ Ρ。） とを加算し、 該加算結果 から前記回復量 （ΔΡκ ) を減じて総劣化量 （Ρ) を算出する第 4演算手段と
を有する、 シミュレータ。
1 8. 前記第 1演算手段は、 時間経過を複数 （j ) の時間範囲に分割した各時 間範囲 （Δ ΐ j ) ごと劣化量の変化分（exp ( （Vgj_VgO) X Atj) を算出し、 下記 式に基づいて総劣化量 （P) を算出する、
請求項 1 7記載のシミュレータ。
time = .βα·Υ
Figure imgf000051_0001
· At)
=1
P = r Y\time-\time=etimek
Figure imgf000051_0002
ただし、 Qはトランジスタの特~生を示す定数であり、
kはポルツマン定数であり
TOはトランジスタの基準絶対動作温度 (K) であり、
Tはトランジスタの絶対動作温度であり、
a, j8は実験から求めた定数であり、
V g 0は基準のグート電圧であり、
V g jは j時間におけるゲート電圧であり、
cは定数であり、
1 tは寿命である。
1 9. 前記第 2演算手段は、 前記ネガティブバイアス電圧の印加により前記ト ランジスタが劣化するか否かを判定し、 劣化が起こる場合、 前記劣化量 （Δ Ρ。 ） の演算を行う、
請求項 1 7または 18に記載のシミュレータ。
2 0 . 前記第 2演算手段における劣化量 （Δ Ρ。） の算出を下記式に基づいて行 請求項 1 9記載のシミュレータ。
Figure imgf000052_0001
ただし、 C D 、 B Dは、 下記式で規定される、 ネガティブバイアス 電圧に依存して規定される定数であり、
tは、 ネガティブバイァス電圧を印加して後の経過時間で ある。 D ~ DVe
B 'D7
または、
C DV1
DD一 BDVe
ただし、 CDV、 B DVは実験から求めた定数であり、
は実験から求めた定数であり、
a。 /3 ひ^、 は実験から求めた定数であり、 V gはトランジスタに印加されるネガティブバイアス電 圧としてのゲート電圧である。
2 . 前記第 2演算手段は、 劣化量 （Δ Ρ。） の算出を下記式に基づいて行う、 請求項 1 9記載のシミュレータ。
Figure imgf000052_0002
ただし、 CD 、 B Dは、 下記式で規定される、 ネガティブバイアス 電圧に依存して規定される定数であり、
tは、 ネガティブバイアス電圧を印加して後の経過時間で ある。 ノ
ヽ
Figure imgf000053_0001
または、
cD=c yacv+ficv»Vg
土 C DVP'
BD =BDV{ea-+^'Vg ± DVpe" + )
ただし、 CDV、 BDVは実験から求めた定数であり、
n。v、 nBvは実験から求めた定数であり、
、 OL ヽ j3Bvは実験から求めた定数であり、 V gはトランジスタに印加されるネガテイブバイアス電 圧としてのゲート電圧である。
22. 前記第 2演算手段は、 劣化量 （ΔΡ。） の算出を下記式に基づいて行う、 請求項 1 9記載のシミュレーション方法。
厶 PD ( t) =CD +Bd Xlog ( t)
ただし、 C。 、 BDは、 下記式で規定される、 ネガティブバイアス 電圧および前記トランジスタの温度に依存して規定さ れる定数であり、
tは、 ネガティブバイアス電圧を印加した後の経過時間で ある。
cし 'D π -—
Figure imgf000053_0002
g
DV1
または、
CD = CDvea^+^'Vg
BD = BDvea^+^'Vg
ただし、 CDV、 BDVは下記式で規定される、 前記トランジスタの 動作時の温度で規定される定数であり、
nBvは実験から求めた定数であり、
Figure imgf000054_0001
j3Bvは実験から求めた定数であり、 V gはトランジスタに印加されるネガティプバイァス雷 圧としてのゲート電圧である t
し D r>Vr/ = 1/το~}τ
DVT
DV = DVT 肇
Figure imgf000054_0002
ただし、 CDVT、 QDC、 BDVT、 QDBは実験から求めた定数で
あり、
10 Tはトランジスタの絶対動作温度であり、
T 0はトランジスタの基準絶対動作温度であり、 kはボルツマン定数である。
2 3. 前記第 3演算手段は、 前記バイアスフリー電圧の印加により前記トラン ジスタの劣化の回復が起こるか否かを判定し、 回復が起こる場合、 該回復量 （Δ 15 ΡΚ ) の演算を行う、
請求項 17〜 2 2いずれかに記載のシミュレータ。
24. 前記第 3演算手段は、 回復量 （Δ ΡΚ ) の算出を下記式に基づいて行う、 請求項 23記載のシミュレータ。
Δ PK =CR +Bk X I o g (t)
20 ただし、 CR 、 BKは下記式で規定される定数である。 し R―し RVMe
n /
DR一 DRVMe
または、
し R一し RIM
zt> -°R DRVMビ ただし、 CKVM 、 BKVMは実験から求めた定数であり、
Π CRVMN 11 は実験から求めた定数であり、
a。KVM、 ひ BRVMは実験から求めた定数であり 、
β β は実験から求めた定数であり、
Vgmはネガティプバイ了ス電圧印加期間における最大ゲ 一ト電圧である。
5. 前記第 3演算手段は、 回復量 （A PR ) の算出を下記式に基づいて行う、 請求項 2 3記載のシミュレータ。
Figure imgf000055_0001
ただし、 CR 、 BRは下記式で規定される定数である。
ノ
ヽ
Figure imgf000055_0002
ノ
または、
し R― RVM V ―し RVビ /
Ώ — Ώ (。α Β画 + Β画 *vgm -J- D 。a爾 +fiBRV*Vgヽ
"R _ "RVM ェ RVPど )
ただし、 CRVM 、 BRVMは実験から求めた定数であり、
n CRVMN n BEVMは実験から求めた定数であり、
Ci。RVM、 a BRVMは実験から求めた定数であり、
β β BRVMは実験から求めた定数であり、
Qi ヽ ひ は実験から求めた定数であり、
β 、 J3BRVは実験から求めた定数であり、
V g mはネガティブバイアス電圧印加期間における最大ゲ 一ト電圧である。
6. 前記第 3演算手段は、 回復量 （Δ ΡΚ ) の算出を下記式に基づいて行う、 請求項 2 3記載のシミュレータ。
Figure imgf000056_0001
ただし、 C R、 B Rは下記式で規定される定数である。
n /
C —Γ ί> /Vgm
し R―し RVMe
n /
BR = BRVMe Z
または、
し R -し RVMe
DR 一 DRVMビ
ただし、 C 、 B H は下記式で規定されるトランジスタの温度
に依存する定数であり、
n CRVM, n BRVMは実験から求めた定数であり、
a は実験から求めた定数であり、
β。 、 β は実験から求めた定数であり、
V g mはネガティブバイァス電圧印加期間における最大ゲ ート電圧である。
Figure imgf000056_0002
B匪 = BRVMT ,k、
ただし、 C。VT、 QDCS B DVT、 QDBは実験から求めた定数で
あり、
Tはトランジスタの絶対動作温度であり、
T 0はトランジスタの基準絶対動作温度であり、 kはボルツマン定数である。
2 7 . 前記第 1演算手段は、 前記トランジスタの特性が所定の許容劣化値まで 劣化した時は、 該劣化値に達したまでの累積時間をトランジスタの寿命として出 力する 請求項 1 7〜 2 6いずれかに記載のシミュレータ。
2 8 . 前記第 1演算手段で求めらた各トランジスタの総劣化量から、 前記複数 のトランジスタのうち、 総劣化量が所定の設定値より大きいトランジスタのみを 選択し、 再度そのトランジスタについて特性シミュレーションを行なう第 5演算 手段をさらに有する
請求項 1 7〜2 6いずれかに記載のシミュレータ。
2 9 . 前記第 1演算手段において求めた複数のトランジスタの劣化量からトラ ンジスタの劣化量テーブルを作成する第 6演算手段と、
それぞれ M I S トランジスタからなる複数の基本回路について、 前記劣 化量テーブルを参照し、 前記各基本回路の劣化量を求める第 6演算手段と
をさらに有する、
請求項 1 7〜 2 8いずれかに記載のシミュレータ。
3 0 . 前記各トランジスタの連続する複数のゲート電圧状態と複数のトランジ スタの動作温度状態について、 前記各トランジスタの特性劣化および特性回復を 連続的に計算する第 7演算手段をさらに有する、
請求項 1 7〜2 9いずれかに記載のシミュレータ。
3 1 . 前記トランジスタの特性が所定の値に回復したことを検知したとき、 新 たなゲート電圧を設定して前記回復量を計算する第 8演算手段をさらに有する、 請求項 1 7 ~ 3 0いずれかに記載のシミュレータ。
3 2 . M I S トランジスタを有する半導体回路装置にネガティブバイアス電圧 とバイアスフリ一電圧とが印加される場合の当該回路の特性をシミュレーション するシミュレ一ション方法であって、
前記半導体回路装置の使用条件を入力する条件入力工程と、
前記入力された使用条件に基づいて前記半導体回路装置内のトランジス タの動作のシミュレーションを行い、 前記トランジスタの実効ゲート電圧を算出 する、 劣化前回路シミュレーション工程と、 前記トランジスタの特性劣化量 （Δ Ρ。） および回復量 （Δ Ρ Κ ) を算出 し、 前記トランジスタの寿命を計算し、 総劣化量 （Ρ ) を計算する、 劣化量シミ ュレーション工程と、
劣化後の前記トランジスタの特性を計算し、 前記半導体回路装置の動作 をシミュレーションする工程と、
前記シミュレーションした結果を出力する工程と、
を有する、 シミュレーション方法。
3 3 . M I S トランジスタを有する回路の特性をシミュレーションするシミュ レーシヨン方法であって、
前記回路についての使用条件に基づいて、 前記トランジスタの特性の劣 化前の前記回路のシミュレーションを行なう第 1のシミュレーション工程と、
前記使用条件に基づいて、 前記トランジスタの特性の劣化後の前記回路 のシミュレーションを行なう第 2のシミュレーション工程と、
前記第 1のシミュレーション工程の結果と前記第 2のシミュレーション 工程の結果とを比較し、 劣化による前記回路の特性を評価する評価工程と
を備えた、
シミュレーション方法。
3 4 . M I S トランジスタを有する回路の特性をシミュレーションするシミュ レ一タであって、
前記回路についての使用条件に基づいて、 前記トランジスタの特性の劣 化前の前記回路のシミユレーションを行なう第 1のシミュレーション手段と、
前記使用条件に基づいて、 前記トランジスタの特性の劣化後の前記回路 のシミュレ一ションを行なう第 2のシミュレーション手段と、
前記第 1のシミュレーション手段の結果と前記第 2のシミュレーション 手段の結果とを比較し、 劣化による前記回路の特性を評価する評価手段と
を備えた、 シミュレ1 ~タ。
3 5 . 前記トランジスタの特性が所定の値に回復したことを検知する回復検知 手段を有し、
前記回復量算出手段は、 前記回復検知手段によつて前記トランジスタの 特性が所定の値に回復したことが検知された場合に、 新たなゲート電圧を設定し て、 前記回復量を計算する、
請求項 3 4に記載のシミュレータ。
3 6 . 記憶手段をさらに有し、
前記記憶手段に、 各トランジスタの特性シミュレーシヨンに用いられる 定数をトランジスタのゲ一ト長毎に、 かつ、 各トランジスタのソース · ドレイン 間電圧に依存して記憶されている、
、
請求項 3 4に記載のシミュレータ。
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