CN103852701A

CN103852701A - Mos晶体管测试电路及对应的测试方法

Info

Publication number: CN103852701A
Application number: CN201210513912.XA
Authority: CN
Inventors: 冯军宏; 甘正浩
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-12-04
Filing date: 2012-12-04
Publication date: 2014-06-11
Anticipated expiration: 2032-12-04
Also published as: CN103852701B

Abstract

一种MOS晶体管测试电路及对应的测试方法，所述MOS晶体管测试电路的测试单元具有环形振荡器和控制晶体管，环形振荡器用于形成交流电压，所述控制晶体管的栅极与第一电压端或第二电压端相连接，所述控制晶体管的源极与第二电压端或第一电压端相连接，所述控制晶体管的漏极与环形振荡器的输出端相连接，使得通过控制第一电压端和第二电压端的电压，就能调控控制晶体管的沟道区的开启或关闭，从而选择性的输出直流电压或交流电压，而不需要更换测试设备进行测试，节省了测试成本。

Description

MOS晶体管测试电路及对应的测试方法

技术领域

本发明涉及半导体测试技术，特别涉及一种MOS晶体管测试电路及对应的测试方法。

背景技术

随着半导体器件集成度的不断提高，特征尺寸逐渐减小，MOS晶体管的沟道的长度也逐渐减小，栅氧化层的厚度也在不断降低，由于栅极电压不会持续降低（目前至少为1V），使得所述栅氧化层受到的电场强度变大，与时间相关的介质击穿（time dependent dielectric breakdown，TDDB）也更容易发生，更容易导致器件失效。在现有的采用多晶硅栅的MOS晶体管中，直流电压、交流电压对栅介质层的与时间相关的介质击穿特性的影响差异较小。

随着特征尺寸逐渐减小，利用高K金属栅工艺形成MOS晶体管已变得越来越普遍。但由于利用现有技术形成的高K栅介质层中具有很多缺陷，所述缺陷会导致直流电压、交流电压对栅介质层的与时间相关的介质击穿特性的影响差异较大。请参考图1，为直流电压、交流电压下栅介质层的与时间相关的介质击穿的实验结果对比图，其中所述直流电压的测试电压值为2.5V，所述交流电压为矩形波，所述交流电压的测试电压值为2.5V~-2.5V，当栅介质层两侧施加有交流电压时栅介质层引发击穿的时间远远小于栅介质层两侧施加有直流电压时栅介质层引发击穿的时间。因此，对MOS晶体管的栅介质层更需要进行施加有交流电压的与时间相关的介质击穿测试，以正确的评价MOS晶体管的电学性能。

更多关于与时间相关的介质击穿的测试结构请参考公开号为US2008/0122476A1的美国专利文献。

发明内容

本发明解决的问题是提供一种MOS晶体管测试电路及对应的测试方法，利用所述MOS晶体管测试电路既能测试施加有直流电压的栅介质层的TDDB特性，又能测试施加有交流电压的栅介质层的TDDB特性。

为解决上述问题，本发明技术方案提供了一种MOS晶体管测试电路，包括：测试单元、保护单元和待测试晶体管；所述测试单元用于产生测试使用的直流电压和交流电压，所述测试单元包括控制晶体管和奇数个CMOS反相器，所述CMOS反相器包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管、NMOS晶体管的栅极相连接形成CMOS反相器的输入端，所述PMOS晶体管、NMOS晶体管的漏极相连接形成CMOS反相器的输出端，所述奇数个CMOS反相器的输入端和输出端相连接构成环形振荡器，所述CMOS反相器中PMOS晶体管的源极与第一电压端相连接，所述CMOS反相器中NMOS晶体管的源极与第二电压端相连接；所述控制晶体管的类型与待测试晶体管的类型相同，当所述待测试晶体管为NMOS晶体管时，所述控制晶体管的源极与第一电压端相连接，所述控制晶体管的漏极与环形振荡器的输出端相连接，所述控制晶体管的栅极与第二电压端相连接；当所述待测试晶体管为PMOS晶体管时，所述控制晶体管的源极与第二电压端相连接，所述控制晶体管的漏极与环形振荡器的输出端相连接，所述控制晶体管的栅极与第一电压端相连接；所述保护单元为待测试晶体管发生击穿时对测试电路提供保护，所述保护单元的一端与环形振荡器的输出端相连接，另一端与待测试晶体管的栅极相连接，所述待测试晶体管的源极、漏极和衬底接地。

可选的，当所述待测试晶体管为NMOS晶体管时，所述控制晶体管为NMOS晶体管。

可选的，当所述待测试晶体管为PMOS晶体管时，所述控制晶体管为PMOS晶体管。

可选的，所述测试电路中PMOS晶体管和NMOS晶体管的栅介质层的厚度大于待测试晶体管的栅介质层的厚度。

可选的，所述保护单元为电阻。

可选的，所述电阻的阻值范围为100欧姆~100000欧姆。

可选的，所述第一电压端和第二电压端输出的工作电压范围为-1伏～-10伏，或1伏~10伏。

可选的，所述待测试晶体管的栅介质层为栅氧化层或高K栅介质层。

可选的，通过调节CMOS反相器的数量来控制输出的交流电压的频率。

可选的，通过调节CMOS反相器中NMOS晶体管和PMOS晶体管的沟道宽度来控制输出的交流电压上升和下降的时间。

本发明技术方案还提供了一种利用所述MOS晶体管测试电路进行测试的测试方法，包括：当所述待测试晶体管为NMOS晶体管，所述控制晶体管为NMOS晶体管，在所述第一电压端施加正的工作电压，在所述第二电压端施加负的工作电压，使得所述控制晶体管的沟道区关闭，利用环形振荡器产生交流电压，所述交流电压通过所述保护单元施加到待测试晶体管的栅极，利用所述交流电压对所述待测试晶体管进行与时间相关的介质击穿测试。

本发明技术方案还提供了一种利用所述MOS晶体管测试电路进行测试的测试方法，包括：当所述待测试晶体管为NMOS晶体管，所述控制晶体管为NMOS晶体管，在所述第一电压端施加正的工作电压，在所述第二电压端施加正的工作电压，使得所述控制晶体管的沟道区打开，所述第一电压端的直流电压通过所述控制晶体管、保护单元施加到待测试晶体管的栅极，利用所述直流电压对所述待测试晶体管进行与时间相关的介质击穿测试。

本发明技术方案还提供了一种利用所述MOS晶体管测试电路进行测试的测试方法，包括：当所述待测试晶体管为PMOS晶体管，所述控制晶体管为PMOS晶体管，在所述第一电压端施加正的工作电压，在所述第二电压端施加负的工作电压，使得所述控制晶体管的沟道区关闭，利用环形振荡器产生交流电压，所述交流电压通过所述保护单元施加到待测试晶体管的栅极，利用所述交流电压对所述待测试晶体管进行与时间相关的介质击穿测试。

本发明技术方案还提供了一种利用所述MOS晶体管测试电路进行测试的测试方法，包括：当所述待测试晶体管为PMOS晶体管，所述控制晶体管为PMOS晶体管，在所述第一电压端施加负的工作电压，在所述第二电压端施加负的工作电压，使得所述控制晶体管的沟道区打开，所述第二电压端的直流电压通过所述控制晶体管、保护单元施加到待测试晶体管的栅极，利用所述直流电压对所述待测试晶体管进行与时间相关的介质击穿测试。

与现有技术相比，本发明具有以下优点：

本发明实施例的测试单元具有环形振荡器和控制晶体管，且所述控制晶体管的栅极与第一电压端或第二电压端相连接，使得通过控制第一电压端和第二电压端的电压，就能调控控制晶体管的沟道区的开启或关闭，从而选择性的输出直流电压或交流电压，而不需要更换测试设备进行测试，节省了测试成本。

附图说明

图1是现有的直流电压、交流电压下栅介质层的与时间相关的介质击穿的实验结果对比图；

图2是本发明第一实施例的MOS晶体管测试电路的结构示意图；

图3是本发明第二实施例的MOS晶体管测试电路的结构示意图。

具体实施方式

从背景技术中可知，随着特征尺寸逐渐减小，特别是利用高K金属栅工艺形成MOS晶体管已变得越来越普遍，栅介质层两侧施加有交流电压时栅介质层引发击穿的时间远远小于栅介质层两侧施加有直流电压时栅介质层引发击穿的时间，因此，有必要对施加有交流电压和直流电压的栅介质层都进行与时间相关的介质击穿测试，以正确的评价MOS晶体管的电学性能。但现有技术提供交流电压和直流电压需要采用两套不同的测试设备，提高了测试成本，且两套不同的测试设备之间可能会造成系统误差，降低了测试的可靠性。

为此，本发明提供了一种MOS晶体管测试电路及对应的测试方法，所述MOS晶体管测试电路的测试单元具有环形振荡器和控制晶体管，环形振荡器用于形成交流电压，所述控制晶体管的栅极与第一电压端或第二电压端相连接，所述控制晶体管的源极与第二电压端或第一电压端相连接，所述控制晶体管的漏极与环形振荡器的输出端相连接，使得通过控制第一电压端和第二电压端的电压，就能调控控制晶体管的沟道区的开启或关闭，从而选择性的输出直流电压或交流电压，而不需要更换测试设备进行测试，节省了测试成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

第一实施例

本发明第一实施例首先提供了一种MOS晶体管测试电路，请参考图2，具体包括：测试单元110、保护单元130和待测试晶体管140；所述测试单元110包括控制晶体管120和奇数个CMOS反相器115，所述CMOS反相器115包括PMOS晶体管111和NMOS晶体管112，所述PMOS晶体管111、NMOS晶体管112的栅极相连接形成CMOS反相器的输入端113，所述PMOS晶体管111、NMOS晶体管112的漏极相连接形成CMOS反相器的输出端114，所述奇数个CMOS反相器的输入端和输出端相连接构成环形振荡器，所述CMOS反相器中PMOS晶体管111的源极与第一电压端150相连接，所述CMOS反相器中NMOS晶体管112的源极与第二电压端160相连接；所述控制晶体管120为NMOS晶体管，所述控制晶体管120的源极与第一电压端150相连接，所述控制晶体管120的漏极与环形振荡器的输出端117相连接，所述控制晶体管120的栅极与第二电压端160相连接；所述保护单元130为一个电阻，所述保护单元130的一端与环形振荡器的输出端117相连接，另一端与待测试晶体管140的栅极相连接；所述待测试晶体管140为NMOS晶体管，且所述待测试晶体管140的源极、漏极和衬底接地。

所述测试单元110用于产生直流电压和交流电压。其中所述第一电压端150用于形成直流电压，所述奇数个CMOS反相器115串联构成的环形振荡器用于形成交流电压，通过调节所述CMOS反相器的数量来控制环形振荡器输出的交流电压的频率，且通过调节所述CMOS反相器中的PMOS晶体管和NMOS晶体管的沟道区的宽度来控制交流电压上升和下降的时间，从而有利于形成波形为矩形波的交流电压。在本实施例中，所述CMOS反相器的数量为3个，在其他实施例中，所述CMOS反相器的数量大于3且为奇数。

所述测试单元110中的NMOS晶体管和PMOS晶体管的栅介质层的厚度大于所述待测试晶体管的栅介质层的厚度，由于栅介质层的厚度和介质击穿所耗费的时间正相关，使得利用所述测试单元产生直流电压和交流电压时，所述测试单元中的NMOS晶体管和PMOS晶体管不容易受到工作电压的影响，即使待测试晶体管的栅介质层发生与时间相关的介质击穿，所述测试单元的NMOS晶体管和PMOS晶体管的栅介质层也不会发生击穿。在本实施例中，所述测试单元110中的NMOS晶体管和PMOS晶体管为用于输入/输出（IO）电路中的MOS晶体管，所述待测试晶体管为用于核心（Core）电路中的MOS晶体管。其中，所述测试单元110中的NMOS晶体管、PMOS晶体管和待测试晶体管140的栅介质层可以为栅氧化层，也可以为高K栅介质层。

所述控制晶体管120用于控制测试单元110产生直流电压或交流电压。在本实施例中，由于所述控制晶体管120为NMOS晶体管，当所述第二电压端160施加有负的工作电压时，所述控制晶体管120的沟道区关闭，且当所述第一压端150施加有正的工作电压时，所述环形振荡器产生振荡的交流电压，并通过环形振荡器的输出端117输出到保护单元130的一端，且通过所述保护单元130施加到待测试晶体管140的栅极，从而进行与时间相关的介质击穿测试。当所述第二电压端160施加有正的工作电压，所述第一电压端150施加有正的工作电压时，所述控制晶体管120的沟道区打开，所述第一电压端150施加的正的工作电压作为直流电压输出到保护单元130的一端，且通过所述保护单元130施加到待测试晶体管140的栅极，从而进行与时间相关的介质击穿测试。

为了避免当所述待测试晶体管140的栅介质层发生击穿时会产生大电流，可能会损坏测试单元中的晶体管，因此在本实施例中，所述测试单元110和待测试晶体管140之间具有保护单元130，所述保护单元130为一个电阻，所述电阻的阻值范围为100欧姆~100000欧姆，使得栅介质层发生击穿时通过测试单元的电流仍然较小。

请参考图2，本发明第一实施例还提供了一种利用所述MOS晶体管测试电路产生交流电压进行测试的测试方法，具体包括：在所述第一电压端150施加正的工作电压，在所述第二电压端160施加负的工作电压，使得所述控制晶体管120的沟道区关闭，利用环形振荡器产生交流电压，所述交流电压通过所述保护单元130施加到待测试晶体管140的栅极，利用所述交流电压对所述待测试晶体管140进行与时间相关的介质击穿测试。

其中，所述第一电压端施加的工作电压为1V~10V，所述第二电压端施加的工作电压为-1V～-10V。由于所述第二电压端的工作电压为负电压，而所述控制晶体管120为NMOS晶体管，所述施加到控制晶体管120栅极的第二电压端的工作电压使得所述控制晶体管120的沟道区关闭，且由于所述第一电压端、第二电压端的电性相反，使得所述环形振荡器产生交流电压。所述交流电压的高电平等于第一电压端施加的工作电压，即为1V~10V，所述交流电压的低电平等于第二电压端施加的工作电压，即为-1V~-10V。由于本发明实施例的待处理晶体管为用于核心（Core）电路中的MOS晶体管，所述待处理晶体管的栅极的工作电压一般为1.2V左右，当远远高于1.2V的交流电压施加到待处理晶体管的栅极上时，更容易使得待处理晶体管的栅氧化层发生与时间相关的介质击穿，减少了测试时间。

请参考图2，本发明第一实施例还提供了一种利用所述MOS晶体管测试电路产生直流电压进行测试的测试方法，具体包括：在所述第一电压端150施加正的工作电压，在所述第二电压端160施加正的工作电压，使得所述控制晶体管120的沟道区打开，所述第一电压端150的直流电压通过所述控制晶体管120、保护单元130施加到待测试晶体管140的栅极，利用所述直流电压对所述待测试晶体管140进行与时间相关的介质击穿测试。

其中，所述第一电压端施加的工作电压为1V~10V，所述第二电压端施加的工作电压为1V~10V。由于所述第二电压端的工作电压为正电压且大于控制晶体管120的阈值电压，所述施加到控制晶体管120栅极的第二电压端的工作电压使得所述控制晶体管120的沟道区打开，所述第一电压端150的直流电压通过所述控制晶体管120、保护单元130施加到待测试晶体管140的栅极，即所述直流电压为1V~10V。由于本发明实施例的待处理晶体管为用于核心（Core）电路中的MOS晶体管，所述待处理晶体管的栅极的工作电压一般为1.2V左右，当远远高于1.2V的直流电压施加到待处理晶体管的栅极上时，更容易使得待处理晶体管的栅氧化层发生与时间相关的介质击穿，减少了测试时间。

第二实施例

本发明第二实施例提供了一种MOS晶体管测试电路，请参考图3，具体包括：测试单元210、保护单元230和待测试晶体管240；所述测试单元210包括控制晶体管220和奇数个CMOS反相器215，所述CMOS反相器215包括PMOS晶体管211和NMOS晶体管212，所述PMOS晶体管211、NMOS晶体管212的栅极相连接形成CMOS反相器的输入端213，所述PMOS晶体管211、NMOS晶体管212的漏极相连接形成CMOS反相器的输出端214，所述奇数个CMOS反相器的输入端和输出端相连接构成环形振荡器，所述CMOS反相器中PMOS晶体管211的源极与第一电压端250相连接，所述CMOS反相器中NMOS晶体管212的源极与第二电压端260相连接；所述控制晶体管220为PMOS晶体管，所述控制晶体管220的源极与第二电压端260相连接，所述控制晶体管220的漏极与环形振荡器的输出端217相连接，所述控制晶体管220的栅极与第一电压端250相连接；所述保护单元230为一个电阻，所述保护单元230的一端与环形振荡器的输出端217相连接，另一端与待测试晶体管240的栅极相连接；所述待测试晶体管240为PMOS晶体管，且所述待测试晶体管240的源极、漏极和衬底接地。

所述测试单元210中的NMOS晶体管和PMOS晶体管的栅介质层的厚度大于所述待测试晶体管240的栅介质层的厚度。在本实施例中，所述测试单元210中的NMOS晶体管和PMOS晶体管为用于输入/输出（IO）电路中的MOS晶体管，所述待测试晶体管为用于核心（Core）电路中的MOS晶体管。

所述控制晶体管220用于控制测试单元210产生直流电压或交流电压。在本实施例中，由于所述控制晶体管220为PMOS晶体管，当所述第一电压端250施加有正的工作电压时，所述控制晶体管220的沟道区关闭，且当所述第二电压端260施加有负的工作电压，所述环形振荡器产生振荡的交流电压，并通过环形振荡器的输出端217输出到保护单元230的一端，且通过所述保护单元230施加到待测试晶体管240的栅极，从而进行与时间相关的介质击穿测试。当所述第一电压端250施加有负的工作电压，所述第二电压端260施加有负的工作电压时，所述控制晶体管220的沟道区打开，所述第二电压端260施加的负的工作电压作为直流电压输出到保护单元230的一端，且通过所述保护单元230施加到待测试晶体管240的栅极，从而进行与时间相关的介质击穿测试。

在本实施例中，所述保护单元230为一个电阻，所述电阻的阻值范围为100欧姆~100000欧姆，使得栅介质层发生击穿时通过测试单元的电流仍然较小。

请参考图3，本发明第二实施例还提供了一种利用所述MOS晶体管测试电路产生交流电压进行测试的测试方法，具体包括：在所述第一电压端250施加正的工作电压，在所述第二电压端260施加负的工作电压，使得所述控制晶体管220的沟道区关闭，利用环形振荡器产生交流电压，所述交流电压通过所述保护单元230施加到待测试晶体管240的栅极，利用所述交流电压对所述待测试晶体管240进行与时间相关的介质击穿测试。

其中，所述第一电压端施加的工作电压为1V~10V，所述第二电压端施加的工作电压为-1V～-10V。由于所述第一电压端的工作电压为正电压，而所述控制晶体管220为PMOS晶体管，所述施加到控制晶体管220栅极的第一电压端的工作电压使得所述控制晶体管220的沟道区关闭，且由于所述第一电压端、第二电压端的电性相反，使得所述环形振荡器产生交流电压。所述交流电压的高电平等于第一电压端施加的工作电压，即为1V~10V，所述交流电压的低电平等于第二电压端施加的工作电压，即为-1V～-10V。由于本发明实施例的待处理晶体管为用于核心（Core）电路中的MOS晶体管，所述待处理晶体管的栅极的工作电压一般为1.2V左右，当远远高于1.2V的交流电压施加到待处理晶体管的栅极上时，更容易使得待处理晶体管的栅氧化层发生与时间相关的介质击穿，减少了测试时间。

请参考图2，本发明第一实施例还提供了一种利用所述MOS晶体管测试电路产生直流电压进行测试的测试方法，具体包括：在所述第一电压端250施加负的工作电压，在所述第二电压端260端施加负的工作电压，使得所述控制晶体管220的沟道区打开，所述第二电压端250的直流电压通过所述控制晶体管220、保护单元230施加到待测试晶体管240的栅极，利用所述直流电压对所述待测试晶体管240进行与时间相关的介质击穿测试。

其中，所述第一电压端施加的工作电压为-1V～-10V，所述第二电压端施加的工作电压为-1V~-10V。由于所述第一电压端的工作电压为负电压且所述负电压的绝对值大于控制晶体管220的阈值电压的绝对值，所述施加到控制晶体管220栅极的第一电压端250的工作电压使得所述控制晶体管220的沟道区打开，所述第二电压端260的直流电压通过所述控制晶体管220、保护单元230施加到待测试晶体管240的栅极，即所述直流电压为-1V～-10V。由于本发明实施例的待处理晶体管为用于核心（Core）电路中的MOS晶体管，所述待处理晶体管的栅极的工作电压一般为-1.2V左右，当绝对值远远大于-1.2V的直流电压施加到待处理晶体管的栅极上时，更容易使得待处理晶体管的栅氧化层发生与时间相关的介质击穿，减少了测试时间。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种MOS晶体管测试电路，其特征在于，包括：

测试单元、保护单元和待测试晶体管；

所述测试单元用于产生测试使用的直流电压和交流电压，所述测试单元包括控制晶体管和奇数个CMOS反相器，所述CMOS反相器包括PMOS晶体管和NMOS晶体管，所述PMOS晶体管、NMOS晶体管的栅极相连接形成CMOS反相器的输入端，所述PMOS晶体管、NMOS晶体管的漏极相连接形成CMOS反相器的输出端，所述奇数个CMOS反相器的输入端和输出端相连接构成环形振荡器，所述CMOS反相器中PMOS晶体管的源极与第一电压端相连接，所述CMOS反相器中NMOS晶体管的源极与第二电压端相连接；

所述控制晶体管的类型与待测试晶体管的类型相同，当所述待测试晶体管为NMOS晶体管时，所述控制晶体管的源极与第一电压端相连接，所述控制晶体管的漏极与环形振荡器的输出端相连接，所述控制晶体管的栅极与第二电压端相连接；当所述待测试晶体管为PMOS晶体管时，所述控制晶体管的源极与第二电压端相连接，所述控制晶体管的漏极与环形振荡器的输出端相连接，所述控制晶体管的栅极与第一电压端相连接；

所述保护单元为待测试晶体管发生击穿时对测试电路提供保护，所述保护单元的一端与环形振荡器的输出端相连接，另一端与待测试晶体管的栅极相连接，所述待测试晶体管的源极、漏极和衬底接地。

2.如权利要求1所述的MOS晶体管测试电路，其特征在于，当所述待测试晶体管为NMOS晶体管时，所述控制晶体管为NMOS晶体管。

3.如权利要求1所述的MOS晶体管测试电路，其特征在于，当所述待测试晶体管为PMOS晶体管时，所述控制晶体管为PMOS晶体管。

4.如权利要求1所述的MOS晶体管测试电路，其特征在于，所述测试电路中PMOS晶体管和NMOS晶体管的栅介质层的厚度大于待测试晶体管的栅介质层的厚度。

5.如权利要求1所述的MOS晶体管测试电路，其特征在于，所述保护单元为电阻。

6.如权利要求5所述的MOS晶体管测试电路，其特征在于，所述电阻的阻值范围为100欧姆~100000欧姆。

7.如权利要求1所述的MOS晶体管测试电路，其特征在于，所述第一电压端和第二电压端输出的工作电压范围为-1伏～-10伏，或1伏~10伏。

8.如权利要求1所述的MOS晶体管测试电路，其特征在于，所述待测试晶体管的栅介质层为栅氧化层或高K栅介质层。

9.如权利要求1所述的MOS晶体管测试电路，其特征在于，通过调节CMOS反相器的数量来控制输出的交流电压的频率。

10.如权利要求1所述的MOS晶体管测试电路，其特征在于，通过调节CMOS反相器中NMOS晶体管和PMOS晶体管的沟道宽度来控制输出的交流电压上升和下降的时间。

11.一种利用如权利要求1所述的MOS晶体管测试电路进行测试的测试方法，其特征在于，包括：当所述待测试晶体管为NMOS晶体管，所述控制晶体管为NMOS晶体管，在所述第一电压端施加正的工作电压，在所述第二电压端施加负的工作电压，使得所述控制晶体管的沟道区关闭，利用环形振荡器产生交流电压，所述交流电压通过所述保护单元施加到待测试晶体管的栅极，利用所述交流电压对所述待测试晶体管进行与时间相关的介质击穿测试。

12.一种利用如权利要求1所述的MOS晶体管测试电路进行测试的测试方法，其特征在于，包括：当所述待测试晶体管为NMOS晶体管，所述控制晶体管为NMOS晶体管，在所述第一电压端施加正的工作电压，在所述第二电压端施加正的工作电压，使得所述控制晶体管的沟道区打开，所述第一电压端的直流电压通过所述控制晶体管、保护单元施加到待测试晶体管的栅极，利用所述直流电压对所述待测试晶体管进行与时间相关的介质击穿测试。

13.一种利用如权利要求1所述的MOS晶体管测试电路进行测试的测试方法，其特征在于，包括：当所述待测试晶体管为PMOS晶体管，所述控制晶体管为PMOS晶体管，在所述第一电压端施加正的工作电压，在所述第二电压端施加负的工作电压，使得所述控制晶体管的沟道区关闭，利用环形振荡器产生交流电压，所述交流电压通过所述保护单元施加到待测试晶体管的栅极，利用所述交流电压对所述待测试晶体管进行与时间相关的介质击穿测试。

14.一种利用如权利要求1所述的MOS晶体管测试电路进行测试的测试方法，其特征在于，包括：当所述待测试晶体管为PMOS晶体管，所述控制晶体管为PMOS晶体管，在所述第一电压端施加负的工作电压，在所述第二电压端施加负的工作电压，使得所述控制晶体管的沟道区打开，所述第二电压端的直流电压通过所述控制晶体管、保护单元施加到待测试晶体管的栅极，利用所述直流电压对所述待测试晶体管进行与时间相关的介质击穿测试。