JP2006162426A - 半導体装置の検査装置 - Google Patents

Abstract

【課題】 個々の検査対象半導体装置のアバランシェ耐圧のバラツキに影響されずに、検査対象半導体装置に対して、略一定のエネルギーを印加することが可能な検査装置を提供する。
【解決手段】 制御端子２２ｃと一対の主端子２２ａ、２２ｂを有する半導体装置の検査装置であり、検査対象半導体装置２２の一対の主端子２２ａ、２２ｂに接続することによって、直流電源５２、スイッチ４０、インダクタ３０、検査対象半導体装置２２の順に一巡する直列回路を構成する電圧印加回路３１と、検査対象半導体装置２２の制御端子２２ｃに接続することによって、検査対象半導体装置２２のオン・オフを切換える切換回路１１と、切換回路１１がターンオフ信号を出力するタイミングに略一致するタイミングで、スイッチ４０を遮断する遮断回路３１を備えている検査装置。
【選択図】 図１

Description

一対の主端子を有するとともに、制御端子に印加する電圧を切換えることによって一対の主端子間のオン・オフを切換える半導体装置が普及している。本発明は、その種の半導体装置のアバランシェ耐量を検査する装置に関する。

図８に、従来の検査装置１００を示す。図示１２２が検査する対象の半導体装置であり、この例ではＩＧＢＴ（Insulated Gate Bipolar Transistor）が例示されている。ＩＧＢＴは、一対の主端子１２２ａ、１２２ｂと制御端子１２２ｃを有しており、制御端子１２２ｃに印加するゲート電圧を切換えることによって、一対の主端子１２２ａ、１２２ｂ間のオン・オフを切換える。
検査装置１００は、検査対象半導体装置１２２の一対の主端子１２２ａ、１２２ｂに接続することによって、電源１５２、インダクタ１３０、検査対象半導体装置１２２の順に一巡する直列回路を構成する電圧印加回路１２１を備えている。電圧印加回路１２１は、主端子用端子１１０ａ、１１０ｂを利用して、検査対象半導体装置１２２の一対の主端子１２２ａ、１２２ｂに接続する。また検査装置１００は、検査対象半導体装置１２２の制御端子１２２ｃに接続することによって、検査対象半導体装置１２２のオン・オフを切換える切換回路１１１を備えている。切換回路１１１は、ハイ電位とロー電位の間で時間的に切換わるトリガ電圧を発生するトリガ電圧発生回路１１２と抵抗１１４を備えている。切換回路１１１は、制御用端子１１０ｃを利用して、検査対象半導体装置１２２の制御端子１２２ｃに接続する。この種の検査装置の一例が、特許文献１に開示されている。
実開平２−１０５１７４号公報

検査の際には、検査対象半導体装置１２２の制御端子１２２ｃにオン電圧を加えることによって、電源１５２、インダクタ１３０、半導体装置１２２の順に一巡する直列回路に直流電流を流す。この状態で、半導体装置１２２の制御端子１２２ｃに加える電圧をオフ電圧に変化させる（ターンオフ信号を印加するといってもよい）。この結果、半導体装置１２２の主端子１２２ａ、１２２ｂの間が遮断され、インダクタ１３０に蓄積されていたエネルギーが半導体装置１２２に印加される。この検査によって、不良な半導体装置１２２はアバランシェ破壊を起こす一方、正常な半導体装置１２２は破壊されない。検査中の主端子１２２ａ、１２２ｂ間の電圧変化を計測したり、あるいは検査後の半導体装置１２２の特性を測定したりすることによって、加えたアバランシェエネルギーによって半導体装置１２２が破壊されたのか、あるいはアバランシェエネルギーに耐えられたのか、即ち、検査した半導体装置１２２が不良であるのか正常であるのかを検査することができる。

図９に、検査装置１００の動作波形を示す。図９（ａ）に示すVgeは、検査対象半導体装置１２２の制御端子１２２ｃ（ゲート）と一方の主端子１２２ｂ（エミッタ）間の電圧である。図９（ｂ）に示すIcは、検査対象半導体装置１２２の主端子１２２ａ（コレクタ）と主端子１２２ｂ（エミッタ）の間を流れるコレクタ電流値である。図９（ｃ）に示すVceは、検査対象半導体装置１２２の主端子１２２ａ（コレクタ）と主端子１２２ｂ（エミッタ）の間の電圧値である。Iavaは、検査対象半導体装置１２２がブレークダウンするときの電流値である。Vavaは、検査対象半導体装置１２２のアバランシェ耐圧である。

図９に示すように、検査対象半導体装置１２２の制御端子１２２ｃにオン信号を入力する時間（ｔ_１）は極めて短く設定されており、コレクタ電流値Icが飽和する前に、制御端子１２２ｃにターンオフ信号を入力する。オン信号を入力している期間（ｔ_１）では、検査対象半導体装置１２２のVceを０Ｖと見なすことができるので、次の式が成立する。
L・（Iava／t_１）＝Vcc (1)
またターンオフ信号を入力してからコレクタ電流値Icがゼロになるまでの時間（ｔ_２）については、次の式が成立する。
L・（Iava／t_２）＝Vava−Vcc (2)
ここで、上記式（１）と（２）を用いて、検査対象半導体装置１２２に印加されるアバランシェエネルギーEavaを整理すると、次の式が成立する。
Eava＝1／2・Iava・Vava・t_２＝L／2・Iava^２・（Vava／Vava−Vcc） (3)

従来の検査装置１００によると、上記の式（３）に示されるように、検査対象半導体装置１２２に印加されるエネルギーEavaは、インダクタ１３０に蓄積されていたエネルギー（L／2・Iava^２）だけではなく、電源１５２による影響分（（Vava／Vava−Vcc））を乗じた大きさとなる。この影響分は、個々の検査対象半導体装置１２２のアバランシェ耐圧Vavaによって変動する。即ち、検査対象半導体装置１２２のアバランシェ耐圧のバラツキによって、検査対象半導体装置１２２に印加されるエネルギーがバラツクことになる。アバランシェ耐圧が小さい半導体装置１２２には大きなエネルギーが加えられ、アバランシェ耐圧が大きい半導体装置１２２には小さなエネルギーが加えられることになる。製造公差によって、半導体装置１２２のアバランシェ耐圧がバラツクことは避けられない。
従って、従来の検査装置１００を用いて半導体装置を検査する場合、アバランシェ耐圧が小さな半導体装置に必要なエネルギーが印加されるように検査条件を設定すると、アバランシェ耐圧が大きな半導体装置には必要なエネルギーを印加できず、実質的なアバランシュ検査を実施しないままに半導体装置を出荷する事態が発生してしまう。一方、アバランシェ耐圧が大きな半導体装置に必要なエネルギーが印加されるように検査条件を設定すると、アバランシェ耐圧が小さな半導体装置には過大なエネルギーが印加され、良品を破壊する事態が発生してしまう。
これを防ぐためには、検査対象半導体装置のアバランシェ耐圧を測定し、アバランシェ耐圧のバラツキを補償してエネルギーが印加されるようにする必要があるが、この方式では検査に要する時間が長くなる等の不都合が多く、現実的でない。
本発明は、検査対象半導体装置のアバランシェ耐圧のバラツキに影響されず、検査対象半導体装置に対して略一定のエネルギーを印加することが可能な検査装置を提供するものである。

本発明の検査装置は、検査対象半導体装置の一対の主端子に接続することによって、電源、スイッチ、インダクタ、検査対象半導体装置の順に一巡する直列回路を構成する電圧印加回路と、検査対象半導体装置の制御端子に接続することによって、検査対象半導体装置のオン・オフを切換える切換回路と、切換回路がターンオフ信号を出力するタイミングに略一致するタイミングで、スイッチを遮断する遮断回路とを備えている。
切換回路がターンオフ信号を出力するタイミングと、遮断回路がスイッチを遮断するタイミングは略一致していればよい。スイッチ素子には応答遅れが存在するために、両者を一致させるには、検査対象半導体装置にターンオフ信号を出力するタイミングと、スイッチに遮断信号（スイッチに対するターンオフ信号である。検査対象半導体装置に対するターンオフ信号と区別するために、本明細書では「遮断信号」という用語を用いる。）を出力するタイミングを一致させないことがある。少なくとも、検査対象半導体装置がターンオフして流れる電流がゼロになる前にスイッチが遮断していれば、アバランシェ耐圧のバラツキによって、検査対象半導体装置に加えるエネルギーの大きさがバラツクという現象が抑制される。したがって、切換回路がターンオフ信号を出力するタイミングより後のタイミングで遮断回路の遮断信号が出力する場合もあれば、先のタイミングで遮断回路の遮断信号が出力する場合もある。要は、切換回路がターンオフ信号を出力するタイミングと、遮断回路がスイッチを遮断するタイミングが略一致していればよい。スイッチに存在する応答遅れを加味して、切換回路がターンオフ信号を出力するタイミングと、遮断回路が遮断信号を出力するタイミングをチューニングすることによって、切換回路がターンオフ信号を出力するタイミングと、遮断回路がスイッチを遮断するタイミングを略一致させることができる。望ましくは、検査対象半導体装置がターンオフ動作を始めた直後にスイッチが遮断することであり、その時間差が少ない程アバランシェ耐圧のバラツキによって加えるエネルギーの大きさがバラツクという現象が抑制される。
この検査装置によると、検査対象半導体装置がターンオフされると、スイッチがインダクタと電源の間を遮断する。これにより、検査対象半導体装置にインダクタからエネルギーを印加しているときに、電源からの影響が検査対象半導体装置に加わることが防止される。インダクタに蓄積されていたエネルギーのみを検査対象半導体装置に印加することができる。検査対象半導体装置がターンオフするタイミングと、スイッチが遮断するタイミングが厳密には一致しないことから、電源の影響がゼロにはならないが、ほぼゼロにすることができる。少なくとも、電源の影響を低減することができる。
この検査装置によると、検査対象半導体装置のアバランシェ耐圧のバラツキとは無関係に、インダクタに蓄積されていた一定量のエネルギーを検査対象半導体装置に印加することができ、安定的にアバランシェ検査を実施することができる。

電源とインダクタの間に設けるスイッチは、制御端子を有する半導体スイッチング素子であることが好ましい。
この場合、切換回路が検査対象半導体装置の制御端子に加えるターンオフ信号を半導体スイッチング素子の制御端子に印加してもよい。
あるいは、切換回路が検査対象半導体装置の制御端子に加えるターンオフ信号を遅延し、その遅延したターンオフ信号を半導体スイッチング素子の制御端子に印加してもよい。

電源とインダクタの間に設けるスイッチが制御端子を有する半導体スイッチング素子である場合、切換回路は、ハイ電位とロー電位の間で時間的に切換わるトリガ電圧を発生する回路と、トリガ電圧を遅延して検査対象半導体装置の制御端子に加える遅延回路を有していることが好ましい。この場合、スイッチを遮断する回路は、遅延していないトリガ電圧と遅延したトリガ電圧を入力するＯＲ回路を有し、そのＯＲ回路の出力を半導体スイッチング素子の制御端子に印加することが好ましい。

この態様によると、トリガ電圧がハイに変化するのに同期して、半導体スイッチング素子がオンする。一方、遅延回路が存在するために、検査対象半導体装置はまだオフされている。遅延回路による時間差を利用することによって、半導体スイッチング素子が先にオンし、次いで検査対象半導体装置がオンする。検査対象半導体装置がターンオンするときには、半導体スイッチング素子がすでにオンしており、半導体スイッチング素子を追加したことの影響を回避することができる。
トリガ電圧がローに変化すると、遅延回路で遅延した時間後に、検査対象半導体装置と半導体スイッチング素子は略同時に遮断される。したがって、インダクタに蓄積されたエネルギーのみを検査対象半導体装置に印加することができる。一つの遅延手段を利用することによって、半導体スイッチング素子のターンオン時の影響を回避するとともに、検査対象半導体装置と半導体スイッチング素子を略同時に遮断することができる。

あるいは、スイッチを遮断する回路が、遅延回路で遅延したトリガ電圧をさらに遅延させる第２の遅延回路と、遅延していないトリガ電圧と第２の遅延回路で遅延したトリガ電圧を入力するＯＲ回路を有し、そのＯＲ回路の出力を半導体スイッチング素子の制御端子に印加するものであってもよい。
これによると、半導体スイッチング素子がターンオンしてから検査対象半導体装置をターンオンさせることができ、検査対象半導体装置がターンオフした直後に半導体スイッチング素子を遮断させることができる。

本発明の検査装置を利用すると、検査対象半導体装置のアバランシェ耐圧のバラツキとは無関係に、検査対象半導体装置に略一定のアバランシェエネルギーを印加することができる。

実施例の主要な特徴を列記する。
（第１形態） スイッチは、検査対象半導体装置にターンオフ信号が入力してから電流がゼロとなるまでの間に遮断する。
（第２形態） スイッチは、検査対象半導体装置にターンオフ信号が入力した直後に遮断する。

図面を参照して以下に実施例を詳細に説明する。
図１に、本実施例の検査装置１０の回路を示す。図示２２が検査する対象の半導体装置であり、この例ではＩＧＢＴ（Insulated Gate Bipolar Transistor）が例示されている。ＩＧＢＴは、一対の主端子２２ａ、２２ｂと制御端子２２ｃを有しており、制御端子２２ｃに印加するゲート電圧を切換えることによって、一対の主端子２２ａ、２２ｂ間のオン・オフを切換える。検査装置１０は、検査対象半導体装置２２の一対の主端子２２ａ、２２ｂに接続することによって、直流電源５２、スイッチ４０、インダクタ３０、検査対象半導体装置２２の順に一巡する直列回路を構成する電圧印加回路２１を備えている。また、検査装置１０は、検査対象半導体装置２２の制御端子２２ｃに接続することによって、検査対象半導体装置２２のオン・オフを切換える切換回路１１を備えている。切換回路１１は、ハイ電位とロー電位の間で時間的に切換わるトリガ電圧を発生するトリガ電圧発生回路１２と抵抗１４を備えている。さらに、検査装置１０は、スイッチ４０を遮断する遮断回路３１を備えている。遮断回路３１は、トリガ電圧発生回路１２のトリガ電圧を利用してスイッチ４０を遮断する。直流電源５２には、コンデンサ５４が並列に設けられており、直流の定電圧Vccを供給する。直流電源５２とコンデンサ５４を合わせて電圧供給手段５０という。検査装置１０は、検査対象半導体装置２２のコレクタ端子２２ａとエミッタ端子２２ｂと制御端子２２ｃに対して、脱着可能に接続するコレクタ用端子１０ａとエミッタ用端子１０ｂと制御用端子１０ｃを備えている。検査対象半導体装置２２の各端子２２ａ、２２ｂ、２２ｃを、検査装置１０側の各端子１０ａ、１０ｂ、１０ｃに接続することによって、検査対象半導体装置２２は検査可能な状態にセットされる。なお、遮断回路３１は、本実施例のようにトリガ電圧発生回路１２のトリガ電圧を利用してスイッチ４０を遮断する構成であってもよいし、あるいはタイマー等を利用して独立してスイッチ４０を遮断する構成であってもよい。遮断回路３１は、トリガ電圧発生回路１２とスイッチ４０を接続してもよいし、あるいはそれとは別にスイッチ４０を遮断させてもよい。いずれにしても、切換回路１１がターンオフ信号を出力するタイミングに略一致するタイミングで、スイッチ４０を遮断させる構成を備えている。

ここで、図２に検査対象半導体装置がダイオード２６の例を示す。ダイオード２６自身は制御端子を備えていないので、ダイオード２６自身で導通状態と遮断状態を制御することができない。この場合は、ダイオード２６に対して別個のスイッチ手段を設けて、検査対象半導体装置の導通状態と遮断状態を制御すればよい。この例では、図２に示すように、ダイオード２６と並列にＩＧＢＴ２４を設けて、このＩＧＢＴ２４のオン・オフを制御することによって、検査対象半導体装置の導通状態と遮断状態を制御する。この場合、検査対象半導体装置とは、ダイオード２６とＩＧＢＴ２４が混合した半導体装置（制御端子と一対の主端子を備えている）と評価することができる。ＩＧＢＴ２４のアバランシェ耐圧がダイオードのアバランシェ耐圧より高いことが保証されていれば、ダイオード２６が優先してブレークダウンを起こす。したがって、本検査装置１０はダイオード２６の検査装置ということができる。この場合、ＩＧＢＴ２４は固定したままで、ダイオード２６のカソード端子２６ａとアノード端子２６ｂを利用して、検査対象とするダイオード２６を取り換えて検査を実施することができる。
以下では、検査対象半導体装置がＩＧＢＴの例（図１）を参照して説明する。

次に、図３のフローチャートを用いて、この検査装置１０を利用する検査手順を説明する。
まず、検査対象半導体装置２２の各端子２２ａ、２２ｂ、２２ｃを、検査装置１０側の各端子１０ａ、１０ｂ、１０ｃに接続し回路を構成して検査を開始する。次に、スイッチ４０をオフにする。あるいは、本来的にスイッチ４０はオフ状態である。電圧供給手段５０が設定電圧まで上昇した後に、スイッチ４０をオンしてインダクタ３０と直流電源５２の間を導通する。次に、切換回路１１によってターンオン信号を検査対象半導体装置２２の制御端子（ゲート）２２ｃに入力し、検査対象半導体装置２２を導通させる。制御端子２２ｃにターンオン信号を入力してからの経過時間ｔg(on)が、予め設定されていた閾値時間ｔgを経過するのを合図に、検査対象半導体装置２２にターンオフ信号を入力し、検査対象半導体装置２２を遮断する。これにより、インダクタ３０に蓄積されていたエネルギーが検査対象半導体装置２２に印加される。このとき、検査対象半導体装置２２が遮断されたのと同時に、あるいは検査対象半導体装置２２を流れるコレクタ電流Icが完全にゼロになるより先に、スイッチ４０を遮断する。スイッチ４０を遮断することによって、エネルギーがインダクタ３０から検査対象半導体装置２２に印加しているときに、直流電源５２の影響が検査対象半導体装置２２に加わることが防止される。したがって、実質的には、インダクタ３０に蓄積されていたエネルギーのみが検査対象半導体装置２２に印加されるという現象を得ることができる。インダクタ３０に蓄積されていたエネルギーが検査対象半導体装置２２に印加されると、検査対象半導体装置２２が不良な場合はアバランシェ破壊され、検査対象半導体装置２２が良品な場合はアバランシェ破壊されない。必要に応じて、このときの検査対象半導体装置２２の一対の主端子２２ａ、２２ｂの間の電圧値を測定することによって、アバランシェ耐圧を測定することもできる。
この検査方法によると、検査対象半導体装置２２のアバランシェ耐圧のバラツキに関係なく、インダクタに蓄積されていた一定のエネルギーのみを検査対象半導体装置２２に印加することができ、ひいては略同一条件に基づく検査試験を実施することができる。

図４に、検査装置１０の動作波形を示す。図４（ａ）に示すVgeは、検査対象半導体装置２２の制御端子（ゲート）と一方の主端子（エミッタ）間の電圧であり、制御信号（あるいはゲート電圧という）に相当する。図４（ｂ）に示すIcは、検査対象半導体装置２２を流れるコレクタ電流値である。図４（ｃ）に示すVceは、検査対象半導体装置２２の主端子（コレクタ）と主端子（エミッタ）の間の電圧値である。さらに、スイッチ４０に入力する遮断信号も併せて示す。Iavaは検査対象半導体装置２２がブレークダウンするときの最大電流値である。Vavaは検査対象半導体装置２２のアバランシェ耐圧である。なお、図９に示す従来の検査装置１００と比較すると、本実施例の特徴が明瞭に理解することができるであろう。

図４と図９を比較すると分かるように、本実施例のVceは、ターンオフ信号が検査対象半導体装置２２に入力してから所定時間を経過すると０Ｖに収束する。図９に示すような直流電源Vccの影響が加わっていない。したがって、検査対象半導体装置２２に印加されるエネルギーEavaは、インダクタ３０に蓄積されていたエネルギー（L／2・Iava^２）となる。このエネルギーは、閾値時間ｔgによって調整可能なエネルギーであり、所望する一定量のエネルギーのみを検査対象半導体装置２２に印加することができる。

次に、図５を参照して、スイッチが半導体スイッチング素子４２で構成され、その半導体スイッチング素子４２がトリガ電圧発生回路１２のトリガ電圧を利用して動作する回路例を具体的に示す。
図５（ａ）に示すように、この検査装置１０の切換回路１１は、ハイ電位とロー電位の間で時間的に切換わるトリガ電圧（Ｖ_１）を発生するトリガ電圧発生回路１２と、トリガ電圧（Ｖ_１）を遅延して検査対象半導体装置２２の制御端子に加える遅延回路１６を備えている。遅延回路１６と検査対象半導体装置２２の制御端子の間には、第１電源１３と抵抗１４が接続されており、遅延したトリガ電圧（Ｖ_２）に基づいてゲート電圧を生成する。したがって、この遅延したトリガ電圧（Ｖ_２）は、切換回路１１の出力信号（その一例としてターンオフ信号がある）ということができる。遮断回路３１は、遅延していないトリガ電圧（Ｖ_１）と遅延したトリガ電圧（Ｖ_２）を入力するＯＲ回路３２を備え、そのＯＲ回路３２の出力（Ｖ_３）は半導体スイッチング素子４２の制御端子に印加する。ＯＲ回路３２と半導体スイッチング素子４２の制御端子の間には、第２電源３３と抵抗３４が接続されており、ＯＲ回路３２の出力（Ｖ_３）に基づいて、半導体スイッチング素子４２に対するゲート電圧を生成する。したがって、このＯＲ回路３２の出力（Ｖ_３）が、遮断回路３１の出力信号（その一例として遮断信号がある）ということができる。

図５（ｂ）に示すように、この態様では、トリガ電圧（Ｖ_１）がハイになるのに同期してＯＲ回路３２の出力（Ｖ_３）はハイになる。これにより、半導体スイッチング素子４２の制御端子にオン電圧が印加され、半導体スイッチング素子４２がインダクタ３０と直流電源５２の間を導通する。このとき、遅延回路１６を通過したトリガ電圧（Ｖ_２）は、遅延回路１６によって遅延されて出力する。したがって、トリガ電圧（Ｖ_２）がローの間は、半導体スイッチング素子４２が閉じ、検査対象半導体装置２２は遮断されている状態の期間が得られる。この期間が経過した後に、トリガ電圧（Ｖ_２）がハイに変化すると、検査対象半導体装置２２は導通する。したがって、検査対象半導体装置２２がオン状態に移行したときには、半導体スイッチング素子４２は完全なオン状態となっている。即ち、半導体スイッチング素子４２の立ち上がり時の遅れの影響を回避して、直流電源５２の電圧が素早くインダクタ３０と検査対象半導体装置２２に供給される。
次に、トリガ電圧（Ｖ_１）はハイからローに変化する。このハイの期間は閾値時間に基づいて設定されている。トリガ電圧（Ｖ_１）がローに変化した後に、遅延回路１６を通過したトリガ電圧（Ｖ_２）がハイからローに変化する。トリガ電圧（Ｖ_２）がローに変化すると、検査対象半導体装置２２の制御端子２２ｃにはターンオフ信号が入力する。このとき、ＯＲ回路３２の出力（Ｖ_３）もローに変化している。したがって、ターンオフ信号に同期して、半導体スイッチング素子４２には遮断信号が入力する。検査対象半導体装置２２に入力するゲートオフ信号のタイミングと半導体スイッチング素子４２に入力する遮断信号のタイミングが一致する。検査対象半導体装置２２と半導体スイッチング素子４２の応答遅れにもよるが、検査対象半導体装置２２と半導体スイッチング素子４２は略一致してオフとなる。これにより、インダクタ３０に蓄積されたエネルギーのみを検査対象半導体装置２２に印加することができるのである。

検査対象半導体装置２２と半導体スイッチング素子４２にオフ電圧が印加されるタイミングは、必要に応じて異なるタイミングで加えることもできる。例えば、半導体スイッチング素子４２を僅かに遅れて遮断させることができる。この場合は、図６に示すように、遅延回路１６の出力側とＯＲ回路３２の入力側を接続する接続線に、第２の遅延回路１７を設けることで実現できる。第２の遅延回路１７は、遅延回路１６で遅延したトリガ電圧をさらに遅延させる。この検査装置１０によれば、検査対象半導体装置２２に入力する信号（Ｖ_２ａ）に対して、半導体スイッチング素子４２に入力する信号（Ｖ_３）は、第２の遅延回路１７によって形成される時間差に基づいて僅かに遅れて入力するようになる。半導体スイッチング素子４２が、検査対象半導体装置２２より先に遮断すると、半導体スイッチング素子４２が先にブレークダウンすることがあり、検査試験を正確に実施することができない場合がある。このような事態を回避するために、図６に示すような検査装置を利用すると、半導体スイッチング素子４２が検査対象半導体装置２２よりも遅れて遮断されるので、半導体スイッチング素子４２がブレークダウンしてしまう事態を確実に防止できる。
なお、検査対象半導体装置２２と半導体スイッチング素子４２のスイッチング応答遅れの違いから、半導体スイッチング素子４２に入力する遮断信号を、検査対象半導体装置２２のターンオフ信号より先に加えた方が有効なこともある。半導体スイッチング素子４２の応答遅れが、検査対象半導体装置２２の応答遅れよりも遅い場合は有効である。半導体スイッチング素子４２に遮断信号を先に加えておくことによって、結果として、検査対象半導体装置２２にターンオフ信号が入力した直後に、半導体スイッチング素子４２が遮断されるという現象を得ることができる。この場合、図７に示すように、トリガ電圧発生回路１２と検査対象半導体装置２２の制御端子２２ｃの間に遅延回路１８を設けることによって実現できる。半導体スイッチング素子４２には、トリガ電圧（Ｖ_１）に基づくゲート電圧が直接印加され、検査対象半導体装置２２の制御端子２２ｃには遅延したトリガ電圧（Ｖ_２）に基づくゲート電圧が印加される。これにより、半導体スイッチング素子４２には、検査対象半導体装置２２よりも先にオン信号が入力するとともに、検査対象半導体装置２２よりも先にオフ信号が入力する。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

実施例の検査装置の回路の一例を示す（１）。 実施例の検査装置の回路の一例を示す（２）。 検査試験の手順を示す。 実施例の検査装置の動作波形を示す。 （ａ）実施例の検査装置の回路の一例を示す（３）。（ｂ）動作波形を示す。 （ａ）実施例の検査装置の回路の一例を示す（４）。（ｂ）動作波形を示す。 実施例の検査装置の回路の一例を示す（５）。 従来の検査装置の回路を示す。 従来の検査装置の動作波形を示す。

符号の説明

１０：検査装置
１１：切換回路
１２：トリガ電圧発生回路
１４：抵抗
１６、１７、１８：遅延回路
２１：電圧印加回路
２２：検査対象半導体装置
３０：インダクタ
３１：遮断回路
３２：ＯＲ回路
４０：スイッチ
４２：半導体スイッチング素子
５０：電圧供給手段
５２：直流電源
５４：コンデンサ

Claims (5)

1. 制御端子と一対の主端子を有する半導体装置の検査装置であり、
   検査対象半導体装置の一対の主端子に接続することによって、電源、スイッチ、インダクタ、検査対象半導体装置の順に一巡する直列回路を構成する電圧印加回路と、
   検査対象半導体装置の制御端子に接続することによって、検査対象半導体装置のオン・オフを切換える切換回路と、
   前記切換回路がターンオフ信号を出力するタイミングに略一致するタイミングで、前記スイッチを遮断する遮断回路と、
   を備えている検査装置。
2. 前記スイッチは、制御端子を有する半導体スイッチング素子で構成されており、
   前記遮断回路は、前記切換回路が検査対象半導体装置の制御端子に加えるターンオフ信号を半導体スイッチング素子の制御端子に印加することを特徴とする請求項１の検査装置。
3. 前記スイッチは、制御端子を有する半導体スイッチング素子で構成されており、
   前記遮断回路は、前記切換回路が検査対象半導体装置の制御端子に加えるターンオフ信号を遅延したターンオフ信号を半導体スイッチング素子の制御端子に印加することを特徴とする請求項１の検査装置。
4. 前記スイッチは、制御端子を有する半導体スイッチング素子で構成されており、
   前記切換回路は、ハイ電位とロー電位の間で時間的に切換わるトリガ電圧を発生する回路と、トリガ電圧を遅延して検査対象半導体装置の制御端子に加える遅延回路を有し、
   前記遮断回路は、遅延していないトリガ電圧と遅延したトリガ電圧を入力するＯＲ回路を有し、そのＯＲ回路の出力を半導体スイッチング素子の制御端子に印加することを特徴とする請求項１の検査装置。
5. 前記スイッチは、制御端子を有する半導体スイッチング素子で構成されており、
   前記切換回路は、ハイ電位とロー電位の間で時間的に切換わるトリガ電圧を発生する回路と、トリガ電圧を遅延して検査対象半導体装置の制御端子に加える遅延回路を有し、
   前記遮断回路は、前記遅延回路で遅延したトリガ電圧をさらに遅延させる第２の遅延回路と、遅延していないトリガ電圧と第２の遅延回路で遅延したトリガ電圧を入力するＯＲ回路を有し、そのＯＲ回路の出力を半導体スイッチング素子の制御端子に印加することを特徴とする請求項１の検査装置。

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