JP2009272914A - Ｆｅｔ増幅器のバイアス回路 - Google Patents

Abstract

【課題】ＦＥＴ増幅器のバイアス回路に関し、スイッチングスピードが低下せず、低コストで、実装面積が小さく、またデバイスの信頼性を損なわないバイアス回路を提供する。
【解決手段】ドレインラインに並列にコンデンサ４−３が接続されたＦＥＴ増幅器４−１に対して、ドレインバイアス電圧を供給する経路に直列に第１のスイッチ１−１を挿入し、第１のスイッチ１−１でドレインバイアス電圧の供給と遮断とを切り替える。また、ドレインバイアス電圧を供給しているとき、ドレイン電流が通常増幅動作点の領域となる第１のゲートバイアス電圧を第２のスイッチ１−２により与え、ドレインバイアス電圧の供給の遮断と同時に、通常増幅動作点より大電流が流れる第２のゲートバイアス電圧を与えるよう第２のスイッチ１−２を切り替え、コンデンサ４−３に蓄積された電荷を、ＦＥＴ４−１の大電流ドレイン電流により放電させる。
【選択図】図１

Description

本発明はＦＥＴ（電界効果トランジスタ）増幅器のバイアス回路に関し、特に、通信用装置の送信系高出力増幅器として用いられるＦＥＴ増幅器のバイアス回路に関する。

送信と受信とを時分割的に切り替える、所謂時分割複信（ＴＤＤ：Time Division Duplex）方式の通信用装置の送信系高出力増幅器は、電力高効率化及び受信系への回り込みの防止等のために、送信時のみアクティブ状態となるよう、該増幅器のバイアス電圧のレベルを送信時と受信時とで切り替えるスイッチング制御が行われる。

ＦＥＴを用いた送信系高出力増幅器のバイアス電圧レベルをスイッチングし、該増幅器をアクティブ状態と非アクティブ状態とに切り替える方式としては、ドレインバイアススイッチング方式及びゲートバイアススイッチング方式が知られている。

ドレインバイアススイッチング方式の回路構成は、図４に示すようにＦＥＴ４−１のドレインバイアス電圧を与える経路に直列にスイッチ４−２を挿入し、該スイッチ４−２のオン／オフを制御することにより、ドレインバイアス電圧の供給と遮断とを切り替えるものである。

ＦＥＴ４−１は、ドレインバイアス電圧が供給されたときにアクティブ状態（増幅動作可能状態）となり、また、ドレインバイアス電圧の供給が遮断されたときに非アクティブ状態になる。なお、スイッチ４−２には、通信用装置の送信と受信の切り替えを制御する時分割複信（ＴＤＤ）制御信号が印加され、スイッチ４−２は送信と受信の切り替えタイミングに同期してオン／オフが切り替えられる。

しかし、ＦＥＴのドレインバイアス電圧を与える回路には、電源のインピーダンスを低下させるために、ドレインラインと並列に（ドレイン端子と電源の正又は負電極との間に）数十ｕＦ程度のコンデンサ４−３が接続されている。このコンデンサ４−３の影響によって、ドレインバイアス電圧の立ち上がり及び立ち下がりに数十ｕｓｅｃ程度の遅延が生じることとなる。

図４のドレインバイアススイッチング方式のバイアス電圧のタイムチャートを図５に示す。同図の（ａ）は、時分割複信（ＴＤＤ）制御信号の波形を示し、（ｂ）はドレインバイアス電圧の波形を示し、（ｃ）はゲートバイアス電圧の波形を示している。同図に示すように、ドレインバイアス電圧がハイレベルに達するまでのタイミング及びローレベルに落ちるまでのタイミングは、時分割複信（ＴＤＤ）制御信号の切り替えタイミングから、コンデンサ４−３の影響による遅延が生じる。

この遅延を防ぐために、図６に示すようにドレイン電流が流れるドレインラインに並列に、第２のスイッチ６−１と抵抗６−２を追加し、コンデンサ４−３に蓄積された電荷を、該第２のスイッチ６−１及び抵抗６−２を介して放電させる手法がある。放電回路を設けたドレインバイアススイッチング方式のバイアス電圧のタイムチャートを図７に示す。

図７において、（ａ）はドレインバイアス電圧を切り替える第１のスイッチ４−２に加える第１の時分割複信（ＴＤＤ）制御信号＃１の波形を示す。（ｂ）はコンデンサ４−３に蓄積された電荷を放電させる第２のスイッチ６−１に加える第２の時分割複信（ＴＤＤ）制御信号＃２の波形を示す。（ｃ）はドレインバイアス電圧の波形を示し、（ｄ）はゲートバイアス電圧の波形を示している。

同図に示すように、第１の時分割複信（ＴＤＤ）制御信号＃１の立ち上がりで第１のスイッチ４−２をオンにしてドレインバイアス電圧を供給し、その直後に、第２の時分割複信（ＴＤＤ）制御信号＃２をハイレベルとして第２のスイッチ６−１をオンにする。この状態で、第１の時分割複信（ＴＤＤ）制御信号＃１の立ち下がりにより第１のスイッチ４−２をオフ状態にしてドレインバイアス電圧の供給を遮断したとき、第２の時分割複信（ＴＤＤ）制御信号＃２をなおハイレベルの状態として第２のスイッチ６−１をオン状態としておくことにより、コンデンサ４−３に蓄積された電荷を、第２のスイッチ６−１及び抵抗６−２を介して放電する。

該コンデンサ４−３の放電が完了した後のタイミングで、第２の時分割複信（ＴＤＤ）制御信号＃２をローレベルに下げる。こうすることにより、第２のスイッチ６−１がオン状態のとき、コンデンサ４−３を含む充放電回路の時定数が減少し、ドレインバイアス電圧の立ち上がり及び立ち下がりの時間は、図５の場合に比べて短縮され、コンデンサ４−３の影響による遅延を減少させることができる。

しかし、コンデンサ４−３の充放電を短時間で完了させるには、抵抗６−２を含む充放電回路に大電流を流す必要があるため、回路規模が大きくなり、高コスト化、実装面積の増大化につながることとなる。

ゲートバイアススイッチング方式の回路構成を図８に示す。ゲートバイアススイッチング方式は、ＦＥＴ４−１のゲートバイアス電圧を、ＦＥＴ４−１のドレイン−ソース間を非導通状態にするピンチオフバイアス電圧と、ＦＥＴ４−１のドレイン−ソース間を導通状態にしてドレイン電流が通常増幅動作点の領域となる通常動作バイアス電圧とに切り替えるものである。

即ち、図８に示すように、ゲートバイアス電圧を与える経路に、スイッチ８−１を挿入し、スイッチ８−１によりピンチオフバイアス電圧と通常動作バイアス電圧の何れかを選択してＦＥＴ４−１にゲートバイアス電圧を与える。スイッチ８−１には、通信用装置の送信と受信の切り替えタイミングに同期した時分割複信（ＴＤＤ）制御信号を印加し、スイッチ８−１は該時分割複信（ＴＤＤ）制御信号に同期してオン／オフが切り替わる。

図９にゲートバイアススイッチング方式のバイアス電圧のタイムチャートを示す。同図の（ａ）は、時分割複信（ＴＤＤ）制御信号の波形を示し、（ｂ）はドレインバイアス電圧の波形を示し、（ｃ）はゲートバイアス電圧の波形を示している。同図（ｃ）に示すように、ゲートバイアス電圧は、時分割複信（ＴＤＤ）制御信号に同期して、ピンチオフバイアス電圧の設定と通常動作バイアス電圧の設定とに切り替わる。

ゲートバイアス電圧を切り替えるゲートバイアススイッチング方式のバイアス回路には、ドレインラインのように大電流が流れることはないため、回路構成が小規模のものとなり、低コストで小さい実装面積で構成することができる。しかし、デプリーション形のＦＥＴなどでは、ピンチオフバイアス電圧を印加することによってデバイスが破壊されるなど、デバイスの信頼性が損なわれる場合がある。

時分割複信（ＴＤＤ）制御信号等によってドレインバイアス電圧又はゲートバイアス電圧を制御し、ＦＥＴ増幅器をパルス駆動する技術は、下記の特許文献１等によって知られている。
特開平１１−２０５０４４号公報

ドレインバイアススイッチング方式では、ドレインラインに接続されたコンデンサの影響によって、ドレインバイアス電圧の立ち上がり及び立ち下がりに遅延を生じ、ＦＥＴをアクティブ状態／非アクティブ状態に切替えるスイッチングスピードが低下するという問題が生じる。また、このコンデンサの影響を低減するために、コンデンサの充放電時間を短縮するには、大電流を流す充放電回路を設ける必要があり、回路規模が大きくなり、高コスト化、実装面積の増大化を招くという問題が生じる。

また、ゲートバイアスイッチング方式の場合は、使用するＦＥＴのデバイスによっては、ピンチオフバイアス電圧の印加時にデバイスが破壊する場合があり、信頼性確保の点で問題がある。本発明は、スイッチングスピードが低下せず、低コストで、実装面積が小さく、またデバイスの信頼性を損なうことがない、ＦＥＴ増幅器のバイアス回路を提供する。

上記課題を解決する開示のＦＥＴ増幅器のバイアス回路は、ドレインラインに並列にコンデンサが接続されたＦＥＴ増幅器に対して、ドレインバイアス電圧を供給する経路に直列に挿入され、ドレインバイアス電圧の供給と遮断とを切り替える第１のスイッチと、
前記ＦＥＴ増幅器に与えるゲートバイアス電圧を、ドレイン電流が通常増幅動作点の領域となる第１のゲートバイアス電圧と、該第１のバイアス電圧による動作点の領域で流れるドレイン電流より大きいドレイン電流が流れる第２のゲートバイアス電圧とに切り替える第２のスイッチとを備え、
前記第１のスイッチによりドレインバイアス電圧を供給しているとき、前記第２のスイッチにより前記第１のゲートバイアス電圧を供給し、前記第１のスイッチによるドレインバイアス電圧の供給の遮断と同時に、前記第２のスイッチによりゲートバイアス電圧を前記第２のゲートバイアス電圧に切り替える構成を有するものである。

このＦＥＴ増幅器のバイアス回路では、ドレインバイアス電圧とゲートバイアス電圧の両バイアス電圧を駆使し、ドレインラインに接続されたコンデンサの電荷を大電流のドレイン電流によって放電させることにより、ドレインバイアススイッチング方式におけるコンデンサの影響を低減する放電回路が不要となる。そのため、スイッチングスピードが低下せず、低コストで実装面積が小さくて済み、また、ゲートバイアス電圧としてピンチオフ電圧を設定しないため、デバイスの信頼性を確保することができる。

開示のＦＥＴ増幅器のバイアス回路の構成を図１に示す。同図に示すように、ＦＥＴ４−１のドレインバイアス電圧の供給経路に直列に第１のスイッチ１−１を挿入し、該第１のスイッチ１−１のオン／オフにより、ドレインバイアス電圧の供給と遮断とを切り替える。

また、ＦＥＴ４−１に与えるゲートバイアス電圧を第２のスイッチ１−２により切り替え、通常の線形増幅動作領域に設定する第１のバイアス電圧と、該第１のバイアス電圧による動作領域で流れるドレイン電流より大きいドレイン電流を流す動作領域に設定する第２のバイアス電圧とに切り替える。

図１のＦＥＴ増幅器のバイアス回路によるバイアス電圧のタイムチャートを図２に示す。図２において、（ａ）は第１のスイッチ１−１に切り替え制御信号として与える第１の時分割複信（ＴＤＤ）制御信号＃１の波形を示す。第１の時分割複信（ＴＤＤ）制御信号＃１は、通信用装置の受信（Ｒｘ）と送信（Ｔｘ）とを切り替え、同図に示すように、例えば、受信（Ｒｘ）時にローレベル、送信（Ｔｘ）時にハイレベルとなる。

図１の（ｂ）は第２のスイッチ１−２に切り替え制御信号として与える第２の時分割複信（ＴＤＤ）制御信号＃２の波形を示す。第２の時分割複信（ＴＤＤ）制御信号＃２は、同図（ｂ）に示すように、立ち上がり時に、第１の時分割複信（ＴＤＤ）制御信号＃１より若干遅れたタイミングで立ち上がり、立ち下がり時に、第１の時分割複信（ＴＤＤ）制御信号＃１と同時のタイミングで立ち下がる。

第２の時分割複信（ＴＤＤ）制御信号＃２がローレベルのときは、前述の大電流のドレイン電流を流す第２のバイアス電圧を与え、ハイレベルのときは、前述の通常増幅動作のドレイン電流を流す第１のバイアス電圧を与えるよう、前記第２のスイッチ１−２を切り替える。

こうすることにより、通信用装置が受信（Ｒｘ）の状態から送信（Ｔｘ）の状態に切り替わるタイミングでは、ゲートバイアス電圧が大電流のドレイン電流を流す大電流モードに設定された状態となる。この状態で、第１の時分割複信（ＴＤＤ）制御信号＃１の立ち上がり(Ｈイレベル)をトリガに、第１のスイッチ１−１がオフからオンに切り替わったとき、ゲートバイアス電圧が大電流モードの設定になっているため、通常動作時よりドレイン電流が多く流れ、短時間でコンデンサ４−３に電荷がチャージされ、ドレインバイアス電圧が短時間でハイレベルに達し、ＦＥＴ４−１を短時間でアクティブ状態とすることができる。

第１の時分割複信（ＴＤＤ）制御信号＃１の立ち上がりからコンデンサ４−３の充電が完了するまでの時定数に基づいて、第２の時分割複信（ＴＤＤ）制御信号＃２の立ち上げ遅延タイミングを決定する。そして第２の時分割複信（ＴＤＤ）制御信号＃２の立ち上がり（Ｈレベル）をトリガに、第２のスイッチ１−２を、大電流モードのゲートバイアス電圧から通常の増幅動作領域のゲートバイアス電圧を与える設定に切り替える。この状態で通信用装置は送信（Ｔｘ）を行う。

送信（Ｔｘ）から受信（Ｒｘ）に切り替わるときは、第１の時分割複信（ＴＤＤ）制御信号＃１の立ち下がり（Ｌレベル）をトリガに、第１のスイッチ１−１をオンからオフに切り替える。また、このタイミングと同時に、第２の時分割複信（ＴＤＤ）制御信号＃２を立ち下げ、第２のスイッチ１−２を大電流モードのゲートバイアス電圧を与える設定に切り替える。この大電流モードのゲートバイアス電圧の設定に切り替えることにより、コンデンサ４−３に蓄積されていた電荷は、大電流のドレイン電流として瞬時に消費される。その後、通信用装置は受信（Ｒｘ）を行う。

つまり、送信（Ｔｘ）から受信（Ｒｘ）に切り替わり、ドレインバイアス電圧供給用の第１のスイッチ１−１をオフにしたとき、直ちにコンデンサ４−３の電荷を消費させるために、ゲートバイアス電圧を通常電流モードのバイアス設定から大電流モードのバイアス設定に切り替える。大電流モードのバイアス設定とは、通常電流モードのバイアス設定時のドレイン電流Ｉｄｓｑよりも、より多くのドレイン電流を流すゲートバイアス電圧を与える設定である。

通常電流モード及び大電流モードのゲートバイアス電圧の設定例について図３を参照して説明する。同図はデプリーション型のＦＥＴのゲート−ソース間電圧Ｖｇｓとドレイン−ソース間電流Ｉｄｓとの関係を示し、横軸はゲート−ソース間電圧Ｖｇｓを、縦軸はドレイン−ソース間電流Ｉｄｓを示している。

同図に示すように、通常電流モードのゲートバイアス電圧設定時のドレイン電流Ｉｄｓｑより大きい電流、例えば２倍のドレイン電流（２×Ｉｄｓｑ）が流れるゲートバイアス電圧を、大電流モードのゲートバイアス電圧として設定する。こうすることにより、コンデンサ４−３を充放電する時定数は、ドレイン電流に反比例して１／２となる。

なお、同図に示すように、大電流モードのゲートバイアス電圧は、通常電流モードのバイアス電圧より、絶対値として低い電圧となる。大電流モードのゲートバイアス電圧の設定値は、ＦＥＴの立ち上がり時間（Ｔｒ）及び立ち下がり時間（Ｔｆ）の規格値によって決定される。また、大電流モードのゲートバイアス電圧の設定値を変えることで、ＦＥＴのアクティブ状態／非アクティブ状態の切り替えのスイッチングスピードを制御することも可能である。

このように、時分割複信（ＴＤＤ）制御信号の立ち上がり時に、ゲートバイアス電圧を大電流バイアス設定にしておき、ドレイン−ソース間が導通状態になったとき、瞬時に大電流でコンデンサをチャージする。コンデンサのチャージが完了すると、通常動作ゲートバイアス電圧の設定に戻す。

また、時分割複信（ＴＤＤ）制御信号の立ち下がりと同時に、ゲートバイアス電圧を大電流モードのバイアスに設定にし、コンデンサに蓄積された電荷を、大電流導通状態のドレイン−ソース間の電流経路により放電する。この動作を時分割複信（ＴＤＤ）の送信（Ｔｘ）と受信（Ｒｘ）毎に繰り返す。

ただし、このバイアス回路では、ドレインバイアス電圧とゲートバイアス電圧とをそれぞれ制御しなければいけないため、２系統の時分割複信（ＴＤＤ）制御信号が必要となるが、ＦＰＧＡ（Field Programmable Gate Array）等により容易に構成することができる。また、時分割複信（ＴＤＤ）制御信号を１系統として、タイミング遅延回路を使用して、ドレインバイアス電圧の供給と遮断並びに第１及び第２のゲートバイアス電圧の切り替えを行う回路を組むことも容易に実施可能である。

前述のバイアス回路の具体例として、第１のスイッチ１−１及び第２のスイッチ１−２にパワーＭＯＳ使用した構成とすることができる。また、第１のスイッチスイッチ１−１にパワーＭＯＳを使用し、第２のスイッチ１−２に２入力１出力スイッチを使用した構成とすることができる。また、第２のスイッチ１−１にパワーＭＯＳを使用し、第２のスイッチ１−２に小信号トランジスタを使用した構成とすることができる。

また、第１のスイッチ１−１に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を使用し、第２のスイッチ１−２にパワーＭＯＳを使用した構成とすることができる。また、第１のスイッチ１−１に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を使用し、第２のスイッチ１−２に２入力１出力スイッチを使用した構成とすることができる。また、第１のスイッチ１−１に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を使用し、第２のスイッチ１−２に小信号トランジスタを使用した構成とすることができる。

従来のバイアススイッチング方式も含めた各々のバイアススイッチング方式について、デバイスの信頼性、スイッチングスピード、コスト及び実装面積についての評価の比較を図１０の表に示す。図１０に表において、評価項目としてデバイス信頼性及びスイッチングスピードは、ＦＥＴ増幅器の機能及び性能に密接に係る点で優先順位の高い項目とし、コスト及び実装面積を優先順位の低い項目としている。

また、図１０の表において、各評価項目について高い優位性を有するものを○印、中程度の優位性を有するものを△印、優位性のないものを×印で示している。優先順位の低い評価項目について、○印に対して評価点を２、△印に対して評価点を１、×印に対して評価点を０としている。そして、優先順位の高い評価項目について、その２倍の評価点とし、○印に対して評価点を４、△印に対して評価点を２、×印に対して評価点を０として、評価点を与えている。但し、評価点は一例として与えたものである。

デバイスの信頼性及びスイッチングスピードは、優先順位の高い項目であり、これら２項目を満足する方式となると、図６の放電回路を設けたドレインバイアススイッチング方式と、図１のドレイン及びゲートバイアススイッチング方式となる。これら２つの方式をコスト面及び実装面積で比較すると、図１のドレイン及びゲートバイアススイッチング方式が優位である。

開示のＦＥＴ増幅器のバイアス回路の構成を示す図である。 開示のＦＥＴ増幅器のバイアス回路によるバイアス電圧のタイムチャートを示す図である。 通常電流モード及び大電流モードのゲートバイアス電圧の設定例を示す図である。 ドレインバイアススイッチング方式の回路構成を示す図である。 ドレインバイアススイッチング方式のバイアス電圧のタイムチャートを示す図である。 放電回路を設けたドレインバイアススイッチング方式の回路構成を示す図である。 放電回路を設けたドレインバイアススイッチング方式のバイアス電圧のタイムチャートを示す図である。 ゲートバイアススイッチング方式の回路構成を示す図である。 ゲートバイアススイッチング方式のバイアス電圧のタイムチャートを示す図である。 各々のバイアススイッチング方式ついての評価の比較の表を示す図である。

符号の説明

１−１ 第１のスイッチ
１−２ 第２のスイッチ
４−１ ＦＥＴ
４−３ コンデンサ

Claims (3)

1. ドレインラインに並列にコンデンサが接続されたＦＥＴ増幅器に対して、ドレインバイアス電圧を供給する経路に直列に挿入され、ドレインバイアス電圧の供給と遮断とを切り替える第１のスイッチと、
   前記ＦＥＴ増幅器に与えるゲートバイアス電圧を、ドレイン電流が通常増幅動作点の領域となる第１のゲートバイアス電圧と、該第１のバイアス電圧による動作点の領域で流れるドレイン電流より大きいドレイン電流が流れる第２のゲートバイアス電圧とに切り替える第２のスイッチとを備え、
   前記第１のスイッチによりドレインバイアス電圧を供給しているとき、前記第２のスイッチにより前記第１のゲートバイアス電圧を供給し、前記第１のスイッチによるドレインバイアス電圧の供給の遮断と同時に、前記第２のスイッチによりゲートバイアス電圧を前記第２のゲートバイアス電圧に切り替える構成を有するＦＥＴ増幅器のバイアス回路。
2. 前記第１のスイッチでドレインバイアス電圧の供給を遮断しているとき、前記２のスイッチにより前記第２のゲートバイアス電圧を供給し、前記第１のスイッチによりドレインバイアス電圧の供給を開始した後、前記第２のゲートバイアス電圧でのドレイン電流による前記コンデンサの充電完了後に、前記第２のスイッチにより前記第１のゲートバイアス電圧に切り替える構成を有する請求項１に記載のＦＥＴ増幅器のバイアス回路。
3. 通信用装置の送信と受信とを切り替える時分割複信制御信号を用いて前記第１及び第２のスイッチの切り替えを制御し、該時分割複信制御信号が送信を示すとき、ドレインバイアス電圧を供給し、時分割複信制御信号が受信を示すときに、ドレインバイアス電圧の供給を遮断するよう前記第１のスイッチを切り替え、
   時分割複信制御信号が送信を示すとき、前記コンデンサの充電完了のタイミング分遅延させて、前記第１のゲートバイアス電圧を供給するよう前記第２のスイッチを切り替え、時分割複信制御信号が受信を示すとき、前記第２のゲートバイアス電圧を供給するよう前記第２のスイッチを切り替える構成を有する請求項２に記載のＦＥＴ増幅器のバイアス回路。

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