CN115603407A - 放电控制电路、放电控制方法以及锂电池高边驱动电路 - Google Patents

放电控制电路、放电控制方法以及锂电池高边驱动电路 Download PDF

Info

Publication number
CN115603407A
CN115603407A CN202211131358.9A CN202211131358A CN115603407A CN 115603407 A CN115603407 A CN 115603407A CN 202211131358 A CN202211131358 A CN 202211131358A CN 115603407 A CN115603407 A CN 115603407A
Authority
CN
China
Prior art keywords
coupled
voltage
nmos transistor
current source
discharge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211131358.9A
Other languages
English (en)
Inventor
胡养聪
吴文贡
王轶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Danyuan Semiconductor Co ltd
Original Assignee
Shenzhen Danyuan Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Danyuan Semiconductor Co ltd filed Critical Shenzhen Danyuan Semiconductor Co ltd
Priority to CN202211131358.9A priority Critical patent/CN115603407A/zh
Publication of CN115603407A publication Critical patent/CN115603407A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0063—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with circuits adapted for supplying loads from the battery
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/007—Regulation of charging or discharging current or voltage
    • H02J7/00712—Regulation of charging or discharging current or voltage the cycle being controlled or terminated in response to electric parameters
    • H02J7/007182—Regulation of charging or discharging current or voltage the cycle being controlled or terminated in response to electric parameters in response to battery voltage
    • H02J7/007186—Regulation of charging or discharging current or voltage the cycle being controlled or terminated in response to electric parameters in response to battery voltage obtained with the battery disconnected from the charge or discharge circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)

Abstract

本发明提供了一种放电控制电路、放电控制方法以及锂电池高边驱动电路，放电控制电路包括第一PMOS管、第二PMOS管和第五NMOS管。第一PMOS管漏极耦接第五NMOS管，栅极通过第一电阻耦接第一高压点，源极通过第二PMOS管耦接第二高压点；第二PMOS管漏极耦接第一PMOS管，栅极通过第二电阻耦接第二高压点，源极耦接第二高压点；第五NMOS管漏极耦接内部电压源并输出作用于第二高压点的电压下拉控制信号，栅极耦接第一PMOS管，源极接地。本发明通过放电控制实现了高压压差的检测以及电压脉冲式下拉的速度可调，能够适应不同的电路系统，且在稳态时检测电路不耗电。

Description

放电控制电路、放电控制方法以及锂电池高边驱动电路
技术领域
本发明属于电力电子技术领域，设计一种放电控制技术，具体但不限于涉及一种放电控制电路、放电控制方法以及锂电池高边驱动电路。
背景技术
锂电池管理驱动方案分为高边驱动和低边驱动，其中，高边驱动的方案由于与外部控制器MCU共地，可以减少隔离器件。高边驱动方案需要一个高于电池电压BAT的电压信号CP用于驱动外部高压NMOS(CFET/DFET)，如图1所示为高边驱动应用的示意图，其中高边驱动模块DSG_DRV用于控制放电管DFET的通断。当放电管DFET要导通时，DSG拉高到CP电压；当放电管DFET要关断时，DSG拉低到PACK+电压。在关断放电管DFET的过程中，为防止DSG被拉得太低引起放电管DEFT的VGS压差过大，需要检测高压DSG和PACK两端的电压差，当(DSG-PACK)>Vth时允许DSG被下拉，当(DSG-PACK)<Vth时停止下拉。
如图2所示为目前的高压压差检测方案示意图，图中VA、VB为需检测压差的两高压点，利用运放OP输入端虚地特性，VB＝VX,让R1＝R2，由于流过R1和R2电流相等，因此Y处的电压Y＝VA-VB，Y是相对于地线的电压，从而实现高压转低压功能。Y再通过一个比较器CMP与某个参考电压Vth比较产生PD_EN控制信号。
由此可知，如图2所示的方案需要一个高压运放OP和一个低压比较器CMP来实现，使得电路相对复杂。而当(VA-VB)的压差不同，流过开关管MP0的电流也不同，则需要保证高压运放OP在开关管MP0不同工作电流下都能稳定工作，且OP和CMP在检测过程中需要一直耗电。
有鉴于此，需要提供一种新的结构或控制方法，以期解决上述至少部分问题。
发明内容
针对现有技术中的一个或多个问题，本发明提出了一种放电控制电路、放电控制方法以及锂电池高边驱动电路，利用简便的电路实现了高压压差的检测，同时实现电压下拉速度可调，能够适应不同的电路系统，且在稳态时检测电路不耗电。
实现本发明目的的技术解决方案为：
在本发明一实施方式公开了一种放电控制电路，用于控制放电开关管的导通和关断，包括：
第一PMOS管，漏极耦接第五NMOS管的栅极；栅极与第一电阻的第一端、第二电流源的输入端均耦接，第一电阻的第二端耦接第一高压点，第二电流源的输出端接地；源极通过第二PMOS管耦接第二高压点；所述第一PMOS管基于第一高压点与第二高压点之间的电压差及检测使能控制信号而处于不同工作状态；
第二PMOS管，漏极耦接第一PMOS管的源极；栅极耦接第二电阻和第三电阻，第二电阻的第二端耦接第二高压点，第三电阻的第二端耦接第一电流源的输入端，第一电流源的输出端接地；源极耦接第二高压点；所述第二PMOS管基于第二高压点的电压及检测使能控制信号而处于不同工作状态；
第五NMOS管，漏极耦接内部电压源并输出作用于第二高压点的电压下拉控制信号，栅极耦接第一PMOS管的漏极，源极接地，所述第五NMOS管基于第一PMOS管的工作状态而处于不同工作状态。
作为本发明的一实施方式，所述放电控制电路包括第一NMOS管和第二NMOS管，第一NMOS管的漏极耦接第三电阻的第二端，第一NMOS管的栅极和第二NMOS管的栅极均接入所述放电开关管的使能控制信号，第一NMOS管的源极耦接第一电流源的输入端，第二NMOS管的漏极耦接第一电阻的第一端，第二NMOS管的源极耦接第二电流源的输入端，第一NMOS管和第二NMOS管分别基于所述使能控制信号而处于不同工作状态。
作为本发明的一实施方式，所述放电控制电路包括第三NMOS管和第三电流源，其中，第三NMOS管的漏极耦接第一PMOS管的漏极，栅极耦接内部电压源，源极耦接第三电流源的输入端和第五NMOS管的栅极，第三电流源的输出端接地，所述第三NMOS管用于钳位第五NMOS管的栅极电压。
作为本发明的一实施方式，所述放电控制电路包括放电时间调节电路，所述放电时间调节电路耦接第五NMOS管的漏极，所述放电时间调节电路在第五NMOS管关断时调节电压下拉控制信号的作用时长。
作为本发明的一实施方式，所述放电时间调节电路包括第五电流源和电容，其中，第五电流源的输入端耦接内部电压源，输出端耦接第五NMOS管的漏极，电容并联在第五NMOS管的漏极与源极之间，所述第五电流源在第五NMOS管关断时对电容充电。
作为本发明的一实施方式，所述放电时间调节电路包括施密特触发器，施密特触发器的输入端耦接电容的第一端，施密特触发器基于电容的第一端电压触发另一工作状态。
作为本发明的一实施方式，所述放电控制电路包括与非门电路和与门电路，其中，施密特触发器的输出端耦接与非门电路的第一输入端，第四电流源的输出端通过非门电路耦接与非门电路的第二输入端，与非门电路的输出端耦接与门电路的第一输入端，与门电路的第二输入端耦接放电开关管的使能控制信号，与门电路的输出端输出放电驱动信号。
作为本发明的一实施方式，所述放电控制电路包括低电平检测电路，所述低电平检测电路耦接第一高压点，所述低电平检测电路用于在第一高压点为低电平时输出作用于第二高压点的电压下拉到地的控制信号。
作为本发明的一实施方式，所述放电控制电路还包括第四电流源和第四NMOS管，第一电阻、第二NMOS管、第二电流源、第四电流源和第四NMOS管构成低电平检测电路，第四电流源的输入端耦接内部电压源，输出端耦接第四NMOS管的漏极，第四NMOS管的栅极耦接第二电流源的输入端，第四NMOS管的源极接地。
作为本发明的一实施方式，所述放电控制电路还包括第四电流源和第一NPN型三极管，第一电阻、第二NMOS管、第二电流源、第四电流源和第一NPN型三极管构成低电平检测电路，第四电流源的输入端耦接内部电压源，输出端耦接第一NPN型三极管的集电极，第一NPN型三极管的基极耦接第二电流源的输入端，第一NPN型三极管的发射极接地。
在本发明一实施方式还公开了一种放电控制电路，用于控制放电开关管的导通和关断，其特征在于，包括：
第一PMOS管，漏极耦接第二NPN型三极管的基极；栅极与第一电阻的第一端、第二电流源的输入端均耦接，第一电阻的第二端耦接第一高压点，第二电流源的输出端接地；源极通过第二PMOS管耦接第二高压点；所述第一PMOS管基于第一高压点与第二高压点之间的电压差及其阈值电压而处于不同工作状态；
第二PMOS管，漏极耦接第一PMOS管的源极；栅极耦接第二电阻和第三电阻，第二电阻的第二端耦接第二高压点，第三电阻的第二端耦接第一电流源的输入端，第一电流源的输出端接地；源极耦接第二高压点；所述第二PMOS管基于第二高压点的电压及其阈值电压而处于不同工作状态；
第二NPN型三极管，集电极耦接内部电压源并输出作用于第二高压点的电压下拉控制信号，基极耦接第一PMOS管的漏极，发射极接地。
在本发明一实施方式还公开了一种锂电池高边驱动电路，其特征在于，包括放电开关管、以及如权利要求1-11任一所述的放电控制电路，所述放电控制电路的第一端耦接电池电压信号，第二端耦接放电开关管，使能输入端耦接放电开关管的使能控制信号。
作为本发明的一实施方式，所述放电开关管为高压晶体管。
在本发明一实施方式还公开了一种放电控制方法，用于控制放电开关管的导通和关断，其特征在于，包括：
获取放电开关管的使能控制信号、输入电压信号，放电控制电路的第一端接入电池电压信号，放电控制电路的第二端耦接放电开关管；
当使能控制信号为第一状态时，第二端的电压提升至与输入电压信号相等，则外部放电开关管开启；
当使能控制信号为第二状态时，则检测第一端与第二端之间的电压差：
当该电压差大于放电控制电路的第一PMOS管的阈值电压时，放电控制电路的第五NMOS管导通，则控制作用于第二端的电压下拉控制信号为第一工作状态，第二端对地放电；
当该电压差小于第一PMOS管的阈值电压时，第五NMOS管关断，则控制作用于第二端的电压下拉控制信号为第二工作状态，第二端停止对地放电，第二端的电压开始恢复并进入下一循环，直到第二端的电压下拉至0V时放电开关管完全关断。
作为本发明的一实施方式，当该电压差小于第一PMOS管的阈值电压时，第五NMOS管关断，利用第五电流源对并联在第五NMOS管两端的电容充电，直至施密特触发器切换至另一工作状态时电压下拉控制信号转换为第二工作状态，所述施密特触发器的输入端耦接第五NMOS管与电容的相连端。
本发明采用以上技术方案与现有技术相比，具有以下技术效果：
本发明提出的放电控制电路、放电控制方法以及锂电池高边驱动电路，通过两个PMOS管感应压差并利用VSG阈值导通特性实现压差检测，进而实现下拉目标端的电压；通过调节内部电流和电容，实现电压脉冲式下拉的速度可调，能够适应不同的电路系统的要求；同时增加了低电平检测电路，实现了在一端为低电平时仍能够快速下拉目标端的电压；在目标端的电压完全下拉至0V后，检测电路不再耗电，有效降低系统功耗。
附图说明
附图用来提供对本发明的进一步理解，与说明描述一起用于解释本发明的实施例，并不构成对本发明的限制。在附图中：
图1示出了现有技术的锂电池高边驱动应用的电路示意图。
图2示出了现有技术的高压压差检测方案的电路示意图。
图3示出了本发明一实施例的放电控制电路的电路结构示意图。
图4示出了本发明一实施例的关断放电开关管时第一高压点与第二高压点的电压关系示意图。
图5示出了本发明另一实施例的放电控制电路的电路结构示意图。
具体实施方式
为了进一步理解本发明，下面结合实施例对本发明优选实施方案进行描述，但是应当理解，这些描述只是为进一步说明本发明的特征和优点，而不是对本发明权利要求的限制。
该部分的描述只针对几个典型的实施例，本发明并不仅局限于实施例描述的范围。不同实施例的组合、不同实施例中的一些技术特征进行相互替换，相同或相近的现有技术手段与实施例中的一些技术特征进行相互替换也在本发明描述和保护的范围内。
说明书中的“耦接”或“连接”既包含直接连接，也包含间接连接。间接连接为通过中间媒介进行的连接，如通过电传导媒介如导体的连接，其中电传导媒介可含有寄生电感或寄生电容，也可通过说明书中实施例所描述的中间电路或部件的连接；间接连接还可包括可实现相同或相似功能的基础上通过其他有源器件或无源器件的连接，如通过开关、信号放大电路、跟随电路等电路或部件的连接。“多个”或“多”表示两个或两个以上。
根据本发明的一个方面，一种放电控制电路，用于控制放电开关管的导通和关断，如图3所示，所述放电控制电路包括第一PMOS管PM1、第二PMOS管PM2和第五NMOS管NM5，其中：
第一PMOS管PM1，漏极耦接第五NMOS管NM5的栅极；栅极与第一电阻R1的第一端、第二电流源I2的输入端均耦接，第一电阻R1的第二端耦接第一高压点PACK+，第二电流源I2的输出端接地；源极通过第二PMOS管PM2耦接第二高压点DSG。所述第一PMOS管PM1检测使能控制信号并基于第一高压点PACK+与第二高压点DSG之间的电压差及其阈值电压Vth_PM1而处于不同工作状态。
第二PMOS管PM2，漏极耦接第一PMOS管PM1的源极；栅极耦接第二电阻R2和第三电阻R3，第二电阻R2的第二端耦接第二高压点DSG，第三电阻R3的第二端耦接第一电流源I1的输入端，第一电流源I1的输出端接地；源极耦接第二高压点DSG。所述第二PMOS管PM2检测使能控制信号并基于第二高压点DSG的电压及其阈值电压Vth_PM2而处于不同工作状态。
第五NMOS管NM5，漏极耦接内部电压源AVDD并输出作用于第二高压点DSG的电压下拉控制信号DSG_OFF，栅极耦接第一PMOS管PM1的漏极，源极接地。所述第五NMOS管NM5基于第一PMOS管PM1的工作状态而处于不同工作状态。
在第一种具体实施方式中，所述放电控制电路在包括上述第一PMOS管PM1、第二PMOS管PM2和第五NMOS管NM5的基础上，还包括第一NMOS管NM1和第二NMOS管NM2。其中，第一NMOS管NM1的漏极耦接第三电阻R3的第二端，第一NMOS管NM1的栅极和第二NMOS管NM2的栅极均接入所述放电开关管的使能控制信号EN_DET，第一NMOS管NM1的源极耦接第一电流源I1的输入端，第二NMOS管NM2的漏极耦接第一电阻R1的第一端，第二NMOS管NM2的源极耦接第二电流源I2的输入端。第一NMOS管NM1和第二NMOS管NM2分别基于所述使能控制信号EN_DET而处于不同工作状态。所述第一NMOS管NM1和第二NMOS管NM2为高压管。
在第二种具体实施方式中，所述放电控制电路在包括上述第一PMOS管PM1、第二PMOS管PM2和第五NMOS管NM5的基础上，还包括第三NMOS管NM3和第三电流源I3。其中，第三NMOS管NM3的漏极耦接第一PMOS管PM1的漏极，栅极耦接内部电压源AVDD，源极耦接第三电流源I3的输入端和第五NMOS管NM5的栅极，第三电流源I3的输出端接地。所述第三NMOS管NM3用于钳位第五NMOS管NM5的栅极电压。具体的，第三NMOS管NM3是常开的钳位管，1)放电开关管的使能控制信号为高电平时，则第一PMOS管PM1和第二PMOS管PM2均导通，此时如果第二高压点DSG的电压>内部电压源AVDD的电压与第三NMOS管NM3的阈值电压Vth_NM3的差值，则第三NMOS管NM3工作在饱和区，第三NMOS管NM3的源端电压被钳位在(AVDD-Vth_NM3)；如果第二高压点DSG的电压<内部电压源AVDD的电压与第三NMOS管NM3的阈值电压Vth_NM3的差值,则第三NMOS管NM3工作在线性区，第三NMOS管NM3的源端电压接近第二高压点DSG的电压值。不管电压DSG与(AVDD-Vth_NM3)之间的相对关系如何，只要电压DSG>阈值电压Vth_NM5，那么第五NMOS管NM5导通。2)放电开关管的使能控制信号为低电平时，则第一PMOS管PM1和第二PMOS管PM2均关断，由于第三NMOS管NM3常开，则第三NMOS管NM3的源端电压将在第三电流源I3的作用下被拉到0V，此时第五NMOS管NM5关断。
所述第三NMOS管NM3为高压管，第五NMOS管NM5为低压管，内部电压源AVDD电压约5V，当电压差(DSG-PACK+)大于阈值电压，第三NMOS管NM3的漏极电压约为第二高压点DSG的电压，通过VGS将第三NMOS管NM3的源端电压钳位在(AVDD-Vth_NM3)，避免第五NMOS管NM5的VGS电压过高，同时能让第五NMOS管NM5导通，此时DSG_OFF＝0V(逻辑低)；当(DSG-PACK+)小于阈值电压，那么通过第三电流源I3拉到地，同时让第五NMOS管NM5关断，此时DSG_OFF＝AVDD(逻辑高)。
在第三种具体实施方式中，所述放电控制电路在包括上述第一PMOS管PM1、第二PMOS管PM2和第五NMOS管NM5的基础上，或者在包括上述第一PMOS管PM1、第二PMOS管PM2、第五NMOS管NM5、第三NMOS管NM3和第三电流源I3的基础上，还包括放电时间调节电路，所述放电时间调节电路耦接第五NMOS管NM5的漏极。所述放电时间调节电路在第五NMOS管NM5关断时调节电压下拉控制信号的作用时长。在一个实施例中，所述放电时间调节电路包括第五电流源I5和电容C0，其中，第五电流源I5的输入端耦接内部电压源AVDD，输出端耦接第五NMOS管NM5的漏极，电容C0并联在第五NMOS管NM5的漏极与源极之间。所述第五电流源I5在第五NMOS管NM5关断时对电容C0充电。在另一个实施例中，所述放电时间调节电路在包括上述第五电流源I5和电容C0的基础上，还包括施密特触发器，其中，施密特触发器的输入端耦接电容C0的第一端，施密特触发器基于电容C0的第一端电压触发另一工作状态。在再一个实施例中，所述放电时间调节电路在包括上述第五电流源I5、电容C0和施密特触发器的基础上，还包括与非门电路和与门电路，其中，施密特触发器的输出端耦接与非门电路的第一输入端，第四电流源I4的输出端通过非门电路耦接与非门电路的第二输入端，与非门电路的输出端耦接与门电路的第一输入端，与门电路的第二输入端耦接放电开关管的使能控制信号EN_DET，与门电路的输出端输出放电驱动信号PD_EN。
在第四种具体实施方式中，所述放电控制电路在包括上述第一PMOS管PM1、第二PMOS管PM2和第五NMOS管NM5的基础上，或者在包括上述第一PMOS管PM1、第二PMOS管PM2、第五NMOS管NM5、第三NMOS管NM3和第三电流源I3的基础上，还包括低电平检测电路，所述低电平检测电路耦接第二电流源I2的输入端，所述低电平检测电路在第一高压点PACK+为低电平时输出作用于第二高压点DSG的电压下拉到地的控制信号。在一个实施例中，所述低电平检测电路包括第一电阻R1、第二NMOS管NM2、第二电流源I2、第四电流源I4和第四NMOS管NM4，所述第四NMOS管NM4为低压管，其中，第一电阻R1的一端耦接第一PMOS管PM1的栅极，第一电阻R1的另一端耦接第二NMOS管NM2的漏极，第二NMOS管NM2的源极、第四NMOS管NM4的栅极均耦接第二电流源I2的输入端，第二电流源I2的输出端接地，第四电流源I4的输入端耦接内部电压源AVDD，第四电流源I4的输出端耦接第四NMOS管NM4的漏极，第四NMOS管NM4的源极接地。在另一个实施例中，所述低电平检测电路包括第一电阻R1、第二NMOS管NM2、第二电流源I2、第四电流源I4和第一NPN型三极管Q1，如图5所示，其中，第一电阻R1的一端耦接第一PMOS管PM1的栅极，第一电阻R1的另一端耦接第二NMOS管NM2的漏极，第二NMOS管NM2的源极、第一NPN型三极管Q1的基极均耦接第二电流源I2的输入端，第二电流源I2的输出端接地，第四电流源I4的输入端耦接内部电压源AVDD，第四电流源I4的输出端耦接第一NPN型三极管Q1的集电极，第一NPN型三极管Q1的发射极接地。
上述放电控制电路的工作过程如下：
当要导通放电开关管时，第二高压点DSG被拉高到CP电位，PACK+＝BAT+，放电开关管的使能控制信号EN_DET为低电平，不允许第二高压点DSG的电压被下拉，此时第一高压点与第二高压点的电压差检测电路不耗电。
当要关断放电开关管时，放电开关管的使能控制信号EN_DET为高电平，第一NMOS管NM1导通，通过第一电流源I1在第二电阻R2上产生使得第二PMOS管PM2导通的所需电压。第二高压点DSG处初始为高电平，当检测到第一PMOS管的VGS大于其阈值电压时，第五NMOS管NM5导通，DSG_OFF为低电平，PD_EN为高电平，允许第二高压点DSG对地放电。此时，由于第二高压点DSG处的电压被拉低，当检测到(DSG-PACK-I2*R1)＜Vth_PM1时，第五NMOS管NM5关断，则第五电流源I5将对电容C0/DSG_OFF充电，直至施密特触发器翻转为高电平，从而PD_EN为低电平，第二高压点DSG处的电压不允许下拉，DSG恢复，进入下一个循环。从而第二高压点DSG处的电压呈现出脉冲式下拉放电，如图4所示。通过控制第五电流源I5和电容C0来调节PD_EN为高电平的时间，从而控制第二高压点DSG处的电压下拉速度。
在第二高压点DSG处的电压脉冲式下拉的过程中，当第二高压点DSG处的电压小于第二PMOS管的阈值电压Vth_PM2时，第五NMOS管NM5关断，DSG_OFF为高电平，第二高压点DSG处的电压不再被下拉。
如果外部放电开关管DFET的阈值电压和第二PMOS管的阈值电压Vth_PM2相近，那么第二高压点DSG只能依靠外部放电开关管DFET的大电阻缓慢放电，不能达到快速关断的要求。因此，本方案采用低电平检测电路，当第一高压点PACK处的电压小于第四NMOS管NM4的阈值电压Vth_NM4时，第四NMOS管NM4关断，PACK_Low_DET变为高电平，PD_EN为高电平，强制让第二高压点DSG进一步泄放到0V，保证放电开关管DFET完全关断。当放电开关管DFET被完全关断后，检测电路不再耗电。
根据本发明的一个方面，一种放电控制电路，用于控制放电开关管的导通和关断，如图5所示，包括第一PMOS管PM1、第二PMOS管PM2和第二NPN型三极管Q2，其中：
第一PMOS管PM1，漏极耦接第二NPN型三极管Q2的基极；栅极与第一电阻R1的第一端、第二电流源I2的输入端均耦接，第一电阻R1的第二端耦接第一高压点PACK+，第二电流源I2的输出端接地；源极通过第二PMOS管PM2耦接第二高压点DSG；所述第一PMOS管PM1基于第一高压点PACK+与第二高压点DSG之间的电压差及其阈值电压Vth_PM1而处于不同工作状态。
第二PMOS管PM2，漏极耦接第一PMOS管PM1的源极；栅极耦接第二电阻R2和第三电阻R3，第二电阻R2的第二端耦接第二高压点DSG，第三电阻R3的第二端耦接第一电流源I1的输入端，第一电流源I1的输出端接地；源极耦接第二高压点DSG；所述第二PMOS管PM2基于第二高压点DSG的电压及其阈值电压Vth_PM2而处于不同工作状态。
第二NPN型三极管Q2，集电极耦接内部电压源AVDD并输出作用于第二高压点DSG的电压下拉控制信号DSG_OFF，基极耦接第一PMOS管PM1的漏极，发射极接地。
根据本发明的另一个方面，一种锂电池高边驱动电路，包括放电开关管、以及上述的放电控制电路，所述放电控制电路的第一端耦接电池电压信号PACK+，第二端耦接放电开关管，使能输入端耦接放电开关管的使能控制信号EN_DET。
根据本发明的再一个方面，一种放电控制方法，用于控制放电开关管的导通和关断，具体包括以下步骤：
获取放电开关管的使能控制信号EN_DET、输入电压信号CP，放电控制电路的第一端PACK+接入电池电压信号，放电控制电路的第二端DSG耦接放电开关管；
当使能控制信号EN_DET为第一状态时，第二端的电压提升至与输入电压信号CP相等，则外部放电开关管开启；
当使能控制信号EN_DET为第二状态时，则检测第一端PACK+与第二端DSG之间的电压差：
当该电压差大于放电控制电路的第一PMOS管PM1的阈值电压Vth_PM1时，放电控制电路的第五NMOS管NM5导通，则控制作用于第二端DSG的电压下拉控制信号为第一工作状态，第二端对地放电；
当该电压差小于第一PMOS管PM1的阈值电压Vth_PM1时，第五NMOS管NM5关断，则控制作用于第二端DSG的电压下拉控制信号为第二工作状态，第二端DSG停止对地放电，第二端DSG的电压开始恢复并进入下一循环，第二端DSG的电压呈现脉冲式下拉，如图4所示，直到第二端DSG的电压下拉至0V放电开关管完全关断。
在一种具体实施方式中，当第一端PACK+与第二端DSG之间的电压差小于第一PMOS管PM1的阈值电压Vth_PM1时，第五NMOS管NM5关断，利用放电控制电路的第五电流源I5对并联在第五NMOS管NM5两端的电容C0充电，直至施密特触发器切换至另一工作状态时电压下拉控制信号转换为第二工作状态，所述施密特触发器的输入端耦接第五NMOS管NM5与电容C0的相连端。
本领域技术人员应当知道，说明书或附图所涉逻辑控制中的“高电平”与“低电平”、“置位”与“复位”、“与门”与“或门”、“同相输入端”与“反相输入端”等逻辑控制可相互调换或改变，通过调节后续逻辑控制而实现与上述实施例相同的功能或目的。
这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。说明书中所涉及的效果或优点等相关描述可因具体条件参数的不确定或其它因素影响而可能在实际实验例中不能体现，效果或优点等相关描述不用于对发明范围进行限制。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。

Claims (15)

1.一种放电控制电路，用于控制放电开关管的导通和关断，其特征在于，包括：
第一PMOS管，漏极耦接第五NMOS管的栅极；栅极与第一电阻的第一端、第二电流源的输入端均耦接，第一电阻的第二端耦接第一高压点，第二电流源的输出端接地；源极通过第二PMOS管耦接第二高压点；所述第一PMOS管基于第一高压点与第二高压点之间的电压差及检测使能控制信号而处于不同工作状态；
第二PMOS管，漏极耦接第一PMOS管的源极；栅极耦接第二电阻和第三电阻，第二电阻的第二端耦接第二高压点，第三电阻的第二端耦接第一电流源的输入端，第一电流源的输出端接地；源极耦接第二高压点；所述第二PMOS管基于第二高压点的电压及检测使能控制信号而处于不同工作状态；
第五NMOS管，漏极耦接内部电压源并输出作用于第二高压点的电压下拉控制信号，栅极耦接第一PMOS管的漏极，源极接地，所述第五NMOS管基于第一PMOS管的工作状态而处于不同工作状态。
2.根据权利要求1所述的放电控制电路，其特征在于，所述放电控制电路包括第一NMOS管和第二NMOS管，第一NMOS管的漏极耦接第三电阻的第二端，第一NMOS管的栅极和第二NMOS管的栅极均接入所述放电开关管的使能控制信号，第一NMOS管的源极耦接第一电流源的输入端，第二NMOS管的漏极耦接第一电阻的第一端，第二NMOS管的源极耦接第二电流源的输入端，第一NMOS管和第二NMOS管分别基于所述使能控制信号而处于不同工作状态。
3.根据权利要求1所述的放电控制电路，其特征在于，所述放电控制电路包括第三NMOS管和第三电流源，其中，第三NMOS管的漏极耦接第一PMOS管的漏极，栅极耦接内部电压源，源极耦接第三电流源的输入端和第五NMOS管的栅极，第三电流源的输出端接地，所述第三NMOS管用于钳位第五NMOS管的栅极电压。
4.根据权利要求1或3所述的放电控制电路，其特征在于，所述放电控制电路包括放电时间调节电路，所述放电时间调节电路耦接第五NMOS管的漏极，所述放电时间调节电路在第五NMOS管关断时调节电压下拉控制信号的作用时长。
5.根据权利要求4所述的放电控制电路，其特征在于，所述放电时间调节电路包括第五电流源和电容，其中，第五电流源的输入端耦接内部电压源，输出端耦接第五NMOS管的漏极，电容并联在第五NMOS管的漏极与源极之间，所述第五电流源在第五NMOS管关断时对电容充电。
6.根据权利要求5所述的放电控制电路，其特征在于，所述放电时间调节电路包括施密特触发器，施密特触发器的输入端耦接电容的第一端，施密特触发器基于电容的第一端电压触发另一工作状态。
7.根据权利要求6所述的放电控制电路，其特征在于，所述放电控制电路包括与非门电路和与门电路，其中，施密特触发器的输出端耦接与非门电路的第一输入端，第四电流源的输出端通过非门电路耦接与非门电路的第二输入端，与非门电路的输出端耦接与门电路的第一输入端，与门电路的第二输入端耦接放电开关管的使能控制信号，与门电路的输出端输出放电驱动信号。
8.根据权利要求2所述的放电控制电路，其特征在于，所述放电控制电路包括低电平检测电路，所述低电平检测电路耦接第一高压点，所述低电平检测电路用于在第一高压点为低电平时输出作用于第二高压点的电压下拉到地的控制信号。
9.根据权利要求8所述的放电控制电路，其特征在于，所述放电控制电路还包括第四电流源和第四NMOS管，第一电阻、第二NMOS管、第二电流源、第四电流源和第四NMOS管构成低电平检测电路，第四电流源的输入端耦接内部电压源，输出端耦接第四NMOS管的漏极，第四NMOS管的栅极耦接第二电流源的输入端，第四NMOS管的源极接地。
10.根据权利要求8所述的放电控制电路，其特征在于，所述放电控制电路还包括第四电流源和第一NPN型三极管，第一电阻、第二NMOS管、第二电流源、第四电流源和第一NPN型三极管构成低电平检测电路，第四电流源的输入端耦接内部电压源，输出端耦接第一NPN型三极管的集电极，第一NPN型三极管的基极耦接第二电流源的输入端，第一NPN型三极管的发射极接地。
11.一种放电控制电路，用于控制放电开关管的导通和关断，其特征在于，包括：
第一PMOS管，漏极耦接第二NPN型三极管的基极；栅极与第一电阻的第一端、第二电流源的输入端均耦接，第一电阻的第二端耦接第一高压点，第二电流源的输出端接地；源极通过第二PMOS管耦接第二高压点；所述第一PMOS管基于第一高压点与第二高压点之间的电压差及其阈值电压而处于不同工作状态；
第二PMOS管，漏极耦接第一PMOS管的源极；栅极耦接第二电阻和第三电阻，第二电阻的第二端耦接第二高压点，第三电阻的第二端耦接第一电流源的输入端，第一电流源的输出端接地；源极耦接第二高压点；所述第二PMOS管基于第二高压点的电压及其阈值电压而处于不同工作状态；
第二NPN型三极管，集电极耦接内部电压源并输出作用于第二高压点的电压下拉控制信号，基极耦接第一PMOS管的漏极，发射极接地。
12.一种锂电池高边驱动电路，其特征在于，包括放电开关管、以及如权利要求1-11任一所述的放电控制电路，所述放电控制电路的第一端耦接电池电压信号，第二端耦接放电开关管，使能输入端耦接放电开关管的使能控制信号。
13.根据权利要求12所述的锂电池高边驱动电路，其特征在于，所述放电开关管为高压晶体管。
14.一种放电控制方法，用于控制放电开关管的导通和关断，其特征在于，包括：
获取放电开关管的使能控制信号、输入电压信号，放电控制电路的第一端接入电池电压信号，放电控制电路的第二端耦接放电开关管；
当使能控制信号为第一状态时，第二端的电压提升至与输入电压信号相等，则外部放电开关管开启；
当使能控制信号为第二状态时，则检测第一端与第二端之间的电压差：
当该电压差大于放电控制电路的第一PMOS管的阈值电压时，放电控制电路的第五NMOS管导通，则控制作用于第二端的电压下拉控制信号为第一工作状态，第二端对地放电；
当该电压差小于第一PMOS管的阈值电压时，第五NMOS管关断，则控制作用于第二端的电压下拉控制信号为第二工作状态，第二端停止对地放电，第二端的电压开始恢复并进入下一循环，直到第二端的电压下拉至0V时放电开关管完全关断。
15.根据权利要求14所述的放电控制方法，其特征在于，当该电压差小于第一PMOS管的阈值电压时，第五NMOS管关断，利用第五电流源对并联在第五NMOS管两端的电容充电，直至施密特触发器切换至另一工作状态时电压下拉控制信号转换为第二工作状态，所述施密特触发器的输入端耦接第五NMOS管与电容的相连端。
CN202211131358.9A 2022-09-16 2022-09-16 放电控制电路、放电控制方法以及锂电池高边驱动电路 Pending CN115603407A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211131358.9A CN115603407A (zh) 2022-09-16 2022-09-16 放电控制电路、放电控制方法以及锂电池高边驱动电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211131358.9A CN115603407A (zh) 2022-09-16 2022-09-16 放电控制电路、放电控制方法以及锂电池高边驱动电路

Publications (1)

Publication Number Publication Date
CN115603407A true CN115603407A (zh) 2023-01-13

Family

ID=84842169

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211131358.9A Pending CN115603407A (zh) 2022-09-16 2022-09-16 放电控制电路、放电控制方法以及锂电池高边驱动电路

Country Status (1)

Country Link
CN (1) CN115603407A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116418328A (zh) * 2023-06-09 2023-07-11 拓尔微电子股份有限公司 关断控制电路、电池管理系统以及电池包

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116418328A (zh) * 2023-06-09 2023-07-11 拓尔微电子股份有限公司 关断控制电路、电池管理系统以及电池包
CN116418328B (zh) * 2023-06-09 2023-09-19 拓尔微电子股份有限公司 关断控制电路、电池管理系统以及电池包

Similar Documents

Publication Publication Date Title
US8040162B2 (en) Switch matrix drive circuit for a power element
US8013642B2 (en) Output drive circuit
KR20070116265A (ko) 레벨 시프트 회로 및 전원 장치
CN104467373A (zh) Led驱动电路及其开关电源控制器
WO2008009726A2 (en) Switch arrangement and method for electrical switching
CN115603407A (zh) 放电控制电路、放电控制方法以及锂电池高边驱动电路
CN112311228B (zh) 开关电源及其控制电路和控制方法
KR101732225B1 (ko) 가속 요소를 포함하는 회로
US10608520B2 (en) Switch circuit
CN106992772B (zh) 一种负压自偏置pin开关驱动器及其负电压产生方法
CN109155626B (zh) 供电控制装置
CN107623511B (zh) 一种带过流保护的包括nmos管的车用固态继电器
CN218124304U (zh) 一种冲击电流的抑制电路
CN107168433B (zh) 输出电路
CN111464000B (zh) 电源转换电路的输出级电路
CN210380646U (zh) 一种组合功率管驱动电路和电源装置
CN210273824U (zh) 一种场控型电力电子器件的高速驱动电路
CN110165880B (zh) 一种稳定开关电路输出电压的电路及方法
CN117713788B (zh) 基于薄栅氧化层工艺的高压开关的控制电路
EP3723287A1 (en) Ultrasound transducer driver circuit
CN111092614A (zh) 一种纯cmos超低功耗上电复位电路
CN112701885A (zh) 一种组合功率管驱动电路、方法和电源装置
CN219329692U (zh) 一种压电陶瓷电荷主动泻放电路及压电陶瓷系统
JP2020182321A (ja) ゲート駆動回路
CN219740339U (zh) 一种大功率半导体开关器件的驱动集成电路及其应用电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination