JP6207265B2 - 半導体試験装置 - Google Patents
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Description
図1は、本発明の実施の形態1による半導体試験装置の概略構成を示す回路図である。この半導体試験装置は、被検体である半導体素子10(以降、被検体10と称する)のアバランシェ試験をするための試験装置である。被検体10は、駆動部11のゲート制御電圧に従ってオン/オフ動作を行うスイッチング素子であって、例えば、IGBT、パワーMOSFETなどのパワー半導体である。
図5は、本発明の実施の形態2による半導体試験装置の概略構成を示す回路図である。実施の形態1では、被検体10に流れるCE間電流を検出する電流センサ20の出力に基づいて、制御部40が被検体10に発生したアバランシェ破壊を検出して第一スイッチ1、第二スイッチ2を制御する例を説明した。
図6は、本発明の実施の形態3による半導体試験装置の概略構成を示す回路図である。本実施の形態3は、半導体試験装置を、アバランシェ試験の試験装置だけではなく、被検体10のスイッチング動作を試験するスイッチング試験の試験装置として機能させるための実施の形態である。
Claims (6)
- 電源とコイルとを備え、前記電源から前記コイルを通じて、電流をオン・オフするスイッチング機能を有する半導体である被検体に電流を供給して前記被検体を試験する半導体試験装置であって、
前記電源と前記コイルとの間に接続された第一スイッチと、前記コイルと並列に接続された第二スイッチとダイオードとの直列体と、前記被検体に流れる電流または前記被検体の電圧を検出するとともに、前記被検体、前記第一スイッチ、および前記第二スイッチのそれぞれのオン・オフを制御する制御部とを備え、
前記制御部は、前記第二スイッチがオフの状態で、前記被検体および前記第一スイッチをオンの状態にして前記被検体に電流を流した後、所定のタイミングで前記被検体をオフさせることにより、前記コイルに蓄積されているエネルギーにより前記被検体がアバランシェモードとなった後、前記被検体のオフの期間に検出した前記被検体に流れる電流または前記被検体の電圧に基づいて、前記被検体にアバランシェ破壊が生じたことを検出した場合、前記第二スイッチをオン状態にするとともに、前記第二スイッチがオン状態になった後に前記第一スイッチがオフ状態となるよう制御することを特徴とする半導体試験装置。 - 前記第一スイッチを通らずに前記コイルから前記被検体に電流が流れるループ回路が存在しないことを特徴とする請求項1に記載の半導体試験装置。
- 前記コイルの前記第一スイッチ側と、前記被検体の前記コイルが接続される側とは反対側との間には、前記第一スイッチを通らずに電流が流れる素子が接続されていないことを特徴とする請求項2に記載の半導体試験装置。
- 前記制御部から前記第二スイッチをオンする制御信号が前記第二スイッチに入力されてから前記第二スイッチがオン状態になるまでの時間である前記第二スイッチのターンオン時間が、前記制御部から前記第一スイッチをオフする制御信号が前記第一スイッチに入力されてから前記第一スイッチがオフ状態になるまでの時間である前記第一スイッチのターンオフ時間よりも短く、
前記制御部は、前記被検体にアバランシェ破壊が生じたことを検出した場合、前記第二スイッチをオンする制御信号と、前記第一スイッチをオフする制御信号を同時に出力するこ
とを特徴とする請求項1から3のいずれか1項に記載の半導体試験装置。 - 前記第二スイッチとダイオードとの直列体には、さらに抵抗が直列に接続されていることを特徴とする請求項1から4のいずれか1項に記載の半導体試験装置。
- 前記第二スイッチと並列に第三スイッチを接続したことを特徴とする請求項1から5のいずれか1項に記載の半導体試験装置。
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