JP2012222498A - 半導体スイッチング素子駆動装置 - Google Patents

Abstract

【課題】サージの発生を抑制すると共に半導体スイッチング素子のスイッチング速度を向上しつつ、回路規模を小さくすることができる半導体スイッチング素子駆動装置を提供する。
【解決手段】時間設定手段４０から短絡検出区間が終了したことを示す時間設定信号を入力すると、この時間設定信号の入力をトリガとして駆動手段６０に対して半導体スイッチング素子１０の制御端子１１に印加する駆動電流を増加するための電流制御信号を出力する。これにより、サージの発生が予想されるミラー区間後に行われる短絡状態の検出が終了した後は制御端子１１に印加される駆動電流ｉが増加するため、サージの発生を抑制しつつ、スイッチング速度が向上する。また、時間設定信号を利用して制御端子１１に流す駆動電流ｉの電流量を制御しているため、制御端子１１の電圧を検出するための構成が不要となり、回路規模が小さくなる。
【選択図】図１

Description

本発明は、半導体スイッチング素子の制御端子に駆動電流を印加することにより半導体スイッチング素子を駆動する半導体スイッチング素子駆動装置に関する。

従来より、ＩＧＢＴを駆動する駆動回路が、例えば特許文献１で提案されている。具体的に、特許文献１では、ＩＧＢＴの制御端子（ゲート）に、第１の電流を供給する第１の駆動回路と、第２の電流を供給する第２の駆動回路と、制御端子の電圧値を検知する電圧モニターと、が接続された駆動回路が提案されている
このような駆動回路は、ＩＧＢＴの制御端子の電圧が閾値電圧よりも低い場合、第１の駆動回路のみが制御端子に第１の電流を供給し、制御端子の電圧が閾値電圧に達すると第１の電流に加えて第２の電流を制御端子に供給する。これにより、ＩＧＢＴのターンオン時のコレクタ−エミッタ間の電流の電流変化が小さく抑えられ、かつ、制御端子の電圧が一定となるミラー領域の期間が短くなる。

そして、ＩＧＢＴの制御端子に印加する電流を増加させることにより、制御端子電圧の立ち上がりスルーレートは増加し、スイッチング速度は速くなることが一般的に知られている。

特開２００８−２９０５９号公報

しかしながら、ＩＧＢＴが完全にオフ状態から制御端子に電流を流し始め、制御端子の電圧が一定電圧であるミラー電圧に達すると共にこのミラー電圧が維持されるミラー区間が完了するまでのサージ発生区間において、スイッチング速度を速くするために制御端子に流す電流を増加して制御端子の電圧のスルーレートを増加させると、サージ電圧は発生しやすくなり、半導体スイッチング素子の破壊に至る可能性がある。

このように、スイッチング速度とサージ電圧とは相反する関係にあるため、サージ電圧の発生を抑制するために制御端子に流す電流を小さくするとスイッチング速度が遅くなってしまい、制御端子の電圧がミラー電圧よりも高い駆動電圧（完全にオン状態）に遷移するまでに時間が掛かってしまう。したがって、サージ電圧の抑制と電圧の遷移時間の短縮との両立は極めて困難である。

また、特許文献１では、制御端子への印加電流を増加するタイミングを決定するために、電圧モニター（ゲート電圧監視回路）を用いているため、駆動回路の回路規模が大きくなるという問題があった。

なお、上記では、半導体スイッチング素子としてＩＧＢＴを駆動する駆動回路について述べたが、もちろんＩＧＢＴは素子の一例であり、他の半導体スイッチング素子についても上記と同様の問題が生じる。

本発明は上記点に鑑み、サージの発生を抑制すると共に半導体スイッチング素子のスイッチング速度を向上しつつ、回路規模を小さくすることができる半導体スイッチング素子駆動装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、制御端子（１１）を有し、制御端子（１１）に印加される駆動電流に従って制御端子（１１）の電圧がミラー電圧に達した後にこのミラー電圧よりも高い駆動電圧に達する半導体スイッチング素子（１０）を備えている。

また、半導体スイッチング素子（１０）の制御端子（１１）に駆動電流を印加することにより半導体スイッチング素子（１０）を駆動するものであり、半導体スイッチング素子（１０）の制御端子（１１）の電圧がミラー電圧から駆動電圧に達するまでの時間は制御端子（１１）に印加される駆動電流の大きさが大きくなるほど短くなるように設定された駆動手段（６０）と、半導体スイッチング素子（１０）の制御端子（１１）の電圧を検出するものであり、制御端子（１１）の電圧がミラー電圧よりも大きくなったときにミラー電圧が維持されたミラー区間が終了したことを示すミラー区間終了信号を出力する状態検出手段（２０）と、を備えている。

さらに、半導体スイッチング素子（１０）の短絡状態を検出するものであり、ミラー区間終了信号を入力すると短絡状態の検出を開始すると共に短絡状態の検出を開始したことを示す制御信号を出力する短絡検出手段（３０）と、短絡検出手段（３０）から制御信号を入力すると、この制御信号の入力をトリガとして短絡検出手段（３０）による短絡状態の検出が終了するまでの検出時間を測定し、当該検出時間経過後に当該検出時間が経過したことを示す時間設定信号を出力する時間設定手段（４０）と、時間設定手段（４０）から時間設定信号を入力すると、この時間設定信号の入力をトリガとして半導体スイッチング素子（１０）の制御端子（１１）に印加する駆動電流を増加するための電流制御信号を出力する信号生成手段（５０）と、を備えている。

そして、駆動手段（６０）は、信号生成手段（５０）からの電流制御信号に従って、制御端子（１１）に印加する駆動電流の電流量を制御端子（１１）の電圧がミラー電圧に達するまでに制御端子（１１）に印加する駆動電流の電流量よりも増加することを特徴としている。

これによると、サージの心配が無い短絡状態の検出終了後に制御端子（１１）に印加する駆動電流を増加しているので、サージ電圧の発生を抑制することができる。また、制御端子（１１）に印加する駆動電流を増加させるので、半導体スイッチング素子（１０）の制御端子（１１）の電圧が駆動電圧に達するまでの時間を短縮することができ、ひいてはスイッチング速度を向上させることができる。

さらに、ミラー区間の終了後に短絡検出手段（３０）が半導体スイッチング素子（１０）の短絡状態の検出を開始することを利用し、短絡状態の検出が終了する検出時間経過後に駆動電流を増加する構成としているので、制御端子（１１）の電圧を監視するための新たな手段を追加する必要がない。したがって、半導体スイッチング素子駆動装置の回路規模を小さくすることができる。

請求項２に記載の発明では、短絡検出手段（３０）が半導体スイッチング素子（１０）の短絡状態の検出を行う短絡検出区間では半導体スイッチング素子（１０）の制御端子（１１）の電圧をミラー電圧よりも高く駆動電圧よりも低いクランプ電圧に保持するクランプ手段（９０）を備えている。

そして、時間設定手段（４０）は、時間設定信号をクランプ手段（９０）および信号生成手段（５０）に出力することにより、クランプ手段（９０）にクランプ電圧の保持を解除させると共に、信号生成手段（５０）に電流制御信号を出力させることで駆動手段（６０）に制御端子（１１）に印加する駆動電流を増加させることを特徴とする。

このように、半導体スイッチング素子（１０）の制御端子（１１）のクランプ電圧が解除されるタイミングで駆動手段（６０）に流す駆動電流を大きくすることができる。このため、制御端子（１１）の電圧をクランプ電圧から駆動電圧に短時間で上昇させることができるので、半導体スイッチング素子（１０）のスイッチング速度を向上させることができる。

請求項３に記載の発明では、請求項１または２に記載の発明において、駆動手段（６０）は、電源（７０）と制御端子（１１）との間に設けられた可変抵抗（６５）に流れる駆動電流を制御端子（１１）に印加するようになっており、電流制御信号に従って可変抵抗（６５）の抵抗値が小さくなったことにより制御端子（１１）に印加する駆動電流を増加することができる。

そして、請求項４に記載の発明のように、請求項３に記載の発明において、駆動手段（６０）は、電流制御信号に従って可変抵抗（６５）の抵抗値が段階的に小さくなったことにより制御端子（１１）に印加する駆動電流を段階的に増加することもできる。

請求項５に記載の発明のように、請求項１または２に記載の発明において、駆動手段（６０）は、電源（７０）に接続されると共に参照電流が流れる可変抵抗（６１）と、制御端子（１１）に印加する駆動電流と参照電流との比較または差分を出力する出力手段（６６）と、を有し、電流制御信号に従って参照電流が流れる可変抵抗（６１）の抵抗値が大きくなったことにより出力手段（６６）の出力を変化させることで制御端子（１１）に印加する駆動電流を増加することができる。

そして、請求項６に記載の発明のように、請求項５に記載の発明において、駆動手段（６０）は、電流制御信号に従って可変抵抗（６１）の抵抗値が段階的に大きくなったことにより制御端子（１１）に印加する駆動電流を段階的に増加することもできる。

請求項７に記載の発明のように、請求項１または２に記載の発明において、駆動手段（６０）は、参照電流が流れる抵抗（６１）と、制御端子（１１）に印加する駆動電流と参照電流とを比較する比較手段（６６）と、を有し、抵抗（６１）に流れる参照電流が電流制御信号に従って大きくなったことにより比較手段（６６）の出力を変化させることで制御端子（１１）に印加する駆動電流を増加することができる。

そして、請求項８に記載の発明のように、請求項７に記載の発明において、駆動手段（６０）は、抵抗（６１）に流れる参照電流が電流制御信号に従って段階的に大きくなったことにより制御端子（１１）に印加する駆動電流を段階的に増加することもできる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態に係る半導体スイッチング素子駆動装置の概念図である。 時間設定手段の具体的な回路構成図である。 遅延回路の一例を示した図である。 時間設定手段の動作を説明するためのタイミングチャートである。 駆動手段および信号生成手段の具体的な回路構成を示した図である。 図５に示される半導体スイッチング素子駆動装置の作動を説明するための図である。 本発明の第２実施形態に係る半導体スイッチング素子駆動装置の回路構成図である。 本発明の第３実施形態に係る半導体スイッチング素子駆動装置の回路構成図である。 論理回路の動作を説明するためのタイミングチャートである。 図９に示される半導体スイッチング素子駆動装置の作動を説明するための図である。 本発明の第４実施形態に係る半導体スイッチング素子駆動装置の回路構成図である。 本発明の第５実施形態に係る半導体スイッチング素子駆動装置の概念図である。 図１２に示される半導体スイッチング素子駆動装置の動作を説明するための図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体スイッチング素子駆動装置は、例えばＩＧＢＴやパワーＭＯＳＦＥＴ等の半導体スイッチング素子を定電流で駆動する装置である。

図１は、本実施形態に係る半導体スイッチング素子駆動装置の概念図である。この図に示されるように、半導体スイッチング素子駆動装置は、半導体スイッチング素子１０と、状態検出手段２０と、短絡検出手段３０と、時間設定手段４０と、信号生成手段５０と、駆動手段６０と、を備えている。

半導体スイッチング素子１０は、図示しない負荷を駆動するためのスイッチング素子である。本実施形態では、半導体スイッチング素子１０としてＮｃｈ型のＩＧＢＴが採用されている。半導体スイッチング素子１０はゲートである制御端子１１を有し、この制御端子１１は駆動手段６０に接続されている。なお、図示しない負荷は半導体スイッチング素子１０のソース側もしくはドレイン側のいずれかに接続されている。このような半導体スイッチング素子１０は、制御端子１１に印加される駆動電流（ｉ）に従って駆動されると共に、制御端子１１の電圧がミラー電圧に達した後にこのミラー電圧よりも高い駆動電圧に達するように動作する。

状態検出手段２０は、半導体スイッチング素子１０の制御端子１１の電圧（電圧状態）を検出するものである。ここで、「電圧状態」とは、上述の制御端子１１の電圧がミラー電圧や駆動電圧になっていることである。このような状態検出手段２０は、例えば、半導体スイッチング素子１０に接続された図示しない抵抗の電位差等から制御端子１１の電圧状態を判定するように回路構成されている。

そして、状態検出手段２０は、検出した制御端子１１の電圧がミラー電圧よりも大きくなったときにミラー電圧が維持されたミラー区間が終了したことを示すミラー区間終了信号を出力する。なお、「ミラー区間が終了したことを示すミラー区間終了信号」とは、ハイレベルからローレベルへの信号の変化、もしくはローレベルからハイレベルへの信号の変化に相当する。

短絡検出手段３０は、半導体スイッチング素子１０の短絡状態（つまり過電流）を検出するものである。この短絡検出手段３０は、一般的にＩＧＢＴ等の半導体スイッチング素子１０に付随された保護機能である。短絡検出手段３０は、エミッタ−コレクタ間の電位差を検出し、設定された閾値電圧との比較により短絡検出を行う。もちろん、半導体スイッチング素子１０の他の通電経路において短絡状態を検出および判定しても構わない。

そして、本実施形態では、短絡検出手段３０は状態検出手段２０からミラー区間終了信号を入力すると短絡状態の検出を開始する。これに伴い、短絡検出手段３０は短絡状態の検出を開始したことを示す制御信号を時間設定手段４０に出力する。なお、「短絡状態の検出を開始したことを示す制御信号」とは、例えばパルス信号である。このパルス信号のローレベルからハイレベルへの立ち上がりが短絡状態の検出の開始を示すこととなる。

時間設定手段４０は、短絡検出手段３０が短絡状態の検出を開始してから完了するまでの検出時間を測定するものである。具体的に、時間設定手段４０は、短絡検出手段３０から制御信号を入力すると、この制御信号の入力をトリガとして短絡検出手段３０による短絡状態の検出が終了するまでの検出時間を測定する。ここで、「制御信号の入力をトリガとして」というのは、制御信号がローレベルからハイレベルへの立ち上がったことを指す。そして、時間設定手段４０は、この検出時間が経過した後に、検出時間が経過したことを示す時間設定信号を信号生成手段５０に出力する。「検出時間が経過したことを示す時間設定信号」とは、例えば時間設定信号がハイレベルからローレベルに立ち下がったことを指す。

図２は、時間設定手段４０の具体的な回路構成を示した図である。この図に示されるように、時間設定手段４０は、遅延回路４１とＡＮＤ回路４２とを備えている。遅延回路４１はパルス信号である制御信号を入力し、この制御信号を一定時間遅延させて出力する回路である。

遅延回路４１は、例えば図３（ａ）に示されるように抵抗４３とコンデンサ４４とで構成されたＲＣ回路である。すなわち、ＲＣ回路の時定数が短絡状態の検出時間（ｔａ）に設定されている。遅延回路４１は、図３（ｂ）に示されるように抵抗４３の両端にダイオード４５が接続されたものでも良い。また、ＡＮＤ回路４２は、複数の入力の信号がハイレベルである場合に、ハイレベルの信号を出力し、それ以外の場合は全てローレベルの信号を出力する論理回路である。

図４は、時間設定手段４０に制御信号が入力されたときの動作を示したタイミングチャートである。ＡＮＤ回路４２における制御信号の入力をＡ、遅延回路４１の反転入力をＢ、ＡＮＤ回路４２の出力をＯとすると、図４に示されるように、入力Ａがハイレベルとなると、ＡＮＤ回路４２の出力Ｏはハイレベルとなり、遅れて遅延回路４１の入力Ｂがハイレベルとなると、そのタイミングでＡＮＤ回路４２の出力Ｏはローレベルとなる。このＡＮＤ回路４２の出力Ｏがハイレベルの期間が、短絡検出手段３０が短絡状態の検出を開始してから終了するまでの「検出時間ｔａ」に対応する。そして、検出時間ｔａ後にＡＮＤ回路４２の出力がローレベルに変化すると、これが検出時間ｔａの測定完了を示すこととなる。

信号生成手段５０は、時間設定手段４０から時間設定信号を入力すると、この時間設定信号の入力をトリガとして駆動手段６０に対して半導体スイッチング素子１０の制御端子１１に印加する駆動電流ｉを増加するための電流制御信号を出力するものである。ここで、「時間設定信号の入力をトリガとして」というのは、時間設定信号がハイレベルからローレベルに変化したことを指す。

駆動手段６０は、半導体スイッチング素子１０の制御端子１１に印加するための駆動電流ｉを生成し、この駆動電流ｉを制御端子１１に印加することにより半導体スイッチング素子１０を駆動するものである。この駆動電流ｉは、駆動手段６０の能力すなわちスイッチング速度を決定する電流である。半導体スイッチング素子１０の制御端子１１の電圧がミラー電圧から駆動電圧に達するまでの時間は制御端子１１に印加される駆動電流ｉの大きさが大きくなるほど短くなるように設定されている。この時間が短いほど、スイッチング速度が速い。

また、駆動手段６０は外部から入力される駆動信号に従って半導体スイッチング素子１０をオン／オフ駆動するように構成されている。そして、半導体スイッチング素子１０の制御端子１１の電圧がミラー電圧から駆動電圧に達するまでの時間は駆動電流ｉの大きさが大きくなるほど短くなるため、駆動手段６０は駆動電流ｉの大きさに応じた時間で半導体スイッチング素子１０をミラー電圧から駆動電圧に遷移させる。

上記の半導体スイッチング素子駆動装置において、駆動手段６０および信号生成手段５０の具体的な構成について、図５を参照して説明する。

まず、駆動手段６０について説明する。図５に示されるように、駆動手段６０は、抵抗６１（図５のＲ２）、可変定電流回路６２、第１切替スイッチ６３、および第２切替スイッチ６４を備えている。

抵抗６１は一端側が電源７０に接続され、他端側が信号生成手段５０に接続されている。以下、抵抗６１を「第２抵抗６１」という。

可変定電流回路６２は、第１抵抗６５（図５のＲ１）と、オペアンプ６６と、スイッチング素子６７と、を備えている。

第１抵抗６５は、半導体スイッチング素子１０の制御端子１１に流れる駆動電流ｉに対応する電流が流れるセンシング用の抵抗である。第１抵抗６５の一端側は電源７０（図５のＶＢ）に接続され、他端側はスイッチング素子６７に接続されている。

オペアンプ６６は、第２抵抗６１の他端側の電圧に基づいて第１抵抗６５に流れる電流をフィードバック制御することで、半導体スイッチング素子１０の制御端子１１に流す駆動電流ｉの大きさを調整する役割を果たすものである。

また、オペアンプ６６の非反転入力端子（＋）は第２抵抗６１の他端側と信号生成手段５０との接続点に接続されている。これにより、オペアンプ６６の非反転入力端子（＋）には第２抵抗６１の他端側に対応する第１電圧が印加される。すなわち、電源７０の電圧をＶＢとし、第２抵抗６１に流れる電流をＩａとし、第２抵抗６１の抵抗値をＲ２とすると、第１電圧は電源７０の電源電圧から基準電圧が差し引かれた電圧（ＶＢ−Ｉａ×Ｒ２）に相当する。

一方、オペアンプ６６の反転入力端子（−）は第１抵抗６５の他端側に接続されている。これにより、オペアンプ６６の反転入力端子（−）には第１抵抗６５の他端側に対応する第２電圧が印加される。すなわち、第１抵抗６５に流れる電流をｉとし、第１抵抗６５の抵抗値をＲ１とすると、第２電圧は電源７０の電源電圧から第１抵抗６５の電圧降下分が差し引かれた電圧（ＶＢ−ｉ×Ｒ１）に相当する。

スイッチング素子６７は、オペアンプ６６の出力によって駆動される半導体素子である。本実施形態では、スイッチング素子６７としてＰｃｈ型のＭＯＳＦＥＴが用いられている。そして、スイッチング素子６７のゲートはオペアンプ６６の出力端子に接続され、ソースは第１抵抗６５の他端側に接続されている。さらに、スイッチング素子６７のドレインは半導体スイッチング素子１０の制御端子１１に接続されている。

また、駆動手段６０に備えられた第１切替スイッチ６３は電源７０とオペアンプ６６の出力端子との間に接続されている。本実施形態では、第１切替スイッチ６３としてＰｃｈ型のＭＯＳＦＥＴが採用される。したがって、第１切替スイッチ６３のソースが電源７０に接続され、ドレインがオペアンプ６６の出力端子に接続されている。

一方、第２切替スイッチ６４は制御端子１１とグランド等の基準電圧ラインとの間に接続されている。本実施形態では、第２切替スイッチ６４としてＮｃｈ型のＭＯＳＦＥＴが採用される。したがって、第２切替スイッチ６４のソースが半導体スイッチング素子１０の制御端子１１に接続され、ドレインがグランド等の基準電圧ラインに接続されている。

さらに、第１切替スイッチ６３のゲートにはインバータ６８が接続されている。したがって、第１切替スイッチ６３にはインバータ６８を介して駆動信号が入力され、第２切替スイッチ６４には駆動信号が直接入力される。これによると、各切替スイッチ６３、６４には一方に入力される信号に対して他方に入力される信号が反転する。

信号生成手段５０は、第２抵抗６１に流れる電流（Ｉａ）の電流量を可変できる電流源として構成されており、第２抵抗６１の他端側とグランド等の基準電圧ラインとの間に接続されている。この信号生成手段５０は、スイッチ５１と、第１定電流源５２と、第２定電流源５３と、を備えている。

第１定電流源５２はスイッチ５１を介して第２抵抗６１の他端側に接続されている。また、第２定電流源５３は第２抵抗６１の他端側に直接接続されている。スイッチ５１は、時間設定信号に従ってオン／オフする。本実施形態では、時間設定信号がハイレベルからローレベルへの立ち下がるとスイッチ５１がオンする。

なお、第１定電流源５２の電流能力と第２定電流源５３の電流能力とは同じでも良いし、異なっていても良い。スイッチ５１のオン／オフによって第２抵抗６１に流す電流の大きさをどのように設計するかによって各定電流源５２、５３の電流能力を設定すれば良い。

このような構成により、時間設定信号によってスイッチ５１がオンされると第２抵抗６１には第１定電流源５２に流れる電流と第２定電流源５３に流れる電流とが足し合わされた第１電流値の電流がＩａとして流れる。一方、時間設定信号によってスイッチ５１がオフされると第１定電流源５２に流れる電流は電源７０とグランド等の基準電圧ラインとの間の経路から切り離されるので、第２抵抗６１には第２定電流源５３に流れる電流のみがＩａとして流れる。すなわち、第２定電流源５３に流れる電流の電流値を第２電流値とすると、スイッチ５１がオフの場合、第２抵抗６１には第１電流値よりも小さい第２電流値の電流が流れる。

そして、信号生成手段５０に流れる電流の電流値が変化することで、第２抵抗６１の他端側の電圧が変化する。この第２抵抗６１の他端側の電圧が信号生成手段５０の電流制御信号に対応する。

以上が、本実施形態に係る半導体スイッチング素子駆動装置の回路構成である。本実施形態では、駆動信号は、例えば外部のＥＣＵ等から入力される。

次に、図５に示される半導体スイッチング素子駆動装置の作動について、図６を参照して説明する。図６は、半導体スイッチング素子１０の制御端子の電圧ｖの波形と半導体スイッチング素子１０を駆動するための駆動電流ｉの波形を示したものである。

ここで、駆動信号がハイレベルの場合、第１切替スイッチ６３がオンされてスイッチング素子６７のゲートに電源電圧が印加されるため、スイッチング素子６７がオフする。また、第２切替スイッチ６４はオンされ、制御端子１１からグランド等の基準電圧ラインに電流が流れて半導体スイッチング素子１０がオフする。一方、駆動信号がローレベルの場合、第１切替スイッチ６３はオフするため、スイッチング素子６７はオペアンプ６６の出力によって駆動される。このように、駆動手段６０は、ハイレベルの駆動信号に従って半導体スイッチング素子１０をオフし、ローレベルの駆動信号に従って半導体スイッチング素子１０をオンする動作を行う。

そして、はじめに、駆動手段６０に入力される駆動信号がハイレベルからローレベルに切り替わることにより、第１切替スイッチ６３および第２切替スイッチ６４がオフし、スイッチング素子６７がオペアンプ６６によって駆動される。これにより、電源７０、第１抵抗６５、スイッチング素子６７、制御端子１１という経路が形成される。そして、半導体スイッチング素子１０の制御端子１１に駆動電流ｉが流れる。

さらに、信号生成手段５０のスイッチ５１はオフされているので、第２抵抗６１には信号生成手段５０の第２定電流源５３に流れる第２電流値の電流が流れる。これに伴い、制御端子１１に駆動電流ｉが流れると、この駆動電流ｉの大きさに応じた傾きで半導体スイッチング素子１０のゲート電圧が上昇する。そして、ゲート電圧が半導体スイッチング素子１０の閾値電圧に達すると、半導体スイッチング素子１０がオンし、制御端子１１の電圧ｖはミラー電圧に達する。ミラー電圧は、半導体スイッチング素子１０であるＩＧＢＴの増幅率等の特性によって決まる電圧であり、図６に示されるミラー区間で一定になる。

ここで、可変定電流回路６２は、第１抵抗６５の他端側に対応する第１電圧と第２抵抗６１の他端側に対応する第２電圧とが等しくなるように第１抵抗６５に流れる電流の大きさをフィードバック制御している。

具体的には、可変定電流回路６２のオペアンプ６６の各入力端子の電位は同電位となるため、第１抵抗６５の他端側に対応する第１電圧（ＶＢ−ｉ×Ｒ１）と第２抵抗６１の他端側に対応する第２電圧（ＶＢ−Ｉａ×Ｒ２）とが等しくなるようにオペアンプ６６がスイッチング素子６７を制御する。したがって、第１抵抗６５に流れる駆動電流ｉはｉ＝（Ｉａ×Ｒ２）／Ｒ１となり、第１抵抗６５に流れる電流が一定の定電流として半導体スイッチング素子１０の制御端子１１に印加される。

上記の式（ｉ＝（Ｉａ×Ｒ２）／Ｒ１）に表されるように、第１抵抗６５には第２抵抗６１に流れる電流の大きさに比例した駆動電流ｉが流れるようになっている。そして、第２抵抗６１には、第２定電流源５３に流れる電流のみが電流Ｉａとして流れているので、第１抵抗６５には当該第２電流値に比例した電流が流れる。

サージの発生はこのミラー区間に入るとほぼ起こらなくなる。つまり、サージ発生が終了する。また、ミラー区間では半導体スイッチング素子１０の短絡状態の検出はまだ開始されていない。

ミラー区間が終わると、制御端子１１の電圧ｖが再び上昇する。ここで、状態検出手段２０が、制御端子の電圧ｖがミラー電圧よりも大きくなったことを検出し、ミラー区間終了信号を出力する。短絡検出手段３０は、半導体スイッチング素子１０の短絡状態の検出を開始すると共に、上述の制御信号を出力する。これにより、時間設定手段４０は、図６に示される検出時間ｔａを測定する。この検出時間ｔａは、短絡検出手段３０が半導体スイッチング素子１０の短絡状態の検出を行う短絡検出区間である。

そして、時間設定手段４０が検出時間ｔａを測定すると、ハイレベルからローレベルに変化する時間設定信号を出力する。これにより、信号生成手段５０のスイッチ５１がオンする。このため、第２抵抗６１には信号生成手段５０の第１定電流源５２に流れる電流と第２定電流源５３に流れる電流とが足し合わされた第１電流値の電流がＩａとして流れる。そして、第１抵抗６５には第２電流値よりも大きい第１電流値に比例した電流が流れることになり、信号生成手段５０のスイッチ５１がオフされた場合よりも第１抵抗６５に流れる電流が増加する。したがって、図６に示されるように、短絡検出区間の終了後に駆動電流ｉが増加し、これに伴って半導体スイッチング素子１０の制御端子１１の電圧ｖの上昇速度も増加する。なお、短絡検出区間が終了すると、短絡検出手段３０における短絡状態の検出も終了する。

この後、半導体スイッチング素子１０の制御端子１１の電圧ｖは最大の駆動電圧に達する。この駆動電圧は電源電圧、もしくはそれとほぼ同電位の電圧であり、半導体スイッチング素子１０であるＩＧＢＴをフルオンさせる電圧である。

上記のように、駆動手段６０は、信号生成手段５０からの電流制御信号に従って、すなわち第２抵抗６１に流す電流の電流量を第２電流値から第１電流値に増加させてオペアンプ６６に印加する電圧（ＶＢ−Ｉａ×Ｒ２）を増加することによって、制御端子１１に印加する駆動電流ｉの電流量を制御端子１１の電圧ｖがミラー電圧に達するまでに制御端子１１に印加する駆動電流ｉの電流量よりも増加する。このため、制御端子１１の電圧ｖが駆動電圧に達するまでの時間が短くなるので、スイッチング速度が向上する。

これに対し、短絡検出期間後も駆動電流ｉの大きさを変化させない場合は、図６の一点鎖線で示されるように、ミラー区間後の制御端子１１の電圧ｖが駆動電流ｉの大きさに従った傾きで上昇を続けるため、駆動電圧に達するまでにさらにΔｔｂの時間が掛かる。言い換えると、本実施形態では制御端子１１の電圧ｖが駆動電圧に達する時間がこの時間差Δｔｂだけ速くなる。

以上説明したように、本実施形態では、サージの発生が予想されるミラー区間後に行われる短絡状態の検出が終了した後、制御端子１１に印加する駆動電流ｉを増加することが特徴となっている。

このように、サージの発生が懸念されるミラー区間後に駆動電流ｉを増加しているので、サージの発生を抑制することができる。また、サージの心配が無い短絡状態の検出終了後に制御端子１１に印加する駆動電流ｉを増加しているので、半導体スイッチング素子１０の制御端子１１の電圧を速く駆動電圧に到達させることができる。したがって、サージの発生を抑制しつつ、スイッチング速度を向上させることができる。

さらに、駆動電流ｉを増加するタイミングは、状態検出手段２０、短絡検出手段３０、および時間設定手段４０から出力される各信号を利用している。このため、制御端子１１の電圧ｖを監視するためのコンパレータ等の新たな手段を追加しなくても、制御端子１１に流す駆動電流ｉの電流量を制御することができる。したがって、半導体スイッチング素子駆動装置の回路規模を小さくすることができる。

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、第２抵抗６１が特許請求の範囲の「抵抗」に対応し、オペアンプ６６が特許請求の範囲の「比較手段」に対応する。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。上記第１実施形態では、駆動電流ｉを増加させるために第２抵抗６１に流す電流Ｉａを増加させていたが、本実施形態では第２抵抗６１に流す電流Ｉａを一定にして第２抵抗６１の抵抗値を変化させることが特徴となっている。

図７は、本実施形態に係る半導体スイッチング素子駆動装置の回路構成を示した図である。この図に示されるように、駆動手段６０は、一定の参照電流Ｉａを流す定電流源６９を有している。

また、信号生成手段５０は、第２抵抗６１とスイッチ５１とを備えて構成されている。第２抵抗６１は抵抗値がＲ２の抵抗６１ａと抵抗値がＲ３の抵抗６１ｂとが直列接続されて構成されている。抵抗６１ｂは電源７０に接続され、抵抗６１ａは定電流源６９に接続されている。そして、抵抗６１ａと定電流源６９との接続点がオペアンプ６６の非反転入力端子（＋）に接続されている。

さらに、抵抗６１ｂには並列にスイッチ５１が接続されている。スイッチ５１がオンされると第２抵抗６１の抵抗値は抵抗６１ａのみの抵抗値となる。一方、スイッチ５１がオフされると第２抵抗６１の抵抗値は抵抗６１ａと抵抗６１ｂとの合成抵抗値となる。このように、第２抵抗６１はスイッチ５１によって抵抗値が可変になるように構成されている。本実施形態では、時間設定信号がハイレベルからローレベルへの立ち下がるとスイッチ５１がオフする。

このような構成では、抵抗６１ａのうち抵抗６１ｂが接続された側とは反対側（定電流源６９側）の電圧が信号生成手段５０の電流制御信号に対応している。

オペアンプ６６は、制御端子１１に印加する駆動電流と参照電流との比較または差分を出力することとなる。すなわち、第１抵抗６５の他端側に対応する第１電圧と第２抵抗６１の他端側つまり抵抗６１ａの他端側に対応する第２電圧とがオペアンプ６６に印加されると共に、第１電圧と第２電圧とが等しくなるようにオペアンプ６６がスイッチング素子６７を駆動する。

そして、スイッチ５１がオンされて抵抗６１ａのみに参照電流Ｉａが流れるとすると、第１抵抗６５に流れる駆動電流ｉは上述のようにｉ＝（Ｉａ×Ｒ２）／Ｒ１として表され、第１抵抗６５には抵抗６１ａの抵抗値Ｒ２に比例した電流が流れる。一方、スイッチ５１がオフされて抵抗６１ａおよび抵抗６１ｂの両方に参照電流Ｉａが流れるとすると、第１抵抗６５に流れる駆動電流ｉはｉ＝（Ｉａ×（Ｒ２＋Ｒ３））／Ｒ１として表され、第１抵抗６５には抵抗６１ａの抵抗値Ｒ２および抵抗６１ｂの抵抗値Ｒ３の和に比例した電流が流れる。

したがって、駆動手段６０は電流制御信号に従って（つまりスイッチ５１がオフされて）参照電流Ｉａが流れる第２抵抗６１の抵抗値が大きくなったことによりオペアンプ６６の出力を変化させることで制御端子１１に印加する駆動電流ｉを増加させる。

以上説明したように、第２抵抗６１の抵抗値を調整することにより半導体スイッチング素子１０の制御端子１１に印加する駆動電流ｉを増減させることができる。

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、第２抵抗６１が特許請求の範囲の「可変抵抗」に対応し、オペアンプ６６が特許請求の範囲の「出力手段」に対応する。

（第３実施形態）
本実施形態では、第２実施形態と異なる部分について説明する。本実施形態では、第２抵抗６１を多段とすることで、第２抵抗６１の抵抗値を段階的に変化させることにより駆動電流ｉを段階的に増加させることが特徴となっている。

図８は、本実施形態に係る半導体スイッチング素子駆動装置の回路構成を示した図である。この図に示されるように、本実施形態では、信号生成手段５０は、第２抵抗６１とスイッチ５４、５５を備えている。第２抵抗６１は抵抗６１ａ、抵抗６１ｂ、および抵抗６１ｃの３つの抵抗で構成されている。これらは電源７０と定電流源６９との間に直列接続されている。なお、各抵抗の抵抗値は同じでも良いし、異なっていても良い。

また、抵抗６１ｂに並列にスイッチ５４が接続され、抵抗６１ｃに並列にスイッチ５５が接続されている。これによると、スイッチ５４、５５のオンまたはオフによって第２抵抗６１の合成抵抗値が変化するため、オペアンプ６６に入力される電流制御信号すなわち第２電圧が変化する。ここで、本実施形態では、時間設定信号（後述するＸ１、Ｘ２）がローレベルからハイレベルへの立ち上がるとスイッチ５４、５５がオフする。

また、半導体スイッチング素子駆動装置は２つの時間設定手段４０、４６を備えている。これら各時間設定手段４０、４６の構成は図２で示されたものと同じであり、一方の時間設定手段４０にはＢ１の遅延時間が設定され、他方の時間設定手段４６にはＢ１よりも長いＢ２の遅延時間が設定されている。したがって、短絡検出手段３０から各時間設定手段４０、４６にパルス状の制御信号がそれぞれ同時に入力されると、Ｂ１後に一方の時間設定手段４０から時間設定信号Ｏ１が出力され、Ｂ２後に他方の時間設定手段４６から時間設定信号Ｏ２が出力される。

さらに、半導体スイッチング素子駆動装置は論理回路８０を備えている。この論理回路８０は各時間設定手段４０、４６からの時間設定信号Ｏ１、Ｏ２に基づいて各スイッチ５４、５５をオフするための時間設定信号Ｘ１、Ｘ２を生成するように構成された回路である。

図９は、論理回路８０の動作を説明するためのタイミングチャートである。この図に示されるように、一方の時間設定手段４０で生成される時間設定信号Ｏ１は、制御信号（Ａ）の立ち上がりから遅延時間Ｂ１後の制御信号の立ち上がりまでがハイレベルとなる信号となる。また、他方の時間設定手段４６で生成される時間設定信号Ｏ２は、制御信号（Ａ）の立ち上がりから遅延時間Ｂ２後の制御信号の立ち上がりまでがハイレベルとなる信号となる。

そして、論理回路８０は、時間設定信号Ｏ１がハイレベルからローレベルに立ち下がるとハイレベルの時間設定信号Ｘ１を出力する。これにより、信号生成手段５０のスイッチ５４がオフする。また、論理回路８０は、時間設定信号Ｏ２がハイレベルからローレベルに立ち下がるとハイレベルの時間設定信号Ｘ２を出力する。これにより、信号生成手段５０のスイッチ５５がオフする。

上記のように、第２抵抗６１が３つの抵抗で構成された場合の制御端子１１の電圧ｖの変化について、図１０を参照して説明する。なお、短絡検出区間が終了するまでは第１実施形態と同じであるため、本実施形態では主に短絡検出区間後について説明する。

まず、短絡検出区間が終了するまでは信号生成手段５０の各スイッチ５４、５５はそれぞれオンの状態になっているため、第２抵抗６１の抵抗値は抵抗６１ａのＲ２となり、この抵抗値に従った駆動電流ｉ（＝（Ｉａ×Ｒ２）／Ｒ１）が制御端子１１に印加されている。

そして、短絡検出区間が終了すると、すなわち遅延時間Ｂ１が経過すると、一方の時間設定手段４０から出力される時間設定信号Ｏ１がハイレベルからローレベルに変化するので、これに伴って論理回路８０から出力される時間設定信号Ｘ１がローレベルからハイレベルに変化する。これにより、スイッチ５４がオフするので、第２抵抗６１の抵抗値は抵抗６１ａのＲ２と抵抗６１ｂのＲ３との合成抵抗値となり、抵抗値が増加する。このため、駆動電流ｉはｉ＝（Ｉａ×（Ｒ２＋Ｒ３））／Ｒ１となるので、図１０に示されるように駆動電流ｉが一段階増加し、制御端子１１の電圧ｖの上昇速度も一段階速くなる。

この後、他方の時間設定手段４６から出力される時間設定信号Ｏ２がハイレベルからローレベルに変化すると、論理回路８０から出力される時間設定信号Ｘ２がローレベルからハイレベルに変化する。これにより、スイッチ５５がオフするので、第２抵抗６１の抵抗値は全ての抵抗値Ｒ２〜Ｒ４の合成抵抗値となり、さらに抵抗値が増加する。このため、駆動電流ｉはｉ＝（Ｉａ×（Ｒ２＋Ｒ３＋Ｒ４））／Ｒ１となるので、図１０に示されるように駆動電流ｉがさらに一段階増加し、制御端子１１の電圧ｖの上昇速度もさらに一段階速くなる。

以上のように、駆動手段６０は、電流制御信号すなわちオペアンプ６６に入力される第２電圧の変化に従って第２抵抗６１の抵抗値が段階的に大きくなったことにより制御端子１１に印加する駆動電流ｉを段階的に増加することもできる。

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。上記各実施形態では、第２抵抗６１の抵抗値や、信号生成手段５０の電流値を変化させることで制御端子１１に印加する駆動電流ｉを増加していたが、本実施形態では第１抵抗６５の抵抗値を変化させることにより駆動電流ｉを増加することが特徴となっている。

図１１は、本実施形態に係る半導体スイッチング素子駆動装置の回路構成を示した図である。この図に示されるように、信号生成手段５０は、第１抵抗６５とスイッチ５４とを備えて構成されている。第１抵抗６５は抵抗値がＲ１の抵抗６５ａと抵抗値がＲ３の抵抗６１ｂとが直列接続されて構成されている。抵抗６１ｂは電源７０に接続され、抵抗６５ａはスイッチング素子６７に接続されている。さらに、抵抗６１ｂには並列にスイッチ５４が接続されている。

本実施形態では、時間設定信号がローレベルからハイレベルに立ち上がるとスイッチ５４がオフする。これにより、第１抵抗６５の抵抗値はＲ１＋Ｒ３となるので、駆動電流ｉはｉ＝（Ｉａ×Ｒ２）／（Ｒ１＋Ｒ３）となり、駆動電流ｉは小さくなる。短絡検出区間が終了するまではこの駆動電流ｉが制御端子１１に印加される。一方、時間設定信号がハイレベルからローレベルへの立ち下がるとスイッチ５４がオンする。これにより、第１抵抗６５の抵抗値は抵抗６５ａのＲ１のみとなってスイッチ５４がオフの場合よりも小さくなるので、駆動電流ｉはｉ＝（Ｉａ×Ｒ２）／Ｒ１となり、駆動電流ｉが増加する。このような駆動電流ｉは短絡検出区間終了後に制御端子１１に印加される。

以上のように、電源７０と制御端子１１との間に設けられた第１抵抗６５に流れる駆動電流ｉを制御端子１１に印加するようになっており、電流制御信号に従って第１抵抗６５の抵抗値が小さくなったことにより制御端子１１に印加する駆動電流を増加するように駆動手段６０を構成することもできる。

（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分について説明する。近年、ＩＧＢＴ等の半導体スイッチング素子１０はコストダウンのため、素子自体の短絡耐量は下がる傾向にある。ここで、装置の短絡事故等で半導体スイッチング素子１０に短絡電流が流れ続けると素子自身に急激な温度上昇が起こって破壊に至るが、この短絡電流の流れ始めから破壊に至るまでの時間（またはエネルギー）のことを短絡耐量という。この低い短絡耐量のために短絡を検知した後保護する構成では、この短絡検出をしている間に、短絡耐量を超えて破壊に至る場合があり、保護が間に合わない場合がある。そこで、本実施形態では、ミラー区間終了の短絡検出区間で制御端子１１の電圧をミラー電圧よりも高く駆動電圧よりも低いクランプ電圧に保持することが特徴となっている。

図１２は、本実施形態に係る半導体スイッチング素子駆動装置の概念図である。この図に示されるように、半導体スイッチング素子駆動装置はクランプ手段９０を備えている。

クランプ手段９０は、制御端子１１に印加される電圧をミラー電圧よりも高く駆動電圧よりも低いクランプ電圧にクランプすることにより、制御端子１１に印加される電圧の急激な変動を回避して半導体スイッチング素子１０のオーバーシュートやサージによる破壊を防止する役割を果たす回路である。このクランプ手段９０は制御端子１１とグランド等の基準電圧ラインとの間に接続されている。

また、クランプ手段９０は制御端子１１に接続されたスイッチ９１を備えている。このスイッチ９１は時間設定手段４０からクランプ手段９０に入力される時間設定信号に従ってオフする。クランプ手段９０は、短絡検出手段３０が半導体スイッチング素子１０の短絡状態の検出を行う短絡検出区間では半導体スイッチング素子１０の制御端子１１の電圧をクランプ電圧に保持するので、時間設定信号がハイレベルからローレベルへの立ち下がるとスイッチ９１がオフになる。すなわち、時間設定手段４０は、時間設定信号を信号生成手段５０に出力することにより、クランプ手段９０にクランプ電圧の保持を解除させる。なお、その他の構成については、例えば第１実施形態と同じである。

図１３は、図１２に半導体スイッチング素子駆動装置の動作を説明するための図である。ミラー区間が終了するまでは第１実施形態と同じ動作である。また、クランプ手段９０は外部のＥＣＵ等の指令により、スイッチ９１をオンする。

そして、ミラー区間後に制御端子１１の電圧ｖが上昇すると、任意のタイミングで短絡検出区間（クランプ期間）に移行する。このとき、クランプ手段９０のスイッチ９１がオンしているので、制御端子１１の電圧ｖはミラー電圧よりも高くなるが、駆動電圧よりも低い電圧にクランプされる。そして、短絡検出区間が終了して時間設定手段４０から時間設定信号が出力されると、信号生成手段５０は電流制御信号を出力して駆動手段６０に制御端子１１に印加する駆動電流ｉを増加する。また、クランプ手段９０はスイッチ９１をオフすることによりクランプを解除する。これにより、短絡検出区間終了は制御端子１１の電圧ｖがクランプ電圧から駆動電圧に向かって一気に上昇する。したがって、駆動電流ｉを増加しなかった場合（一点破線）と比較して、フルオン区間へ到達する時間差Δｔｂだけスイッチング速度が速くなる。

以上説明したように、半導体スイッチング素子駆動装置にクランプ手段９０を備え、短絡検出区間終了に制御端子１１のクランプ電圧を解除するタイミングで駆動手段６０から流す駆動電流ｉを大きくすることができる。これにより、半導体スイッチング素子１０の破壊を防止しつつ、半導体スイッチング素子１０のスイッチング速度を向上させることができる。

（他の実施形態）
上記各実施形態で示された半導体スイッチング素子駆動装置の構成は一例であり、上記で示した構成に限定されることなく、他の構成とすることもできる。例えば、第１実施形態の信号生成手段５０において、第２抵抗６１に流れる電流（Ｉａ）の電流量を段階的に大きくすることにより制御端子１１に印加する駆動電流ｉを段階的に増加することもできる。この場合、信号生成手段５０に複数の定電流源を設け、それぞれに接続されたスイッチの切り替えにより第２抵抗６１に流れる電流（Ｉａ）の電流量を段階的に変化させれば良い。

また、第２〜第４実施形態において抵抗値を変化させて駆動電流ｉを増加する構成においても、第５実施形態で示されたクランプ手段９０を備えた構成とすることができる。もちろん、クランプ手段９０を備えた構成において駆動電流ｉを段階的に増加させても良い。

さらに、駆動電流ｉを段階的に増加する場合、ミラー電圧（もしくはクランプ電圧）から何段階で駆動電圧にするかは、スイッチング速度の調整により適宜設定される。

そして、上記各実施形態で示された各スイッチが信号のどのようなレベル（例えばローレベルやハイレベル）でオン／オフするかについても一例であり、適宜設定できる。もちろん、各信号においてどのようなレベルに意味を持たせるかについても同様に適宜設定できる。

１０ 半導体スイッチング素子
１１ 制御端子
２０ 状態検出手段
３０ 短絡検出手段
４０ 時間設定手段
５０ 信号生成手段
６０ 駆動手段
７０ 電源
８０ 論理回路
９０ クランプ手段

Claims (8)

1. 制御端子（１１）を有し、前記制御端子（１１）に印加される駆動電流に従って前記制御端子（１１）の電圧がミラー電圧に達した後にこのミラー電圧よりも高い駆動電圧に達する半導体スイッチング素子（１０）と、
   前記半導体スイッチング素子（１０）の前記制御端子（１１）に駆動電流を印加することにより前記半導体スイッチング素子（１０）を駆動するものであり、前記半導体スイッチング素子（１０）の前記制御端子（１１）の電圧が前記ミラー電圧から前記駆動電圧に達するまでの時間は前記制御端子（１１）に印加される駆動電流の大きさが大きくなるほど短くなるように設定された駆動手段（６０）と、
   前記半導体スイッチング素子（１０）の前記制御端子（１１）の電圧を検出するものであり、前記制御端子（１１）の電圧が前記ミラー電圧よりも大きくなったときに前記ミラー電圧が維持されたミラー区間が終了したことを示すミラー区間終了信号を出力する状態検出手段（２０）と、
   前記半導体スイッチング素子（１０）の短絡状態を検出するものであり、前記ミラー区間終了信号を入力すると前記短絡状態の検出を開始すると共に前記短絡状態の検出を開始したことを示す制御信号を出力する短絡検出手段（３０）と、
   前記短絡検出手段（３０）から前記制御信号を入力すると、この制御信号の入力をトリガとして前記短絡検出手段（３０）による前記短絡状態の検出が終了するまでの検出時間を測定し、当該検出時間経過後に当該検出時間が経過したことを示す時間設定信号を出力する時間設定手段（４０）と、
   前記時間設定手段（４０）から前記時間設定信号を入力すると、この時間設定信号の入力をトリガとして前記半導体スイッチング素子（１０）の前記制御端子（１１）に印加する駆動電流を増加するための電流制御信号を出力する信号生成手段（５０）と、を備え、
   前記駆動手段（６０）は、前記信号生成手段（５０）からの前記電流制御信号に従って、前記制御端子（１１）に印加する駆動電流の電流量を前記制御端子（１１）の電圧が前記ミラー電圧に達するまでに前記制御端子（１１）に印加する駆動電流の電流量よりも増加することを特徴とする半導体スイッチング素子駆動装置。
2. 前記短絡検出手段（３０）が前記半導体スイッチング素子（１０）の短絡状態の検出を行う短絡検出区間では前記半導体スイッチング素子（１０）の前記制御端子（１１）の電圧を前記ミラー電圧よりも高く前記駆動電圧よりも低いクランプ電圧に保持するクランプ手段（９０）を備え、
   前記時間設定手段（４０）は、前記時間設定信号を前記クランプ手段（９０）および前記信号生成手段（５０）に出力することにより、前記クランプ手段（９０）に前記クランプ電圧の保持を解除させると共に、前記信号生成手段（５０）に前記電流制御信号を出力させることで前記駆動手段（６０）に前記制御端子（１１）に印加する駆動電流を増加させることを特徴とする請求項１に記載の半導体スイッチング素子駆動装置。
3. 前記駆動手段（６０）は、電源（７０）と前記制御端子（１１）との間に設けられた可変抵抗（６５）に流れる駆動電流を前記制御端子（１１）に印加するようになっており、前記電流制御信号に従って前記可変抵抗（６５）の抵抗値が小さくなったことにより前記制御端子（１１）に印加する駆動電流を増加することを特徴とする請求項１または２に記載の半導体スイッチング素子駆動装置。
4. 前記駆動手段（６０）は、前記電流制御信号に従って前記可変抵抗（６５）の抵抗値が段階的に小さくなったことにより前記制御端子（１１）に印加する駆動電流を段階的に増加することを特徴とする請求項３に記載の半導体スイッチング素子駆動装置。
5. 前記駆動手段（６０）は、電源（７０）に接続されると共に参照電流が流れる可変抵抗（６１）と、前記制御端子（１１）に印加する駆動電流と参照電流との比較または差分を出力する出力手段（６６）と、を有し、前記電流制御信号に従って前記参照電流が流れる可変抵抗（６１）の抵抗値が大きくなったことにより前記出力手段（６６）の出力を変化させることで前記制御端子（１１）に印加する駆動電流を増加することを特徴とする請求項１または２に記載の半導体スイッチング素子駆動装置。
6. 前記駆動手段（６０）は、前記電流制御信号に従って前記可変抵抗（６１）の抵抗値が段階的に大きくなったことにより前記制御端子（１１）に印加する駆動電流を段階的に増加することを特徴とする請求項５に記載の半導体スイッチング素子駆動装置。
7. 前記駆動手段（６０）は、参照電流が流れる抵抗（６１）と、前記制御端子（１１）に印加する駆動電流と前記参照電流とを比較する比較手段（６６）と、を有し、前記抵抗（６１）に流れる前記参照電流が前記電流制御信号に従って大きくなったことにより前記比較手段（６６）の出力を変化させることで前記制御端子（１１）に印加する駆動電流を増加することを特徴とする請求項１または２に記載の半導体スイッチング素子駆動装置。
8. 前記駆動手段（６０）は、前記抵抗（６１）に流れる前記参照電流が前記電流制御信号に従って段階的に大きくなったことにより前記制御端子（１１）に印加する駆動電流を段階的に増加することを特徴とする請求項７に記載の半導体スイッチング素子駆動装置。

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