JP2015014488A - 半導体試験装置 - Google Patents

Abstract

【課題】単純な構成で破壊電流による半導体素子の破壊の進行を抑えることができる、半導体試験装置を提供する。
【解決手段】電源とコイルとの間に接続された第一スイッチと、コイルと並列に接続された第二スイッチとダイオードとの直列体と、被検体、第一スイッチ、および第二スイッチのそれぞれのオン・オフを制御する制御部とを備え、制御部は、第二スイッチがオフの状態で、被検体および第一スイッチをオンの状態にして被検体に電流を流した後、所定のタイミングで被検体をオフさせることにより、コイルに蓄積されているエネルギーにより被検体がアバランシェモードとなった後、被検体のオフの期間に被検体にアバランシェ破壊が生じたことを検出した場合、第二スイッチをオン状態にするとともに、第二スイッチがオン状態になった後に第一スイッチがオフ状態となるよう制御する。
【選択図】図１

Description

本発明は、半導体素子の試験装置、特にパワー半導体素子のアバランシェ試験の試験装置に関する。

半導体素子は、高電圧や高電流を半導体素子に与えるなどの特性検査によるスクリーニングが行われることで、その製品性能が保証されている。この半導体素子のアバランシェ試験に用いられる試験装置として、スイッチング試験に適用可能な試験装置が知られている。特性検査の課題として、半導体素子が破壊されたときに破壊電流が流れ、半導体素子や検査治具などの試験装置に損傷を与える問題がある。

特許文献１には複数の方式の試験装置が開示されている。その一例として、コイルと、前記コイルを介して被検体に電源電圧を印加する電源と、前記被検体にパルス信号を印加するファンクションジェネレータと、前記被検体への前記電源の供給を停止する遮断回路と、前記コイルに並列に接続し、前記コイルに蓄積されたエネルギーを放電させる転流回路と、前記被検体の端子における前記電源電圧の立ち下がりにより、前記遮断回路と、前記転流回路を作動させる破壊判定回路と、を備える試験装置が開示されている。

この試験装置は、被検体がアバランシェ破壊すると被検体の端子におけるドレイン−ソース間電圧が立ち下がるため、この立ち下がりが検出された場合にスイッチをオフ状態に切り換えて被検体への電源電圧の供給を停止し、アバランシェ破壊後に被検体に流れる破壊電流の防止を図るものである。

特許文献２は、コイルと、前記コイルを介して被検体に電圧を印加する電源と、前記被検体に流れる電流の電流状態に応じて、前記電源による前記被検体への電圧印加を遮断する遮断回路１と、前記コイルに並列に接続し、前記コイルに蓄積されたエネルギーを放電させる転流回路と、前記被検体の端子における前記電源電圧の立ち下がりにより、前記コイルと被検体の接続を遮断する遮断回路２と、前記転流回路を作動させる破壊判定回路と、を備える試験装置が開示されている。

この試験装置は、アバランシェ試験開始直前に遮断回路１により電源を被検体から切り離す。被検体がアバランシェ破壊すると、被検体のコレクタ―エミッタ間の電圧が立ち下がる。この変化が検出された場合にコイルと半導体素子の接続を遮断回路２により遮断し、被検体へのエネルギーの供給を停止する。また、転流回路に前記コイルに蓄積されたエネルギーを転流させることにより、被検体に流れる電流をより高速に遮断し、被検体の損傷を抑制する。

特開２００７−３３０４２号公報 特開２００９−１４５３０２号公報

上述の特許文献１に開示の試験方式は、被検体である半導体素子が破壊した際、被検体への電源供給を停止する遮断回路が作動した後、保護用のダイオード７を通して被検体へ破壊電流が流れ続けてしまう。転流回路が作動した後も、ダイオード７を通して被検体へ破壊電流が流れるループ回路が存在する。これが原因で、少なからず被検体の破壊や検査治具などの試験装置の損傷が進行してしまう恐れがある。その結果、破壊箇所の解析が困難になる、試験装置の修理や交換が必要になるなどの問題が生じ得る。

また、特許文献２に開示された方式は、被検体を保護する遮断回路２に大容量のパワースイッチが必要となる。この場合、遮断回路２をターンオフした瞬間にコイル１４および浮遊インダクタンスによるサージ電圧が発生する。サージ電圧から遮断回路２を保護するため、遮断回路２はスナバ回路を付加する必要がある。スナバ回路のコンデンサは、容量が大きいほど大きなサージ電圧を吸収できるが、容量を大きくするとコンデンサの充電時間が長くなり、その間に破壊電流が流れ続け、少なからず被検体の破壊や試験装置の損傷が進行してしまう問題がある。

本発明は、上記のような問題点を解決するためになされたものであり、単純な構成で破壊電流による半導体素子の破壊の進行を抑えることができる、半導体試験装置を提供することを目的としている。

本発明は、電源と、この電源からコイルを通じて、電流をオン・オフするスイッチング機能を有する半導体である被検体に電流を供給して被検体を試験する半導体試験装置であって、電源とコイルとの間に接続された第一スイッチと、コイルと並列に接続された第二スイッチとダイオードとの直列体と、被検体、第一スイッチ、および第二スイッチのそれぞれのオン・オフを制御する制御部とを備え、制御部は、第二スイッチがオフの状態で、被検体および第一スイッチをオンの状態にして被検体に電流を流した後、所定のタイミングで被検体をオフさせることにより、コイルに蓄積されているエネルギーにより被検体がアバランシェモードとなった後、被検体のオフの期間に被検体にアバランシェ破壊が生じたことを検出した場合、第二スイッチをオン状態にするとともに、第二スイッチがオン状態になった後に第一スイッチがオフ状態となるよう制御するようにしたものである。

この発明によれば、単純な構成で半導体素子破壊後に流れる破壊電流による半導体素子の破壊の進行を抑えることができる。また、検査治具を含む試験装置の損傷を抑制することができる。

この発明の実施の形態１による半導体試験装置の構成を示す回路図である。 この発明の実施の形態１による半導体試験装置の動作を説明するための被検体が正常な状態である場合のタイミングチャートである。 この発明の実施の形態１による半導体試験装置の動作を説明するための被検体にアバランシェ破壊が生じる場合のタイミングチャートである。 この発明の実施の形態１による半導体試験装置の構成の特徴の一つを説明するための回路図である。 この発明の実施の形態２による半導体試験装置の構成を示す回路図である。 この発明の実施の形態３による半導体試験装置の構成を示す回路図である。

実施の形態１．
図１は、本発明の実施の形態１による半導体試験装置の概略構成を示す回路図である。この半導体試験装置は、被検体である半導体素子１０（以降、被検体１０と称する）のアバランシェ試験をするための試験装置である。被検体１０は、駆動部１１のゲート制御電圧に従ってオン／オフ動作を行うスイッチング素子であって、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴなどのパワー半導体である。

図１は、被検体１０がコレクタ（Ｃ）、エミッタ（Ｅ）、ゲート（Ｇ）の３端子を有するＮチャンネルＩＧＢＴの場合を示した図である。もちろん、被検体１０は、ドレイン（Ｄ）、ソース（Ｓ）、ゲート（Ｇ）の３端子を有するパワーＭＯＳＦＥＴであってもよい。本願では、ＩＧＢＴのコレクタ（Ｃ）やＭＯＳＦＥＴのドレイン（Ｄ）を第一主電極、ＩＧＢＴのエミッタ（Ｅ）やＭＯＳＦＥＴのソース（Ｓ）を第二主電極、あるいは第一主電極および第二主電極をまとめて主電極、ＩＧＢＴやＭＯＳＦＥＴのゲート（Ｇ）を制御電極と称することもある。以下では、ＩＧＢＴを例に説明する。

電源１２は、コイル１４（例えば、１００μＨのコイル）を介して被検体１０のコレクタ−エミッタ間（ＣＥ間、主電極間）に電源電圧（例えば、６５０Ｖ）を印加する電源装置である。電源１２の正極と負極間にはコンデンサ１７が設けられてもよい。コンデンサ１７は電源１２の供給能力を超える電流を短時間に印加する場合に有用である。また、コンデンサ１７により、電源電圧の平滑化が可能となる。

第一スイッチ１は、電源１２による被検体１０への電圧印加を遮断する遮断回路である。第一スイッチ１は、電源１２の正極とコイル１４との間の通電を遮断可能なように設けられる。第二スイッチ２は、コイル１４に蓄えられたエネルギーを転流回路３０へ転流するスイッチである。転流回路３０には第二スイッチと直列に逆流防止用のダイオード１６および抵抗１５が接続されている。第二スイッチ２がオンすると、コイル１４は転流回路３０によって閉ループが形成される。第二スイッチ２のオンを保持した状態で第一スイッチ１をターンオフすると、コイルに蓄えられたエネルギーは被検体１０から転流回路３０へ転流され、抵抗１５により消費される。抵抗１５は必須ではないが、転流回路全体の抵抗値Ｒとコイル１４のインダクタンスＬにより転流回路３０の時定数Ｌ／Ｒが決まるため、抵抗が無いと時定数が大きくなり、転流回路３０がエネルギーを消費する時間が長くなる。第一スイッチ１、第二スイッチ２は、代表的にはＩＧＢＴやパワーＭＯＳＦＥＴ等の半導体スイッチング素子が挙げられるが、リレーなどの開閉器であってもよい。

制御部４０は、被検体１０のＣＥ間、すなわち主電極間に流れる電流を検出する電流センサ２０等の電流検出手段からの検出信号に基づいて、第一スイッチ１、第二スイッチ２、および被検体１０を制御する制御信号を出力する。制御部４０の具体例として、ファンクションジェネレータが挙げられる。制御部４０は、マイクロコンピュータ等の制御部が含まれてよい。

第一スイッチ１、第二スイッチ２、および被検体１０は、制御部４０から出力される制御信号の電圧のレベルがＬｏレベルからＨｉレベルに切り替わることによってターンオンし、ＨｉレベルからＬｏレベルに切り替わることによってターンオフする。もちろん制御信号の電圧のレベルがＨｉレベルからＬｏレベルに切り替わることによってターンオンし、ＬｏレベルからＨｉレベルに切り替わることによってターンオフするように構成しても良い。

図１に示される試験装置のアバランシェ試験動作について図２および図３のタイミングチャートに従って説明する。図２は、被検体１０にアバランシェ破壊が発生しない正常な被検体１０のアバランシェ試験のタイミングチャート、図３は被検体１０においてアバランシェ破壊が起きたときのタイミングチャートである。図２および図３において、（ａ）は第一スイッチ１のオン／オフ状態、（ｂ）は第二スイッチ２のオン／オフ状態、（ｃ）は被検体１０のゲート制御電圧、（ｄ）は被検体１０のＣＥ間電流、（ｅ）は被検体１０のＣＥ間電圧を示す。

アバランシェ試験の最初のステップとして、制御部４０は、第一スイッチ１をオン、第二スイッチ２、被検体１０をオフにする。被検体１０はオンしていないため、ＣＥ間にコイル１４を介して電源１２の電源電圧が印加されているだけでＣＥ間電流は流れていない。制御部４０は、時刻ｔ０において被検体１０のゲート制御電圧をＬｏレベルからＨｉレベルに切り替えることにより、被検体１０をターンオンさせる。被検体１０のターンオンによって、ＣＥ間電圧がほぼ０Ｖになるとともに、ＣＥ間電流が流れ始め、コイル１４にエネルギーを蓄え始める。

制御部４０は、電流センサ２０の出力によってＣＥ間電流を監視している。制御部４０は、基準電流値以上の電流が検出されたとき、被検体１０をターンオフさせるための制御信号を出力する（ｔ１）。被検体１０をターンオフさせるタイミングは、基準電流値以上の電流が検出されたときではなく、被検体１０をターンオンさせてから所定時間経過後であってもよい。要は、制御部４０が所定のタイミングで被検体１０をオフさせる制御信号を出力することにより被検体１０がターンオフする。被検体１０のターンオフによって、ＣＥ間電圧が上昇する。

被検体１０がターンオフすると、コイル１４に蓄えられたエネルギーによってＣＥ間電圧は被検体１０のアバランシェ電圧まで上昇し、アバランシェモードに入る。アバランシェモード中はコイル１４に蓄えられたエネルギーが被検体１０にて消費されるため、ｔ１以降はＣＥ間電流値が一定に減少する。アバランシェ破壊が発生しない場合は、図２に示すようにコイル１４に蓄えられたエネルギーが全て放出されるまで被検体１０のアバランシェモードが継続し、ＣＥ間電流が０となった時点（ｔ４）でアバランシェモードが終了する。アバランシェモードが終了した後はＣＥ間には電源電圧が印加された状態となる。その後、被検体１０に電源電圧を印加させたくない場合は第一スイッチ１をオフする。またコイル１４のエネルギーが残留しているなどの状態を避けるために第二スイッチ２をオンしてもよい。

一方、図３に示すように、コイル１４に蓄えられたエネルギーが全て放出される前に、被検体１０においてアバランシェ破壊が発生した場合（ｔ２）、ＣＥ間電圧が０Ｖ近くまで減少する。このため、電源１２によりふたたびコイル１４がエネルギーを蓄え始め、電流が上昇し始める。

制御部４０は、電流センサ２０などの電流監視手段によって、被検体１０がターンオフしてから所定の時間ＣＥ間電流値を監視する。制御部４０は、監視期間内に被検体１０にアバランシェ破壊が発生した場合、ＣＥ間電流値の上昇によりアバランシェ破壊を検出し、第二スイッチ２をターンオンさせるための信号を出力し、第一スイッチ１をターンオフさせるための信号を出力する。アバランシェ破壊の検出は、ＣＥ間電流値の上昇ではなく、ＣＥ間電流値の変化率の異常によって検出することもできる。すなわち、ＣＥ間電流値に基づいて、被検体１０にアバランシェ破壊が生じたことを検出できる。

第二スイッチ２をターンオンさせることにより、コイル１４に蓄えられたエネルギーの転流先（消費先）を確保することができ、第一スイッチ１のターンオフよって、電源１２が遮断される。本発明では、図３に示すように第一スイッチ１がオフ状態になる（ｔ３）よりも第二スイッチ２がオン状態になる方が早くなるように制御する。すなわち、第一スイッチ１のターンオフと第二スイッチ２のターンオンの、制御信号からの遅れ時間特性が同じ場合、第一スイッチ１のターンオフの制御信号を第二スイッチ２のターンオンの制御信号よりもわずかに遅らせればよい。また、例えば第一スイッチ１および第二スイッチ２を共に半導体スイッチで構成した場合、第二スイッチ２の半導体スイッチのターンオン時間（オンする制御信号が入力されてからオン状態になるまでの時間）が、第一スイッチ１の半導体スイッチのターンオフ時間（オフする制御信号が入力されてからオフ状態になるまでの時間）よりも短い半導体スイッチの組み合わせを用いることにより、制御部４０からは第一スイッチ１と第二スイッチ２の制御信号を同時に出力することができる。

以上のように、アバランシェ破壊検出後、第二スイッチ２をオン状態にして、遅れて第一スイッチ１をオフ状態にすることにより、電源１２が第一スイッチ１によって遮断された際は、転流先が既に確保されていることになる。よって、第一スイッチ１が作動した後は、被検体１０へ電流は流れない。また、抵抗１５により、転流されたエネルギーは高速で消費される。

本発明では、さらに、特許文献１および特許文献２など従来の試験装置において、コイル１４の電源１２側と、被検体１０のコイル１４が接続される主電極とは反対側の主電極との間に接続されていたダイオード、すなわち図４の破線で示すダイオード５０を省略している。本発明の半導体試験装置は、第一スイッチ１がオフ状態のときは、コイル１４の第一スイッチ１側と、被検体１０のコイル１４が接続される側の主電極とは反対側の主電極との間には電流が流れる素子が接続されていない構成となっている。被検体１０がアバランシェ破壊した場合、ダイオード５０が接続されていれば、第一スイッチ１がターンオフした後も、図４の破線の矢印で示すような、コイル１４、被検体１０、ダイオード５０の電流ループ回路により、被検体１０にはコイル１４のエネルギーを放出する電流が流れる。この電流は第二スイッチ２がターンオンした後でもコイル１４のエネルギーが完全に放出されるまでは流れる。特許文献２ではこの電流路をスイッチによって遮断している。本発明では、ダイオード５０が接続されていないため、第一スイッチ１がオフ状態のとき、第一スイッチ以外のスイッチを設けることなくコイル１４から被検体１０を通る電流ループ回路が存在しない。第二スイッチ２がオン状態であれば、図４の実線の矢印で示す電流ループ回路だけで電流が流れてコイル１４のエネルギーが放出され、被検体１０を通ってコイル１４のエネルギーが放出されることはない。

以上のように、本発明の実施の形態１による半導体試験装置によれば、アバランシェ破壊を検出した場合、第一スイッチをオフ状態とするとともに、その直前に第二スイッチ２をオン状態にするようにしたので、アバランシェ破壊検出から電流遮断までの間に半導体素子の破壊箇所に流れ込む電流を抑えることができる。よって、破壊進行による破壊箇所解析の障害や、半導体素子と接触しているプローブなどの検査治具の破損進行や、半導体素子のクラック（割れ）や、そのクラックが原因で発生する半導体素子の搬送不良などを抑制することができる。

実施の形態２．
図５は、本発明の実施の形態２による半導体試験装置の概略構成を示す回路図である。実施の形態１では、被検体１０に流れるＣＥ間電流を検出する電流センサ２０の出力に基づいて、制御部４０が被検体１０に発生したアバランシェ破壊を検出して第一スイッチ１、第二スイッチ２を制御する例を説明した。

本実施の形態２では、図５に示すように、制御部４０は、電流センサ２０の出力を入力する以外に、被検体１０のＣＥ間電圧、すなわち被検体１０の主電極間の電圧を入力するように構成されている。被検体１０においてアバランシェ破壊が発生した時点（ｔ２）で被検体１０のＣＥ間は短絡状態となり、図３（ｅ）のタイミングチャートに示したように、ＣＥ間電圧が０になる。制御部４０は、監視期間内にＣＥ電圧が０となった場合、被検体１０にアバランシェ破壊が発生したと判断して第二スイッチ２をオン状態にし、その後第一スイッチ１をオフ状態とする制御を行う。もちろん、アバランシェ破壊は、電流センサ２０の出力、および被検体１０のＣＥ間電圧、両方により検出しても良い。ＣＥ電圧の監視によりアバランシェ破壊の発生を判断する場合、必ずしもＣＥ間電圧が０になることにより判断しなくても、ＣＥ間電圧の急激な変化が生じた場合にアバランシェ破壊が発生したと判断しても良い。すなわち、ＣＥ間電圧に基づいて、被検体１０にアバランシェ破壊が生じたことを検出できる。

実施の形態３．
図６は、本発明の実施の形態３による半導体試験装置の概略構成を示す回路図である。本実施の形態３は、半導体試験装置を、アバランシェ試験の試験装置だけではなく、被検体１０のスイッチング動作を試験するスイッチング試験の試験装置として機能させるための実施の形態である。

本実施の形態３の半導体試験装置では、第二スイッチ２と並列に第三スイッチとしてリレー２２を付加し、抵抗１５と並列にリレー２３を付加した。抵抗１５は必須ではないので、抵抗１５が無い場合はリレー２３が不要であるのは言うまでもない。この構成の場合、リレー２２をオフ、リレー２３をオフすることにより、図１に示した構成と同じ構成となり、被検体１０のアバランシェ試験を行うことが可能である。一方、リレー２２をオン、リレー２３をオンすることにより、コイル１４を負荷とする被検体１０のオン／オフ動作、すなわちスイッチング試験を行うことが可能である。

なお、本発明は、その発明の範囲内において、各実施の形態を組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

１ 第一スイッチ、２ 第二スイッチ、１０ 被検体、１２ 電源、１４ コイル、１６ ダイオード、２２ 第三スイッチ、４０ 制御部

Claims (8)

1. 電源と、この電源からコイルを通じて、電流をオン・オフするスイッチング機能を有する半導体である被検体に電流を供給して前記被検体を試験する半導体試験装置であって、前記電源と前記コイルとの間に接続された第一スイッチと、前記コイルと並列に接続された第二スイッチとダイオードとの直列体と、前記被検体、前記第一スイッチ、および前記第二スイッチのそれぞれのオン・オフを制御する制御部とを備え、
   前記制御部は、前記第二スイッチがオフの状態で、前記被検体および前記第一スイッチをオンの状態にして前記被検体に電流を流した後、所定のタイミングで前記被検体をオフさせることにより、前記コイルに蓄積されているエネルギーにより前記被検体がアバランシェモードとなった後、前記被検体のオフの期間に前記被検体にアバランシェ破壊が生じたことを検出した場合、前記第二スイッチをオン状態にするとともに、前記第二スイッチがオン状態になった後に前記第一スイッチがオフ状態となるよう制御することを特徴とする半導体試験装置。
2. 前記第一スイッチがオフ状態のときは、前記第一スイッチ以外のスイッチを設けることなく、前記コイルから前記被検体に電流が流れるループ回路が存在しないことを特徴とする請求項１に記載の半導体試験装置。
3. 前記第一スイッチがオフ状態のときは、前記コイルの前記第一スイッチ側と、前記被検体の前記コイルが接続される側とは反対側との間には電流が流れる素子が接続されていないことを特徴とする請求項２に記載の半導体試験装置。
4. 前記制御部から前記第二スイッチをオンする制御信号が前記第二スイッチに入力されてから前記第二スイッチがオン状態になるまでの時間である前記第二スイッチのターンオン時間が、前記制御部から前記第一スイッチをオフする制御信号が前記第一スイッチに入力されてから前記第一スイッチがオフ状態になるまでの時間である前記第一スイッチのターンオフ時間よりも短く、
   前記制御部は、前記被検体にアバランシェ破壊が生じたことを検出した場合、前記第二スイッチをオンする制御信号と、前記第一スイッチをオフする制御信号を同時に出力することを特徴とする請求項１から３のいずれか１項に記載の半導体試験装置。
5. 前記第二スイッチとダイオードとの直列体には、さらに抵抗が直列に接続されていることを特徴とする請求項１から４のいずれか１項に記載の半導体試験装置。
6. 前記制御部は、前記被検体に流れる電流に基づいて前記被検体にアバランシェ破壊が生じたことを検出することを特徴とする請求項１から５のいずれか１項に記載の半導体試験装置。
7. 前記制御部は、前記被検体の主電極間の電圧に基づいて前記被検体にアバランシェ破壊が生じたことを検出することを特徴とする請求項１から５のいずれか１項に記載の半導体試験装置
8. 前記第二スイッチと並列に第三スイッチを接続したことを特徴とする請求項１から７のいずれか１項に記載の半導体試験装置。

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