JP2013108802A

JP2013108802A - 半導体素子の試験装置及びその試験方法

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Publication number: JP2013108802A
Application number: JP2011253023A
Authority: JP
Inventors: Hidekazu Sugiura; 秀和杉浦
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2011-11-18
Filing date: 2011-11-18
Publication date: 2013-06-06
Anticipated expiration: 2031-11-18
Also published as: JP5742681B2

Abstract

【課題】アバランシェ破壊した半導体素子に電流が流れ続けることを抑えることができる、半導体素子の試験装置を提供すること。
【解決手段】コイル１４と、コイル１４に接続される半導体素子１０がアバランシェ破壊した後にコイル１４に流れる電流を還流させる還流回路（コイル１４→リレー４→ダイオード１６→コイル１４の電流経路）とを備え、前記還流回路が、コイル１４と半導体素子１０が構成された閉回路（コイル１４→半導体素子１０→ダイオード１３，２１→コイル１４の電流経路）よりも低いインピーダンスを有する、半導体素子の試験装置。
【選択図】図３

Description

本発明は、アバランシェ状態になるような負荷を半導体素子にかけることが可能な試験装置及びその試験方法に関する。

アバランシェ状態になるような負荷を半導体素子にかけるスクリーニング試験（アバランシェ負荷試験）を実施可能な試験装置として、例えば特許文献１に開示された試験装置が知られている。この試験装置は、半導体素子がアバランシェ破壊した場合において、その破壊時点から半導体素子に流れる電流が遮断されるまでの間に、半導体素子の破壊が進行するのを軽減するため、半導体素子がアバランシェ状態になる直前に半導体素子と電源とを切り離すことにより、アバランシェ状態のときのエネルギーの供給源をコイルのみにするものである。これにより、半導体素子の破壊発生後に半導体素子に流れる電流の上昇が抑えられるため、過電流による半導体素子の破壊進行を抑制することができる。

特開２００９−１４５３０２号公報

図１は、特許文献１に開示された試験回路の概略構成図である。図２は、図１の試験回路の動作波形を示したタイムチャートの一例である。半導体素子のアバランシェ破壊時には、リレー２をオンしてからリレー３をオフするシーケンスで試験回路を動かすことが好ましい（図２のタイミングｔ３からｔ４の期間を参照）。なぜならば、先にリレー３をオフすると、コイル１４からの電流の行き場が無くなるため、コイル１４とリレー３との接点の電圧が急激に上昇してリレー２，３の耐圧を超える結果、リレー２，３が破壊するおそれがあるからである。

特許文献１に開示の技術では、半導体素子のアバランシェ破壊を検知してからリレー３をオフするまでの時間に半導体素子に流れる電流の上昇を抑制できるものの、アバランシェ破壊時の電流がそもそも大きすぎる場合には、その時間が半導体素子の破壊進行に影響を与えるおそれがある。

そこで、本発明は、アバランシェ破壊した半導体素子に電流が流れ続けることを抑えることができる、半導体素子の試験装置及びその試験方法の提供を目的とする。

上記目的を達成するため、本発明に係る半導体素子の試験装置は、
インダクタと、
前記インダクタに接続される半導体素子がアバランシェ破壊した後に前記インダクタに流れる電流を還流させる還流回路とを備え、
前記還流回路が、前記インダクタと前記半導体素子が構成された閉回路よりも低いインピーダンスを有する、ことを特徴とするものである。

また、上記目的を達成するため、本発明に係る半導体素子の試験方法は、
インダクタに接続される半導体素子がアバランシェ破壊した後に、前記インダクタに流れる電流を、前記インダクタと前記半導体素子が構成された閉回路よりもインピーダンスが低い回路に還流させる、ことを特徴とするものである。

本発明によれば、アバランシェ破壊した半導体素子に電流が流れ続けることを抑えることができる。

特許文献１に開示された試験回路の概略構成図である。図１の試験回路の動作波形を示したタイムチャートの一例である。本発明に係る半導体素子の試験装置の第１の実施形態である試験回路の概略構成図である。半導体素子１０の第１の試験方法による図３の試験回路の動作波形を示したタイムチャートの一例である。本発明に係る半導体素子の試験装置の第２の実施形態である試験回路の概略構成図である。半導体素子１０の第２の試験方法による図５の試験回路の動作波形を示したタイムチャートの一例である。

以下、本発明の実施形態を図面に従って説明する。

図３は、本発明に係る半導体素子の試験装置の第１の実施形態である試験回路の概略構成図である。本試験回路は、検査対象素子である半導体素子１０のアバランシェ破壊試験をするための回路である。

半導体素子１０は、例えば、半導体素子１０の制御電極に入力される駆動信号に従ってオン／オフ動作を行うスイッチング素子である。半導体素子１０の具体例として、ＩＧＢＴ，ＭＯＳＦＥＴなどの電圧駆動型のトランジスタが挙げられる。また、半導体素子１０は、バイポーラトランジスタでもよい。図３は、半導体素子１０が、第１の主電極であるコレクタ（Ｃ）と、第２の主電極であるエミッタ（Ｅ）と、制御電極であるゲート（Ｇ）との３端子を有するＮチャンネルＩＧＢＴの場合を示した図である。もちろん、半導体素子１０を、第１の主電極であるドレイン（Ｄ）と、第２の主電極であるソース（Ｓ）と、制御電極であるゲート（Ｇ）との３端子を有するパワーＭＯＳＦＥＴに置き換えてもよい。

電源１２は、コイル１４（例えば、３０μＨのコイル）を介して半導体素子１０のコレクタ−エミッタ間（ＣＥ間）に電源電圧（例えば、６５０Ｖ）を印加する電源装置である。電源１２は、バッテリ、電池、コンデンサなどの蓄電装置でもよい。電源１２の正極と負極間にはコンデンサ１７が設けられてもよい。両極間にコンデンサ１７を設けることによって、電源１２の電源電圧の平滑化が可能となる。また、電源１２の両極間に（すわなち、コンデンサ１７に並列に）、電源１２の正極側をアノードとするダイオード１９と抵抗１８とを直列接続した電荷消費回路を設けてもよい。この電荷消費回路を設けることによって、コンデンサ１７の過充電を防ぐことができる。

逆流防止用のダイオード１６と電力消費用の抵抗１５とを直列に接続された放電回路３０が、インダクタの一例であるコイル１４に並列に設けられている。放電回路３０を設けることによって、コイル１４に蓄積されたエネルギーを放電して、半導体素子１０に過電流が流れることを防止することができる。また、放電回路３０は、詳細な説明については後述するが、リレー２とリレー４とを備えている。

リレー１は、電源１２による半導体素子１０への電圧印加を遮断する遮断手段である。リレー１は、例えば、電源１２の正極とコイル１４との間の通電を遮断可能なように設けられる。リレー１とコイル１４との間の中間点と、電源１２の負極との間には、順方向の向きが同じダイオード１３，２１が直列に接続されている。ダイオード１３，２１は、カソードがリレー１とコイル１４との間の中間点側に配置され、アノードが電源１２の負極側に配置されている。リレー１によって電源１２による半導体素子１０への電圧印加が遮断されると、ダイオード１３，２１を介してコイル１４及び半導体素子１０に還流電流が流れる。

リレー２は、コイル１４の両端を放電回路３０で短絡する短絡手段である。リレー２のオンによって、コイル１４の両端は放電回路３０によって短絡される。リレー２のオフによって、抵抗１５に流れる電流が遮断される。

リレー３は、半導体素子１０のＣＥ間に流れる電流を遮断する遮断手段である。リレー３は、例えば、コイル１４と半導体素子１０のコレクタとの間の通電を遮断するように設けられる。リレー３がオフすることによって、半導体素子１０のＣＥ間に流れる電流が遮断される。

リレー４は、リレー３がオフするよりも前に、破壊した半導体素子１０のコレクタへの電流の流入を遮断する遮断手段である。リレー４がオンすることによって、リレー３がオフするよりも前に、破壊した半導体素子１０のコレクタへの電流の流入が遮断される。

リレー１，２，３，４は、例えば、ＩＧＢＴやパワーＭＯＳＦＥＴ等の半導体スイッチング素子で構成されるとよい。また、他の遮断手段に置き換えてもよい。

駆動部１１は、半導体素子１０をオン／オフさせるための駆動信号を半導体素子１０のゲートに対して出力する。駆動部１１が出力する駆動信号は、パルス信号であればよい。駆動部１１の具体例として、パルスジェネレータが挙げられる。半導体素子１０は、例えば、パルス信号のレベルがＬｏレベルからＨｉレベルに切り替わることによってターンオンし、ＨｉレベルからＬｏレベルに切り替わることによってターンオフする。駆動部１１は、半導体素子１０のＣＥ間に流れるＣＥ間電流を検出する電流センサ２０等の電流検出手段からの検出信号に基づいて、半導体素子１０をオフさせるためのオフ駆動信号を出力する。また、駆動部１１は、半導体素子１０のＣＥ間電流の電流状態やＣＥ間電圧の電圧状態に基づいて、リレー１，２，３，４をオン／オフさせるためのリレー作動信号をリレー１，２，３，４に対して出力する。

なお、駆動部１１は、マイクロコンピュータ等の制御部が含まれてよい。当該制御部は、例えば、半導体素子１０のＣＥ間電流の電流状態やＣＥ間電圧の電圧状態や不図示の他の入力装置からの入力信号（例えば、ユーザからの操作信号）に基づいて、半導体素子１０の駆動信号やリレー作動信号の出力を指令する出力指令信号を駆動部１１に対して出力する。

図３に示される試験回路は、リレー２と抵抗１５との直列回路に並列にリレー４を有する。また、帰還系のダイオードを２個直列にしている（ダイオード１３，２１）。このように構成することにより、「コイル１４→リレー３→半導体素子１０（破壊により、ほぼ０Ω）→ダイオード１３，２１→コイル１４」の電流経路よりも、「コイル１４→リレー４→ダイオード１６→コイル１４」の電流経路に、コイル１４の電流を流れやすくすることが可能である。

続いて、図３の試験回路の動作について図４に従って説明する。図４は、半導体素子１０の第１の試験方法による図３の試験回路の動作波形を示したタイムチャートである。

アバランシェ破壊試験の最初のステップとして、駆動部１１は、リレー１をオン、リレー２をオフ、リレー３をオン、リレー４をオフにする。この段階では、半導体素子１０はオンしていないため、ＣＥ間にコイル１４を介して電源１２の電源電圧が印加されているだけでＣＥ間電流は流れていない。

駆動部１１は、タイミングｔ０で、半導体素子１０の駆動信号のレベルをローレベルからハイレベルに切り替えることにより、半導体素子１０をターンオンさせる。半導体素子１０のターンオンによって、ＣＥ間電圧がほぼ０Ｖになるとともに、ＣＥ間電流が流れ始める。

駆動部１１は、タイミングｔ１で、リレー１をオフする。リレー１のオフによって、電源１２と半導体素子１０とが切り離され、ダイオード１３，２１を介してコイル１４及び半導体素子１０に還流電流が流れる。駆動部１１は、電流センサ２０によってＣＥ間電流を監視している。駆動部１１は、例えば、所定の基準電流値（例えば、２００Ａ）以上の電流値が検出されたことを示す電流センサ２０からの基準電流値検出トリガ信号に従って、リレー１をオフさせるためのオフ作動信号を出力する。この基準電流値は、半導体素子１０の仕様に基づいて、半導体素子１０が破壊しない電流値に設定されている。

駆動部１１は、タイミングｔ２で、半導体素子１０をターンオフさせる。リレー１のオフの直後に半導体素子１０をターンオフさせることで、リレー１のオフ時にコイル１４に流れる電流値が下降しすぎることを防いでいる。半導体素子１０のターンオフによって、コイル１４のインダクタンス成分によるエネルギーによってＣＥ間電圧は半導体素子１０のブレイクダウン電圧まで上昇し、半導体素子１０はアバランシェ状態になる。

ここで、半導体素子１０がアバランシェ破壊を起こすとＣＥ間がショート故障するので、アバランシェ破壊が起こらない場合の正常品の半導体素子１０に比べて早くＣＥ間電圧は約０Ｖになる。

そこで、駆動部１１は、電圧センサなどの電圧監視手段（例えば、コンパレータ）によって、オフ駆動信号の出力により半導体素子１０がターンオフしてからの所定の電圧監視期間内のＣＥ間電圧を監視する。電圧監視期間は、例えばタイマーなどの計時装置により計測されればよい。したがって、駆動部１１は、ＣＥ間電圧が電圧監視期間内に所定の基準電圧値以下に低下することが検知された場合、半導体素子１０はアバランシェ破壊したと判断でき、ＣＥ間電圧が電圧監視期間内に所定の基準電圧値以下に低下することが検知されない場合、半導体素子１０はアバランシェ破壊していないと判断できる。

半導体素子１０のアバランシェ破壊の発生有無を判断するための上記の基準電圧値は、０Ｖより大きくブレイクダウン電圧（例えば、１１００Ｖ）より小さい値に設定されるとよい。さらに、誤作動しにくくするためには、半導体素子１０のオン抵抗によるオン時のＣＥ間電圧（例えば、１．５Ｖ）より大きく電源１２の電源電圧（例えば、６５０Ｖ）より小さい値に設定されることが望ましい（例えば、１０Ｖ）。

駆動部１１は、タイミングｔ３で、ＣＥ間電圧の低下を検知することにより、半導体素子１０のアバランシェ破壊の発生を検出して、リレー４をオンさせるためのオン作動信号を出力する。リレー４のオンによって、コイル１４に流れる電流が、リレー４に流入してダイオード１６を介してコイル１４に還流する。これにより、半導体素子１０に流入する電流は抑制される。なぜならば、コイル１４とリレー３と半導体素子１０（破壊により、ほぼ０Ω）とダイオード１３，２１とが構成されている第１の閉回路のインピーダンスよりも、コイル１４とリレー４とダイオード１６とが構成されている第２の閉回路のインピーダンスが低いからである。

駆動部１１は、リレー４のオンから所定時間経過時のタイミングｔ４１で、リレー３をオフする。これにより、半導体素子１０とコイル１４を切り離すことができる。

駆動部１１は、リレー３のオフから所定時間経過時のタイミングｔ４２で、リレー２をオンする。リレー２のオンによって、コイル１４のエネルギーを消費するための抵抗１５が接続される。

駆動部１１は、リレー２のオンから所定時間経過時のタイミングｔ４３で、リレー４をオフする。リレー４のオフによって、コイル１４のエネルギーを抵抗１５で消費できる。その後、タイミングｔ５で、抵抗１５によるエネルギーの消費が完了する。

このように、リレー４の後に、コイル１４に流れる電流が、半導体素子１０側ではなくリレー４側に流れる。その後のシーケンスで、リレー４のオフの後に、抵抗１５でコイル１４のエネルギーを消費する。したがって、リレー３がオフする前にリレー４がオンすることによって、半導体素子１０のアバランシェ破壊時からリレー３がオフするまでの期間（タイミングｔ３からｔ４１の期間）に、半導体素子１０に流入する電流を抑えることができる。

図５は、本発明に係る半導体素子の試験装置の第２の実施形態である試験回路の概略構成図である。上述の構成と同様の構成の説明は省略する。

図５の試験回路は、アバランシェ破壊した半導体素子１０に電流が流れる続けることを抑えるため、抵抗１５よりも大きな抵抗値を有する素子の一例として抵抗２２を備えている。抵抗２２は、ダイオード１３に直列に接続されるように、半導体素子１０とコイル１４とが構成される閉回路上に挿入されている。

なお、抵抗２２は、通常試験時においての電流経路となるために、大きな抵抗を選択できない場合には、抵抗１５の抵抗値が抵抗２２よりも小さくなるように抵抗１５を選定してもよい。また、抵抗２２は、インピーダンスが高い物として模式的に表したものであり、ダイオード、配線抵抗、配線インダクタンスなどに置き換えてもよい。

図６は、半導体素子１０の第２の試験方法による図５の試験回路の動作波形を示したタイムチャートである。タイミングｔ０〜ｔ２までの動作の説明は、図４と同様のため省略する。

駆動部１１は、タイミングｔ３で、ＣＥ間電圧の低下を検知することにより、半導体素子１０のアバランシェ破壊の発生を検出して、リレー２をオンさせるためのオン作動信号を出力する。リレー２のオンによって、コイル１４に流れる電流が、抵抗１５及びリレー２に流入してダイオード１６を介してコイル１４に還流する。これにより、半導体素子１０に流入する電流は抑制される。なぜならば、コイル１４とリレー３と半導体素子１０（破壊により、ほぼ０Ω）とダイオード１３と抵抗２２とが構成されている第１の閉回路のインピーダンスよりも、コイル１４と抵抗１５とリレー２とダイオード１６とが構成されている第２の閉回路のインピーダンスの方が低いからである。

また、リレー２のオンによって、抵抗１５によるコイル１４のエネルギーの消費が開始する。

駆動部１１は、リレー２のオンから所定時間経過時のタイミングｔ４で、リレー３をオフする。これにより、半導体素子１０とコイル１４を切り離すことができる。その後、タイミングｔ５で、抵抗１５によるエネルギーの消費が完了する。

このように、リレー２のオンによって、コイル１４に流れる電流が、半導体素子１０側ではなくリレー２側に流れる。したがって、リレー３がオフする前にリレー２がオンすることによって、半導体素子１０のアバランシェ破壊時からリレー３がオフするまでの期間（タイミングｔ３からｔ４の期間）に、半導体素子１０に流入する電流を抑えることができる。

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、また、上述した実施例は、他の実施例の一部又は全部との組み合わせや置換などの種々の変形を加えることができる。

１，２，３，４リレー
１０半導体素子
１１駆動部
１２電源
１３，２１ダイオード
１４コイル
１５，２２抵抗
２０電流センサ
３０放電回路

Claims

インダクタと、
前記インダクタに接続される半導体素子がアバランシェ破壊した後に前記インダクタに流れる電流を還流させる還流回路とを備え、
前記還流回路が、前記インダクタと前記半導体素子が構成された閉回路よりも低いインピーダンスを有する、半導体素子の試験装置。
インダクタに接続される半導体素子がアバランシェ破壊した後に、前記インダクタに流れる電流を、前記インダクタと前記半導体素子が構成された閉回路よりもインピーダンスが低い回路に還流させる、半導体素子の試験方法。