JP2016031351A - 半導体素子の検査回路および検査方法 - Google Patents

Abstract

【課題】ＤＵＴが破壊されたときに検査機器が損傷することを抑制する。【解決手段】ＤＵＴ４とＤＵＴ４に接続される電源１との間に、ゲート電極を有し、ゲート電極にハイレベルおよびローレベルのゲート信号Ｖｈｇが印加されることによってオン、オフが制御され、スイッチング素子よりも破壊耐量が大きいスイッチング素子を有する保護素子３を配置する。そして、ＤＵＴ４のゲート電極にローレベルのゲート信号を印加して当該ＤＵＴ４をオフする際、ＤＵＴ４のゲート電極にローレベルのゲート信号を印加してから所定期間経過後に保護素子３のゲート電極にローレベルのゲート信号を印加することによって電源１とＤＵＴ４との接続を遮断する。【選択図】図１

Description

本発明は、スイッチング素子を有する半導体素子の検査回路および検査方法に関するものである。

従来より、この種の検査回路として、例えば、特許文献１に次のような検査回路が提案されている。すなわち、この検査回路では、電源と検査対象の半導体素子（以下では、単にＤＵＴという）との間にスイッチが配置されていると共に、ＤＵＴに流れる電流を測定する電流計が配置されている。また、電流計の測定結果に基づいて、スイッチのオン、オフを制御するコントローラが配置されている。なお、ＤＵＴとしては、ゲート電極を有し、ゲート電極にハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御されるＩＧＢＴ素子等のスイッチング素子が用いられる。

このような検査回路では、ＤＵＴは、オフされた際（ゲート電極にローレベルのゲート信号が印加された際）に過渡的に電流が集中して破壊されやすい。そして、上記検査回路では、電流計で測定された結果が所定の閾値より大きいとき、コントローラはＤＵＴが破壊されたと判定してスイッチをオフする。つまり、ＤＵＴが破壊されてＤＵＴに大電流が流れる場合には、コントローラによってスイッチがオフされる。このため、ＤＵＴが破壊された際、ＤＵＴを検査するために用いられるステージやプローブ等の検査機器が損傷することを抑制できる。

特開２００８−１６４３６４号公報

しかしながら、上記検査回路では、ＤＵＴが実際に破壊されてからＤＵＴが破壊されたと判定するまので期間と、ＤＵＴが破壊されたと判定してからスイッチをオフにするまでの期間とが必要となる。このため、スイッチがオフされるまでの間にＤＵＴに大電流が流れる可能性があり、この場合は検査機器が損傷する可能性がある。

本発明は上記点に鑑みて、ＤＵＴが破壊されたときに検査機器が損傷することを抑制できるＤＵＴの検査回路および検査方法を提供する。

上記目的を達成するため、請求項１に記載の発明では、ゲート電極を有し、ゲート電極にハイレベルおよびローレベルのゲート信号（Ｖｄｇ）が印加されることによってオン、オフが制御されるスイッチング素子を有する検査対象としてのＤＵＴ（４）を検査するＤＵＴの検査回路において、以下の点を特徴としている。

すなわち、ＤＵＴと当該ＤＵＴに接続される電源（１）との間には、ゲート電極を有し、ゲート電極にハイレベルおよびローレベルのゲート信号（Ｖｈｇ）が印加されることによってオン、オフが制御され、スイッチング素子よりも破壊耐量が大きいスイッチング素子を有する保護素子（３）が配置されており、保護素子は、ＤＵＴのゲート電極にローレベルのゲート信号が印加されて当該ＤＵＴをオフする際、ＤＵＴのゲート電極にローレベルのゲート信号が印加されてから所定期間経過後に当該保護素子のゲート電極にローレベルのゲート信号が印加されることによって電源とＤＵＴとの接続を遮断することを特徴としている。

これによれば、ＤＵＴのゲート電極にローレベルのゲート信号を印加することで過渡電流によってＤＵＴが破壊されたとしても、ＤＵＴのゲート電極にローレベルのゲート信号を印加してから所定期間経過後に必ず保護素子がオフとなる。したがって、ＤＵＴのゲート電極にローレベルのゲート信号を印加する時点と、保護素子のゲート電極にローレベルのゲート信号を印加する時点との間の期間を適宜調整することにより、ＤＵＴに大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。また、保護素子をＤＵＴよりも破壊耐量が大きくなるようにしているため、ＤＵＴが破壊された際に保護素子も同時に破壊されることを抑制できる。

この場合、請求項２に記載の発明のように、半導体素子および保護素子は、ゲート電極と共に、コレクタ電極およびエミッタ電極を有するＩＧＢＴ素子を有しており、保護素子は、半導体素子のゲート電極にローレベルのゲート信号が印加されてから半導体素子に流れる電流が減少し始める時点において、ゲート電極−エミッタ電極間の電圧をＶｈｇｅとし、当該保護素子におけるミラー期間の電圧をＶｈｇｔｈｍとしたとき、Ｖｈｇｅ−Ｖｈｇｔｈｍ≧０．５［Ｖ］とされているものとできる（図２、図３参照）。

そして、請求項３に記載の発明のように、半導体素子および保護素子は、ゲート電極と共に、コレクタ電極およびエミッタ電極を有するＩＧＢＴ素子を有しており、保護素子は、半導体素子のゲート電極にハイレベルのゲート信号が印加されてから半導体素子に電流が流れ始める時点において、ゲート電極−エミッタ電極間の電圧をＶｈｇｅとし、当該保護素子におけるＭＯＳゲートの閾値電圧をＶｈｇｔｈとしたとき、Ｖｈｇｅ−Ｖｈｇｔｈ≧０．２［Ｖ］とされているものとできる（図４、図５参照）。

これら請求項２および３に記載の発明によれば、保護素子のコレクタ電極−エミッタ電極間の電圧が上昇することを抑制でき、検査精度が低下することを抑制できる。

また、請求項５に記載の発明では、ゲート電極を有し、ゲート電極にハイレベルおよびローレベルのゲート信号（Ｖｄｇ）が印加されることによってオン、オフが制御されるスイッチング素子を有する検査対象としてのＤＵＴ（４）を検査するＤＵＴの検査方法において、以下の点を特徴としている。

すなわち、ＤＵＴと当該ＤＵＴに接続される電源（１）との間に、ゲート電極を有し、ゲート電極にハイレベルおよびローレベルのゲート信号（Ｖｈｇ）が印加されることによってオン、オフが制御され、スイッチング素子よりも破壊耐量が大きいスイッチング素子を有する保護素子（３）を配置し、ＤＵＴのゲート電極にローレベルのゲート信号を印加して当該ＤＵＴをオフする際、ＤＵＴにローレベルのゲート信号を印加してから所定期間経過後に保護素子にローレベルの電圧を印加することによって電源とＤＵＴとの接続を遮断することを特徴としている。

このように本発明をＤＵＴの検査方法として把握することもできる。そして、この検査方法によれば、ＤＵＴのゲート電極にローレベルのゲート信号を印加することで過渡電流によってＤＵＴが破壊されたとしても、ＤＵＴのゲート電極にローレベルのゲート信号を印加してから所定期間経過後に必ず保護素子がオフとなる。したがって、ＤＵＴのゲート電極にローレベルのゲート信号を印加する時点と、保護素子のゲート電極にローレベルのゲート信号を印加する時点との間の期間を適宜調整することにより、ＤＵＴに大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。また、保護素子をＤＵＴよりも破壊耐量が大きくなるようにしているため、ＤＵＴが破壊された際に保護素子も同時に破壊されることを抑制できる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態におけるＤＵＴの検査回路の回路図である。 ＤＵＴおよび保護素子をオフするときのタイミングチャートである。 図２中の時点Ｔ２におけるＶｈｇｅ−Ｖｈｇｔｈｍの電圧と、保護素子のＶｈｃｅとの関係を示す図である。 ＤＵＴおよび保護素子をオンするときのタイミングチャートである。 図４中の時点Ｔ６におけるＶｈｇｅ−Ｖｈｇｔｈの電圧と、保護素子のＶｈｃｅとの関係を示す図である。 本発明の第２実施形態における検査回路の回路図である。 本発明の第３実施形態における検査回路の回路図である。 本発明の第４実施形態における検査回路の回路図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態では、ＤＵＴのスイッチング試験を行う検査回路および検査方法について説明する。

図１に示されるように、電源１には、ダイオード素子２、保護素子３、ＤＵＴ４が順に直列に接続されている。本実施形態では、保護素子３およびＤＵＴ４は、ゲート電極、コレクタ電極、エミッタ電極を有するＮチャネル型のＩＧＢＴ素子で構成されている。つまり、保護素子３およびＤＵＴ４は、ゲート電極を有し、当該ゲート電極にハイレベルおよびローレベルのゲート信号が印加されることによってオン、オフが制御されるスイッチング素子で構成されている。また、保護素子３は、ＤＵＴ４よりも破壊耐量が大きいＩＧＢＴ素子で構成されている。

そして、電源１の正極にダイオード素子２のカソード電極が接続され、ダイオード素子２のアノード電極に保護素子３のコレクタ電極が接続されている。また、保護素子３のエミッタ電極にＤＵＴ４のコレクタ電極が接続され、ＤＵＴ４のエミッタ電極に電源１の負極（グランド）が接続されている。

さらに、検査回路には、ダイオード素子２と並列となるように、コイル５が配置されている。つまり、電源１の正極とダイオード素子２のカソード電極との接続点と、ダイオード素子２のアノード電極と保護素子３のコレクタ電極との接続点との間にコイル５が配置されている。また、検査回路には、ダイオード素子２、コイル５、保護素子３、ＤＵＴ４と並列となるように、平滑コンデンサ６が配置されている。

なお、検査回路には、特に図示していないが、ＤＵＴ４に流れる電流を検出する電流計やＤＵＴ４に印加される電圧を検出する電圧計等が備えられている。以上が本実施形態における検査回路である。

次に、上記検査回路を用いたＤＵＴ４の検査方法について図２〜図４を参照しつつ説明する。ＤＵＴ４の検査は、基本的には、保護素子３およびＤＵＴ４のゲート電極にハイレベルまたはローレベルのゲート信号Ｖｈｇ、Ｖｄｇを印加することによってオン、オフを制御し、ＤＵＴ４に流れる電流や電圧を変化させることによって行う。

なお、図２および図４では、ハイレベルのゲート信号Ｖｈｇ、ＶｄｇをＨとして図示し、ローレベルのゲート信号Ｖｈｇ、ＶｄｇをＬとして図示している。また、ゲート電極にハイレベルのゲート信号Ｖｈｇ、Ｖｄｇを印加するとは、ゲート電極−エミッタ電極間の電圧Ｖｈｇｅ、ＶｄｇｅがＭＯＳゲートの閾値電圧Ｖｈｇｔｈ、Ｖｄｇｔｈより高くなるようにすることである（図４参照）。反対に、ゲート電極にローレベルのゲート信号Ｖｈｇ、Ｖｄｇを印加するとは、ゲート電極−エミッタ電極間の電圧Ｖｈｇｅ、ＶｄｇｅがＭＯＳゲートの閾値電圧Ｖｈｇｔｈ、Ｖｄｇｔｈより低くなるようにすることである（図２では、Ｖｄｇｔｈは省略）。

まず、ＤＵＴ４がオンである状態からＤＵＴ４をオフする際について説明する。つまり、ＤＵＴ４に電流が流れている状態からＤＵＴ４に電流を流さないようにする場合について説明する。

図２に示されるように、時点Ｔ０以前では、保護素子３およびＤＵＴ４は、ハイレベルのゲート信号Ｖｈｇ、Ｖｄｇが印加されており、電流Ｉｃが流れている。なお、保護素子３およびＤＵＴ４は直列に接続されているため、電流Ｉｃの大きさは等しい。

そして、ＤＵＴ４をオフする際には、まず、時点Ｔ０において、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加し、ＤＵＴ４におけるゲート電極−エミッタ電極間の電圧Ｖｄｇｅ（以下では、単にＶｄｇｅという）を低下させる。なお、時点Ｔ０では、保護素子３のゲート電極には、ハイレベルのゲート信号Ｖｈｇが印加されている。

次に、時点Ｔ０から所定期間経過した時点Ｔ１において、保護素子３のゲート電極にローレベルのゲート信号Ｖｈｇを印加し、保護素子３におけるゲート電極−エミッタ電極間の電圧Ｖｈｇｅ（以下では、単にＶｈｇｅという）を低下させる。

そして、時点Ｔ２において、保護素子３およびＤＵＴ４に流れる電流が減少し始め、時点Ｔ３において、保護素子３およびＤＵＴ４に流れる電流が０となって保護素子３およびＤＵＴ４がオフされる。

このように、本実施形態では、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加して所定期間経過した後、保護素子３のゲート電極にローレベルのゲート信号Ｖｈｇを印加している。このため、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加することで過渡電流によってＤＵＴ４が破壊されたとしても、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加してからの所定期間経過後に必ず保護素子３がオフとなる。したがってＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加する時点と、保護素子３のゲート電極にローレベルのゲート信号Ｖｈｇを印加する時点との間の期間を適宜調整することにより、ＤＵＴ４に大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。なお、保護素子３は、ＤＵＴ４よりも破壊耐量が大きくされているため、ＤＵＴ４が破壊された際に同時に破壊され難くなっている。

ここで、本実施形態では、保護素子３では、時点Ｔ２において、Ｖｈｇｅ−Ｖｈｇｔｈｍ≧０．５Ｖとされている。以下に、Ｖｈｇｅ−Ｖｈｇｔｈｍ≧０．５Ｖの理由について説明する。

なお、Ｖｈｇｔｈｍとは、保護素子３におけるミラー期間のゲート電極−エミッタ電極間の電圧のことである。また、ここでのミラー期間とは、保護素子３を単体で使用した際、ゲート電極にハイレベルのゲート信号Ｖｈｇが印加されている状態からローレベルのゲート信号Ｖｈｇが印加されるとゲート電極−エミッタ電極間の電圧が減少するが、当該電圧が減少せずに一定電圧で維持される期間のことである。

図３に示されるように、Ｖｈｇｅ−Ｖｈｇｔｈｍが０．５Ｖより小さくなるにつれて、保護素子３のコレクタ電極−エミッタ電極間の電圧Ｖｈｃｅ（以下では、単にＶｈｃｅという）が大きくなる。つまり、Ｖｈｇｅ−Ｖｈｇｔｈｍ＜０．５Ｖの場合、電源１の電圧が保護素子３およびＤＵＴ４に分圧されることになり、ＤＵＴ４に所望の電圧が印加されなくなって検査精度が低下する。Ｖｈｇｅ−Ｖｈｇｔｈｍが大きいと保護素子３のＶｈｃｅが低下するのは、コレクタ電流の減少が開始する時点Ｔ２において、コレクタ電極−エミッタ電極間の電圧Ｖｄｃｅ（以下では、単にＶｄｃｅという）≧電源電圧となっており、保護素子３のＶｈｃｅを増加させるための電荷が電源１側から供給されないためである。

このため、本実施形態では、時点Ｔ２において、Ｖｈｇｅ−Ｖｈｇｔｈｍ≧０．５Ｖとなるようにし、保護素子３のゲート電極にローレベルのゲート信号Ｖｈｇを印加しても、保護素子３のＶｈｃｅが増加しないようにしている。つまり、図２に示されるように、ＤＵＴ４は、時点Ｔ１からＶｄｃｅが増加するが、保護素子３のＶｈｃｅは増加せずに０のままとなるようにしている。

なお、時点Ｔ２におけるＶｈｇｅは、保護素子３におけるゲート電極のゲート抵抗Ｒｇや、時点Ｔ０と時点Ｔ１との期間を調整することによって変更できる。例えば、ゲート抵抗Ｒｇを３０Ωとしたとき、時点Ｔ０と時点Ｔ１との期間を長くすることにより、時点Ｔ２におけるＶｈｇｅを大きくすることができ、Ｖｈｇｅ−Ｖｈｇｔｈｍの値を大きくすることができる。なお、図３中の丸印の数字は、時点Ｔ０と時点Ｔ１との間の期間を示している。

また、時点Ｔ０と時点Ｔ１との間の期間を４μｓｅｃとしたとき、ゲート抵抗を大きくすることにより、時点Ｔ２におけるＶｈｇｅを大きくすることができ、Ｖｈｇｅ−Ｖｈｇｔｈｍの値を大きくすることができる。なお、図３中の三角印の数字は、ゲート抵抗Ｒｇの抵抗値を示している。

しかしながら、ゲート抵抗Ｒｇによって時点Ｔ２におけるＶｈｇｅを変更した場合と、時点Ｔ１と時点Ｔ０との間の期間によって時点Ｔ２におけるＶｈｇｅを変更した場合とで保護素子３のＶｈｃｅは変化しない。

次に、ＤＵＴ４がオフである状態からＤＵＴ４をオンする際について説明する。つまり、ＤＵＴ４に電流が流れていない状態からＤＵＴ４に電流を流すようにする場合について説明する。

図４に示されるように、まず、時点Ｔ４において、保護素子３のゲート電極にハイレベルのゲート信号Ｖｈｇを印加し、保護素子３のＶｈｇｅを上昇させる。本実施形態では、Ｖｈｇｅは、時点Ｔ５においてＶｈｇｔｈよりも大きくなる。なお、時点Ｔ４では、ＤＵＴ４のゲート電極には、ローレベルのゲート信号Ｖｄｇが印加されている。

次に、時点Ｔ４から所定期間経過した時点Ｔ５において、ＤＵＴ４のゲート電極にハイレベルのゲート信号Ｖｄｇを印加し、ＤＵＴ４におけるＶｄｇｅを上昇させる。本実施形態では、Ｖｄｇｅは、時点Ｔ６においてＶｄｇｔｈよりも大きくなり、時点Ｔ６以降で保護素子３およびＤＵＴ４に電流が流れる。

ここで、本実施形態では、保護素子３では、時点Ｔ６において、Ｖｈｇｅ−Ｖｈｇｔｈ≧０．２Ｖとされている。以下に、Ｖｈｇｅ−Ｖｈｇｔｈ≧０．２Ｖの理由について説明する。

図５に示されるように、時点Ｔ６では、Ｖｈｇｅ−Ｖｈｇｔｈが０．２Ｖより小さくなるにつれて、保護素子３のＶｈｃｅが大きくなる。つまり、Ｖｈｇｅ−Ｖｈｇｔｈ＜０．２Ｖの場合、電流が流れ始めると保護素子３のＶｈｃｅが上昇することになり、ＤＵＴ４に所望の電圧が印加されなくなって検査精度が低下する。これは、ＤＵＴ４が保護素子３よりも先に導通状態となって低抵抗となることでＤＵＴ４のＶｄｃｅが減少し、その減少分の電圧を保護素子３が分担するからである。

このため、本実施形態では、時点Ｔ６において、Ｖｈｇｅ−Ｖｈｇｔｈ≧０．２Ｖとなるようにし、保護素子３のゲート電極にハイレベルのゲート信号Ｖｈｇを印加しても、保護素子３のＶｈｃｅが上昇しないようにしている。つまり、図４に示されるように、保護素子３のＶｈｃｅが増加せずに０のままとなるようにしている。

なお、時点Ｔ６におけるＶｈｇｅは、保護素子３におけるゲート電極のゲート抵抗Ｒｇや、時点Ｔ４と時点Ｔ５との期間を調整することによって適宜変更可能である。例えば、ゲート抵抗Ｒｇを３０Ωとしたとき、時点Ｔ４と時点Ｔ５との期間を長くすることにより、時点Ｔ６におけるＶｈｇｅを大きくすることができ、Ｖｈｇｅ−Ｖｈｇｔｈの値を大きくすることができる。なお、図５中の丸印の数字は、時点Ｔ４と時点Ｔ５との間の期間を示している。

また、時点Ｔ４と時点Ｔ５との期間を０としたとき、ゲート抵抗Ｒｇを小さくすることにより、時点Ｔ６におけるＶｈｇｅを大きくすることができ、Ｖｈｇｅ−Ｖｈｇｔｈの値を大きくすることができる。なお、図５中の三角印の数字は、ゲート抵抗Ｒｇの抵抗値を示している。時点Ｔ４と時点Ｔ５との間の期間を示している。

しかしながら、ゲート抵抗Ｒｇによって時点Ｔ６におけるＶｈｇｅを変更した場合と、時点Ｔ５と時点Ｔ４との間の期間によって時点Ｔ６におけるＶｈｇｅを変更した場合とで保護素子３のＶｈｃｅは変化しない。

以上説明したように、本実施形態では、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加して所定期間経過した後、保護素子３のゲート電極にローレベルのゲート信号Ｖｈｇを印加している。このため、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加することで過渡電流によってＤＵＴ４が破壊されたとしても、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加してから所定期間経過後に必ず保護素子３がオフとなる。したがって、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加する時点と、保護素子３のゲート電極にローレベルのゲート信号Ｖｈｇを印加する時点との間の期間を適宜調整することにより、ＤＵＴ４に大電流が流れることを抑制でき、検査機器が損傷することを抑制できる。

また、保護素子３をＤＵＴ４よりも破壊耐量が大きくなるようにしている。このため、ＤＵＴ４が破壊された際に保護素子３も同時に破壊されることを抑制できる。

さらに、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加してから電流が減少し始める時点において、Ｖｈｇｅ−Ｖｈｇｔｈｍ≧５Ｖとなるようにしている。このため、保護素子３のＶｈｃｅが増加することを抑制でき、検査精度が低下することを抑制できる。

そして、ＤＵＴ４のゲート電極にハイレベルのゲート信号Ｖｄｇを印加してから電流が流れ始める時点において、Ｖｈｇｅ−Ｖｈｇｔｈ≧０．２Ｖとなるようにしている。このため、保護素子３のＶｈｃｅが増加することを抑制でき、検査精度が低下することを抑制できる。

また、検査回路には、ダイオード素子２、コイル５、保護素子３、ＤＵＴ４と並列となるように、平滑コンデンサ６が配置されている。つまり、平滑コンデンサ６とＤＵＴ４とが構成する電流経路の間に保護素子３が配置されている。このため、保護素子３をオフすることによって平滑コンデンサ６とＤＵＴ４との接続も遮断することができ、ＤＵＴ４が破壊された際にコイル５に蓄積されたエネルギーによってＤＵＴ４に大電流が流れることを抑制できる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＤＵＴ４のアバランシェ試験を行うものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の検査回路は、図６に示されるように、ダイオード素子２が備えられておらず、ＤＵＴ４に対してアバランシェ試験を行うように構成されている。そして、アバランシェ試験を行う際には、上記図２と同様に、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加してから所定期間経過後に保護素子３のゲート電極にローレベルのゲート信号Ｖｈｇを印加する。

このように、本発明をアバランシェ試験の検査回路に適用しても、上記第１実施形態と同様の効果を得ることができる。なお、保護素子３およびＤＵＴ４のゲート電極にハイレベルのゲート信号Ｖｈｇ、Ｖｄｇを印加する際には、上記図４と同様に行ってもよいし、同時に行ってもよい。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してＤＵＴ４の短絡試験を行うものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態の検査回路は、図７に示されるように、ダイオード素子２およびコイル５が備えられておらず、ＤＵＴ４に対して短絡試験を行うように構成されている。そして、短絡試験を行う際には、上記図２と同様に、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加してから所定期間経過後に保護素子３のゲート電極にローレベルのゲート信号Ｖｈｇを印加すればよい。

このように、本発明を短絡試験の検査回路に適用しても、上記第１実施形態と同様の効果を得ることができる。なお、保護素子３およびＤＵＴ４のゲート電極にハイレベルのゲート信号Ｖｈｇ、Ｖｄｇを印加する際には、上記図４と同様に行ってもよいし、同時に行ってもよい。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してＤＵＴ４をＩＧＢＴ素子およびダイオード素子で構成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図８に示されるように、ＤＵＴ４は、ＩＧＢＴ素子４ａと、ＩＧＢＴ素子４ａと並列に接続されたダイオード素子４ｂとにより構成されている。また、保護素子３は、保護ＩＧＢＴ素子３ａと、当該保護ＩＧＢＴ素子３ａと並列に接続されたダイオード素子３ｂとにより構成されている。

そして、電源１に対して、保護素子３、ＤＵＴ４と共に直列に接続されるように、ＩＧＢＴ素子７ａおよびダイオード素子７ｂで構成された対抗素子７が配置されており、本実施形態では、電源１の正極側から対抗素子７、保護素子３、ＤＵＴ４の順に配置されている。

なお、対抗素子７のＩＧＢＴ素子７ａは、ゲート電極にハイレベルまたはローレベルのゲート信号Ｖｔｇが印加されることによってオン、オフが制御される。そして、各ダイオード素子３ｂ、４ｂ、７ｂは、カソード電極が各ＩＧＢＴ素子３ａ、４ａ、７ａのコレクタ電極と接続され、アノード電極が各ＩＧＢＴ素子３ａ、４ａ、７ａのエミッタ電極と接続されている。また、保護素子３、ＤＵＴ４、対抗素子７における各ＩＧＢＴ素子３ａ、４ａ、７ａと各ダイオード素子３ｂ、４ｂ、７ｂは、共通の半導体基板に形成された１チップ構造とされていてもよいし、別々の半導体基板に形成された別チップ構造とされていてもよい。

そして、対抗素子７、保護素子３、ＤＵＴ４と並列となるように、第１スイッチ８および第２スイッチ９が配置されている。また、第１スイッチ８と第２スイッチ９との間の接続点と、対抗素子７と保護素子３との間の接続点を接続するように、コイル５が配置されている。なお、第１、第２スイッチ８、９は、ＩＧＢＴ素子やＭＯＳ素子等のスイッチング素子によって構成されている。

このような検査回路では、対抗素子７、保護素子３、ＤＵＴ４の各ＩＧＢＴ素子７ａ、３ａ、４ａおよび第１、第２スイッチ８、９のオン、オフを制御してＤＵＴ４に流れる電流や電圧を変化せることによってＤＵＴ４の特性検査を行う。

すなわち、主としてＤＵＴ４におけるダイオード素子４ｂの特性を検査する場合には、第１スイッチ８をオフすると共に第２スイッチ９をオンし、保護素子３およびＤＵＴ４のＩＧＢＴ素子３ａ、４ａをオフした状態で対抗素子７のＩＧＢＴ素子７ａを駆動制御すればよい。また、主としてＤＵＴ４におけるＩＧＢＴ素子４ａの特性を検査する場合には、第１スイッチ８をオンすると共に第２スイッチ９をオフし、保護素子３のＩＧＢＴ素子３ａをオンした状態でＤＵＴ４のＩＧＢＴ素子４ａを駆動制御すればよい。

なお、ＤＵＴ４のゲート電極にローレベルのゲート信号Ｖｄｇを印加する際には上記図２と同様に行い、ＤＵＴ４のゲート電極にハイレベルのゲート信号Ｖｄｇを印加する際には上記図４と同様に行えばよい。

このように、ＤＵＴ４をＩＧＢＴ素子４ａとダイオード素子４ｂとを有するものとしても、保護素子３を備えることにより、上記第１実施形態と同様の効果を得ることができる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態において、ＤＵＴ４は、ＩＧＢＴ素子を有するものではなく、ＭＯＳ素子等を有するスイッチング素子であってもよい。

また、上記第１〜第４実施形態において、保護素子３がＤＵＴ４より電源１の負極側に配置されていてもよい。また、上記第１実施形態において、ダイオード素子２およびコイル５がＤＵＴ４および保護素子３より電源１の負極側に配置されていてもよい。つまり、ダイオード素子２、保護素子３、ＤＵＴ４の配列は適宜変更可能である。同様に、上記第２〜第４実施形態においてもＤＵＴ４の配置箇所は適宜変更可能である。

さらに、上記各実施形態において、例えば、電源１の正極とコイル５との間に保護素子３を配置してもよい。

また、上記各実施形態において、従来のように、ＤＵＴ４と電源１との間にスイッチを配置し、ＤＵＴ４が破壊されたときに当該スイッチをオフするようにしてもよい。

１ 電源
３ 保護素子
４ ＤＵＴ（検査対象としての半導体素子）

Claims (5)

1. ゲート電極を有し、前記ゲート電極にハイレベルおよびローレベルのゲート信号（Ｖｄｇ）が印加されることによってオン、オフが制御されるスイッチング素子を有する検査対象としての半導体素子（４）を検査する半導体素子の検査回路において、
   前記半導体素子と当該半導体素子に接続される電源（１）との間には、ゲート電極を有し、前記ゲート電極にハイレベルおよびローレベルのゲート信号（Ｖｈｇ）が印加されることによってオン、オフが制御され、前記スイッチング素子よりも破壊耐量が大きいスイッチング素子を有する保護素子（３）が配置されており、
   前記保護素子は、前記半導体素子のゲート電極にローレベルのゲート信号が印加されて当該半導体素子をオフする際、前記半導体素子のゲート電極にローレベルのゲート信号が印加されてから所定期間経過後に当該保護素子のゲート電極にローレベルのゲート信号が印加されることによって前記電源と前記半導体素子との接続を遮断することを特徴とする半導体素子の検査回路。
2. 前記半導体素子および前記保護素子は、前記ゲート電極と共に、コレクタ電極およびエミッタ電極を有するＩＧＢＴ素子を有しており、
   前記保護素子は、前記半導体素子のゲート電極にローレベルのゲート信号が印加されてから前記半導体素子に流れる電流が減少し始める時点において、ゲート電極−エミッタ電極間の電圧をＶｈｇｅとし、当該保護素子におけるミラー期間の電圧をＶｈｇｔｈｍとしたとき、Ｖｈｇｅ−Ｖｈｇｔｈｍ≧０．５［Ｖ］とされていることを特徴とする請求項１に記載の半導体素子の検査回路。
3. 前記半導体素子および前記保護素子は、前記ゲート電極と共に、コレクタ電極およびエミッタ電極を有するＩＧＢＴ素子を有しており、
   前記保護素子は、前記半導体素子のゲート電極にハイレベルのゲート信号が印加されてから前記半導体素子に電流が流れ始める時点において、ゲート電極−エミッタ電極間の電圧をＶｈｇｅとし、当該保護素子におけるＭＯＳゲートの閾値電圧をＶｈｇｔｈとしたとき、Ｖｈｇｅ−Ｖｈｇｔｈ≧０．２［Ｖ］とされていることを特徴とする請求項１または２に記載の半導体素子の検査回路。
4. 前記半導体素子および前記保護素子と並列となるようにコンデンサ（６）が配置されており、
   前記保護素子は、前記半導体素子と前記コンデンサとの間に配置されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体素子の検査回路。
5. ゲート電極を有し、前記ゲート電極にハイレベルおよびローレベルのゲート信号（Ｖｄｇ）が印加されることによってオン、オフが制御されるスイッチング素子を有する検査対象としての半導体素子（４）を検査する半導体素子の検査方法において、
   前記半導体素子と当該半導体素子に接続される電源（１）との間に、ゲート電極を有し、前記ゲート電極にハイレベルおよびローレベルのゲート信号（Ｖｈｇ）が印加されることによってオン、オフが制御され、前記スイッチング素子よりも破壊耐量が大きいスイッチング素子を有する保護素子（３）を配置し、
   前記半導体素子のゲート電極にローレベルのゲート信号を印加して当該半導体素子をオフする際、前記半導体素子にローレベルのゲート信号を印加してから所定期間経過後に前記保護素子にローレベルの電圧を印加することによって前記電源と前記半導体素子との接続を遮断することを特徴とする半導体素子の検査方法。
   

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