WO2022255009A1 - ゲート駆動装置 - Google Patents

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WO2022255009A1
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WO
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voltage
circuit
switching element
semiconductor switching
short
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PCT/JP2022/018896
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English (en)
French (fr)
Inventor
敦 小林
一輝 山内
Original Assignee
株式会社デンソー
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters

Definitions

  • the present disclosure relates to a gate drive device.
  • Some gate drive devices that drive and control power elements such as MOS transistors, which are gate-driven semiconductor switching elements, have a function to detect short circuits.
  • As a method for detecting a short circuit there is a Desat method. This utilizes the phenomenon that the drain-source voltage Vds does not drop if there is a short circuit at the time of an ON command. It is a judgment.
  • a turn-on command increases the gate voltage of the power element, charges the capacitor Cdesat with the constant current Idesat, and increases the voltage at the Desat end, that is, the terminal voltage of the capacitor Cdesat.
  • the drain-source voltage Vds does not decrease, so the charging of the capacitor Cdesat with the constant current Idesat continues, eventually exceeding the short circuit threshold, and the short circuit can be determined. Then, when a short circuit is determined, the gate driver lowers the gate voltage to cut off the power device.
  • a short circuit determination may be delayed due to the influence of the wiring parasitic inductance Ls included in the current path of the power element. .
  • a delay in short-circuit determination increases the short-circuit energy applied to the power element at the time of short-circuiting. Further, an increase in short-circuit energy leads to an increase in the size of the power element in order to provide resistance to this.
  • the purpose of the present disclosure is to be able to quickly determine if there is a short circuit when driving a gate-driven switching element, and to suppress the short-circuit energy of the switching element, thereby avoiding an increase in size.
  • a gate drive device is a gate drive device that performs on/off control by applying a gate drive signal to a gate-driven semiconductor switching element from a drive circuit, wherein the main terminal of the semiconductor switching element a judgment circuit for detecting the voltage between the main terminals and judging whether the semiconductor switching element is short-circuited based on an increase in the voltage between the main terminals during ON driving; and when the judgment circuit judges that the semiconductor switching element is short-circuited. and a control circuit for shutting off the semiconductor switching element.
  • the determination circuit can determine the occurrence of a short circuit based on an increase in the voltage between the main terminals of the semiconductor switching element.
  • the short-circuit state can be determined quickly when the voltage turns to rise, and the semiconductor switching element used as the power element can be made smaller. can be improved.
  • FIG. 1 is an electrical configuration diagram showing the first embodiment
  • FIG. 2 is an operation explanatory diagram showing the first embodiment
  • FIG. 3 is an electrical configuration diagram showing a second embodiment
  • FIG. 4 is a timing chart showing the second embodiment
  • FIG. 5 is an electrical configuration diagram showing a third embodiment
  • FIG. 6 is an electrical configuration diagram showing a fourth embodiment
  • FIG. 7 is an operation explanatory diagram showing the fourth embodiment
  • FIG. 8 is an electrical configuration diagram showing a fifth embodiment
  • 9A and 9B are explanatory diagrams of the action shown for comparison.
  • FIG. 1 showing the electrical configuration, for a circuit in which IGBTs 1 as gate-driven semiconductor switching devices, which are power devices, are arranged in upper and lower arms to form current paths to the load
  • the gate drive device 10 includes: It has a function of determining whether or not the other IGBT is in a short-circuit state when one of the IGBTs 1 is controlled to be turned on.
  • IGBT is an abbreviation for Insulated Gate Bipolar Transistor.
  • the gate drive device 10 includes a control circuit 20, a determination circuit 30, and the like.
  • the control circuit 20 generates a gate drive signal Son based on an ON command signal of an ON/OFF command given from the outside, and applies a gate drive voltage Von to the gate of the IGBT 1 via the drive circuit 21 .
  • the control circuit 20 also has an off-driving function for the IGBT 1, and cuts off the IGBT 1 when a short circuit is detected during on-driving.
  • the determination circuit 30 includes a bottom hold circuit 40 and a comparison circuit 50 having a comparator with hysteresis.
  • the determination circuit 30 takes in the collector-emitter voltage Vce of the IGBT 1, detects the presence or absence of a short circuit from the state of change in this voltage, and outputs it.
  • the collector-emitter voltage may be simply referred to as "collector voltage”.
  • the bottom hold circuit 40 includes an operational amplifier 41, a transistor 42 and a capacitor 43.
  • the operational amplifier 41 has a non-inverting input terminal to which the collector voltage Vce is input, and an inverting input terminal to which the terminal voltage Vbh of the capacitor 43 is input.
  • the output terminal of operational amplifier 41 is connected to the base of transistor 42 .
  • the emitter of the transistor 42 is connected to the DC power supply VD through the capacitor 43, and the collector is connected to the ground.
  • the terminal voltage Vph of the capacitor 43 is the voltage at the common connection point between the emitter of the transistor 42 and the capacitor 43 .
  • the operational amplifier 41 turns on the transistor 42 during the period when the collector voltage Vce is lower than the bottom hold voltage Vbh, which is the terminal voltage of the capacitor 43 , and discharges the charge in the capacitor 43 .
  • the comparison circuit 50 includes a comparator 51 and a hysteresis power supply 52 that provides a hysteresis voltage Vh.
  • the comparator 51 has a non-inverting input terminal to which the collector voltage Vce is input, and an inverting input terminal to which the bottom hold voltage Vbh, which is the output voltage of the bottom hold circuit 40, is increased by the hysteresis voltage Vh through the hysteresis power supply 52 to obtain a reference voltage Vhys. is entered as
  • the comparator 51 outputs a determination signal Sd that is high level when the collector voltage Vce is higher than the reference voltage Vhys and low level when it is lower than the reference voltage Vhys. This determination signal Sd is output to the control circuit 20 and the outside.
  • the wiring parasitic inductance Ls on the current path may adversely affect the detection operation in the Desat method. That is, when the MOS1 is turned on, d(Vds)/dt is generated by the parasitic inductance Ls when the drain voltage Vds changes with time. Due to the generation of this d(Vds)/dt, charge is drawn from the capacitor Cdesat by the junction capacitance of the diode connected to the drain of MOS1 from the detection circuit.
  • the amount of charge extracted from the capacitor Cdesat by d(Vds)/dt exceeds the amount of charge due to the current flowing from the detection circuit side by the constant current source, and the amount of discharge becomes larger than the amount of charge of the capacitance of Desat. , the Desat voltage may drop as shown.
  • the Desat voltage rises again due to the charging operation after the charge extracted by d(Vds)/dt is charged, and when it reaches the threshold voltage, a short-circuit determination is made.
  • time t0 a short-circuit can be determined, but the short-circuit is determined at time t1, which is a delay of time T from when the Desat voltage drops until it returns to the original voltage, resulting in a large detection time delay. was becoming
  • This embodiment utilizes the fact that a voltage drop occurs due to the time change of the collector voltage Vce due to the influence of the wiring parasitic inductance Ls. If a short-circuit state occurs when the IGBT 1 is driven on, it is detected by utilizing the characteristic that the collector voltage Vce drops once and then rises again.
  • the lower part of FIG. 2 shows how the collector voltage Vce changes after the drive voltage is applied to the gate of the IGBT 1 under normal conditions where no short circuit occurs.
  • the collector voltage Vce begins to drop from VCE.
  • the collector voltage Vce enters the mirror period the slope of the drop from the voltage V1 becomes steep, and when it reaches the voltage V2, it turns on. That is, the collector voltage Vce of the IGBT 1 decreases to the voltage V2 through the voltage V1 when the gate driving signal is applied and the IGBT 1 starts to be turned on.
  • FIG. 2 show the collector voltage Vce and the determination signal Sd during normal operation and short circuit, respectively.
  • the collector voltage Vce drops from the voltage VCE by Ls ⁇ dIc/dt due to the time variation of the collector current Ic under the influence of the wiring parasitic inductance Ls. start.
  • the gate voltage Vg enters the mirror period at time t1 and becomes constant, the collector voltage Vce further sharply drops.
  • the mirror period ends at time t2 and the collector current Ic reaches the load current, the IGBT1 is turned on and the collector voltage Vce becomes constant at a low voltage of approximately 0V. Since the collector voltage Vce at this time does not drop below this, it becomes the bottom voltage VB.
  • the bottom hold circuit 40 takes in the collector voltage Vce and inputs it to the operational amplifier 41 .
  • the bottom hold circuit 40 lowers the bottom hold voltage Vbh by driving the transistor 42 and charging the capacitor 43 while the collector voltage Vce is dropping. If the collector voltage Vce passes through the bottom voltage VB and is held at that voltage or rises, the transistor 42 is not driven and the bottom hold voltage Vbh is held at the bottom voltage VB.
  • the bottom hold voltage Vbh is input to the comparator 51 via the hysteresis power supply 52 as the reference voltage Vhys to which the hysteresis voltage Vh is added. Since the collector voltage Vce never exceeds the reference voltage Vhys, the comparator 51 determines that it is normal and outputs a low-level determination signal Sd.
  • the collector voltage Vce temporarily drops from the voltage VCE by Ls ⁇ dIc/dt due to the time variation of the collector current Ic under the influence of the wiring parasitic inductance Ls. After that, it rises again after time t1. Therefore, the bottom voltage VB of the collector voltage Vce becomes the voltage at time t1, which has once decreased.
  • the bottom hold circuit 40 detects the bottom voltage VB at the time t1 as the bottom hold voltage Vbh, and holds the bottom voltage VB.
  • a reference voltage Vhys obtained by adding the hysteresis voltage Vh to the bottom hold voltage Vbh is input to the comparator 51 . Since the collector voltage Vce becomes higher than the reference voltage Vhys at the time tx in the middle of rising from the bottom voltage VB, the comparator 51 determines that a short circuit occurs and outputs a high-level determination signal Sd. As a result, the control circuit 20 turns off the IGBT 1 when the high-level determination signal Sd is input from the determination circuit 30 to cut off the IGBT 1 .
  • the bottom hold circuit 40 and the comparison circuit 50 are provided as the determination circuit 30, the reference voltage Vhys is generated from the bottom hold voltage of the collector voltage Vce, and the short circuit state is detected by comparison with the collector voltage Vce. Since it is determined, unlike the detection by the conventional Desat method, it is possible to detect a short circuit at an early stage, and it is necessary to use an IGBT 1 that has excessive resistance by shutting off the IGBT 1 early. This contributes to miniaturization of semiconductor switching elements used as power elements.
  • the gate drive device 110 includes a determination circuit 30a instead of the determination circuit 30.
  • FIG. The determination circuit 30 a includes a bottom hold circuit 40 a that replaces the bottom hold circuit 40 .
  • the bottom hold circuit 40a has a configuration in which a reset switch 44 is added.
  • the reset switch 44 is connected to short-circuit between both terminals of the capacitor 43 . Further, the reset switch 44 is turned on when a reset signal Sw is given from the control circuit 20 to short-circuit the terminals of the capacitor 43 to discharge electric charges.
  • FIG. 4 shows the changing state of the signal of each part.
  • the control circuit 20 holds the reset switch 44 in the off state by giving the reset signal Sw of reset release, ie, the low level, during the period when the on command signal is given by the on/off command.
  • the reset switch 44 is reset, that is, the reset signal Sw of high level is applied to keep it on.
  • the control circuit 20 outputs a high-level reset signal Sw to the reset switch 44 to perform a reset operation, discharge the charge of the capacitor 43, and restore the bottom hold voltage Vbh. to the voltage VCE.
  • the bottom hold voltage Vbh is held at the voltage VCE during the period in which the OFF command is given.
  • the control circuit 20 cancels the reset signal Sw until the OFF command is given at time t3. Thereafter, in the same manner as described above, even when the collector voltage Vce fluctuates due to reset cancellation at each switching, the bottom hold voltage Vbh changes to the bottom voltage VB at that time. It can be operated so that it can follow.
  • the bottom hold circuit 40a is provided with the reset switch 44 to reset the bottom hold voltage Vbh at each switching. It becomes possible to accurately detect the bottom hold voltage Vbh.
  • the reset is performed while the OFF command is given, it can also be performed in a short period of time immediately after the OFF command is given if there is no adverse effect due to noise or the like.
  • FIG. 5 shows a third embodiment, and portions different from the first embodiment will be described below.
  • the gate drive device 120 does not take in the collector voltage Vce of the IGBT 1 directly, but takes in the divided collector voltage Vced via the voltage dividing circuit 2 .
  • the voltage dividing circuit 2 is formed by connecting voltage dividing resistors 2a and 2b in series. This is the configuration for obtaining the voltage collector voltage Vced.
  • a high voltage may be applied to the collector depending on how the IGBT 1 is used.
  • the gate drive device 120 needs a configuration capable of handling a high voltage even in a configuration in which the high voltage collector voltage Vce is taken in and the determination circuit 30 performs determination.
  • the voltage dividing circuit 2 is not limited to the configuration of the voltage dividing resistors 2a and 2b, and may be configured to divide the voltage by two capacitors.
  • FIGS. 6 and 7 show a fourth embodiment, and the differences from the first embodiment will be explained below.
  • a filter 53 is provided at the output stage of the comparison circuit 50a of the determination circuit 30b.
  • the filter 53 has a function of a low-pass filter for removing noise, and removes noise superimposed on the collector voltage Vce or the like to output the decision signal Sd.
  • the input collector voltage Vce is the one at the time of short circuit, and after the high-level determination signal Sd for determining the short circuit state is output at time tx, , when noise is superimposed on the collector voltage Vce at time ty, there is a possibility that the determination signal Sd temporarily outputs an erroneous detection pulse of low level.
  • the determination signal Sd output through the filter 53 is noise. Since the high-level signal portion due to is removed, the detection operation is performed without erroneous detection.
  • FIG. 8 shows a fifth embodiment, and portions different from the first embodiment will be described below.
  • the gate drive device 140 is provided with a variable hysteresis power supply 54 capable of changing the hysteresis voltage Vh instead of the hysteresis power supply 52 as the comparison circuit 50b in the determination circuit 30c. It is configured.
  • the hysteresis voltage Vh By changing and setting the hysteresis voltage Vh with the variable hysteresis power supply 54, it is possible to set the hysteresis voltage Vh to an appropriate value so as not to malfunction due to noise generated in the system. Since the amount of noise varies in the system, the occurrence of malfunctions can be suppressed by adjusting the hysteresis voltage Vh according to the amount of noise.
  • an IGBT is used as a power element, but the present invention can be applied to any gate-driven semiconductor switching element of a power system such as a SiCMOS transistor, in addition to the IGBT.
  • a SiCMOS transistor a gate-driven semiconductor switching element of a power system
  • Each of the above-described embodiments is based on the first embodiment and shown as an application thereof, but of course it can be applied to other embodiments in a complex manner.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Power Conversion In General (AREA)

Abstract

ゲート駆動形の半導体スイッチング素子に対して駆動回路によりゲート駆動信号を与えてオンオフの制御を行うゲート駆動装置であって、前記半導体スイッチング素子の主端子間の電圧を検出し、オン駆動時に主端子間電圧が増大することをもって前記半導体スイッチング素子の短絡状態を判定する判定回路（３０、３０ａ、３０ｂ、３０ｃ）と、前記判定回路により前記半導体スイッチング素子の短絡状態が判定されたときに前記半導体スイッチング素子を遮断する制御回路（２０）と、を備える。

Description

ゲート駆動装置 関連出願の相互参照
　本出願は、２０２１年５月３１日に出願された日本出願番号２０２１－０９１３１７号に基づくもので、ここにその記載内容を援用する。
　本開示は、ゲート駆動装置に関する。
　ゲート駆動型の半導体スイッチング素子であるＭＯＳトランジスタなどのパワー素子を駆動制御するゲート駆動装置は、短絡時を検出する機能を備えたものがある。短絡時を検出する方式として、Ｄｅｓａｔ方式がある。これは、オン指令時に短絡している場合にはドレイン・ソース間電圧Ｖｄｓが下がらない現象を利用するもので、ドレイン・ソース間電圧Ｖｄｓをモニタし、短絡しきい値と比較して短絡時を判定するものである。
　Ｄｅｓａｔ方式では、ターンオン指令により、パワー素子のゲート電圧が上昇すると共に、定電流ＩｄｅｓａｔによりコンデンサＣｄｅｓａｔに電荷が充電され、Ｄｅｓａｔ端の電圧すなわちコンデンサＣｄｅｓａｔの端子電圧が上昇する。
　この場合、通常時は、パワー素子がオンすると、ドレイン・ソース間電圧Ｖｄｓが低下するので、定電流Ｉｄｅｓａｔは、ダイオードを介してパワー素子側に流れ、コンデンサＣｄｅｓａｔへの充電が停止するので、Ｄｅｓａｔ端の電圧は短絡しきい値よりも低くなり、通常時と判定することができる。
　一方、短絡時は、ドレイン・ソース間電圧Ｖｄｓが下がらないので、コンデンサＣｄｅｓａｔへの定電流Ｉｄｅｓａｔによる充電は継続することとなり、やがて短絡しきい値を超え、短絡時を判定することができる。そして、短絡時が判定されると、ゲート駆動装置は、ゲート電圧を下げパワー素子を遮断する。
　しかしながら、このようにパワー素子のドレイン・ソース間電圧Ｖｄｓをモニタし、短絡を検出するＤｅｓａｔ方式では、パワー素子の電流経路に含まれる配線寄生インダクタンスＬｓの影響によって短絡判定の遅れを招くことがある。そして、短絡判定の遅れは短絡時にパワー素子に加わる短絡エネルギーを増大させることとなる。また、短絡エネルギーが増大することは、これに耐性を持たせるためには、パワー素子の大型化を招くこととなる。
特許０６５２５１４１号公報 特開２０１７－２１２８７０号公報 国際公開番号ＷＯ２０１７／１４１５４５Ａ１
　本開示の目的は、ゲート駆動型のスイッチング素子を駆動するときに、短絡時である場合にこれを迅速に判定することができ、スイッチング素子の短絡エネルギーを抑制させることで大型化することを回避できるようにしたゲート駆動装置を提供することにある。
　本開示の一態様において、ゲート駆動装置は、ゲート駆動形の半導体スイッチング素子に対して駆動回路によりゲート駆動信号を与えてオンオフの制御を行うゲート駆動装置であって、前記半導体スイッチング素子の主端子間の電圧を検出し、オン駆動時に主端子間電圧が増大することをもって前記半導体スイッチング素子の短絡時を判定する判定回路と、前記判定回路により前記半導体スイッチング素子の短絡状態が判定されたときに前記半導体スイッチング素子を遮断する制御回路とを備えている。
　半導体スイッチング素子を上下アームに接続して負荷に給電する構成では、配線寄生インダクタンスがあるため、スイッチング動作の際に短絡があると、半導体スイッチング素子の主端子間電圧が、一度下がってから再び上がってくるという特性がある。このため、一般的に用いられるＤｅｓａｔ方式による短絡判定では、主端子間電圧がしきい値レベルまで上昇するのに遅れ時間を伴うため判定遅れが生ずる。
　これに対して、本方式では、上記構成を採用することにより、半導体スイッチング素子を駆動したときに、通常時と短絡時とで異なる主端子間電圧の変化を検出することで短絡時を判定することができる。
　すなわち、通常時には半導体スイッチング素子の主端子間電圧はオン状態で最も低い電圧に保持されるが、短絡時には半導体スイッチング素子の主端子間電圧が、一度下がってから再び上がってくる。このような特性の相違を利用して、判定回路では、半導体スイッチング素子の主端子間電圧が上昇することをもって短絡時を判定することができる。
　したがって、一定のしきい値まで上昇するのを待って検出する方式と異なり、上昇に転じたことで判定するので、迅速に短絡状態を判定することができ、パワー素子として用いる半導体スイッチング素子の小型化を図ることができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態を示す電気的構成図であり、 図２は、第１実施形態を示す作用説明図であり、 図３は、第２実施形態を示す電気的構成図であり、 図４は、第２実施形態を示すタイミングチャートであり、 図５は、第３実施形態を示す電気的構成図であり、 図６は、第４実施形態を示す電気的構成図であり、 図７は、第４実施形態を示す作用説明図であり、 図８は、第５実施形態を示す電気的構成図であり、 図９は、比較のために示す作用説明図である。
　（第１実施形態）
　以下、第１実施形態について、図１、図２および図９を参照して説明する。
　電気的構成を示す図１において、パワー素子であるゲート駆動形の半導体スイッチング素子としてのＩＧＢＴ１を上下アームにそれぞれ配置して負荷への通電経路を形成する回路に対して、ゲート駆動装置１０は、一方のＩＧＢＴ１をオン駆動制御する際に、他方のＩＧＢＴが短絡状態にあるかどうかを判定することができるようにした機能を備える。なお、ＩＧＢＴは、Insulated Gate Bipolar Transistor の略称である。
　ゲート駆動装置１０は、制御回路２０、判定回路３０などを備えている。制御回路２０は、外部から与えられるオン／オフ指令のオン指令信号に基づいてゲート駆動信号Ｓｏｎを生成し、駆動回路２１を介してＩＧＢＴ１のゲートにゲート駆動電圧Ｖｏｎを与える。制御回路２０は、後述するように、ＩＧＢＴ１のオフ駆動機能も備えており、オン駆動中に短絡が検出された場合にはＩＧＢＴ１を遮断する。
　判定回路３０は、ボトムホールド回路４０およびヒステリシス付きのコンパレータを有する比較回路５０を備えている。判定回路３０は、ＩＧＢＴ１のコレクタ・エミッタ間電圧Ｖｃｅを取り込み、この電圧の変化状態から短絡の有無を検出して出力する。なお、以下では、コレクタ・エミッタ間電圧のことを単に「コレクタ電圧」と称することがある。
　ボトムホールド回路４０は、オペアンプ４１、トランジスタ４２およびコンデンサ４３を備える。オペアンプ４１は、非反転入力端子にコレクタ電圧Ｖｃｅが入力され、反転入力端子にはコンデンサ４３の端子電圧Ｖｂｈが入力される。オペアンプ４１の出力端子はトランジスタ４２のベースに接続される。
　トランジスタ４２のエミッタはコンデンサ４３を介して直流電源ＶＤに接続され、コレクタはグランドに接続される。コンデンサ４３の端子電圧Ｖｐｈは、トランジスタ４２のエミッタとコンデンサ４３の共通接続点の電圧である。オペアンプ４１は、コレクタ電圧Ｖｃｅがコンデンサ４３の端子電圧であるボトムホールド電圧Ｖｂｈよりも小さい期間中はトランジスタ４２をオン駆動し、コンデンサ４３の充電電荷を放電させる。
　これにより、コレクタ電圧Ｖｃｅがボトム電圧ＶＢに達した後に上昇すると、オペアンプ４１の出力信号が大きくなり、トランジスタ４２がオフしてコンデンサ４３への充電が停止する。この結果、コンデンサ４３の端子電圧であるボトムホールド電圧Ｖｂｈは、コレクタ電圧Ｖｃｅのボトム電圧ＶＢとなりこの電圧が保持される。
　比較回路５０は、コンパレータ５１およびヒステリシス電圧Ｖｈを与えるヒステリシス電源５２を備える。コンパレータ５１は非反転入力端子にコレクタ電圧Ｖｃｅが入力され、反転入力端子にボトムホールド回路４０の出力電圧であるボトムホールド電圧Ｖｂｈを、ヒステリシス電源５２を通じてヒステリシス電圧Ｖｈだけ上昇させた電圧が参照電圧Ｖｈｙｓとして入力される。
　コンパレータ５１は、コレクタ電圧Ｖｃｅが参照電圧Ｖｈｙｓよりも大きいときにはハイレベル、小さくなるとローレベルとなる判定信号Ｓｄを出力する。この判定信号Ｓｄは、制御回路２０および外部に出力される。
　次に、上記構成の作用について、図２および図９も参照して説明する。
　まず、Ｄｅｓａｔ方式による課題の原因と、本実施形態の検出方式について、図９を参照してＭＯＳトランジスタを用いた構成で簡単に説明する。上下アームを設けて負荷Ｌに給電する構成においては、電流経路上に配線寄生インダクタンスＬｓがＤｅｓａｔ方式における検出動作に悪影響を与えることがある。すなわち、ＭＯＳ１がオン駆動されたときに、ドレイン電圧Ｖｄｓが時間と共に変化するときに、寄生インダクタンスＬｓによってｄ（Ｖｄｓ）／ｄｔが発生する。このｄ（Ｖｄｓ）／ｄｔの発生により、検出回路からＭＯＳ１のドレインに接続されるダイオードの接合容量によりコンデンサＣｄｅｓａｔから電荷が引き抜かれる。
　コンデンサＣｄｅｓａｔからｄ（Ｖｄｓ）／ｄｔによって引き抜かれる電荷量が、検出回路側から定電流源によって流し込む電流による電荷量を上回り、Ｄｅｓａｔの容量が充電されるよりも放電される量が大となって、図示のようにＤｅｓａｔ電圧が下がることがある。この結果、ｄ（Ｖｄｓ）／ｄｔによって引き抜かれた電荷を充電した後に再び充電動作によってＤｅｓａｔ電圧が上昇し、しきい値電圧に達することで短絡判定がなされるので、配線寄生Ｌｓがなければ狙いの時刻ｔ０で短絡判定ができるところ、Ｄｅｓａｔ電圧が低下してから元の電圧に戻るまでの時間Ｔだけ遅れた時刻ｔ１になって短絡判定がなされるので、大幅な検出時間遅れを招くこととなっていた。
　本実施形態においては、配線寄生インダクタンスＬｓの影響によってコレクタ電圧Ｖｃｅの時間変化に起因して電圧低下が発生することを利用している。ＩＧＢＴ１のオン駆動時に短絡状態が発生していると、コレクタ電圧Ｖｃｅが一度低下した後に再び上昇するという特性を利用してこれを検知するようにしたものである。
　図２の下段には、短絡が発生していない通常時においてＩＧＢＴ１がゲートに駆動電圧が与えられた後にコレクタ電圧Ｖｃｅが変化する様子を示している。ゲート電圧がしきい値電圧に達する時刻ｔ０で、コレクタ電圧ＶｃｅはＶＣＥから低下し始める。コレクタ電圧Ｖｃｅは、ミラー期間に入ると、電圧Ｖ１から低下の傾きが急峻になり、電圧Ｖ２に達するとオン状態となる。つまり、ＩＧＢＴ１のコレクタ電圧Ｖｃｅは、ゲート駆動信号が与えられてオン駆動し始めると、電圧Ｖ１を経て電圧Ｖ２まで低下する。
　図２の上段および中段のそれぞれに、通常時および短絡時におけるコレクタ電圧Ｖｃｅと判定信号Ｓｄについて示している。まず、通常時においては、制御回路２０が外部からオン／オフ指令によってオン駆動するタイミングになると、駆動回路２１にオン駆動信号Ｓｏｎを与えて、ＩＧＢＴ１のゲートにゲート駆動電圧Ｖｏｎを与える。
　これにより、時刻ｔ０でＩＧＢＴ１のゲート電圧Ｖｇがしきい値電圧に達すると、コレクタ電圧Ｖｃｅは、配線寄生インダクタンスＬｓの影響でコレクタ電流Ｉｃの時間変化でＬｓ・ｄＩｃ／ｄｔによって電圧ＶＣＥから低下し始める。この後、時刻ｔ１でゲート電圧Ｖｇがミラー期間に入って一定になると、コレクタ電圧Ｖｃｅはさらに急峻に低下していく。時刻ｔ２になってミラー期間が終了してコレクタ電流Ｉｃが負荷電流に達すると、ＩＧＢＴ１はオン状態となり、コレクタ電圧Ｖｃｅはほぼ０Ｖの低い電圧で一定となる。このときのコレクタ電圧Ｖｃｅは、これより低下しないから、ボトム電圧ＶＢとなる。
　これに対して、判定回路３０においては、ボトムホールド回路４０にコレクタ電圧Ｖｃｅが取り込まれ、オペアンプ４１に入力されている。ボトムホールド回路４０は、コレクタ電圧Ｖｃｅが下降している期間中はトランジスタ４２を駆動させてコンデンサ４３に充電することでボトムホールド電圧Ｖｂｈを下げていく。コレクタ電圧Ｖｃｅがボトム電圧ＶＢを経てその電圧に保持されるかあるいは上昇する場合には、トランジスタ４２は駆動されず、ボトムホールド電圧Ｖｂｈはボトム電圧ＶＢに保持される。
　比較回路５０においては、ボトムホールド電圧Ｖｂｈがヒステリシス電源５２を介してヒステリシス電圧Ｖｈが加算された参照電圧Ｖｈｙｓとしてコンパレータ５１に入力される。コンパレータ５１は、コレクタ電圧Ｖｃｅが参照電圧Ｖｈｙｓよりも大きくなることはないので、通常時であると判定してローレベルの判定信号Ｓｄを出力する。
　次に、短絡時においては、同様に、制御回路２０が外部からオン／オフ指令によってオン駆動するタイミングになると、駆動回路２１にオン駆動信号Ｓｏｎを与えて、ＩＧＢＴ１のゲートにゲート駆動電圧Ｖｏｎを与える。
　これにより、時刻ｔ０でＩＧＢＴ１のゲート電圧Ｖｇがしきい値電圧に達すると、コレクタ電圧Ｖｃｅは、配線寄生インダクタンスＬｓの影響でコレクタ電流Ｉｃの時間変化でＬｓ・ｄＩｃ／ｄｔによって電圧ＶＣＥから一旦低下し始め、この後、時刻ｔ１以後は再び上昇していく。したがって、コレクタ電圧Ｖｃｅのボトム電圧ＶＢは、一旦低下した時刻ｔ１の時点の電圧となる。
　これに対して、判定回路３０においては、ボトムホールド回路４０により時刻ｔ１のボトム電圧ＶＢがボトムホールド電圧Ｖｂｈとして検出され、このボトム電圧ＶＢが保持される。比較回路５０においては、ボトムホールド電圧Ｖｂｈにヒステリシス電圧Ｖｈを加算した参照電圧Ｖｈｙｓがコンパレータ５１に入力される。コンパレータ５１は、コレクタ電圧Ｖｃｅがボトム電圧ＶＢから上昇する途中の時刻ｔｘで参照電圧Ｖｈｙｓよりも大きくなるので、短絡時であると判定してハイレベルの判定信号Ｓｄを出力する。これにより、制御回路２０は、判定回路３０からハイレベルの判定信号Ｓｄが入力された時点でＩＧＢＴ１をオフさせて遮断するようになる。
　このような本実施形態によれば、判定回路３０としてボトムホールド回路４０および比較回路５０を設け、コレクタ電圧Ｖｃｅのボトムホールド電圧から参照電圧Ｖｈｙｓを生成してコレクタ電圧Ｖｃｅとの比較により短絡状態を判定するようにしたので、従来のＤｅｓａｔ方式による検出と異なり、短絡を早期に検出することができるようになり、ＩＧＢＴ１を早期に遮断することで過剰な耐性を持たせたものを使用する必要がなくなり、パワー素子として用いる半導体スイッチング素子の小型化に貢献できる。
　（第２実施形態）
　図３および図４は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態におけるような判定回路３０のボトムホールド回路４０によりコレクタ電圧Ｖｃｅのボトムホールド電圧Ｖｂｈを検出する場合に、コレクタ電圧Ｖｃｅの波形が異なる場合に対応してボトムホールド電圧Ｖｂｈをスイッチング毎にリセットできるようにしたものである。
　図３において、ゲート駆動装置１１０は、判定回路３０に代えて判定回路３０ａを備えている。判定回路３０ａは、ボトムホールド回路４０に代わるボトムホールド回路４０ａを備える。ボトムホールド回路４０ａは、リセットスイッチ４４が追加された構成である。リセットスイッチ４４は、コンデンサ４３の両端子間を短絡可能に接続されている。また、リセットスイッチ４４は、制御回路２０からリセット信号Ｓｗが与えられるとオンしてコンデンサ４３の端子間を短絡状態として電荷の放電を実施する。
　次に、上記構成の作用について説明する。図４は各部の信号の変化状態を示している。この実施形態では、制御回路２０は、オン／オフ指令によりオン指令信号が与えられている期間中は、リセットスイッチ４４をリセット解除すなわちローレベルのリセット信号Ｓｗを与えてオフ状態に保持し、オフ指令信号が与えられている期間中は、リセットスイッチ４４をリセット状態すなわちハイレベルのリセット信号Ｓｗを与えてオン状態に保持する。
　これにより、時刻ｔ０のタイミングでオン指令が与えられると、リセットスイッチ４４は、リセット信号Ｓｗがローレベルとなってリセット解除となり、ボトムホールド回路４０ａでは、コレクタ電圧Ｖｃｅのボトムホールドを行い、コンデンサ４３にボトムホールド電圧ＶＢが出力される。これにより、前述した判定処理の動作が行われる。
　この後、時刻ｔ１でオン指令からオフ指令に切り替わると、制御回路２０は、リセットスイッチ４４にハイレベルのリセット信号Ｓｗを出力してリセット動作させ、コンデンサ４３の電荷を放電させ、ボトムホールド電圧Ｖｂｈを電圧ＶＣＥにする。オフ指令が与えられている期間中は、ボトムホールド電圧Ｖｂｈが電圧ＶＣＥに保持される。
　時刻ｔ２で再びオン指令が与えられると、時刻ｔ３のオフ指令が与えられるまでの間、制御回路２０はリセット信号Ｓｗを解除する。以下、上述と同様にして、制御回路２０は、スイッチング毎にリセット解除を実施してコレクタ電圧Ｖｃｅが変動する場合でも、これに対応してその都度ボトムホールド電圧Ｖｂｈがそのときのボトム電圧ＶＢに追随できるように動作させることができる。
　このような第２実施形態によれば、ボトムホールド回路４０ａにリセットスイッチ４４を設けて、スイッチング毎にボトムホールド電圧Ｖｂｈをリセットさせるようにしたので、コレクタ電圧Ｖｃｅがスイッチング毎に変動した場合でも、ボトムホールド電圧Ｖｂｈを正確に検出できるようになる。
　なお、リセットはオフ指令が与えられている期間中行う上記実施形態の場合に加えて、ノイズなどによる悪影響が無い場合には、オフ指令が与えられた直後に短時間で実施することもできる。
　（第３実施形態）
　図５は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動装置１２０は、ＩＧＢＴ１のコレクタ電圧Ｖｃｅを直接取り込むのではなく、分圧回路２を介して分圧コレクタ電圧Ｖｃｅｄを取り込む構成としている。
　分圧回路２は、分圧抵抗２ａおよび２ｂを直列接続したもので、コレクタ電圧Ｖｃｅを分圧回路２の一端子に入力し、分圧抵抗２ａおよび２ｂの共通接続点から分圧された分圧コレクタ電圧Ｖｃｅｄを得る構成である。
　ＩＧＢＴ１の使用形態によっては、コレクタに高電圧が印加される場合がある。このような場合においては、ゲート駆動装置１２０においては、高電圧のコレクタ電圧Ｖｃｅを取り込んで判定回路３０により判定を行う構成においても高電圧を取り扱える構成が必要となるので、全体が大型化したり高価になったりすることがあるが、本実施形態のように分圧コレクタ電圧Ｖｃｅｄを取り扱えるようにすることで小型化、低価格化を図ることができる。
　なお、分圧回路２は、分圧抵抗２ａ、２ｂによる構成に限らず、２個のコンデンサにより分圧する構成とすることもできる。
　（第４実施形態）
　図６および図７は第４実施形態を示すもので、以下第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動装置１３０として、図６に示すように、判定回路３０ｂの比較回路５０ａの出力段にフィルタ５３を設けている。フィルタ５３は、ノイズを除去するためのローパスフィルタの機能を持つもので、コレクタ電圧Ｖｃｅなどに重畳されるノイズを除去して判定信号Ｓｄを出力しようとするものである。
　これにより、例えば図７に示すように、判定回路３０ｂにおいて、入力されるコレクタ電圧Ｖｃｅが短絡時のものであって、時刻ｔｘで短絡状態を判定するハイレベルの判定信号Ｓｄが出力された後に、時刻ｔｙでコレクタ電圧Ｖｃｅにノイズが重畳した場合には、判定信号Ｓｄが一時的にローレベルの誤検出パルスを出力してしまう恐れがあった。
　これに対して、この実施形態においては、時刻ｔｙでフィルタ前の判定信号Ｓｄにノイズに起因したハイレベルの信号が出力されていた場合でも、フィルタ５３を介して出力される判定信号Ｓｄではノイズによるハイレベルの信号部分が除去されるので、誤検出することなく検出動作が行われる。
　（第５実施形態）
　図８は第５実施形態を示すもので、以下第１実施形態と異なる部分について説明する。
　この実施形態では、図８に示すように、ゲート駆動装置１４０は、判定回路３０ｃにおいて、比較回路５０ｂとして、ヒステリシス電源５２に代えてヒステリシス電圧Ｖｈを変更設定することができる可変ヒステリシス電源５４を設ける構成としている。
　可変ヒステリシス電源５４により、ヒステリシス電圧Ｖｈを変更設定することで、システムにおいて発生するノイズで誤動作しないように適切なヒステリシス電圧Ｖｈとすることができる。システムにおいてノイズ量は様々であるから、そのノイズ量に応じてヒステリシス電圧Ｖｈを調整することで誤動作の発生を抑制すことができる。
　（他の実施形態）
　なお、本開示は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
　上記各実施形態では、パワー素子としてＩＧＢＴを用いた場合で説明したが、ＩＧＢＴ以外にＳｉＣＭＯＳトランジスタなどのパワー系のゲート駆動型の半導体スイッチング素子のいずれにおいても適用することができる。
　上記各実施形態は、第１実施形態を基本とし、その応用として示しているが、もちろん他の実施形態に複合的に適用することもできる。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (5)

  1. 　ゲート駆動形の半導体スイッチング素子に対して駆動回路によりゲート駆動信号を与えてオンオフの制御を行うゲート駆動装置であって、
    　前記半導体スイッチング素子の主端子間の電圧を検出し、オン駆動時に主端子間電圧が増大することをもって前記半導体スイッチング素子の短絡状態を判定する判定回路（３０、３０ａ、３０ｂ、３０ｃ）と、
    　前記判定回路により前記半導体スイッチング素子の短絡状態が判定されたときに前記半導体スイッチング素子を遮断する制御回路（２０）と、
    　を備えたゲート駆動装置。
  2. 　前記判定回路は、
    　前記半導体スイッチング素子の主端子間電圧のボトム電圧を保持するボトムホールド回路（４０、４０ａ）と、
    　前記半導体スイッチング素子の前記主端子間電圧が、前記ボトム電圧をヒステリシス電圧分を加算した参照電圧よりも大きくなったときに短絡状態を判定する比較回路（５０、５０ａ、５０ｂ）と、
    　を備える請求項１に記載のゲート駆動装置。
  3. 　前記ボトムホールド回路は、前記半導体スイッチング素子がオフすると前記ボトム電圧の保持をリセットするリセットスイッチ（４４）を備える請求項２に記載のゲート駆動装置。
  4. 　前記比較回路は、前記ヒステリシス電圧分を調整可能な可変ヒステリシス電源（５４）を備える請求項２または３に記載のゲート駆動装置。
  5. 　前記半導体スイッチング素子の主端子間の電圧を分圧する分圧回路（２）を備え、
    　前記判定回路は、前記分圧回路により分圧された前記半導体スイッチング素子の主端子間の電圧を入力して前記半導体スイッチング素子の短絡状態を判定する請求項２から４のいずれかに記載のゲート駆動装置。
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