WO2008088075A1 - 電力用半導体素子の駆動回路 - Google Patents

電力用半導体素子の駆動回路 Download PDF

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Hiroo Fuma
Hiromichi Kuno
Satoshi Hirose
Naoyoshi Takamatsu
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Toyota Jidosha Kabushiki Kaisha
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    • H03K2217/0036—Means reducing energy consumption

Definitions

  • the present invention relates to a drive circuit of a semiconductor device, and more particularly to reduction of surge voltage and switching loss of a power semiconductor device.
  • the magnetic flux focusing type magnetic current sensor is expensive and the sensor size is also large.
  • the accuracy of the Hall magnetic sensor or the magnetic resistance element alone is poor, and the cost is high.
  • the current value used for control needs to be a value immediately before switching, high-speed detection is required, but it is difficult to achieve both accuracy and high-speed detection.
  • the gate voltage when detecting the gate voltage, the gate voltage is fed back from the parasitic capacitance of the drive element during switching, showing complicated behavior, and other circuits connected to the same ground line because the power supply is about 15 V. And switching noise from the There is a problem.
  • the circuit operation monitor signal is detected by voltage differentiation because the point of change of the gate voltage is a branch on the circuit operation, but since the voltage derivative signal has a small value, other noise causes a large control error. Is not suitable as a control signal for
  • the present invention provides a drive circuit capable of reducing surge voltage and switching loss during switching of a power semiconductor device.
  • the present invention has a second semiconductor element which is a component of each arm of a motor drive inverter and is connected in series to a first semiconductor element to be driven, the first semiconductor element and the second semiconductor element.
  • At least one of the gate resistance, the gate application voltage, and the gate input capacitance is controlled to switch at a time when a first predetermined time has elapsed from when the voltage V ak becomes a first predetermined voltage ⁇ V 1. And butterflies.
  • the present invention further includes: a second semiconductor element forming a pair connected in series to a first semiconductor element to be driven; and supplying a power supply voltage Vb to the first semiconductor element and the second semiconductor element for driving A driving circuit for a power semiconductor device, wherein the gate resistance of the first semiconductor device, the gate applied voltage, and the like when the first semiconductor device is turned on.
  • a detection circuit for detecting the voltage Vak of the semiconductor element and the control circuit is configured to detect the voltage Vak detected by the detection circuit from the time when the second predetermined voltage .DELTA.v2 is reached. At a time when a predetermined time has elapsed, at least one of the gate resistance, the gate applied voltage, and the gate input capacitance is switched and controlled.
  • the present invention further includes: a second semiconductor element forming a pair connected in series to a first semiconductor element to be driven; and supplying a power supply voltage Vb to the first semiconductor element and the second semiconductor element for driving A control circuit for switching and controlling at least one of a gate resistance, a gate application voltage, and a gate input capacitance of the first semiconductor element when the first semiconductor element is turned on.
  • a detection circuit for detecting a gate voltage of the first semiconductor element during an on operation and the control circuit is configured to: a third predetermined voltage ⁇ ⁇ 3 or more at which the detected gate voltage is equal to or lower than a threshold voltage At least one of the gate resistance, the gate applied voltage, and the gate input capacitance is switched and controlled after the lapse of a third predetermined time from the point of time when
  • the present invention further includes: a second semiconductor element forming a pair connected in series to a first semiconductor element to be driven; and supplying a power supply voltage Vb to the first semiconductor element and the second semiconductor element for driving Drive circuit for a power semiconductor device, wherein at least one of gate resistance, gate applied voltage, and gate input capacitance of the first semiconductor device is switched when the first semiconductor device is turned off and turned on.
  • the control circuit includes: a control circuit that controls; and a detection circuit that detects a voltage V ak of the second semiconductor element, wherein the control circuit detects that the voltage V ak detected by the detection circuit during the off operation is a first predetermined voltage.
  • At least one of the gate resistance, the gate applied voltage, and the gate input capacitance is switched and controlled when only a first predetermined time has elapsed from the time when ⁇ V 1 is reached, and When a second predetermined time has elapsed from the time when the voltage V ak force S second predetermined voltage ⁇ V 2 detected by the detection circuit is reached In this point, at least one of the gate resistance, the gate application voltage, and the gate input capacitance is switched and controlled.
  • the present invention it is possible to suppress the surge voltage and reduce the switching loss at the time of turn-off or turn-on with high accuracy while having a simple configuration.
  • Fig. 1 A and Fig. I B are illustrations of surge voltage generation at turn-off.
  • FIG. 2 is an explanatory view of detection points at turn-off.
  • FIG. 3 is an explanatory diagram of element variation at turn-off.
  • FIG. 4 is a circuit configuration diagram in the case of driving the upper element.
  • FIG. 5 is an explanatory view of time change of V c e at turn-off of the fixed gate resistance.
  • FIG. 6 is an explanatory view of time change of V c e at turn-off of the active gate.
  • FIG. 7 is an explanatory view of time change of V c e at turn-on.
  • FIG. 8 is a diagram for explaining the time change of the gate voltage and V ak for each device current.
  • FIG. 9 is an explanatory diagram of a change in V ak time when the fixed gate resistance is turned on.
  • FIG. 10 is an explanatory view of the time change of V ak at turn-on of an active gate.
  • Fig. 11 is a diagram for explaining the time change of V c e when the fixed gate resistance is turned on.
  • FIG. 12 is a diagram for explaining the time change of V c e when the active gate is turned on.
  • FIG. 13 is a circuit diagram in the case of driving the lower element.
  • step 1 controls the gate voltage Vg which is optimal for step 1 and step 2 the gate which is optimal for step 2 Control should be done to the voltage Vg. Therefore, the gate voltage Vg should be switched at the boundary between step 1 and step 2.
  • the detection point on the high voltage side should be set in consideration of the control response time of the gate voltage control circuit,
  • Vc e Vb- ⁇ V 1 ⁇ ⁇ ⁇ (1)
  • the detection point may be set to the voltage at which
  • Figures 2 and 3 show the time change of Vce at the time of evening off.
  • the device voltage Vce continues to increase from time tl to time t3 and becomes equal to the power supply voltage Vb at time t3 (corresponding to step 1 in FIG. 1A).
  • a parasitic voltage 16 generates a surge voltage (corresponding to step 2 in FIG. 1B).
  • V c e V c e
  • the detection point will change according to the fluctuation of the power supply voltage (battery voltage) Vb.
  • the optimum point can not be set if Vc e is monitored and the point where V c e matches V b ⁇ ⁇ v 1 is used as the detection point.
  • an element 20 paired with the drive target element 10 is connected in series with the drive target element 10, and the gate voltage of the element 10 is controlled by the driver 22 and the control circuit 24. If the gate voltage of the element 20 is controlled by the control circuit 28 and the power supply voltage V b is applied to the element 10 and the element 20 and the element voltage V ak of the element 20 is detected by the comparator 26,
  • Vb Vc e + Va k ⁇ ⁇ ⁇ ⁇ (2)
  • V ak AV 1 always even if the power supply voltage Vb fluctuates. This means that it is possible to detect the timing of Vb ⁇ ⁇ V 1 which is the detection point, and by detecting the timing at which V ak becomes ⁇ v 1 it means that it is possible to set a reference detection point that does not depend on Vb fluctuation.
  • Vb ⁇ 1 on the high voltage side of Vc e is set as the detection point, and V c e itself is not a detection target, but an element that is paired with the drive target element 10 2
  • V ak of 0 is set as a detection target
  • V a k becomes ⁇ 1 is set as a detection point
  • FIG. 5 shows the time change of the device voltage V ce at turn-off when the gate resistance of the drive target element 1.0 is fixed to a relatively large resistance and a relatively small resistance.
  • the gate resistance is small, the element voltage V c e sharply rises at turn-off, and a surge voltage is generated.
  • the gate resistance is large, the surge voltage is suppressed at turn-off, but the rise of the device voltage V ce is slow, causing switching loss.
  • FIG. 6 when the element voltage V ak of the element 20 paired with the drive target element 10 as in this embodiment becomes ⁇ v 1, it is set as an attractive gate that switches the gate resistance. It shows the time change of the device voltage V ce in the case.
  • the upper element drive circuit and the lower element drive circuit are separately configured, and when the V ak of the lower element is detected in the upper element drive circuit, a voltage divider circuit of a condenser and a resistor Can be easily detected.
  • the divided element voltage V ak is compared by the comparator 26 with the reference voltage ⁇ 1. In the case of 6 ⁇ 0 V drive in a ⁇ V car, ⁇ V 1 is about 150 V.
  • the comparator 26 detects that Vak has reached 150 V, the detection signal is supplied to the control circuit 24.
  • the control circuit 24 switches the gate resistance from a relatively small resistance to a relatively large resistance 30 to 50 ns after detection.
  • the switching loss reduction effect depends on the setting of the surge voltage, but can be reduced by 20% to 50% compared to the conventional method.
  • the improvement effect is large especially in the high speed type, and relatively small in the low speed element with a large tail current.
  • the MOS type element since it is basically a high speed type, a great improvement effect can be expected.
  • the gate voltage it is preferable to lower the gate voltage to prevent malfunction after passing the surge generation part, and after switching the gate resistance to a relatively large resistance, switch the gate resistance to a relatively small resistance again. It is preferable to reduce the gate voltage rapidly.
  • the time series change of the gate resistance is as follows: small resistance ⁇ large resistance ⁇ small resistance. Turn on>
  • Figure 7 shows the waveform at evening on.
  • Figure 7 (a) shows the time change of the device current (recovery current) Ice
  • Figure 7 (b) shows the time change of the device voltage Vce.
  • V ce + V ak decreases due to the effect of current flow in the parasitic inductance of the circuit.
  • Vak remains at a low voltage and appears as a decrease in the Vc e voltage as shown in Fig. 7 (b).
  • the recovery current Ice is highly temperature dependent, but decays within a fixed time. Therefore, the control may be switched from a rise of Vak to a predetermined recovery time according to the element characteristics.
  • V c e When setting a detection point using Vc e, as shown in Fig. 7 (b), V c e may have a plurality of identical voltage points with respect to time, so it is necessary to set a detection point uniquely. There are cases where you can not On the other hand, when setting the detection point using Va k, since Va k monotonously increases after the evening on, the rising point can be uniquely set as the detection point. Specifically, the generation of a surge voltage is suppressed using a large resistance until the recovery current Ice has passed the decrease time, and thereafter switching to a small gate resistance is performed to rapidly reduce the residual Vc e of the element. , Reduce switching losses. When switching the control in this way, the gate resistance is increased regardless of the magnitude of the surge voltage to perform surge voltage suppression control, so switching loss reduction is optimized when no surge voltage is actually generated. It will not be.
  • I G B T In the case of I G B T, it is known that a large surge voltage is generated when the device current is small, and no surge voltage is generated when the device current is large. For this reason, when the device current is large, it is preferable to perform control in which it is considered that surge voltage is not generated, and reduction of switching loss is prioritized over surge voltage suppression.
  • I G B T When a large device current flows in I G B T, the required gate voltage increases, so the time from the gate voltage application to the rise of V a k becomes longer.
  • the device current is By assuming that no large surge voltage is generated and switching the gate resistance to a relatively small resistance earlier, the control to suppress the surge voltage can be released earlier when the device current is large.
  • Figure 8 shows the change in the time from the application of the gate voltage Vg e at turn-on to the rise of V ak as a parameter.
  • the gate voltage V ge becomes a constant voltage ⁇ V 3 (the application time of the gate voltage V ge)
  • the detected rise time of V ak and V ak at a preset element current It compares with the fixed time to rise. If the detected time is shorter than the preset fixed time, the element current is considered to be small and a surge voltage is generated. If the detected time is longer than the preset fixed time, the element current is detected. Is considered to be large and no surge voltage is generated.
  • surge voltage suppression control is operated, and when the element current is considered to be large and no surge voltage is generated, surge voltage suppression control is performed.
  • surge voltage suppression control is operated, and when the element current is considered to be large and no surge voltage is generated, surge voltage suppression control is performed.
  • the control at turn-on will be specifically described with reference to FIG.
  • the upper element drive circuit and the lower element drive circuit are separately configured, and when the V ak of the lower element is detected in the upper element drive circuit, a voltage divider circuit of a condenser and a resistor is used. It can be easily detected.
  • the divided element voltage V ak is compared by the comparator 26 with the reference voltage ⁇ 2.
  • ⁇ V 2 100 V to: 150 V
  • the comparator 26 supplies a detection signal to the control circuit 24.
  • the control circuit 24 switches the control after about 100 ns to about 150 ns which is a predetermined time set according to the element characteristics from the rising edge. That is, switch the gate resistance from large to small.
  • a relatively large resistance R 1 and a relatively small resistance R 2 are connected to the gate of the drive target element 10, and initially only the resistance R 1 is connected, and then the resistance R 1 and the resistance R 2 are connected.
  • Figures 9 to 12 show the change in waveform at turn-on.
  • Figures 9 and 11 show the time change of V ak and V ce when the gate resistance is fixed at a relatively small resistance and at a relatively large resistance, respectively.
  • Reference numeral 12 denotes time variation of V ak and V ce when the gate resistance is an active gate which switches from a relatively large resistance to a relatively small resistance as in the present embodiment.
  • FIG. 9 when the gate resistance is small, a surge voltage is generated to cause deterioration or destruction of the device.
  • Fig. 11 when the gate resistance is large, although the surge voltage can be suppressed, the switching time increases and the switching loss increases. On the other hand, switching loss can be reduced while suppressing the surge voltage by using an active gate as shown in FIG. 10 and FIG.
  • control circuit 24 detects the rise timing by comparing the rise of the gate voltage V g e of the drive target element 10 with a predetermined voltage value ⁇ 3 set in advance.
  • ⁇ V 3 is, for example, about 4 V to 6 V. Then, after a certain time has passed from the rise timing of V g e, the gate resistance is switched from a relatively large resistance to a relatively small resistance even if the rise of V ak is not detected.
  • the fixed time is, for example, in the range of 400 n s to 1 s.
  • the upper element is driven as the drive target element 10.
  • V ak of the upper element is In order to detect, both the drive voltage Vb and the element voltage V ce are divided so as to be 5 V or less at the same voltage division ratio.
  • the I GBT of Si is used as the power semiconductor, but a MOS FET may be used, or an I GBT using a material such as Si C, G A N, an MOS FET, a HEMT or the like may be used. .
  • a voltage divider circuit including a capacitor and a resistor is used as the detection circuit of Vak, but Vak may be detected using a high withstand voltage IC, and a detection signal may be supplied to the control circuit 24.
  • the active gate is realized by switching the gate resistance, but a semiconductor element may be used instead of the gate resistance, the gate voltage of the semiconductor element is switched, or The gate resistance may be switched by switching the resistance. Also, changing the voltage of the gate drive circuit and changing the voltage applied to the gate resistance has the same effect as switching the gate resistance with the same voltage. Furthermore, since the gate voltage is determined by the relationship between the gate resistance and the input capacitance of the gate, instead of switching the gate resistance, an external capacitance may be added. In short, switching control of at least one of the gate resistance, gate voltage, and gate input capacitance is sufficient, and switching the gate resistance and switching the gate resistance or switching the gate voltage and the input capacitance by combining these. Switching etc. is also possible.

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Abstract

電力用半導体素子のスイッチング時のサージ電圧を抑制し、スイッチング損失を低減することができる駆動回路。ＩＧＢＴ等の素子（１０）と対の素子（２０）を接続し、素子（１０）をドライバ（２２）で駆動するとともに制御回路（２４）でゲート電圧を制御する。ターンオフ時には素子（２０）の電圧Ｖａｋが所定の電圧になったことを比較器（２６）で検出し、制御回路（２４）がゲート抵抗を小さな抵抗から大きな抵抗に切り替えてサージ電圧を抑制しスイッチング損失を低減する。ターンオン時にはＶａｋの立ち上がりを検出して一定時間後に制御回路（２４）がゲート抵抗を大きな抵抗から小さな抵抗に切り替えてサージ電圧を抑制しスイッチング損失を低減する。

Description

明 細 書 電力用半導体素子の駆動回路
[技術分野]
本発明は半導体素子の駆動回路に関し、特に電力用半導体素子のサージ電圧、 スィツチング損失の低減に関する。
[背景技術]
電力回路では半導体スィツチング素子が用いられているが、 スィツチング時 のサージ電圧及びスィツチング損失の低減が重要な課題となっている。 従来に おいては、 半導体スィツチング素子のスィツチング時のゲート電圧をァクティ ブに制御することで、 サージ電圧を低ぐ抑えたままで、 スイッチング損失を低 減する方法が提案されている。何れも、駆動対象スィツチング素子の素子電圧、 素子電流、 ゲート電圧を検出し、 検出信号を単一で、 あるいはこれらを組み合 わせてロジック処理を行い、 ゲート電圧を制御している。 ゲート電圧は、 ゲー ト回路の電圧を変化させる、 あるいはゲート抵抗の値を変える等により制御さ れる。 特許第 3 1 4 1 6 1 3号ゃ特開 2 0 0 1— 1 9 7 7 2 4号公報に、 半導 体スィツチング素子が例示されている。
しかしながら、 素子電流を検出する場合、 磁束収束型の磁気式電流センサは コストが高く、 センササイズも大型となる問題がある。 ホール磁気センサゃ磁 気抵抗素子単体では精度が悪く、 コストも高い問題がある。 また、 制御に用い る電流値はスィツチング直前の値が必要であるため高速検出が必要となるが、 精度と高速検出を両立させることは困難である <Γ
また、 ゲート電圧を検出する場合、 ゲート電圧はスイッチング時に駆動素子 の寄生容量から帰還がかかるため複雑な挙動を示すことや、 電源が 1 5 V程度 のため同じ接地線に接続された他の回路からのスィツチングノイズが混入しや すい問題がある。 また、 ゲート電圧の変化点が回路動作上の分岐となるため回 路動作モニタ信号は電圧微分による検出となるが、 電圧微分信号は値が小さい ため他のノイズにより大きな制御誤差が生じるのでスィツチング中の制御信号 としては不向きである。
一方、 素子電圧は値が大きいため検出は比較的容易であるが、 ゲート電圧の 制御点を最適化する必要がある。 上記の特許文献 1、 2においても素子電圧が 用いられているが、 特許文献 1では検出点については何ら開示されておらず、 特許文献 2では素子電圧が低い点を検出点としており素子のバラツキに対応で きない問題がある。
[発明の開示]
本発明は、 電力用半導体素子のスィツチング時のサージ電圧及びスィッチン グ損失を低減できる駆動回路を提供する。
本発明は、 モー夕駆動インバー夕の各アーム毎の構成要素であり駆動対象と なる第 1半導体素子に直列接続された対となる第 2半導体素子を有し、 前記第 1半導体素子及び第 2半導体素子に電源電圧 V bを供給して駆動する電力用半 導体素子の駆動回路であって、 前記第 1半導体素子のオフ動作時に前記第 1半 導体素子のゲート抵抗、 ゲート印加電圧、 あるいはゲ一卜入力容量の少なくと もいずれかを切替制御する制御回路と、 前記第 2半導体素子の電圧 V a kを検 出する検出回路とを有し、 前記制御回路は、 前記検出回路により検出された前 記電圧 V a kが第 1所定電圧 Δ V 1となった時点から第 1所定時間だけ経過し た時点において前記ゲート抵抗、 ゲート印加電圧、 あるいはゲート入力容量の 少なくともいずれかを切替制御することを特徴とする。
また、 本発明は、 駆動対象となる第 1半導体素子に直列接続された対となる 第 2半導体素子を有し、 前記第 1半導体素子及び第 2半導体素子に電源電圧 V bを供給して駆動する電力用半導体素子の駆動回路であって、 前記第 1半導体 素子のオン動作時に前記第 1半導体素子のゲート抵抗、 ゲート印加電圧、 ある いはゲート入力容量の少なくともいずれかを切替制御する制御回路と、 前記第
2半導体素子の電圧 V a kを検出する検出回路とを有し、 前記制御回路は、 前 記検出回路により検出された前記電圧 V a kが第 2所定電圧 Δ ν 2となった時 点から第 2所定時間経過した時点において前記ゲート抵抗、 ゲート印加電圧、 あるいはゲート入力容量の少なくともいずれかを切替制御することを特徴とす る。
また、 本発明は、 駆動対象となる第 1半導体素子に直列接続された対となる 第 2半導体素子を有し、 前記第 1半導体素子及び第 2半導体素子に電源電圧 V bを供給して駆動する電力用半導体素子の駆動回路であって、 前記第 1半導体 素子のオン動作時に前記第 1半導体素子のゲート抵抗、 ゲート印加電圧、 ある いはゲート入力容量の少なくともいずれかを切替制御する制御回路と、 前記第 1半導体素子のオン動作時のゲート電圧を検出する検出回路とを有し、 前記制 御回路は、 検出された前記ゲート電圧が閾値電圧以下の第 3所定電圧 Δ ν 3以 上となる時点から第 3所定時間経過後において前記ゲート抵抗、 ゲート印加電 圧、 あるいはゲ一ト入力容量の少なくともいずれかを切替制御することを特徴 とする。
また、 本発明は、 駆動対象となる第 1半導体素子に直列接続された対となる 第 2半導体素子を有し、 前記第 1半導体素子及び第 2半導体素子に電源電圧 V bを供給して駆動する電力用半導体素子の駆動回路であって、 前記第 1半導体 素子のオフ動作時及びオン動作時に前記第 1半導体素子のゲート抵抗、 ゲ一ト 印加電圧、 あるいはゲート入力容量の少なくともいずれかを切替制御する制御 回路と、 前記第 2半導体素子の電圧 V a kを検出する検出回路とを有し、 前記 制御回路は、 オフ動作時において前記検出回路により検出された前記電圧 V a kが第 1所定電圧 Δ V 1となった時点から第 1所定時間だけ経過した時点にお いて前記ゲート抵抗、 ゲート印加電圧、 あるいはゲート入力容量の少なくとも いずれかを切替制御し、 オン動作時において前記検出回路により検出された前 記電圧 V a k力 S第 2所定電圧 Δ V 2となった時点から第 2所定時間経過した時 点において前記ゲート抵抗、 ゲート印加電圧、 あるいはゲート入力容量の少な くともいずれかを切替制御することを特徴とする。
本発明によれば、 簡易な構成でありながら高精度にターンオフ時あるいは夕 ーンオン時においてサージ電圧を抑制するとともにスィツチング損失を低減す ることができる。
本発明は、 以下の実施形態によって、 より明確に理解されよう。 但し、 以下 の実施形態は例示にすぎず、 本発明の技術的範囲は以下の実施形態に限定され るものではない。
[図面の簡単な説明]
図 1 A、 図 I Bは、 ターンオフ時のサージ電圧発生説明図である。
図 2は、 ターンオフ時の検出点説明図である。
図 3は、 ターンオフ時の素子バラツキ説明図である。
図 4は、 上側素子を駆動する場合の回路構成図である。
図 5は、 固定ゲート抵抗のターンオフ時の V c e時間変化説明図である。 図 6は、 ァクティブゲートのターンオフ時の V c e時間変化説明図である。 図 7は、 ターンオン時の V c e時間変化説明図である。
図 8は、 素子電流毎のゲート電圧と V a kの時間変化説明図である。
図 9は、 固定ゲー卜抵抗のターンオン時の V a k時間変化説明図である。 図 1 0は、ァクティブゲ一卜のターンオン時の V a k時間変化説明図である。 図 1 1は、 固定ゲート抵抗のターンオン時の V c e時間変化説明図である。 図 1 2は、アクティブゲートのターンオン時の V c e時間変化説明図である。 図 1 3は、 下側素子を駆動する場合の回路構成図である。
[発明を実施するための最良の形態]
以下、 図面に基づき本発明の実施形態について説明する。
ぐターンオフ > まず、 電力用半導体素子 （パワー半導体） としての M〇S FETあるいは I GBTを用いたインダク夕ンス （L) 負荷駆動時のターンオフについて説明す る。 図 1A及び図 1 Bに、 回路構成を示す。 駆動対象素子 10とダイオード 1 8が電源 1 2に直列に接続される。 駆動対象素子 10とダイオード 1 8との間 の接続点と電源 1 2との間にインダク夕ンス （L) 負荷 14が接続される。 大 きな丄負荷の場合、 図 1 Aのステップ 1に示すように駆動対象素子 10のゲー ト電圧 Vgをオフレベルにしても同じ素子電流 I c eが流れ続ける。 駆動対象 素子 10の素子電圧が電源 12の電源電圧 （図では 500 V) を上回ると、 図 1 Bのステップ 2に示すように直列に接続されたダイオード 1 8に電流が流れ 始め、 素子電流 I c eが減少し始めるが、 ダイオード 1 8に直列に存在する寄 生インダク夕ンス 16にも電流が流れるため、 電流変化に対応したサージ電圧 が寄生インダクタンス 16に発生する。
図 1 Aのステップ 1と図 1 Bのステップ 2は基本的に独立であるため、 ステ ップ 1ではステップ 1に最適となるゲート電圧 Vgに制御し、 ステップ 2では ステップ 2に最適となるゲート電圧 Vgに制御すればよい。 したがって、 ゲー ト電圧 Vgは、 ステップ 1とステップ 2の境界で切替制御するのがよい。 ステ ップ 1とステップ 2の境界は、 素子電圧 Vc eが電源電圧 Vbに等しくなつた ときであり、 Vc e=Vbとなるタイミングである。 但し、 このタイミングで 切替制御するためには、 Vc e =Vbとなるタイミングより制御応答時間だけ 早いタイミングで検出点を設定する必要がある。
この検出点を素子電圧 Vc eを用いて設定する場合、 低電圧側で検出する場 合には素子温度電流などそのときの状況及び素子毎の特性バラツキにより、 検 出点 （例えば低電圧側の 50V) からゲート電圧制御切替点 （Vc e=Vb) までの時間は大きくばらつくことになる。 このため、 低電圧側に検出点を設定 し、 一定時間後にゲート電圧制御切替を行うように設定すると、 Vc e=Vb となる最適切替点から大きくずれた時点で制御切替が生じてしまい、 スィッチ ング損失の低減を図ることができないだけでなく、 制御目標とおりにサージ電 圧を低減できず、 素子の特性劣化あるいは素子破壊を生じるおそれもある。 こ れに対し、 素子電圧 Vc eの高圧側で検出する場合には、 検出点から制御切替 点までの時間誤差が小さくなるためバラツキを許容範囲内に抑えることが可能 となる。 高圧側の検出点は、 ゲート電圧制御回路の制御応答時間を考慮して設 定すればよく、
Vc e =Vb -Δ V 1 · · · (1)
となる電圧に検出点を設定すればよい。 ここで、 Δν ΐは回路により定まる値 であってゲート電圧制御回路の遅延時間 （ディレイ） により定まる値であり、 例えば Δν ΐ = 150Vに設定される。 Vc eが Vc e=Vb— Δν ΐとなつ たことを検出し、 この時点でゲート電圧制御の切替を開始することで、 制御応 答時間経過後に Vc e = Vbに達しているので最適なタイミングでゲート電圧 の切替制御が実現する。
図 2及び図 3に、 夕一ンオフ時の Vc eの時間変化を示す。 時刻 t 1で素子 をターンオフすると素子電圧 Vc eは時刻 t l〜 t 3まで増大し続け、 時刻 t 3で電源電圧 Vbに等しくなる （図 1 Aのステップ 1に対応）。 時刻 t 3以後 は寄生インダク夕ンス 1 6によりサージ電圧が生じる （図 1 Bのステップ 2に 対応）。 V eifi (図では Vb = 650 V) に達した時点でゲート電圧制 御を切り替えればよい。 Vc eが低圧側の例えば 50Vに達した時点で切替制 御を開始すると、 図 3に示すように素子特性のバラツキにより Vc eの立ち上 がり特性にバラツキがあると、 たとえ Vc eが 50Vに達した時点で制御切替 を行っても、 ある素子では立ち上がりが早いためサージ電圧を抑制できず、 別 の素子では立ち上がりが遅いためスィツチング損失が増大してしまう。そこで、 図 2に示すように高圧側で Vbよりも所定電圧 Δ V 1だけ低い Vb— Δ V 1 (例えば Vb=650V、 AV 1 = 1 50Vでは Vb_AV l =500V) を 検出点に設定し、 この時点においてゲート電圧制御の切替を開始する。すると、 図 3に示すように、 たとえ素子特性のばらつきが存在し、 Vc eの立ち上がり 時間が異なっていても （V c eの時間変化の傾きが異なっていても）、 Vc e = 500 Vから V c e = 650 Vに達するまでの時間のバラツキは小さく抑え ることができる。 例えば、 検出点を 50Vに設定した場合、 検出点から切替点 (V c e =Vbとなるタイミング） までの時間ばらつきは 86 n s〜275 n s程度にもなるところ、 検出点を 500 Vに設定した場合、 検出点から切替点 までの時間ばらつきは 1 7 n s〜55 n s程度に抑制することができる。
しかしながら、 Vc e=Vb— AV 1により検出点を設定すると、 検出点が 電源電圧 （バッテリ電圧） Vbの変動に応じて変化してしまうことになる。 特 に、 ハイブリッド車両のバッテリ電圧は大きく変動するため、 Vc eをモニタ して Vc eが Vb— Δν 1に一致する点を検出点とするのでは最適点を設定で きない。
一方、 図 4に示すように、 駆動対象素子 1 0と直列に、 駆動対象素子 1 0と 対となる素子 20を接続し、 素子 10のゲ一ト電圧をドライバ 22及び制御回 路 24で制御し、 素子 20のゲート電圧を制御回路 28で制御し、 素子 1 0及 び素子 20に電源電圧 V bを印加して素子 20の素子電圧 V a kを比較器 26 で検出する構成とすると、
Vb=Vc e +Va k · · · (2)
であり、 Vc e=Vb_AV lを （2) 式を用いて変形すると、
Va k=Vb-Vc e=AV 1 · · · (3)
となる。 このことは、 図 4のような構成において、 駆動対象素子 10と対とな る素子 20の素子電圧 V a kを検出する場合には、 電源電圧 Vbがたとえ変動 しても常に V a k = A V 1として検出点である Vb— Δ V 1のタイミングを検 出できることを意味し、 Va kが Δν 1となるタイミングを検出することで、 Vbの変動によらない基準検出点を設定できることを意味する。 このように、 本実施形態では、検出点として Vc eの高圧側の Vb— Δν 1を設定し、かつ、 Vc e自体を検出対象とするのではなく、 駆動対象素子 10と対となる素子 2 0の素子電圧 V a kを検出対象とし、 Va kが Δν 1となるタイミングを検出 点に設定することで、 素子ばらつきによらず、 かつ、 Vbの変動によらずに確 実に V c e = V bとなる時点でゲート電圧制御を切り替えることができる。 ゲート電圧制御の切替は、 例えばゲート抵抗を切り替えて行うことができ、 図 1 Aのステップ 1、 つまり V c eが立ち上がって V c e = V bに達するまで の期間では短時間に立ち上げてスィツチング損失を低減すべくゲート抵抗を小 さく設定する。 そして、 図 1 Bのステップ 2、 つまり V c e = V bに達した後 でサージ電圧が生じる期間ではサージ電圧を低減すべくゲート抵抗を大きく設 定する。
図 5に、 駆動対象素子 1.0のゲート抵抗を相対的に大きな抵抗と相対的に小 さな抵抗に固定した場合の、ターンオフ時の素子電圧 V c eの時間変化を示す。 ゲート抵抗が小さい場合、ターンオフ時に素子電圧 V c eは急峻に立ち上がり、 サージ電圧が発生する。 一方、 ゲート抵抗が大きい場合、 ターンオフ時にサ一 ジ電圧は抑制されるが素子電圧 V c eの立ち上がりは遅く、 スィツチング損失 を招く。 一方、 図 6に、 本実施形態のように駆動対象素子 1 0と対となった素 子 2 0の素子電圧 V a kが Δ ν 1となった時点でゲート抵抗を切り替えるァク ティブゲートとした場合の素子電圧 V c eの時間変化を示す。 図 5におけるゲ ―ト抵抗が相対的に大の場合と小の場合を組み合わせた時間変化を示す。 すな わち、 ターンオフして V a kが Δ V 1に達するまでは相対的にゲート抵抗が小 さいため素子電圧 V c eは急峻に立ち上がる。 そして、 3 ¾:が厶¥ 1に達す ると相対的にゲート抵抗が増大するためサージ電圧が抑制される。以上により、 素子電圧 V c eではなく、 駆動対象素子 1 0と対となった素子 2 0の素子電圧 V a kをモニタし、 素子電圧 V a kが A V 1に達したことをトリガとしてゲー ト抵抗を切り替える制御を行うことで、 サージ電圧を抑制しつつスィツチング 損失の低減を図ることができる。
図 4に即して、 夕一ンオフ時の制御をより具体的に説明する。 図 4の構成で は、 上側素子駆動回路と下側素子駆動回路で別構成となっており、 上側素子駆 動回路において下側素子の V a kを検出する場合に、 コンデンザと抵抗の分圧 回路で簡易に検出することができる。 分圧された素子電圧 V a kは比較器 26で基準電圧 Δν 1と比較される。 Η V車において 6 δ 0 V駆動の場合は Δ V 1は 1 50 V程度である。 比較器 26 で Va kが 150 Vに達したことを検出すると、 検出信号を制御回路 24に供 給する。 制御回路 24は、 検出後 30 n s〜 50 n s後にゲート抵抗を相対的 に小さな抵抗から相対的に大きな抵抗に切り替える。 ゲート抵抗は、 相対的に 抵抗値の大きな抵抗 R 1と相対的に抵抗値の小さい抵抗 R 2から構成され、 V a k = A V 1となるまでは抵抗 R 1及び抵抗 R 2でゲート抵抗を構成し、 V a k = AV 1となった場合に抵抗 R 2を回路から切り離してオフとし、 ゲート抵 抗を増大させる。 30 n s〜 50 n sのタイミングは、 Vc e=Vb— 1 50 Vとなった時点から V c e = Vbとなるまでの時間間隔に対応しており、 従つ てゲート抵抗の切替は蕞適点である Vc e =Vbの時点で実行される。 この制 御により、 I GBTターンオフ時の早い V c eの立ち上がりとサージ電圧の抑 制を同時に実現できる。 スィツチング損失低減効果はサージ電圧の設定に依存 するが、 従来方式に比べて 20 %〜 50 %低減することができる。 I GBTの 場合、 高速型の場合に特に改善効果が大きく、 低速型のテール電流が大きい素 子の場合には比較的改善効果は小さい。 また、 MOS型素子の場合には基本的 に高速型であるため大きな改善効果が期待できる。
なお、 サージ発生部を過ぎた後は誤動作を防止するためゲ一ト電圧を下げる ことが好ましく、 ゲート抵抗を相対的に大きな抵抗に切り替えた後、 再びゲー ト抵抗を相対的に小さな抵抗に切り替えて急速にゲート電圧を下げることが好 ましい。 ゲート抵抗の時系列変化を示すと、 抵抗小→抵抗大→抵抗小である。 ぐターンオン >
次に、 電力用半導体素子 （パワー半導体） としての MOS FETあるいは I GBTを用いたインダク夕ンス （L) 負荷駆動時のターンオンについて説明す る。 図 7に、 夕一ンオン時の波形を示す。 図 7 (a) は素子電流 （リカバリ電 流） I c eの時間変化であり、 図 7 (b) は素子電圧 Vc eの時間変化である。 図 4の構成において、駆動対象素子 10の夕一ンオン時は電流が流れ始めると、 回路の寄生ィンダク夕ンスに電流が流れる影響のため初期は V c e + V a kは 減少する。 初期では Va kは低電圧に留まるため図 7 (b) のァのように Vc e電圧の減少として現れる。 次に、 リカバリ電流 I c eの増加が変曲点 aを通 過すると、 回路の寄生インダク夕ンスによる V c e +V a kの減少はやみ、 増 加に転じる。 その後、 リカバリ電流 I c eが減少に転じると Vc e +Va k> Vbとなる。 この間、 V a kが低電圧から急激に立ち上がるため、 Vc eは図 7 (b) のゥのように減少に転じ、 やがて図 7 (b) のェのようにゼロとなる。 'リカバリ電流 I c eの減少率が大きい場合、 及びェでの Vc eの減少率が大き い場合には、 図 7 (b) のォのように V a kに大きなサージ電圧が生じること になる。
リカバリ電流 I c eのうち I Lを超える部分については、 図 7の a点直前に おいて素子に逆バイアスが印加されることで流れ始めるため、 逆バイアス電圧 Va kの立ち上がりとリカバリ電流の立ち上がりは連動しており、 いずれも a 点の直前である。 そこで、 Va kの立ち上がりを Va k=AV2で検出するこ とで a点を検出し、 リカバリ電流の減少時間を過ぎた時点でサージ電圧の大き さにかかわらず制御を切り替えることで、サージ部位でのサージ電圧を抑制し、 その後の残留 Vc eによるスィツチング損失も低減できる。 リカバリ電流 I c eは温度依存性が高いが、 一定の時間内で減衰する。 従って、 Va kの立ち上 がりから素子特性に合わせたリカバリ時間を予め定めて制御を切り替えてもよ い。 Vc eを用いて検出点を設定する場合、 図 7 (b) に示すように Vc eは 時間に対して複数の同一電圧点が存在し得るため、 一意に検出点を設定す、るこ とができない場合が生じる。 これに対し、 Va kを用いて検出点を設定する場 合、 Va kは夕一ンオン後に単調に増加していくため、 その立ち上がり点を検 出点として一意に設定することができる。 具体的には、 リカバリ電流 I c eが 減少時間を過ぎるまでは大きなゲ一卜抵抗を用いてサージ電圧の発生を抑制 し、 その後は小さなゲート抵抗に切り替えて素子の残留 Vc eを速やかに減少 させ、 スイッチング損失を低減する。 なお、 このように制御を切り替える場合、 サージ電圧の大きさにかかわらず ゲート抵抗を大きくしてサージ電圧抑制制御となるため、 実際にサージ電圧が 発生していない場合にはスィツチング損失低減が最適化されないことになる。
I G B Tの場合、 素子電流が小さい場合に大きなサージ電圧が発生し、 素子電 流が大きい場合にはサージ電圧が発生しないことが知られている。 このため、 素子電流が大きい場合には、 サージ電圧が発生しないものとみなし、 サージ電 圧抑制よりもスィツチング損失の低減を優先させる制御を行うことが好適であ る。 I G B Tに大きな素子電流を流す場合、 必要なゲート電圧が大きくなるの で、 ゲート電圧印加から V a kの立ち上がりまでの時間が長くなる。 従って、 このようなゲート電圧印加から V a kの立ち上がりまでの時間の素子電流依存 性を利用して、 ゲート電圧印加から V a kの立ち上がりまでの時間がしきい値 以上と長い場合には素子電流が大きくサージ電圧は発生しないものとみなして ゲート抵抗を相対的に小さな抵抗に早めに切り替えることで、 素子電流が大き い場合にサージ電圧を抑制する制御を早めに解除することができる。
素子電流の大小に基づくサージ電圧を抑制する制御の動作 Z解除について、 より詳細に説明する。 図 8に、 ターンオン時のゲート電圧 V g eの印加から V a kの立ち上がりまでの時間変化を素子電流の大小をパラメ一夕として示す。 ゲート電圧 V g eが一定の電圧 Δ V 3となった時点 （ゲート電圧 V g eの印加 時点） t Oを起点として、 検出した V a kの立ち上がり時間と、 予め設定した ある素子電流での V a kの立ち上がりまでの一定時間とを比較する。 そして、 検出した時間が予め設定した一定時間よりも短い場合には、 素子電流が小さく サージ電圧が発生するものとみなし、 検出した時間が予め設定した一定時間よ りも長い場合には、 素子電流が大きくサージ電圧が発生しないものとみなす。 そして、 素子電流が小さくサージ電圧が発生するものとみなした場合にはサー ジ電圧の抑制制御を動作させ、 素子電流が大きくサージ電圧が発生しないもの とみなした場合にはサージ電圧の抑制制御を解除する。
以上、 V a k = A V 2.を検出点として設定して V a kが立ち上がった時点か ら素子特性に応じたリカバリ時間を予め定めてリ.力バリ電流が減少時間を過ぎ る時点で制御を切り替える方法と、 Vg eの立ち上がりから V a kの立ち上が りまでの時間の長短に応じて制御を切り替える方法について説明したが、 両方 法は並行して実行できる。 この場合、 Vg eの立ち上がりから Va kの立ち上 がりまでの時間が短く素子電流が小さい場合には V a k = Δ V 2に基づく制御 に従ってゲ一卜抵抗の切替制御が行われ、 サージ電圧の抑制制御が動作する。 一方、 Vg eの立ち上がりから V a kの立ち上,がりまでの時間が長く素子電流 が大きい場合にはサージ電圧の抑制制御は解除されスィツチング損失低減の制 御が早めに実行される。 素子電流が大きいことが予め分かっている場合には、
Vg eの立ち上がりから一定時間経過後に V a kの立ち上がりを待つことなく サージ電圧の抑制制御を解除してスィツチング損失低減制御に移行してもよ い。
図 4に即して、 ターンオン時の制御を具体的に説明する。 図 4の構成では、 上側素子駆動回路と下側素子駆動回路で別構成となっており、 上側素子駆動回 路において下側素子の V a kを検出する場合に、 コンデンザと抵抗の分圧回路 で簡易に検出することができる。
分圧された素子電圧 V a kは比較器 26で基準電圧 Δν 2と比較される。 Η V車において 650 V駆動の場合は Δ V 2 = 100V〜： 1 50 Vであり、 V a k= l 00V〜1 50V程度で立ち上がりを検出する。 比較器 26は検出信号 を制御回路 24に供給する。 制御回路 24は、 立ち上がりから素子特性に応じ て設定される所定時間である 100 n s〜 1 50 n s程度後に制御を切り替え る。 すなわち、 ゲート抵抗を大きなものから小さなものに切り替える。 駆動対 象素子 10のゲートには相対的に大きな抵抗 R 1及び相対的に小さな抵抗 R 2 が接続されており、 当初は抵抗 R 1のみを接続し、 その後に抵抗 R 1及び抵抗 R 2をともにゲートに接続して相対的に小さな抵抗とする。 I GBTのターン オン時にゲート抵抗が大きいと、サージ電圧は/ J、さくターンオン損失が大きい。 このため I GBTターンオン後からリカバリ終了までの損失は増大するものの サージ電圧を抑制できる。 その後は小さなゲート抵抗で急速に I 0 8丁の じ eを減少させるため、 夕一ンオン時のスィツチング損失が低減される。
図 9〜図 1 2に、 ターンオン時の波形変化を示す。 図 9及び図 1 1はそれぞ れゲート抵抗を相対的に小さな抵抗に固定した場合と相対的に大きな抵抗に固 定した場合の V a k及び V c eの時間変化であり、 図 1 0及び図 1 2はそれぞ れ本実施形態のようにゲート抵抗を相対的に大きな抵抗から相対的に小さな抵 抗に切り替えるアクティブゲートとした場合の V a k及び V c eの時間変化で ある。 図 9において、 ゲート抵抗が小さいとサージ電圧が発生して素子の劣化 あるいは破壊を招く。 また、 図 1 1においてゲート抵抗が大きいとサージ電圧 は抑制できるもののスィツチング時間が増大してスィツチング損失が大きくな る。 一方、 図 1 0及び図 1 2のようにアクティブゲートとすることで、 サージ 電圧を抑制しつつスィツチング損失も低減できる。
また、 制御回路 2 4は、 駆動対象素子 1 0のゲート電圧 V g eの立ち上がり を予め設定した所定電圧値 Δ ν 3と比較して立ち上がりタイミングを検出す る。 Δ V 3は例えば 4 V〜6 V程度である。 そして、 V g eの立ち上がりタイ ミングから一定時間経過後に、 たとえ V a kの立ち上がりが検出されていなく てもゲ一ト抵抗を相対的に大きな抵抗から相対的に小さな抵抗に切り替える。 一定時間は例えば 4 0 0 n s〜 1 sの範囲である。 これにより、 V a kの立 ち上がりが遅い、 素子電流が大きな場合には、 V a kの立ち上がり以前に小さ なゲート抵抗で駆動されることになり、 スィツチング損失の低減が図られる。 スィッチンヅ損失の低減効果は、 サージ電圧等の設定条件にもよるが、 従来方 式で駆動した場合に比べ、 オン損失を 2 0 %〜5 0 %程度低減することが可能 である。
以上、 本発明の実施形態について説明したが、 本発明はこれに限らず他の形 態も可能である。
例えば、 本実施形態では図 4に示すように上側素子駆動回路と下側素子駆動 回路を備える回路において上側の素子を駆動対象素子 1 0として駆動している が、図 13に示すように下側の素子を駆動対象素子 10として駆動してもよレ この場合、 下側のグランドラインがゲート駆動回路のグランドラインと共通の ため、 上側素子の V a kを検出するために、 駆動電圧 Vbと素子電圧 V c eを 両方とも同一分圧比で最大で 5 V以下となるように分圧する。 I GBTターン オンの場合には、 Vbと Vc eの分圧信号の差分と基準電圧とを比較器 26で 比較し、 Va k=Vb— Vc e = l 50 Vを検出する。夕一ンオフの場合には、 V a k= 150 Vを検出し、 その後、 30 n s〜50 n sで V c e =Vbとな つた時点でゲート抵抗を切り替える。
また、 本実施形態ではパワー半導体として S iの I GBTを用いているが、 MOS FETでもよく、 また S i C、 G a N等の材料を用いた I GBT、 MO S FET、 HEMT等でもよい。
また、 本実施形態では Va kの検出回路としてコンデンサと抵抗からなる分 圧回路を用いているが、 高耐圧 I Cを用いて Vakを検出し、 検出信号を制御 回路 24に供給してもよい。
さらに、 本実施形態ではゲート抵抗を切り替えることでァクティブゲートを 実現しているが、 半導体素子をゲート抵抗の代わりに用いても良く、 半導体素 子のゲ一ト電圧を切り替える、 あるいは半導体素子の抵抗を切り替えることで ゲート抵抗を切り替えてもよい。 また、 ゲート駆動回路の電圧を変え、 ゲート 抵抗に加わる電圧を変えても同一電圧でゲー卜抵抗を切り替えるのと同じ効果 がある。 さらに、 ゲート抵抗とゲートの入力容量の関係によりゲート電圧が決 まるため、 ゲート抵抗を切り替える代わりに外部容量を付加するように切り替 える構成でもよい。 要するに、 ゲート抵抗、 ゲート電圧、 ゲート入力容量の少 なくともいずれかを切替制御すればよく、 これらを組み合わせて、 ゲート抵抗 を切り替えるとともにゲート電圧を切り替える、 あるいはゲ一ト電圧を切り替 えると共に入力容量を切り替える等も可能である。

Claims

請 求 の 範 囲
1 . 駆動対象となる第 1半導体素子に直列接続された対となる第 2半導体素子 を有し、 前記第 1半導体素子及び第 2半導体素子に電源電圧 V bを供給して駆 動する電力用半導体素子の駆動回路であって、
前記第 1半導体素子のオフ動作時に前記第 1半導体素子のゲート抵抗、 ゲー ト印加電圧、 あるいはゲー卜入力容量の少なくともいずれかを切替制御する制 御回路と、
前記第 2半導体素子の電圧 V a kを検出する検出回路と、
を有し、
前記制御回路は、 前記検出回路により検出された前記電圧 V a kが第 1所定 電圧 Δ ν 1となった時点から第 1所定時間だけ経過した時点において前記ゲー ト抵抗、 ゲート印加電圧、 あるいはゲート入力容量の少なくともいずれかを切 替制御する
ことを特徴とする電力用半導体素子駆動回路。
2 . 請求項 1記載の回路において、
前記第 1所定時間は、 前記第 1半導体素子の素子電圧 V c eが前記電圧 V b となるまでの時間であり、
前記制御回路は、 前記電圧 V c eが前記電圧 V bとなる時点で前記ゲート抵 抗、 ゲート印加電圧、 あるいはゲート入力容量の少なくともいずれかを切替制 御する
ことを特徴とする電力用半導体素子駆動回路。
3 . 請求項 1記載の回路において、
前記制御回路は、 前記検出回路により検出された前記電圧 V a kが前記第 1 所定電圧△ V 1となった時点から前記第 1所定時間経過した時点において前記 ゲート抵抗を相対的に小さな抵抗から相対的に大きな抵抗に切替制御すること を特徴とする電力用半導体素子駆動回路。
4 . 駆動対象となる第 1半導体素子に直列接続された対となる第 2半導体素子 を有し、 前記第 1半導体素子及び第 2半導体素子に電源電圧 V bを供給して駆 動する電力用半導体素子の駆動回路であって、
前記第 1半導体素子のオン動作時に前記第 1半導体素子のゲート抵抗、 ゲー ト印加電圧、 あるいはゲート入力容量の少なくともいずれかを切替制御する制 御回路と、
前記第 2半導体素子の電圧 V a kを検出する検出回路と、
を有し、
前記制御回路は、 前記検出回路により検出された前記電圧 V a kが第 2所定 電圧 Δ V 2となった時点から第 2所定時間経過した時点において前記ゲート抵 抗、 ゲート印加電圧、 あるいはゲート入力容量の少なくともいずれかを切替制 御する
ことを特徴とする電力用半導体素子駆動回路。
5 . 請求項 4記載の回路において、
前記第 2所定時間は、 前記第 2半導体素子のリカバリ電流がピークを過ぎる までの時間であり、
前記制御回路は、前記リカバリ電流がピークを過ぎた時点で前記ゲート抵抗、 ゲート印加電圧、 あるいはゲート入力容量の少なくともいずれかを切替制御す る
ことを特徴とする電力用半導体素子駆動回路。
6 . 請求項 4記載の回路において、
前記制御回路は、 前記検出回路により検出された前記電圧 V a kが前記第 2 所定電圧 Δ V 2となった時点から前記第 2所定時間経過した時点において前記 ゲ一卜抵抗を相対的に大きな抵抗から相対的に小さな抵抗に切替制御すること を特徴とする電力用半導体素子駆動回路。
7 . 請求項 4記載の回路において、
前記第 1半導体素子のオン動作時のゲート電圧を検出する第 2検出回路 を有し、
前記制御回路は、 検出された前記ゲー卜電圧が閾値電圧以下の第 3所定電圧 △ V 3以上となる時点から第 3所定時間経過後において前記ゲート抵抗、 ゲー ト印加電圧、 あるいはゲ一ト入力容量の少なくともいずれかを切替制御する ことを特徴とする電力用半導体素子駆動回路。
8 . 請求項 4記載の回路において、
前記制御回路は、 前記第 1半導体素子の素子電流が基準電流値より小さい場 合に前記第 2所定時間経過した時点において切替制御し、 前記第 1半導体素子 の素子電流が前記基準電流値よりも大きい場合に前記第 2所定時間経過する以 前において切替制御する
ことを特徴とする電力用半導体素子駆動回路。
9 . 駆動対象となる第 1半導体素子に直列接続された対となる第 2半導体素子 を有し、 前記第 1半導体素子及び第 2半導体素子に電源電圧 V bを供給して駆 動する電力用半導体素子の駆動回路であって、
前記第 1半導体素子のオン動作時に前記第 1半導体素子のゲート抵抗、 ゲー 卜印加電圧、 あるいはゲート入力容量の少なくともいずれかを切替制御する制 御回路と、
前記第 1半導体素子のオン動作時のゲート電圧を検出する検出回路と、 を有し、
前記制御回路は、 検出された前記ゲート電圧が閾値電圧以下の第 3所定電圧 △ V 3以上となる時点から第 3所定時間経過後において前記ゲ一ト抵抗、 ゲー ト印加電圧、 あるいはゲート入力容量の少なくともいずれかを切替制御する ことを特徴とする電力用半導体素子駆動回路。
1 0 . 駆動対象となる第 1半導体素子に直列接続された対となる第 2半導体素 子を有し、 前記第 1半導体素子及び第 2半導体素子に電源電圧 V bを供給して 駆動する電力用半導体素子の駆動回路であって、
前記第 1半導体素子のオフ動作時及びオン動作時に前記第 1半導体素子のゲ 一卜抵抗、 ゲート印加電圧、 あるいはゲート入力容量の少なくともいずれかを 切替制御する制御回路と、
前記第 2半導体素子の電圧 V a kを検出する検出回路と、
を有し、
前記制御回路は、 オフ動作時において前記検出回路により検出された前記電 圧 V a kが第 1所定電圧 Δ ν 1となった時点から第 1所定時間だけ経過した時 点において前記ゲート抵抗、 ゲート印加電圧、 あるいはゲート入力容量の少な くともいずれかを切替制御し、 オン動作時において前記検出回路により検出さ れた前記電圧 V a kが第 2所定電圧 Δ V 2となつた時点から第 2所定時間経過 した時点において前記ゲート抵抗、 ゲ一ト印加電圧、 あるいはゲート入力容量 の少なくともいずれかを切替制御する
ことを特徴とする電力用半導体素子駆動回路。
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