JP2008177853A - 電力用半導体素子の駆動回路 - Google Patents

Abstract

【課題】電力用半導体素子のスイッチング時のサージ電圧を抑制し、スイッチング損失を低減する。
【解決手段】ＩＧＢＴ等の素子１０と対の素子２０を接続し、素子１０をドライバ２２で駆動するとともに制御回路２４でゲート電圧を制御する。ターンオフ時には素子２０の電圧Ｖａｋが所定の電圧になったことを比較器２６で検出し、制御回路２４がゲート抵抗を小さな抵抗から大きな抵抗に切り替えてサージ電圧を抑制しスイッチング損失を低減する。ターンオン時にはＶａｋの立ち上がりを検出して一定時間後に制御回路２４がゲート抵抗を大きな抵抗から小さな抵抗に切り替えてサージ電圧を抑制しスイッチング損失を低減する。
【選択図】図４

Description

本発明は半導体素子の駆動回路に関し、特に電力用半導体素子のサージ電圧、スイッチング損失の低減に関する。

電力回路では半導体スイッチング素子が用いられているが、スイッチング時のサージ電圧及びスイッチング損失の低減が重要な課題となっている。従来においては、半導体スイッチング素子のスイッチング時のゲート電圧をアクティブに制御することで、サージ電圧を低く抑えたままで、スイッチング損失を低減する方法が提案されている。何れも、駆動対象スイッチング素子の素子電圧、素子電流、ゲート電圧を検出し、検出信号を単一で、あるいはこれらを組み合わせてロジック処理を行い、ゲート電圧を制御している。ゲート電圧は、ゲート回路の電圧を変化させる、あるいはゲート抵抗の値を変える等により制御される。

特許第３１４１６１３号 特開２００１−１９７７２４号公報

しかしながら、素子電流を検出する場合、磁束収束型の磁気式電流センサはコストが高く、センササイズも大型となる問題がある。ホール磁気センサや磁気抵抗素子単体では精度が悪く、コストも高い問題がある。また、制御に用いる電流値はスイッチング直前の値が必要であるため高速検出が必要となるが、精度と高速検出を両立させることは困難である。

また、ゲート電圧を検出する場合、ゲート電圧はスイッチング時に駆動素子の寄生容量から帰還がかかるため複雑な挙動を示すことや、電源が１５Ｖ程度のため同じ接地線に接続された他の回路からのスイッチングノイズが混入しやすい問題がある。また、ゲート電圧の変化点が回路動作上の分岐となるため回路動作モニタ信号は電圧微分による検出となるが、電圧微分信号は値が小さいため他のノイズにより大きな制御誤差が生じるのでスイッチング中の制御信号としては不向きである。

一方、素子電圧は値が大きいため検出は比較的容易であるが、ゲート電圧の制御点を最適化する必要がある。上記の特許文献１、２においても素子電圧が用いられているが、特許文献１では検出点については何ら開示されておらず、特許文献２では素子電圧が低い点を検出点としており素子のバラツキに対応できない問題がある。

本発明の目的は、電力用半導体素子のスイッチング時のサージ電圧及びスイッチング損失を低減することにある。

本発明は、モータ駆動インバータの各アーム毎の構成要素であり駆動対象となる第１半導体素子に直列接続された対となる第２半導体素子を有し、前記第１半導体素子及び第２半導体素子に電源電圧Ｖｂを供給して駆動する電力用半導体素子の駆動回路であって、前記第１半導体素子のオフ動作時に前記第１半導体素子のゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する制御回路と、前記第２半導体素子の電圧Ｖａｋを検出する検出回路とを有し、前記制御回路は、前記検出回路により検出された前記電圧Ｖａｋが第１所定電圧ΔＶ１となった時点から第１所定時間だけ経過した時点において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御することを特徴とする。

また、本発明は、駆動対象となる第１半導体素子に直列接続された対となる第２半導体素子を有し、前記第１半導体素子及び第２半導体素子に電源電圧Ｖｂを供給して駆動する電力用半導体素子の駆動回路であって、前記第１半導体素子のオン動作時に前記第１半導体素子のゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する制御回路と、前記第２半導体素子の電圧Ｖａｋを検出する検出回路とを有し、前記制御回路は、前記検出回路により検出された前記電圧Ｖａｋが第２所定電圧ΔＶ２となった時点から第２所定時間経過した時点において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御することを特徴とする。

また、本発明は、駆動対象となる第１半導体素子に直列接続された対となる第２半導体素子を有し、前記第１半導体素子及び第２半導体素子に電源電圧Ｖｂを供給して駆動する電力用半導体素子の駆動回路であって、前記第１半導体素子のオン動作時に前記第１半導体素子のゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する制御回路と、前記第１半導体素子のオン動作時のゲート電圧を検出する検出回路とを有し、前記制御回路は、検出された前記ゲート電圧が閾値電圧以下の第３所定電圧ΔＶ３以上となる時点から第３所定時間経過後において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御することを特徴とする。

また、本発明は、駆動対象となる第１半導体素子に直列接続された対となる第２半導体素子を有し、前記第１半導体素子及び第２半導体素子に電源電圧Ｖｂを供給して駆動する電力用半導体素子の駆動回路であって、前記第１半導体素子のオフ動作時及びオン動作時に前記第１半導体素子のゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する制御回路と、前記第２半導体素子の電圧Ｖａｋを検出する検出回路とを有し、前記制御回路は、オフ動作時において前記検出回路により検出された前記電圧Ｖａｋが第１所定電圧ΔＶ１となった時点から第１所定時間だけ経過した時点において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御し、オン動作時において前記検出回路により検出された前記電圧Ｖａｋが第２所定電圧ΔＶ２となった時点から第２所定時間経過した時点において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御することを特徴とする。

本発明によれば、簡易な構成でありながら高精度にターンオフ時あるいはターンオン時においてサージ電圧を抑制するとともにスイッチング損失を低減することができる。

以下、図面に基づき本発明の実施形態について説明する。

＜ターンオフ＞
まず、電力用半導体素子（パワー半導体）としてのＭＯＳＦＥＴあるいはＩＧＢＴを用いたインダクタンス（Ｌ）負荷駆動時のターンオフについて説明する。図１に、回路構成を示す。駆動対象素子１０とダイオード１８が電源１２に直列に接続される。駆動対象素子１０とダイオード１８との間の接続点と電源１２との間にインダクタンス（Ｌ）負荷１４が接続される。大きなＬ負荷の場合、図１（ａ）のステップ１に示すように駆動対象素子１０のゲート電圧Ｖｇをオフレベルにしても同じ素子電流Ｉｃｅが流れ続ける。駆動対象素子１０の素子電圧が電源１２の電源電圧（図では５００Ｖ）を上回ると、図１（ｂ）のステップ２に示すように直列に接続されたダイオード１８に電流が流れ始め、素子電流Ｉｃｅが減少し始めるが、ダイオード１８に直列に存在する寄生インダクタンス１６にも電流が流れるため、電流変化に対応したサージ電圧が寄生インダクタンス１６に発生する。

図１（ａ）のステップ１と図１（ｂ）のステップ２は基本的に独立であるため、ステップ１ではステップ１に最適となるゲート電圧Ｖｇに制御し、ステップ２ではステップ２に最適となるゲート電圧Ｖｇに制御すればよい。したがって、ゲート電圧Ｖｇは、ステップ１とステップ２の境界で切替制御するのがよい。ステップ１とステップ２の境界は、素子電圧Ｖｃｅが電源電圧Ｖｂに等しくなったときであり、Ｖｃｅ＝Ｖｂとなるタイミングである。但し、このタイミングで切替制御するためには、Ｖｃｅ＝Ｖｂとなるタイミングより制御応答時間だけ早いタイミングで検出点を設定する必要がある。

この検出点を素子電圧Ｖｃｅを用いて設定する場合、低電圧側で検出する場合には素子温度電流などそのときの状況及び素子毎の特性バラツキにより、検出点（例えば低電圧側の５０Ｖ）からゲート電圧制御切替点（Ｖｃｅ＝Ｖｂ）までの時間は大きくばらつくことになる。このため、低電圧側に検出点を設定し、一定時間後にゲート電圧制御切替を行うように設定すると、Ｖｃｅ＝Ｖｂとなる最適切替点から大きくずれた時点で制御切替が生じてしまい、スイッチング損失の低減を図ることができないだけでなく、制御目標とおりにサージ電圧を低減できず、素子の特性劣化あるいは素子破壊を生じるおそれもある。これに対し、素子電圧Ｖｃｅの高圧側で検出する場合には、検出点から制御切替点までの時間誤差が小さくなるためバラツキを許容範囲内に抑えることが可能となる。高圧側の検出点は、ゲート電圧制御回路の制御応答時間を考慮して設定すればよく、
Ｖｃｅ＝Ｖｂ−ΔＶ１ ・・・（１）
となる電圧に検出点を設定すればよい。ここで、ΔＶ１は回路により定まる値であってゲート電圧制御回路の遅延時間（ディレイ）により定まる値であり、例えばΔＶ１＝１５０Ｖに設定される。ＶｃｅがＶｃｅ＝Ｖｂ−ΔＶ１となったことを検出し、この時点でゲート電圧制御の切替を開始することで、制御応答時間経過後にＶｃｅ＝Ｖｂに達しているので最適なタイミングでゲート電圧の切替制御が実現する。

図２及び図３に、ターンオフ時のＶｃｅの時間変化を示す。時刻ｔ１で素子をターンオフすると素子電圧Ｖｃｅは時刻ｔ１〜ｔ３まで増大し続け、時刻ｔ３で電源電圧Ｖｂに等しくなる（図１（ａ）のステップ１に対応）。時刻ｔ３以後は寄生インダクタンス１６によりサージ電圧が生じる（図１（ｂ）のステップ２に対応）。ＶｃｅがＶｂ（図ではＶｂ＝６５０Ｖ）に達した時点でゲート電圧制御を切り替えればよい。Ｖｃｅが低圧側の例えば５０Ｖに達した時点で切替制御を開始すると、図３に示すように素子特性のバラツキによりＶｃｅの立ち上がり特性にバラツキがあると、たとえＶｃｅが５０Ｖに達した時点で制御切替を行っても、ある素子では立ち上がりが早いためサージ電圧を抑制できず、別の素子では立ち上がりが遅いためスイッチング損失が増大してしまう。そこで、図２に示すように高圧側でＶｂよりも所定電圧ΔＶ１だけ低いＶｂ−ΔＶ１（例えばＶｂ＝６５０Ｖ、ΔＶ１＝１５０ＶではＶｂ−ΔＶ１＝５００Ｖ）を検出点に設定し、この時点においてゲート電圧制御の切替を開始する。すると、図３に示すように、たとえ素子特性のばらつきが存在し、Ｖｃｅの立ち上がり時間が異なっていても（Ｖｃｅの時間変化の傾きが異なっていても）、Ｖｃｅ＝５００ＶからＶｃｅ＝６５０Ｖに達するまでの時間のバラツキは小さく抑えることができる。例えば、検出点を５０Ｖに設定した場合、検出点から切替点（Ｖｃｅ＝Ｖｂとなるタイミング）までの時間ばらつきは８６ｎｓ〜２７５ｎｓ程度にもなるところ、検出点を５００Ｖに設定した場合、検出点から切替点までの時間ばらつきは１７ｎｓ〜５５ｎｓ程度に抑制することができる。

しかしながら、Ｖｃｅ＝Ｖｂ−ΔＶ１により検出点を設定すると、検出点が電源電圧（バッテリ電圧）Ｖｂの変動に応じて変化してしまうことになる。特に、ハイブリッド車両のバッテリ電圧は大きく変動するため、ＶｃｅをモニタしてＶｃｅがＶｂ−ΔＶ１に一致する点を検出点とするのでは最適点を設定できない。

一方、図４に示すように、駆動対象素子１０と直列に、駆動対象素子１０と対となる素子２０を接続し、素子１０のゲート電圧をドライバ２２及び制御回路２４で制御し、素子２０のゲート電圧を制御回路２８で制御し、素子１０及び素子２０に電源電圧Ｖｂを印加して素子２０の素子電圧Ｖａｋを比較器２６で検出する構成とすると、
Ｖｂ＝Ｖｃｅ＋Ｖａｋ ・・・（２）
であり、Ｖｃｅ＝Ｖｂ−ΔＶ１を（２）式を用いて変形すると、
Ｖａｋ＝Ｖｂ−Ｖｃｅ＝ΔＶ１ ・・・（３）
となる。このことは、図４のような構成において、駆動対象素子１０と対となる素子２０の素子電圧Ｖａｋを検出する場合には、電源電圧Ｖｂがたとえ変動しても常にＶａｋ＝ΔＶ１として検出点であるＶｂ−ΔＶ１のタイミングを検出できることを意味し、ＶａｋがΔＶ１となるタイミングを検出することで、Ｖｂの変動によらない基準検出点を設定できることを意味する。このように、本実施形態では、検出点としてＶｃｅの高圧側のＶｂ−ΔＶ１を設定し、かつ、Ｖｃｅ自体を検出対象とするのではなく、駆動対象素子１０と対となる素子２０の素子電圧Ｖａｋを検出対象とし、ＶａｋがΔＶ１となるタイミングを検出点に設定することで、素子ばらつきによらず、かつ、Ｖｂの変動によらずに確実にＶｃｅ＝Ｖｂとなる時点でゲート電圧制御を切り替えることができる。

ゲート電圧制御の切替は、例えばゲート抵抗を切り替えて行うことができ、図１（ａ）のステップ１、つまりＶｃｅが立ち上がってＶｃｅ＝Ｖｂに達するまでの期間では短時間に立ち上げてスイッチング損失を低減すべくゲート抵抗を小さく設定する。そして、図１（ｂ）のステップ２、つまりＶｃｅ＝Ｖｂに達した後でサージ電圧が生じる期間ではサージ電圧を低減すべくゲート抵抗を大きく設定する。

図５に、駆動対象素子１０のゲート抵抗を相対的に大きな抵抗と相対的に小さな抵抗に固定した場合の、ターンオフ時の素子電圧Ｖｃｅの時間変化を示す。ゲート抵抗が小さい場合、ターンオフ時に素子電圧Ｖｃｅは急峻に立ち上がり、サージ電圧が発生する。一方、ゲート抵抗が大きい場合、ターンオフ時にサージ電圧は抑制されるが素子電圧Ｖｃｅの立ち上がりは遅く、スイッチング損失を招く。一方、図６に、本実施形態のように駆動対象素子１０と対となった素子２０の素子電圧ＶａｋがΔＶ１となった時点でゲート抵抗を切り替えるアクティブゲートとした場合の素子電圧Ｖｃｅの時間変化を示す。図５におけるゲート抵抗が相対的に大の場合と小の場合を組み合わせた時間変化を示す。すなわち、ターンオフしてＶａｋがΔＶ１に達するまでは相対的にゲート抵抗が小さいため素子電圧Ｖｃｅは急峻に立ち上がる。そして、ＶａｋがΔＶ１に達すると相対的にゲート抵抗が増大するためサージ電圧が抑制される。以上により、素子電圧Ｖｃｅではなく、駆動対象素子１０と対となった素子２０の素子電圧Ｖａｋをモニタし、素子電圧ＶａｋがΔＶ１に達したことをトリガとしてゲート抵抗を切り替える制御を行うことで、サージ電圧を抑制しつつスイッチング損失の低減を図ることができる。

図４に即して、ターンオフ時の制御をより具体的に説明する。図４の構成では、上側素子駆動回路と下側素子駆動回路で別構成となっており、上側素子駆動回路において下側素子のＶａｋを検出する場合に、コンデンサと抵抗の分圧回路で簡易に検出することができる。

分圧された素子電圧Ｖａｋは比較器２６で基準電圧ΔＶ１と比較される。ＨＶ車において６５０Ｖ駆動の場合はΔＶ１は１５０Ｖ程度である。比較器２６でＶａｋが１５０Ｖに達したことを検出すると、検出信号を制御回路２４に供給する。制御回路２４は、検出後３０ｎｓ〜５０ｎｓ後にゲート抵抗を相対的に小さな抵抗から相対的に大きな抵抗に切り替える。ゲート抵抗は、相対的に抵抗値の大きな抵抗Ｒ１と相対的に抵抗値の小さい抵抗Ｒ２から構成され、Ｖａｋ＝ΔＶ１となるまでは抵抗Ｒ１及び抵抗Ｒ２でゲート抵抗を構成し、Ｖａｋ＝ΔＶ１となった場合に抵抗Ｒ２を回路から切り離してオフとし、ゲート抵抗を増大させる。３０ｎｓ〜５０ｎｓのタイミングは、Ｖｃｅ＝Ｖｂ−１５０Ｖとなった時点からＶｃｅ＝Ｖｂとなるまでの時間間隔に対応しており、従ってゲート抵抗の切替は最適点であるＶｃｅ＝Ｖｂの時点で実行される。この制御により、ＩＧＢＴターンオフ時の早いＶｃｅの立ち上がりとサージ電圧の抑制を同時に実現できる。スイッチング損失低減効果はサージ電圧の設定に依存するが、従来方式に比べて２０％〜５０％低減することができる。ＩＧＢＴの場合、高速型の場合に特に改善効果が大きく、低速型のテール電流が大きい素子の場合には比較的改善効果は小さい。また、ＭＯＳ型素子の場合には基本的に高速型であるため大きな改善効果が期待できる。

なお、サージ発生部を過ぎた後は誤動作を防止するためゲート電圧を下げることが好ましく、ゲート抵抗を相対的に大きな抵抗に切り替えた後、再びゲート抵抗を相対的に小さな抵抗に切り替えて急速にゲート電圧を下げることが好ましい。ゲート抵抗の時系列変化を示すと、抵抗小→抵抗大→抵抗小である。

＜ターンオン＞
次に、電力用半導体素子（パワー半導体）としてのＭＯＳＦＥＴあるいはＩＧＢＴを用いたインダクタンス（Ｌ）負荷駆動時のターンオンについて説明する。図７に、ターンオン時の波形を示す。図７（ａ）は素子電流（リカバリ電流）Ｉｃｅの時間変化であり、図７（ｂ）は素子電圧Ｖｃｅの時間変化である。図４の構成において、駆動対象素子１０のターンオン時は電流が流れ始めると、回路の寄生インダクタンスに電流が流れる影響のため初期はＶｃｅ＋Ｖａｋは減少する。初期ではＶａｋは低電圧に留まるため図７（ｂ）のアのようにＶｃｅ電圧の減少として現れる。次に、リカバリ電流Ｉｃｅの増加が変曲点ａを通過すると、回路の寄生インダクタンスによるＶｃｅ＋Ｖａｋの減少はやみ、増加に転じる。その後、リカバリ電流Ｉｃｅが減少に転じるとＶｃｅ＋Ｖａｋ＞Ｖｂとなる。この間、Ｖａｋが低電圧から急激に立ち上がるため、Ｖｃｅは図７（ｂ）のウのように減少に転じ、やがて図７（ｂ）のエのようにゼロとなる。リカバリ電流Ｉｃｅの減少率が大きい場合、及びエでのＶｃｅの減少率が大きい場合には、図７（ｂ）のオのようにＶａｋに大きなサージ電圧が生じることになる。

リカバリ電流ＩｃｅのうちＩＬを超える部分については、図７のａ点直前において素子に逆バイアスが印加されることで流れ始めるため、逆バイアス電圧Ｖａｋの立ち上がりとリカバリ電流の立ち上がりは連動しており、いずれもａ点の直前である。そこで、Ｖａｋの立ち上がりをＶａｋ＝ΔＶ２で検出することでａ点を検出し、リカバリ電流の減少時間を過ぎた時点でサージ電圧の大きさにかかわらず制御を切り替えることで、サージ部位でのサージ電圧を抑制し、その後の残留Ｖｃｅによるスイッチング損失も低減できる。リカバリ電流Ｉｃｅは温度依存性が高いが、一定の時間内で減衰する。従って、Ｖａｋの立ち上がりから素子特性に合わせたリカバリ時間を予め定めて制御を切り替えてもよい。Ｖｃｅを用いて検出点を設定する場合、図７（ｂ）に示すようにＶｃｅは時間に対して複数の同一電圧点が存在し得るため、一意に検出点を設定することができない場合が生じる。これに対し、Ｖａｋを用いて検出点を設定する場合、Ｖａｋはターンオン後に単調に増加していくため、その立ち上がり点を検出点として一意に設定することができる。具体的には、リカバリ電流Ｉｃｅが減少時間を過ぎるまでは大きなゲート抵抗を用いてサージ電圧の発生を抑制し、その後は小さなゲート抵抗に切り替えて素子の残留Ｖｃｅを速やかに減少させ、スイッチング損失を低減する。

なお、このように制御を切り替える場合、サージ電圧の大きさにかかわらずゲート抵抗を大きくしてサージ電圧抑制制御となるため、実際にサージ電圧が発生していない場合にはスイッチング損失低減が最適化されないことになる。ＩＧＢＴの場合、素子電流が小さい場合に大きなサージ電圧が発生し、素子電流が大きい場合にはサージ電圧が発生しないことが知られている。このため、素子電流が大きい場合には、サージ電圧が発生しないものとみなし、サージ電圧抑制よりもスイッチング損失の低減を優先させる制御を行うことが好適である。ＩＧＢＴに大きな素子電流を流す場合、必要なゲート電圧が大きくなるので、ゲート電圧印加からＶａｋの立ち上がりまでの時間が長くなる。従って、このようなゲート電圧印加からＶａｋの立ち上がりまでの時間の素子電流依存性を利用して、ゲート電圧印加からＶａｋの立ち上がりまでの時間がしきい値以上と長い場合には素子電流が大きくサージ電圧は発生しないものとみなしてゲート抵抗を相対的に小さな抵抗に早めに切り替えることで、素子電流が大きい場合にサージ電圧を抑制する制御を早めに解除することができる。

素子電流の大小に基づくサージ電圧を抑制する制御の動作／解除について、より詳細に説明する。図８に、ターンオン時のゲート電圧Ｖｇｅの印加からＶａｋの立ち上がりまでの時間変化を素子電流の大小をパラメータとして示す。ゲート電圧Ｖｇｅが一定の電圧ΔＶ３となった時点（ゲート電圧Ｖｇｅの印加時点）ｔ０を起点として、検出したＶａｋの立ち上がり時間と、予め設定したある素子電流でのＶａｋの立ち上がりまでの一定時間とを比較する。そして、検出した時間が予め設定した一定時間よりも短い場合には、素子電流が小さくサージ電圧が発生するものとみなし、検出した時間が予め設定した一定時間よりも長い場合には、素子電流が大きくサージ電圧が発生しないものとみなす。そして、素子電流が小さくサージ電圧が発生するものとみなした場合にはサージ電圧の抑制制御を動作させ、素子電流が大きくサージ電圧が発生しないものとみなした場合にはサージ電圧の抑制制御を解除する。

以上、Ｖａｋ＝ΔＶ２を検出点として設定してＶａｋが立ち上がった時点から素子特性に応じたリカバリ時間を予め定めてリカバリ電流が減少時間を過ぎる時点で制御を切り替える方法と、Ｖｇｅの立ち上がりからＶａｋの立ち上がりまでの時間の長短に応じて制御を切り替える方法について説明したが、両方法は並行して実行できる。この場合、Ｖｇｅの立ち上がりからＶａｋの立ち上がりまでの時間が短く素子電流が小さい場合にはＶａｋ＝ΔＶ２に基づく制御に従ってゲート抵抗の切替制御が行われ、サージ電圧の抑制制御が動作する。一方、Ｖｇｅの立ち上がりからＶａｋの立ち上がりまでの時間が長く素子電流が大きい場合にはサージ電圧の抑制制御は解除されスイッチング損失低減の制御が早めに実行される。素子電流が大きいことが予め分かっている場合には、Ｖｇｅの立ち上がりから一定時間経過後にＶａｋの立ち上がりを待つことなくサージ電圧の抑制制御を解除してスイッチング損失低減制御に移行してもよい。

図４に即して、ターンオン時の制御を具体的に説明する。図４の構成では、上側素子駆動回路と下側素子駆動回路で別構成となっており、上側素子駆動回路において下側素子のＶａｋを検出する場合に、コンデンサと抵抗の分圧回路で簡易に検出することができる。

分圧された素子電圧Ｖａｋは比較器２６で基準電圧ΔＶ２と比較される。ＨＶ車において６５０Ｖ駆動の場合はΔＶ２＝１００Ｖ〜１５０Ｖであり、Ｖａｋ＝１００Ｖ〜１５０Ｖ程度で立ち上がりを検出する。比較器２６は検出信号を制御回路２４に供給する。制御回路２４は、立ち上がりから素子特性に応じて設定される所定時間である１００ｎｓ〜１５０ｎｓ程度後に制御を切り替える。すなわち、ゲート抵抗を大きなものから小さなものに切り替える。駆動対象素子１０のゲートには相対的に大きな抵抗Ｒ１及び相対的に小さな抵抗Ｒ２が接続されており、当初は抵抗Ｒ１のみを接続し、その後に抵抗Ｒ１及び抵抗Ｒ２をともにゲートに接続して相対的に小さな抵抗とする。ＩＧＢＴのターンオン時にゲート抵抗が大きいと、サージ電圧は小さくターンオン損失が大きい。このためＩＧＢＴターンオン後からリカバリ終了までの損失は増大するもののサージ電圧を抑制できる。その後は小さなゲート抵抗で急速にＩＧＢＴのＶｃｅを減少させるため、ターンオン時のスイッチング損失が低減される。

図９〜図１２に、ターンオン時の波形変化を示す。図９及び図１１はそれぞれゲート抵抗を相対的に小さな抵抗に固定した場合と相対的に大きな抵抗に固定した場合のＶａｋ及びＶｃｅの時間変化であり、図１０及び図１２はそれぞれ本実施形態のようにゲート抵抗を相対的に大きな抵抗から相対的に小さな抵抗に切り替えるアクティブゲートとした場合のＶａｋ及びＶｃｅの時間変化である。図９において、ゲート抵抗が小さいとサージ電圧が発生して素子の劣化あるいは破壊を招く。また、図１１においてゲート抵抗が大きいとサージ電圧は抑制できるもののスイッチング時間が増大してスイッチング損失が大きくなる。一方、図１０及び図１２のようにアクティブゲートとすることで、サージ電圧を抑制しつつスイッチング損失も低減できる。

また、制御回路２４は、駆動対象素子１０のゲート電圧Ｖｇｅの立ち上がりを予め設定した所定電圧値ΔＶ３と比較して立ち上がりタイミングを検出する。ΔＶ３は例えば４Ｖ〜６Ｖ程度である。そして、Ｖｇｅの立ち上がりタイミングから一定時間経過後に、たとえＶａｋの立ち上がりが検出されていなくてもゲート抵抗を相対的に大きな抵抗から相対的に小さな抵抗に切り替える。一定時間は例えば４００ｎｓ〜１μｓの範囲である。これにより、Ｖａｋの立ち上がりが遅い、素子電流が大きな場合には、Ｖａｋの立ち上がり以前に小さなゲート抵抗で駆動されることになり、スイッチング損失の低減が図られる。スイッチング損失の低減効果は、サージ電圧等の設定条件にもよるが、従来方式で駆動した場合に比べ、オン損失を２０％〜５０％程度低減することが可能である。

以上、本発明の実施形態について説明したが、本発明はこれに限らず他の形態も可能である。

例えば、本実施形態では図４に示すように上側素子駆動回路と下側素子駆動回路を備える回路において上側の素子を駆動対象素子１０として駆動しているが、図１３に示すように下側の素子を駆動対象素子１０として駆動してもよい。この場合、下側のグランドラインがゲート駆動回路のグランドラインと共通のため、上側素子のＶａｋを検出するために、駆動電圧Ｖｂと素子電圧Ｖｃｅを両方とも同一分圧比で最大で５Ｖ以下となるように分圧する。ＩＧＢＴターンオンの場合には、ＶｂとＶｃｅの分圧信号の差分と基準電圧とを比較器２６で比較し、Ｖａｋ＝Ｖｂ−Ｖｃｅ＝１５０Ｖを検出する。ターンオフの場合には、Ｖａｋ＝１５０Ｖを検出し、その後、３０ｎｓ〜５０ｎｓでＶｃｅ＝Ｖｂとなった時点でゲート抵抗を切り替える。

また、本実施形態ではパワー半導体としてＳｉのＩＧＢＴを用いているが、ＭＯＳＦＥＴでもよく、またＳｉＣ、ＧａＮ等の材料を用いたＩＧＢＴ、ＭＯＳＦＥＴ、ＨＥＭＴ等でもよい。

また、本実施形態ではＶａｋの検出回路としてコンデンサと抵抗からなる分圧回路を用いているが、高耐圧ＩＣを用いてＶａｋを検出し、検出信号を制御回路２４に供給してもよい。

さらに、本実施形態ではゲート抵抗を切り替えることでアクティブゲートを実現しているが、半導体素子をゲート抵抗の代わりに用いても良く、半導体素子のゲート電圧を切り替える、あるいは半導体素子の抵抗を切り替えることでゲート抵抗を切り替えてもよい。また、ゲート駆動回路の電圧を変え、ゲート抵抗に加わる電圧を変えても同一電圧でゲート抵抗を切り替えるのと同じ効果がある。さらに、ゲート抵抗とゲートの入力容量の関係によりゲート電圧が決まるため、ゲート抵抗を切り替える代わりに外部容量を付加するように切り替える構成でもよい。要するに、ゲート抵抗、ゲート電圧、ゲート入力容量の少なくともいずれかを切替制御すればよく、これらを組み合わせて、ゲート抵抗を切り替えるとともにゲート電圧を切り替える、あるいはゲート電圧を切り替えると共に入力容量を切り替える等も可能である。

ターンオフ時のサージ電圧発生説明図である。 ターンオフ時の検出点説明図である。 ターンオフ時の素子バラツキ説明図である。 上側素子を駆動する場合の回路構成図である。 固定ゲート抵抗のターンオフ時のＶｃｅ時間変化説明図である。 アクティブゲートのターンオフ時のＶｃｅ時間変化説明図である。 ターンオン時のＶｃｅ時間変化説明図である。 素子電流毎のゲート電圧とＶａｋの時間変化説明図である。 固定ゲート抵抗のターンオン時のＶａｋ時間変化説明図である。 アクティブゲートのターンオン時のＶａｋ時間変化説明図である。 固定ゲート抵抗のターンオン時のＶｃｅ時間変化説明図である。 アクティブゲートのターンオン時のＶｃｅ時間変化説明図である。 下側素子を駆動する場合の回路構成図である。

符号の説明

１０ 駆動対象素子、２０ 対となる素子、２２ ドライバ、２４ 制御回路（駆動対象素子用）、２６ 比較器、２８ 制御回路（対となる素子用）。

Claims (10)

1. 駆動対象となる第１半導体素子に直列接続された対となる第２半導体素子を有し、前記第１半導体素子及び第２半導体素子に電源電圧Ｖｂを供給して駆動する電力用半導体素子の駆動回路であって、
   前記第１半導体素子のオフ動作時に前記第１半導体素子のゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する制御回路と、
   前記第２半導体素子の電圧Ｖａｋを検出する検出回路と、
   を有し、
   前記制御回路は、前記検出回路により検出された前記電圧Ｖａｋが第１所定電圧ΔＶ１となった時点から第１所定時間だけ経過した時点において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する
   ことを特徴とする電力用半導体素子駆動回路。
2. 請求項１記載の回路において、
   前記第１所定時間は、前記第１半導体素子の素子電圧Ｖｃｅが前記電圧Ｖｂとなるまでの時間であり、
   前記制御回路は、前記電圧Ｖｃｅが前記電圧Ｖｂとなる時点で前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する
   ことを特徴とする電力用半導体素子駆動回路。
3. 請求項１、２のいずれかに記載の回路において、
   前記制御回路は、前記検出回路により検出された前記電圧Ｖａｋが前記第１所定電圧ΔＶ１となった時点から前記第１所定時間経過した時点において前記ゲート抵抗を相対的に小さな抵抗から相対的に大きな抵抗に切替制御することを特徴とする電力用半導体素子駆動回路。
4. 駆動対象となる第１半導体素子に直列接続された対となる第２半導体素子を有し、前記第１半導体素子及び第２半導体素子に電源電圧Ｖｂを供給して駆動する電力用半導体素子の駆動回路であって、
   前記第１半導体素子のオン動作時に前記第１半導体素子のゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する制御回路と、
   前記第２半導体素子の電圧Ｖａｋを検出する検出回路と、
   を有し、
   前記制御回路は、前記検出回路により検出された前記電圧Ｖａｋが第２所定電圧ΔＶ２となった時点から第２所定時間経過した時点において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する
   ことを特徴とする電力用半導体素子駆動回路。
5. 請求項４記載の回路において、
   前記第２所定時間は、前記第２半導体素子のリカバリ電流がピークを過ぎるまでの時間であり、
   前記制御回路は、前記リカバリ電流がピークを過ぎた時点で前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する
   ことを特徴とする電力用半導体素子駆動回路。
6. 請求項４、５のいずれかに記載の回路において、
   前記制御回路は、前記検出回路により検出された前記電圧Ｖａｋが前記第２所定電圧ΔＶ２となった時点から前記第２所定時間経過した時点において前記ゲート抵抗を相対的に大きな抵抗から相対的に小さな抵抗に切替制御することを特徴とする電力用半導体素子駆動回路。
7. 請求項４〜６のいずれかに記載の回路において、
   前記第１半導体素子のオン動作時のゲート電圧を検出する第２検出回路
   を有し、
   前記制御回路は、検出された前記ゲート電圧が閾値電圧以下の第３所定電圧ΔＶ３以上となる時点から第３所定時間経過後において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する
   ことを特徴とする電力用半導体素子駆動回路。
8. 請求項４〜６のいずれかに記載の回路において、
   前記制御回路は、前記第１半導体素子の素子電流が基準電流値より小さい場合に前記第２所定時間経過した時点において切替制御し、前記第１半導体素子の素子電流が前記基準電流値よりも大きい場合に前記第２所定時間経過する以前において切替制御する
   ことを特徴とする電力用半導体素子駆動回路。
9. 駆動対象となる第１半導体素子に直列接続された対となる第２半導体素子を有し、前記第１半導体素子及び第２半導体素子に電源電圧Ｖｂを供給して駆動する電力用半導体素子の駆動回路であって、
   前記第１半導体素子のオン動作時に前記第１半導体素子のゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する制御回路と、
   前記第１半導体素子のオン動作時のゲート電圧を検出する検出回路と、
   を有し、
   前記制御回路は、検出された前記ゲート電圧が閾値電圧以下の第３所定電圧ΔＶ３以上となる時点から第３所定時間経過後において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する
   ことを特徴とする電力用半導体素子駆動回路。
10. 駆動対象となる第１半導体素子に直列接続された対となる第２半導体素子を有し、前記第１半導体素子及び第２半導体素子に電源電圧Ｖｂを供給して駆動する電力用半導体素子の駆動回路であって、
    前記第１半導体素子のオフ動作時及びオン動作時に前記第１半導体素子のゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する制御回路と、
    前記第２半導体素子の電圧Ｖａｋを検出する検出回路と、
    を有し、
    前記制御回路は、オフ動作時において前記検出回路により検出された前記電圧Ｖａｋが第１所定電圧ΔＶ１となった時点から第１所定時間だけ経過した時点において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御し、オン動作時において前記検出回路により検出された前記電圧Ｖａｋが第２所定電圧ΔＶ２となった時点から第２所定時間経過した時点において前記ゲート抵抗、ゲート印加電圧、あるいはゲート入力容量の少なくともいずれかを切替制御する
    ことを特徴とする電力用半導体素子駆動回路。

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