CN104113323B - 半导体装置 - Google Patents

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Abstract

本发明提供一种包括具有熔丝电阻的微调电路的低成本且小型的半导体装置。本发明的半导体装置，通过由MOSFET（11）、保护电路（17）以及熔丝电阻（3）构成微调电路（100），能够通过熔丝电阻（3）的熔断使其从开路状态变为短路状态。另外，通过以双层结构形成构成微调电路（100）的保护电路（17）以及熔丝电阻（3），可以使微调电路（100）小型化，从而可以得到具有占有面积较小的微调电路（100）的低成本且小型的半导体装置（300）。

Description

半导体装置
技术领域
本发明涉及一种具有微调电路的半导体装置。
背景技术
在半导体集成电路中，为了校正因制造偏差引起的电路特性的变化，通过微调的方式进行调整。作为微调用元件使用熔丝电阻或齐纳击穿二极管（Zener-zap diode）等。
熔丝电阻通常为由多晶硅膜形成的多晶硅电阻，通过熔断该多晶硅电阻，从而使熔丝电阻的端子间从短路状态变为开路状态。作为该熔丝电阻的熔断方法，有使用激光的方法和使电流流通并利用其焦耳热的方法。使电流流通的方法，由于可以利用外部电压源或集成电路内置的电压源而较简单地实施，因此被广泛地应用。
就齐纳击穿二极管而言，施加电压并利用雪崩电流使pn结引起短路破坏，而使阴极端子-阳极端子间从开路状态变为短路状态。
微调电路由单独的所述微调用元件或者包含微调元件的电路构成，通过使作为微调电路的输出端子的第1端子以及第2端子之间处于短路状态或开路状态，从而改变电路常数来校正半导体集成电路的电路特性。
图12是表示通过微调电路51、52来调整串联电阻电路50的情况的电路图，图12（a）是用熔丝电阻53作为微调电路51时的图，图12（b）是用齐纳击穿二极管54作为微调电路52时的图。
在图12（a）中，由5个电阻R1～R5构成的串联电阻电路50的一端与电源端子61连接，另一端与地线GND连接，并且从与最上段的电阻R1和第2段的电阻R2的连接点连接的参考电压端子62输出参考电压VREF。将熔丝电阻53的第1端子53a和第2端子53b分别与最下段的电阻R5的两端连接。设计为在电源端子61施加电源电压VDD0时，输出参考电压VREF=V1。在结束制造工序，在电源端子61施加VDD0、测定参考电压VREF，由于制造偏差而显示比V1低的电压时，熔断微调电路51的熔丝电阻53。通过熔丝电阻53的熔断，从而使得第1端子53a和第2端子53b之间变为开路状态，参考电压VREF升高。由于VREF升高，从而VREF接近设定电压即V1而得到调整。
在图12（b）中，由5个电阻R1～R5构成的串联电阻电路50的一端与电源端子61连接，另一端与地线GND连接，并且从与最上段的电阻R1和第2段的电阻R2的连接点连接的参考电压端子62输出参考电压VREF。微调电路52的齐纳击穿二极管54的第1端子54a和第2端子54b分别与最下段的电阻R5的两端连接。设计为在电源端子61施加电源电压VDD0时，输出参考电压VREF=V1。结束制造工序将VDD0施加于电源端子61测定参考电压VREF，由于制造偏差而显示比V1高的电压时，使微调电路52的齐纳击穿二极管54短路。通过齐纳击穿二极管54的短路，从而使得第1端子54a和第2端子54b之间变为短路状态，参考电压VREF降低。由于VREF降低，从而VREF接近设定电压即V1而得到调整。
代替所述串联电阻电路50，在串联有MOSFET的串联MOSFET电路的情况下，也同样可以进行微调。在这种情况下，微调电路的第1端子和第2端子优选为连接在MOSFET的漏极和源极。
另外，在专利文献1中，记载有抑制IC芯片面积以及外部端子的增加，在最终微调的调整结束后不重新进行微调的半导体装置及其微调方法。
另外，在专利文献2中，记载有无需设置微调的事先确认专用电路以及用于该用途的额外的数据输入板就可以在进行微调前确认微调后的动作状态的半导体集成电路。
在所述专利文献1、2中，示出了使用多晶硅熔丝的微调电路示例。
另外，在专利文献3中，记载有在电阻体的上部层叠熔丝元件的方法。此外，还记载有，通过使熔丝元件被激光切断的区域下方的电阻体形成为凹形形状，从而在小面积地切断熔丝元件时不对电阻体造成损伤，在各元件之间产生的接触电阻等也较小，且稳定的半导体装置及其制造方法。
另外，在专利文献4中记载有如下内容：在高频输入输出信号线和外部供给电源VDD之间，以及在外部接地电压GND和所述高频输入输出信号线之间以使从高频输入输出信号线朝向外部供给电压VDD的方向，以及从外部接地电压GND朝向高频输入输出信号线的方向分别为二极管的正方向的方式形成并连接多晶硅横向二极管。据此，可以提供一种ESD耐受性高且非常可靠的高功能高频Si-MOS半导体装置。
另外，在专利文献5中记载有如下内容：由以P型半导体薄膜形成的P型薄膜电阻体、以及以N型半导体薄膜形成的N型薄膜电阻体构成，抵消了承受了应力时的电阻值变化。在获得所述效果的制造方法中，在形成NMOS晶体管的源极、漏极的工序中，同时形成N型多晶硅电阻体内的低电阻区域。另外，在形成PMOS晶体管区域的源极、漏极的工序中，同时形成P型多晶硅电阻体内的低电阻区域，从而可以提供一种具有电阻值相对于应力不发生变化的分泄电阻电路的半导体装置。
另外，在专利文献6中记载有如下内容：在使用具有多个栅极氧化膜的LCD控制器IC的熔丝的微调电路中，通过在输入电路的晶体管的栅极氧化膜中使用最薄的氧化膜以外的氧化膜，在输入电路的晶体管中使用在所具有的多个栅极氧化膜中最薄的氧化膜以外的氧化膜，从而在熔丝微调时防止输入电路的栅极氧化膜被破坏，在熔丝微调时即使施加电压也不使特性发生劣化。
另外，在专利文献7中，还记载有通过向微调板施加静电而防止熔丝电阻被切断的方法。
另外，在专利文献8中记载有如下内容：通过具备连接于电源端子和输出端子之间的第1熔丝、以及连接于接地端子和输出端子之间的第2熔丝、逻辑电路以及电压检测电路，所述逻辑电路具备在选择输出逻辑时第1熔丝和第2熔丝中的一种必然会被切断的逻辑选择电路，从而即使选择高电平或低电平中任意一种输出逻辑，都可以抑制消耗电流。
现有技术文献
专利文献
专利文献1：日本特开2003-110029号公报
专利文献2：日本第2944573号公报
专利文献3：日本特开2008-192986号公报
专利文献4：日本特开2002-100761号公报
专利文献5：日本特开2001-320019号公报
专利文献6：日本特开2000-133778号公报
专利文献7：日本特开2006-294903号公报
专利文献8：日本特开2013-7619号公报
发明内容
技术问题
然而，仅通过所述图12（a）示出的熔丝电阻53仅可以使端子53a、53b间从短路状态变为开路状态，不能够使其从开路状态变为短路状态。
因此，在微调电路中，在需要使所述两种状态发生变化的半导体集成电路的情况下，需要具备以下两种电路：由可以从短路状态变为开路状态的熔丝电阻53构成的微调电路51，以及由可以从开路状态变为短路状态的齐纳击穿二极管54构成的微调电路52。
然而，在使用所述两种电路时，需要具备用于使电流流过熔丝电阻53而进行熔断的电压源，以及用于击穿齐纳击穿二极管54的pn结的电压源。在通过集成电路的内部电压源来实现2种电压源时，导致因电路规模的增大而引起的成本增加，在通过外部电压源来实现时，导致因微调用设备的增加而引起的成本增加。
另外，在熔断熔丝电阻53时以及使齐纳击穿二极管54短路时，为了在未图示的微调板施加高电压，需要具备保护连接微调电路51、52的各种电路不受该高电压损坏的单元。
另外，所述齐纳击穿二极管54很难与构成半导体集成电路等半导体装置的其他元件（例如MOSFET等）同时形成，制造工艺变得复杂，制造成本增加。本发明的目的在于解决上述问题，提供一种具有微调电路的低成本且小型的半导体装置，所述微调电路使用熔丝电阻，能够从开路状态变为短路状态。
技术方案
为了实现上述目的，根据本发明的第一形态的发明的半导体装置构成为：具备微调电路，而所述微调电路包括：恒流电路；熔丝电阻，其一端与该恒流电路连接；微调板，其与连接所述恒流电路和所述熔丝电阻的一端的连接点连接；保护电阻，其一端与所述连接点连接；保护二极管，其阴极与该保护电阻的另一端连接；MOS晶体管，其栅极与所述保护电阻的另一端连接；以及地线，所述熔丝电阻的另一端以及所述保护二极管的阳极与其连接，其中，所述熔丝电阻、保护电阻以及保护二极管由在半导体基板上隔着第1绝缘膜配置的多晶硅层形成。
另外，根据本发明的第二形态的发明，在所述第一形态的发明中，优选为，形成所述熔丝电阻的第一层多晶硅层配置在所述第1绝缘膜上，在所述第一层多晶硅层上隔着第2绝缘膜配置有第二层多晶硅层，所述第二层多晶硅层形成所述保护电阻以及保护二极管，在所述第二层多晶硅层上配置由第3绝缘膜。
另外，根据本发明的第三形态的发明，在所述第二形态的发明中，优选为，所述熔丝电阻选择性地形成于所述第一层多晶硅层上。
另外，根据本发明第四形态的发明，在所述第二形态或第三形态的发明中，优选为，具备所述保护电阻的端部兼做所述保护二极管的阴极区域的共享区域。
另外，根据本发明第五形态的发明，在所述第二形态至第四形态的发明中，优选为，包括：第1开口部，其形成于所述保护电阻，用于连接所述熔丝电阻和所述保护电阻的第1金属布线通过所述第1开口部；以及第2开口部，其形成于所述保护二极管的阳极区域，用于连接所述熔丝电阻和所述保护二极管的第3金属布线通过所述第2开口部。
另外，根据本发明第六形态的发明，在所述第五形态的发明中，优选为，所述第3绝缘膜配置在所述第1开口部以及所述第2开口部，所述第1金属布线配置于第1接触部，所述第1接触部在所述第1开口部的内侧形成于所述第3绝缘膜以及所述第2绝缘膜，所述第3金属布线配置于第2接触部，所述第2接触部在所述第2开口部的内侧形成于所述第3绝缘膜以及所述第2绝缘膜。
另外，根据本发明第七形态的发明，在所述第二形态至第六形态的发明中，优选为，所述熔丝电阻具有熔断部以及配置在所述熔断部的两侧且宽度比所述熔断部的宽度宽的第1接触区域和第2接触区域，所述共享区域从所述熔断部的上部至未形成有所述熔断部的所述第1接触区域和所述第2接触区域之间的区域形成在所述第2绝缘膜上，具有连接所述MOS晶体管的栅极和所述共享区域的第2金属布线，所述共享区域和所述第2金属布线在未形成有所述熔断部的所述第1接触区域和所述第2接触区域之间的区域连接。
另外，根据本发明第八形态的发明，在所述第一形态的发明中，优选为，形成所述保护电阻以及保护二极管的第一层的多晶硅层配置在所述第1绝缘膜上，形成所述熔丝电阻的第二层的多晶硅层隔着第2绝缘膜配置在所述第一层的多晶硅层上。
另外，根据本发明第九形态的发明，在所述第八形态的发明中，优选为，所述第一层多晶硅层的大小为所述第二层多晶硅层的大小以上。
有益效果
在本发明中，通过由MOSFET、保护电路以及熔丝电阻构成微调电路，使构成微调电路的保护电路以及熔丝电阻以双层结构形成，从而可以提供一种低成本且小型的半导体装置。
附图说明
图1是本发明的第1实施例的微调电路100的主要部分电路图。
图2是在图1的微调电路100中对微调前后进行说明的图，图2（a）是微调前的图，图2（b）是微调后的图。
图3是对图1的保护电路的动作进行说明的图。
图4是本发明的第2实施例的半导体装置200的结构图。
图5是本发明的第3实施例的半导体装置300的主要部分结构图，图5（a）是俯视图，图5（b）是沿图5（a）的X1-X1线切断的截面图，图5（c）是沿图5（a）的X2-X2线切断的截面图，图5（d）是MOSFET的截面图。
图6是将图5分解为各层的俯视图，图6（a）是由下层的多晶硅形成的熔丝电阻的图，图6（b）是由上层的多晶硅形成的保护二极管和保护电阻的图，图6（c）是最上层的金属布线的图。
图7是图5的保护二极管、保护电阻以及熔丝电阻的示意性说明图，图7（a）是截面图，图7（b）是电路图。
图8是本发明的第4实施例的半导体装置400的主要部分结构图，图8（a）是熔丝电阻的俯视图，图8（b）是保护二极管和保护电阻的俯视图，图8（c）是沿图8（a）、图8（b）的X1-X1线切断的截面图，图8（d）是沿图8（a）、图8（b）的X2-X2线切断的截面图。
图9是本发明的第5实施例的半导体装置500的主要部分结构图，图9（a）是保护二极管和保护电阻的俯视图，图9（b）是熔丝电阻的俯视图，图9（c）是沿图9（a）、图9（b）的X1-X1线切断的截面图，图9（d）是沿图9（a）、图9（b）的X2-X2线切断的截面图。
图10是本发明的第6实施例的半导体装置600的主要部分结构图，图10（a）是保护二极管和保护电阻的俯视图，图10（b）是熔丝电阻的俯视图，图10（c）是沿图10（a）、图10（b）的X1-X1线切断的截面图，图10（d）是沿图10（a）、图10（b）的X2-X2线切断的截面图。
图11是使用由熔丝电阻和MOSFET构成的微调电路100以及仅有熔丝电阻的微调电路100a的半导体装置200～600的主要部分电路图。
图12是表示用微调电路来调整串联电阻电路的情况的电路图，图12（a）是用熔丝电阻作为微调电路时的图，图12（b）是用齐纳击穿二极管作为微调电路时的图。
符号说明
1 电源
2 恒流电路
3、49 熔丝电阻
3a 熔断部
3b、3c 接触区域
4 连接点
5 微调板
6 保护电阻
7 保护二极管
8 阴极
9 阳极
10 MOSFET
11 栅极
11a 栅极氧化膜
12 漏极
13 源极
14 第1端子
15 第2端子
16 地线
17 保护电路
18 保护二极管的I-V曲线（反方向）
19 保护电阻的I-V直线（负载电阻）
20 交点
21 熔丝电阻的I-V直线
22、31 半导体基板
23、32、35 绝缘膜
24、77、78 金属布线
25、34 接触部
33 多晶硅层
33a 多晶硅层
36 多晶硅层
37、71 开口部
38 第一n＋扩散区域
39 第一n-扩散区域
40 第二n＋扩散区域
41 第二n-扩散区域
42 p＋扩散区域
43 层间绝缘膜
44 第1金属布线
45 第2金属布线
46 第3金属布线
47 电源端子
48 参考电压端子
100 微调电路
200、300、400 半导体装置
具体实施方式
通过以下实施例对实施方式进行说明。
（实施例1）
图1是本发明的第1实施例的微调电路100的主要部分电路图。
图1的微调电路100，具备：恒流电路2，其连接于电源1；熔丝电阻3，其一端连接于恒流电路2；微调板5，其与连接恒流电路2和熔丝电阻3的一端的连接点4（节点）连接；保护电阻6，其一端与该连接点4连接；保护二极管7，其阴极8与保护电阻6的另一端连接；n沟道型MOSFET10，其栅极11与保护电阻6的另一端连接；第1端子14，其与MOSFET10的漏极12连接；以及第2端子15，其与MOSFET10的源极13连接。所述熔丝电阻3的另一端以及保护二极管7的阳极9与地线16连接。所述熔丝电阻3是由多晶硅膜形成的多晶硅电阻。B部是由保护电阻6和保护二极管7构成的保护电路17。
该微调电路100采用从外部电压源（或内部电压源，例如电源1）向微调板5施加较高的电压、通过该电压而使电流流过熔丝电阻3并利用其焦耳热熔断熔丝电阻3的方式。
图2是对在图1的微调电路100中进行微调前后进行说明的图，图2（a）是微调前的图，图2（b）是微调后的图。
如图2（a）所示，在微调前，MOSFET10的栅极11通过熔丝电阻3被下拉至地线16。由于恒定电流源的电流值设定得十分小，因此在熔丝电阻的两端产生的电压较小，MOSFET10处于截止状态。因此，第1端子14和第2端子15之间处于开路状态。
如图2（b）所示，在实施微调时，通过微调板5施加高电压，使电流流过熔丝电阻3并使熔丝电阻3熔断，从而进入开路状态。因此，在微调后，熔丝电阻3发生熔断而处于开路状态，因此MOSFET10的栅极11通过恒流电路2被上拉至VDD电位。通过所述上拉，MOSFET10处于导通状态，第1端子14和第2端子15之间处于短路状态。
施加到微调板5上的高电压，经过保护电路17变为低电压而施加到MOSFET10的栅极11上，因此MOSFET10的栅极绝缘膜不会被破坏。
图3是对图1的保护电路17的动作进行说明的图。在向微调板5施加电压（Vo）时，由保护二极管7的I-V曲线18和保护电阻6的I-V线19（负载直线）的交点20决定施加到MOSFET10的栅极11的电压Vgo。另外，还由熔丝电阻3的I-V直线21决定流向熔丝电阻3的电流Io。
在图3中，流过熔丝电阻3的电流Io为熔丝熔断电流Im以上，并且使施加到MOSFET10的栅极11的电压Vgo为MOSFET10的栅极氧化膜的破坏电压Vb以下。也就是说，根据保护二极管7和保护电阻6的效果，同时实现熔丝电阻3的熔断和MOSFET10的栅极氧化膜的保护。
为了适当地保护栅极氧化膜，需要能够满足图3所示的关系的高电阻的保护电阻6和/或工作电阻小的保护二极管7。
（实施例2）
图4是本发明的第2实施例的半导体装置200的结构图。该图示出微调电路100的A部的主要部分俯视图和电路结构图。
该半导体装置200具有在半导体基板22上配置的LOCOS氧化膜等未图示的绝缘膜，而在该绝缘膜上配置有保护二极管7、保护电阻6以及熔丝电阻3。此外，还包括：与电源1连接的恒流电路2、微调板5和第1端子14以及第2端子15。
熔丝电阻3、保护电阻6以及保护二极管7分别隔着用虚线表示的接触部25与用虚线表示的金属布线24连接。在这里，仅对构成半导体装置200的微调电路100的A部用布置图（layout）来表示，其他用电路表示。
保护二极管7和保护电阻6以及熔丝电阻3由1层的多晶硅层形成。为使熔丝电阻3容易熔断，其中央部的宽度W设定为较窄。恒流电路2，例如由耗尽型MOSFET构成。电源1为在半导体装置200内形成的内部电源。
通过将Vo的电压施加到微调板5，并使电流Io流过熔丝电阻3，从而使熔丝电阻3熔断。通过熔丝电阻3的熔断，使MOSFET10的第1端子14和第2端子15之间从开路状态变为短路状态。根据该状态变化，与第1端子14和第2端子15连接的构成未图示的半导体集成电路的电阻和MOSFET被微调（调整）。
通过熔丝电阻3的熔断而施加的高电压Vo通过构成保护电路17的保护电阻6和保护二极管7而被抑制，因此在MOSFET10的栅极11施加低电压Vgo，保护其不受高电压Vo损坏。
其次，对使微调电路100的A部的占有面积减小的实施例进行说明。
（实施例3）
图5是本发明的第3实施例的半导体装置300的主要部分结构图，图5（a）是俯视图，图5（b）是沿图5（a）的X1-X1线切断的截面图，图5（c）是沿图5（a）的X2-X2线切断的截面图，图5（d）是MOSFET10的截面图。该图是微调电路100的A部的俯视图和截面图、以及形成于与所述A部不同区域且形成于同一半导体基板31上的MOSFET10的截面图。
图6是对图5（a）的各层进行分解的俯视图，图6（a）是由多晶硅层33形成的熔丝电阻3的图，图6（b）是由多晶硅层36形成的保护二极管7和保护电阻6的图，图6（c）是最上层的金属布线44、45、46的图。
图7是图5的保护二极管7、保护电阻6以及熔丝电阻3的示意性说明图，图7（a）是截面图，图7（b）是电路图。
利用图5～图7，对在图5所示的半导体装置300上形成的微调电路100的主要部分结构进行说明。
在半导体基板31上形成的绝缘膜（LOCOS氧化膜）32上配置有由多晶硅层33形成的熔丝电阻3（多晶硅熔丝）。熔丝电阻3由宽度W较狭窄的熔断部3a与在其两端以比熔断部的宽度W宽的宽度形成的接触区域3b、3c构成从而使其易于熔断。熔丝电阻3的接触区域3b、3c分别通过接触部34而与上部的金属布线44～46连接。多晶硅层33是成膜时掺杂了高浓度磷的掺杂多晶硅，其被设计为在不增大熔丝电阻3的面积（电流通路的宽度）的情况下而具有较小的电阻值。图5（d）所示的MOSFET10的栅极11也由较小电阻值的掺杂多晶硅制成，因此可以同时形成多晶硅层33与栅极11。具体地说，可以在半导体基板31上形成栅极氧化膜11a以及由LOCOS氧化膜等构成的比栅极氧化膜11a厚的绝缘膜32之后再形成多晶硅层33。
在多晶硅层33上形成有绝缘膜35，并且在其上配置有多晶硅层36。在图示的示例中，作为多晶硅层33与多晶硅层36之间的绝缘膜35使用HTO（High Temperature Oxide）。多晶硅层36配置成覆盖由所述多晶硅层33形成的熔丝电阻3的整体。但是，在多晶硅层36上形成有暴露绝缘膜35的开口部37。在多晶硅层36上形成的第一n＋扩散区域38、第一n-扩散区域39、第二n＋扩散区域40、第二n-扩散区域41以及p＋扩散区域42通过离子注入而形成。
第一n＋、第二n＋扩散区域38、40成为保护电阻6的两个端子，与被这些所夹持的第一n-扩散区域39一起构成保护电阻6。通过使第一n-扩散区域39的杂质浓度降低并使薄膜电阻值升高，从而实现高电阻且小尺寸的保护电阻6。
另外，第二n＋扩散区域40、第二n-扩散区域41、p＋扩散区域42，构成以p＋扩散区域42为阳极9、以第二n＋扩散区域40为阴极8的保护二极管7（多晶硅二极管）。通过在第二n＋扩散区域40和p＋扩散区域42之间形成第二n-扩散区域41，与用n＋扩散区域和p＋扩散区域形成二极管的情况相比，可以使其具有较高的击穿电压，提高设计的自由度。在这里，第二n-扩散区域41的浓度被设定为，在击穿时不流过过多的电流、并且击穿电压不超过栅极氧化膜的破坏耐压的适当的浓度。该浓度例如为1×1016cm-3～1×1018cm-3左右。
另外，在图示的示例中，为了减小A部的占有面积，保护电阻6（多晶硅电阻）的一侧的端子和保护二极管7的阴极8为作为第2n＋扩散区域40共享的共享区域，各扩散区域形成于多晶硅层36。
在多晶硅层36上形成有层间绝缘膜43，并且在其上形成有金属布线44～46。在图示的示例中，层间绝缘膜43使用了BPSG（硼磷玻璃）。
第一金属布线44，如图5（c）所示，配置于在层间绝缘膜43以及绝缘膜35形成的接触部34，与多晶硅层33的熔丝电阻3的一个端子连接。该接触部34形成于在作为保护电阻6的一个端子的第一n-扩散区域39上形成的开口部37的内侧。此外，还配置于在层间绝缘膜43形成的其他接触部34，并且与多晶硅层36的保护电阻6的一个端子即第一n＋扩散区域38连接。
虽然在图5中未进行图示，但是第1金属布线44与图1所示的微调电路100的微调板5连接。
第2金属布线45，如图5（b）所示，配置于在层间绝缘膜43形成的接触部34，并且与多晶硅层36的第二n＋扩散区域40连接。也就是说，第2金属布线45与保护电阻6的另一个端子和保护二极管7的阴极8共享的第二n＋扩散区域40连接。用于连接第2金属布线45和第二n＋扩散区域40的接触部34被配置为避开熔丝电阻3的熔断部3a的上方。在熔断部3a的上方形成接触部34，使在熔断部所产生的热量很容易通过接触部散放至布线，因此熔丝不容易发生熔断，从而不优选。另外，根据接触部的宽度和熔断部的宽度，在具有阶梯差的地方形成接触部，在从加工性方面考虑也不优选。第2金属布线45电连接于图5（d）所示的栅极11。
第3金属布线46，如图5（c）所示，配置于在层间绝缘膜43以及绝缘膜35形成的接触部34，并且与多晶硅层33的熔丝电阻3的另一个端子连接。该接触部34，形成于在作为保护二极管的阳极9的p＋扩散区域42上形成的开口部37的内侧。此外，还配置于在层间绝缘膜43形成的其他接触部34，并且与多晶硅层36的保护二极管7的阳极9即p＋扩散区域42连接。
虽然在图5中未进行图示，但是第3金属布线46与图1所示的微调电路100的地线16（GND）连接。
图5（d）的MOSFET10具有在半导体基板31的表面层扩散形成的漏极12以及源极13。此外，还具有在半导体基板31的表面形成的栅极氧化膜11a以及由多晶硅层33形成的栅极11。此外，还具有覆盖该栅极11而形成的绝缘膜35以及层间绝缘膜43、与漏极12连接的金属布线77以及与源极13连接的金属布线78。
在本发明中，由保护二极管7以及保护电阻6构成的保护电路17，全部由多晶硅层36形成，通过层叠在形成熔丝电阻3的多晶硅层33上而构成。根据这样的构成，以比图4的A部还小的面积实现图1的微调电路100的A部。图5的示例，使保护电阻6和保护二极管7的端子共享，由多晶硅层36形成各扩散区域，但是也可以分别由其他多晶硅层形成而用金属布线进行连接。
在图5的示例中，为了缩小由保护二极管7和保护电阻6构成的保护电路17（多晶硅保护元件）的面积，通过横向扩散较少的离子注入来形成扩散区域。但是，也可以通过气相扩散来形成这些。
在图5的示例中，采用了保护电阻6为n＋/n-/n＋、保护二极管7为n＋/n-/p＋的构成，但是各元件的扩散区域浓度并不限定于此。
在图5的示例中，除接触部34之外，用多晶硅层36覆盖了多晶硅层33的整面，但也可以是多晶硅层36与多晶硅层33部分地重叠。
在图5的示例中，使多晶硅层33与多晶硅层36之间的绝缘膜35为HTO（HighTemperature Oxide），但是绝缘膜35并不限定于此。另外，多晶硅层33的熔丝电阻3的形状以及多晶硅层36的保护电阻6与保护二极管7的形状并不限定于图5所示的示例。
通过使微调电路100为双层结构，从而可以减小微调电路100的占有面积。另外，可以减小具有该微调电路100的半导体装置300的占有面积，从而可实现低成本化。
另外，除了所述MOSFET10，通过在绝缘膜32（LOCOS氧化膜）上形成熔丝电阻3、保护电阻6以及保护二极管7，从而能够在施加微调电压时抑制在半导体基板31内形成的其他元件（设备）的寄生故障。
（实施例4）
图8是本发明的第4实施例的半导体装置400的主要部分结构图，图8（a）是熔丝电阻的俯视图，图8（b）是保护二极管和保护电阻的俯视图，图8（c）是沿图8（a）、图8（b）的X1-X1线切断的截面图，图8（d）是沿图8（a）、图8（b）的X2-X2线切断的截面图。该图是图1所示的微调电路100的A部的主要部分俯视图和主要部分截面图。
与图5的半导体装置300的区别点在于，使用掩模选择性地将杂质离子注入到多晶硅层33a来形成与图5同样形状的熔丝电阻3，该多晶硅层33a由与MOSFET10的栅极11分别形成的无掺杂多晶硅构成。使多晶硅层33a的大小为多晶硅层36的大小以上。据此，在多晶硅层36的中央部不会形成阶梯差，多晶硅层36与第2金属布线45很难由阶梯差部分而造成断线。
此外，在实施例3和实施例4中，调换第一层的多晶硅层33、33a和第二层的多晶硅层36而形成微调电路100，也可以得到同样的效果。在以下实施例中，对在第一层上形成多晶硅层36、在第二层上形成多晶硅层33、33a的情况进行说明。
（实施例5）
图9是本发明的第5实施例的半导体装置500的主要部分结构图，图9（a）是保护二极管和保护电阻的俯视图，图9（b）是熔丝电阻的俯视图，图9（c）是沿图9（a）、图9（b）的X1-X1线切断的截面图，图9（d）是沿图9（a）、图9（b）的X2-X2线切断的截面图。该图是图1所述的微调电路100的A部的主要部分俯视图和主要部分截面图。
该实施例，与图5同样由掺杂多晶硅形成熔丝电阻3，通过向多晶硅层36离子注入杂质而形成保护电阻6以及保护二极管7。与图5的区别点在于，在多晶硅层36上隔着绝缘膜形成多晶硅层33。另外，在多晶硅层36上未形成有开口部37。
第1金属布线44，如图9（d）所示，配置于在层间绝缘膜43形成的接触部34，并且与多晶硅层33的熔丝电阻3的一个端子连接。此外，还配置于在层间绝缘膜43以及绝缘膜35形成的其他接触部34，并且与多晶硅层36的保护电阻6的一个端子即第一n＋扩散区域38连接。
第2金属布线45，如图9（c）所示，配置于在层间绝缘膜43以及绝缘膜35形成的接触部34，并且与多晶硅层36的第二n＋扩散区域40连接。用于连接第2金属布线45和第二n＋扩散区域40的接触部34被配置为避开熔丝电阻3的熔断部3a的上方。
第3金属布线46，如图9（d）所示，配置于在层间绝缘膜43形成的接触部34，并且与多晶硅层33的熔丝电阻3的另一个端子连接。此外，还配置于在层间绝缘膜43以及绝缘膜35形成的其他接触部34，并且与多晶硅层36的保护二极管7的阳极9即p＋扩散区域42连接。
（实施例6）
图10是本发明的第6实施例的半导体装置600的主要部分结构图，图10（a）是保护二极管和保护电阻的俯视图，图10（b）是熔丝电阻的俯视图，图10（c）是沿图10（a）、图10（b）的X1-X1线切断的截面图，图10（d）是沿图10（a）、图10（b）的X2-X2线切断的截面图。该图是图1所述的微调电路100的A部的主要部分俯视图和主要部分截面图。
该实施例，与图8同样通过向由无掺杂多晶硅构成的多晶硅层33a离子注入杂质而形成熔丝电阻3，通过向多晶硅层36离子注入杂质而形成保护电阻6以及保护二极管7。与图8的区别点在于，在多晶硅层36上隔着绝缘膜形成多晶硅层33a。通过将多晶硅层33a形成为第二层，从而在多晶硅层33a形成露出绝缘膜35的开口部71。
第1金属布线44，如图10（d）所示，配置于在层间绝缘膜43形成的接触部34，并且与多晶硅层33a的熔丝电阻3的一个端子连接。此外，还配置于在层间绝缘膜43以及绝缘膜35形成的其他接触部34，并且与多晶硅层36的保护电阻6的一个端子即第一n＋扩散区域38连接。
第2金属布线45，如图10（c）所示，在开口部71的内侧配置于在层间绝缘膜43以及绝缘膜35形成的接触部34，并且与多晶硅层36的第2n＋扩散区域40连接。用于连接第2金属布线45和第2n＋扩散区域40的接触部34被配置为避开熔丝电阻3的熔断部3a的上方。
第3金属布线46，如图10（d）所示，配置于在层间绝缘膜43形成的接触部34，并且与多晶硅层33a的熔丝电阻3的另一个端子连接。此外，还配置于在层间绝缘膜43以及绝缘膜35形成的其他接触部34，并且与多晶硅层36的保护二极管7的阳极9即p＋扩散区域42连接。
图11是具备微调电路100和仅有熔丝电阻49的微调电路100a的半导体装置200～600的主要部分电路图。利用该图对微调电路100、100a的动作进行说明。
例如，由5个电阻R1～R5构成的串联电阻电路的一端与电源端子47连接，另一端与地线连接，从最上段的电阻R1和第2段的电阻R2的连接点输出参考电压VREF。微调电路100a与从最上段开始计算的第5段的电阻R5并联，在从最上段开始计算的第4段的电阻R4的两端连接微调电路100的第1端子14和第2端子15。设计为在向电源端子47施加电源电压VDD0时，参考电压VREF=V1从参考电压端子48输出。
在结束制造工序，在电源端子47施加VDD0，测定参考电压端子48的参考电压VREF而显示比V1低的电压时，熔断微调电路100a的熔丝电阻49。通过熔丝电阻49的熔断，从而使短路了的R5工作，参考电压VREF升高。由于VREF升高，从而VREF接近设定电压即V1而得到调整。
另一方面，在结束制造工序，向电源端子47施加VDD0，测定参考电压VREF而显示比V1高的电压时，熔断微调电路100的熔丝电阻3。通过熔丝电阻3的熔断，MOSFET10处于导通状态，第1端子14和第2端子15之间处于短路状态。其结果，参考电压VREF升高，由于VREF升高，从而VREF接近设定电压即V1而得到调整。
这样，通过使用仅有熔丝电阻49的微调电路100a以及由熔丝电阻3和MOSFET10构成的微调电路100两者，可以仅通过熔丝电阻3、49的熔断来进行从短路状态到开路状态的微调以及从开路状态到短路状态的微调这两种状态的微调。因此，在微调板5施加电压的电源电压有一个即可，例如，通过将微调电路100a的内部电源电压应用于微调电路100，从而可使集成电路整体小型化。
另外，构成微调电路100的MOSFET10，由于能够与构成半导体装置200～600的其他MOSFET同时形成，因此与用齐纳击穿二极管构成微调电路的情况相比可以降低制造成本。
另外，由于具有保护电路17，因此不会向构成微调电路100的MOSFET10的栅极11施加高电压，可以防止破坏MOSFET10的栅极绝缘膜的绝缘性。
此外，在所述实施例2～6的半导体装置200～600中，构成微调电路100的恒流电路2，例如在耗尽型MOSFET的情况下形成于半导体基板31。另外，构成微调电路100的MOSFET10也形成于半导体基板31。

Claims (9)

1.一种半导体装置，其特征在于，具备微调电路，
所述微调电路包括：
恒流电路；
熔丝电阻，其一端与该恒流电路连接；
微调板，其与连接所述恒流电路和所述熔丝电阻的一端的连接点连接；
保护电阻，其一端与所述连接点连接；
保护二极管，其阴极与该保护电阻的另一端连接；
MOS晶体管，其栅极与所述保护电阻的另一端连接；以及
地线，所述熔丝电阻的另一端以及所述保护二极管的阳极与所述地线连接，
其中，所述熔丝电阻、保护电阻以及保护二极管由在半导体基板上隔着第1绝缘膜配置的1层的多晶硅层、或2层的多晶硅层、或2层结构以外的多层的多晶硅层形成，所述2层的多晶硅层之间隔着第2绝缘膜，所述多层的多晶硅层之间用金属布线进行连接。
2.根据权利要求1所述的半导体装置，其特征在于，
形成所述熔丝电阻的第一层多晶硅层配置在所述第1绝缘膜上，在所述第一层多晶硅层上隔着所述第2绝缘膜配置有第二层多晶硅层，所述第二层多晶硅层形成所述保护电阻以及保护二极管，在所述第二层多晶硅层上配置有第3绝缘膜。
3.根据权利要求2所述的半导体装置，其特征在于，
所述熔丝电阻选择性地形成于所述第一层多晶硅层上。
4.根据权利要求2或3所述的半导体装置，其特征在于，具备：
所述保护电阻的端部兼做所述保护二极管的阴极区域的共享区域。
5.根据权利要求2或3所述的半导体装置，其特征在于，包括：
第1开口部，其形成于所述保护电阻，用于连接所述熔丝电阻和所述保护电阻的第1金属布线通过所述第1开口部；以及
第2开口部，其形成于所述保护二极管的阳极区域，用于连接所述熔丝电阻和所述保护二极管的第3金属布线通过所述第2开口部。
6.根据权利要求5所述的半导体装置，其特征在于，
所述第3绝缘膜配置于所述第1开口部以及所述第2开口部，
所述第1金属布线配置于第1接触部，所述第1接触部在所述第1开口部的内侧形成于所述第3绝缘膜以及所述第2绝缘膜，
所述第3金属布线配置于第2接触部，所述第2接触部在所述第2开口部的内侧形成于所述第3绝缘膜以及所述第2绝缘膜。
7.根据权利要求4所述的半导体装置，其特征在于，
所述熔丝电阻具有熔断部以及配置在所述熔断部两侧且宽度比所述熔断部的宽度宽的第1接触区域和第2接触区域，
所述共享区域从所述熔断部的上部至未形成有所述熔断部的所述第1接触区域和所述第2接触区域之间的区域形成在所述第2绝缘膜上，
具有连接所述MOS晶体管的栅极和所述共享区域的第2金属布线，
所述共享区域和所述第2金属布线在未形成有所述熔断部的所述第1接触区域和所述第2接触区域之间的区域连接。
8.根据权利要求1所述的半导体装置，其特征在于，
形成所述保护电阻以及保护二极管的第一层多晶硅层配置在所述第1绝缘膜上，形成所述熔丝电阻的第二层多晶硅层隔着所述第2绝缘膜配置在所述第一层的多晶硅层上。
9.根据权利要求3所述的半导体装置，其特征在于，
所述第一层多晶硅层的大小为所述第二层多晶硅层的大小以上。
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