CN101385143A - 集成电路中的静电放电保护 - Google Patents

Abstract

本发明描述了静电放电保护，其中二极管被布置在同时在两个导体之间延伸的两个电气路径中，这两个导体与ESD敏感电子元件的输入端子连接。每个路径包括被串联地布置、且极性彼此相反的两个二极管。全部四个二极管中的至少一个包括不同的反向击穿电压。保护电路和ESD敏感电子元件形成整体。由于每个路径中的两个二极管的串联，相应的ESD保护电路包括极低的电容。

Description

集成电路中的静电放电保护

技术领域

本发明涉及电子设备的过压和电流保护的领域。更具体地，本发明涉及保护敏感电子组件使之免于因静电放电电流而受到损坏的领域。

背景技术

为了保护许多象移动电话、USB棒等的电子设备使之免于因有害静电放电(ESD)电流而受损坏，通常给这这些设备的输入端配备ESD保护设备。由于现有的互补金属氧化物半导体(CMOS)工艺中的空间非常昂贵，并且CMOS组件对于过压非常敏感，因此大多数情况下采用分立解决方案或集成分立来保护CMOS设备使之免于损坏。一种分立解决方案是通过ESD保护电路来定义的，该ESD保护电路与期望保护的电子设备分离地构造。集成分立是也与被保护的集成电子设备分离的集成ESD保护电路。集成分立具有益处：与分立解决方案相比，其能够节约大量空间和资金。

从应用方面来看，对于ESD保护电路具有两个主要的要求。首先，ESD保护电路应该提供可靠的ESD保护，其次，它们应该保持电容足够低，以便启用高频输入信号。

对于同时具有正电压和负电压的信号而言，以所谓的背对背的配置相互布置的两个二极管广泛地用于ESD保护。因此，将两个二极管串联地布置在期望被ESD保护的设备的两个端子之间。

US 2003/0116779 A1公开一种用于避免过压的低电容双方向设备，该设备适于在高频使用。提供该保护设备作为如上所述的集成分立。该保护设备包括第一和第二分立的单向Shockley二极管，第一二极管的阴极和阳极分别连接至第二二极管的阳极和阴极。每个二极管的反向击穿电压介于50V和125V的范围之间。

发明内容

需要一种可以在紧凑的配置内提供的有效且可靠的静电放电保护。

这种需要可以通过一种根据权利要求1所述的用于保护电子组件使之免于因电压过载而受到损坏的电路装置，具体是一种用于保护半导体设备使之免于因有害静电放电电流而受到损坏。

根据本发明第一方案，该电路装置包括：第一导体，被适配为连接至第一电压电平；第二导体，被适配为连接至第二电压电平；第一电气路径，使第一导体和第二导体互相连接；以及第二电气路径，使第一导体和第二导体相互连接。该电路装置还包括被串联地布置在第一电气路径中、且极性彼此相反的第一二极管和第二二极管，其中，第一二极管具有第一反向击穿电压，第二二极管具有第二反向击穿电压。此外，提供了被串联地布置在第二电气路径中、且极性彼此相反的第三二极管和第四二极管，其中第三二极管具有第三反向击穿电压，第四二极管具有与第三反向击穿电压不同的第四反向击穿电压。该电路装置与至少又一分别连接至第一导体和第二导体的电子组件形成整体。

所述电路装置提供了益处：两个二极管被串联地组合在一个电气路径内，使得两个二极管的总电容通常比具有较小电容的单个二极管的电容小。总电容的减少具体是由于包括不同击穿电压的两个二极管连接在第二电气路径内的事实。在上下文中，必须认为具有高击穿电压的二极管的电容通常比具有更低击穿电压的二极管的电容小。因此，减小了整个电路装置的总电容。结果，所述电路装置也适于其中高频信号(具体为高频数据信号)被应用于两个导体的应用。

本发明的上述方案基于二极管可以下述方式组合的思想：根据ESD电压峰值的极性或方向，电流将主要流经两个路径之一。

第一二极管和第二二极管被串联地布置在第一电气路径中，并且具有相反的极性。这一布置适用于第三和第四二极管，因此第三电极和第四电极也被串联地布置在第二电气路径内，并且具有相反的极性。这意味着，被布置在一个电气路径内的二极管的阳极或阴极导电地连接。

根据本发明的这个方案，所有电子组件形成整体。因此，可以在紧凑的设计中以合理的成本构造ESD保护电路设备。

根据权利要求2所述的本发明的实施例，该电路装置和另一电子组件在一个半导体晶体内形成。这可以提供益处：可以通过单一半导体制造工艺的方式形成受ESD保护的电子设备。

根据权利要求3所述的本发明的另一实施例，第二电压电平处于地电平(GND)。由于每个电路中通常都提供用于地电压的导体，该电路装置可以允许用于一个或多于一个电子组件的简单且有效的ESD保护。

根据权利要求4所述的本发明的另一实施例，将第一二极管和第三二极管布置为相对于第一导体具有相同的极性，以及将第二二极管和第四二极管布置为相对于第二导体具有相同的极性。这种对称设计具有益处：ESD保护电路装置可以提供特别可靠的ESD保护。此外，保护电路可以借助于标准的半导体制造工艺来生产。

根据权利要求5所述的本发明的另一实施例，第一反向击穿电压与第四反向击穿电压相同，第二反向击穿电压与第三反向击穿电压相同。在这种配置中，具有低电容和高击穿电压的两个二极管与具有低击穿电压和高电容的两个二极管组合。各种二极管以下列方式组合：根据ESD电流的方向，两个电气路径中仅一个电气路径导通全电流。导通电流的电气路径包括与偏置为反向击穿的高电容二极管串联的正向偏置的低电容二极管。

可以在标准的双极型半导体制造工艺中实现上述对称解决方案。因此，可以使用在构造晶体管时自动产生的发射极-基极二极管和集电极-基极二极管作为第一、第二、第三和/或第四二极管。

根据权利要求6所述的本发明的另一实施例，第一反向击穿电压位于30V与100V之间，优选地位于50V与80V之间，并且第二反向击穿电压位于3V与20V之间，优选地位于5V与15V之间。通过利用具有这些反向击穿电压的二极管，可以保证用于各种不同电子设备的可靠的ESD保护。例如，这些电子设备可以是用于现代消费电子和/或信息技术中的USB棒、移动电话和/或其它设备的敏感组件。

根据权利要求7所述的本发明的另一实施例，第一、第二和第三反向击穿电压具有相同的值。这种非对称设计具有益处：ESD保护电路装置可以通过采用非常简单且有效的半导体制造工艺来构造。原则上，为了构造这种非对称保护电路，仅需要四次掩模工艺。

因此，ESD保护的特征可以应用到许多不同的电子设备中，而不需要显著增加ESD保护设备的成本。这提供了益处：可以以合理的制造成本构造可靠的电子设备。

根据权利要求8所述的另一实施例，电路装置还包括布置在第一电气路径中的第一电阻器以及布置在第二电气路径中的第二电阻器。该电阻器提供了益处：在具有预定极性的过压峰值的情况下，能够适当地调节两个电气路径之间的电流分布，从而可以保证最佳ESD保护。

根据权利要求9所述的另一实施例，将第一电阻器分别与第一二极管和以及与第二二极管串联地布置。以相应的方式，也将第二电阻器分别与第三二极管以及与第四二极管串联地布置。保护电路的这种包含电阻器的配置具有益处：可以执行用于将整个ESD电流引导到两个电气路径上的非常准确的调节，因为在选择两个电阻器的欧姆值时，也可以考虑二极管的内部电阻器。因此，可以实现两个电气路径之间的非常准确的电流分布。

根据权利要求10所述的本发明的另一实施例，第一反向击穿电压位于3V与20V之间，优选地位于5V与15V之间，并且第四反向击穿电压位于30V与100V之间，优选地位于50V与80V之间。在利用本发明的实施例所描述的非对称ESD保护的情况下，具有给定电压范围内的反向偏置电压的二极管提供了特别可靠的ESD保护。

上述需要可以由根据权利要求11所述的集成电子设备来进一步满足。根据本发明的这一方案，集成电子设备包括期望被保护的电子组件，以及根据上述任一实施例所述的电路装置。

本发明的这一方案是基于集成保护电路的生产可以包括在集成电路的制造工艺内的思想。作为一个益处，有利地提供了制造新型受ESD保护的集成电路组件的可能性，相对于现有的集成电路，该组件对于ESD电压峰值和/ESD电流较不敏感。因此，可以生产价格合理且设计紧凑的电子设备，其比现有的设备可靠得多。

上述需要可以通过根据权利要求12所述的用于保护电子组件使之免于因电压过载而受到损坏(具体为用于保护集成半导体设备使之免于因有害静电放电电流而受到损坏)的集成电路元件来满足。

根据本发明的这一方案，集成电路元件包括第一富集(enriched)半导体层、在第一富集半导体层内形成的第一富集阱(well)结构和第二富集阱结构、在第一富集阱结构中形成的第一富集区域和第二富集区域、在第二富集阱结构中形成的第三富集区域以及在第一富集半导体层中形成的第四富集区域。集成电路元件还包括在公共表面上形成的第一钝化层，该公共表面由第一富集半导体层、第一和第二富集阱结构以及第一、第二、第三和第四富集区域的上表面部分限定。第一钝化层包括四个用于接触富集区域的通孔。此外，集成电路包括：容纳于第一通孔中的第一接触元件，用于接触第一富集区域的；容纳于第二通孔中的第二接触元件，用于接触第二富集区域；容纳于第三通孔中的第三接触元件，用于接触第三富集区域；以及容纳于第四通孔中的第四接触元件，用于接触第四富集区域。

本发明的这一方案基于可以借助于更简单且有效的半导体制造工艺来将上述保护电路装置构造为集成电路的思想，该工艺导致上述半导体地形(topography)。

优选地，接触元件由象铝和铜之类的金属材料形成。

根据权利要求13所述的本发明的实施例，集成电路元件还包括为第一富集半导体层提供基底的衬底。因此，电路元件可以通过应用用于在预定的衬底上形成并构造不同材料层的公知的技术来构造。

根据权利要求14所述的本发明的另一实施例，衬底为低欧姆的富集的半导体材料。低欧姆的衬底可以具有益处：可以构造多个稳定和高品质的集成电路元件。低欧姆的衬底还可以提供益处：衬底仅产生较小的电压降。换言之，可以减小与第三二极管和第四二极管串联的电阻。

根据权利要求15所述的本发明的另一实施例，集成电路元件还包括在接触元件以及第一钝化层的部分上形成的第二钝化层。这具有益处：可以保护整个集成电路元件使之免受机械和/或化学损坏。

根据权利要求16所述的本发明的另一实施例，第二钝化层包括用于电连接接触元件的开口。优选地，集成电路元件自身的接触元件借助于在开口上和开口内的区域中形成的焊球接触。因此，集成电路元件可以与在衬底(例如，印刷电路板)上形成的预定接触点或焊盘或在其它半导体设备上形成的接触点相接触。通常，采用焊接或粘合工艺来建立接触点与集成电路元件之间的持久接触。

然而，作为上述隆起焊盘(bumping)的备选，还可以采用所谓的键合工艺建立接触，其中细导线持久地固定在接触元件上。

根据权利要求17所述的本发明的另一实施例，以弧形方式(优选地，以圆弧方式)，环绕着第二富集区域形成第一富集区域(476a)。因此，第一富集区域与第一富集阱结构之间的界面可以表示第一二极管，而第二富集区域与第一富集阱结构之间的界面可以表示第二二极管。应指出，第一富集区域与第二富集区域之间的几乎同心的布置具有益处：可以产生仅包括最小内部电阻的两个二极管。

上述需要还可以通过根据权利要求18所述的用于制造用于保护电子组件使之免于因电压过载而受到损坏(具体为用于保护集成半导体设备使之免于因静电放电电流而受到损坏)的方法来进一步满足。

根据本发明的这一方案，该方法包括步骤：(a)在衬底上形成第一富集半导体层；(b)在第一层中形成第一富集阱结构和第二富集阱结构。该方法还包括步骤：(c)在第一阱结构中形成第一富集区域和第二富集区域；(d)在第二富集阱结构中形成第三富集区域；(e)在第一富集半导体层中形成第四富集区域；(f)在由第一富集半导体层、第一和第二富集阱结构以及第一、第二、第三和第四富集区域的上表面部分所限定的表面上形成第一钝化层。此外，该方法包括步骤：(g)在第一钝化层中形成四个通孔；以及(h)形成每个均容纳于一个通孔内的四个接触元件，以使得四个富集区域中的每个都与四个接触元件中的每个接触。

本发明的这一方案基于可以借助于更简单且有效的半导体制造工艺将上述保护电路装置构造为集成电路的思想。

根据权利要求19所述的本发明的实施例，该方法还包括步骤：在接触元件以及第一钝化层的部分上形成第二钝化层。这提供了益处：可以保护整个集成电路元件使之免受机械和/或化学损坏。优选地，第二钝化层由Si₃N₄制成。

根据权利要求20所述的本发明的另一实施例，该方法还包括步骤：在第二钝化层中形成开口，并且经由这些开口电连接接触元件。

通常，上述步骤之后是接下来的步骤：电连接接触元件。这个步骤典型地通过在开口上和开口内的区域中形成焊球来执行。如上所述，集成电路元件可以与衬底上形成的预定的接触点接触。

然而，作为上述隆起焊盘的备选，还可以采用所谓的键合工艺建立接触，其中细导线持久地固定至电接触。

根据权利要求21所述的本发明的另一实施例，借助于外延生长工艺在衬底上形成第一富集半导体层。这提供了益处：产生的半导体晶体具有非常高的品质，从而可以利用电子特性和/或电子行为的恒定严格规范来制造多个集成电路元件。

根据权利要求22所述的本发明的另一实施例，借助于扩散工艺形成至少一个富集阱结构。在扩散工艺中，掺杂原子侵入到富集阱结构中。通过掩模，可以获得扩散工艺的高空间精度，该掩模包括开口，从而保护在空间上与开口分离的部分使之免受掺杂原子侵入。

根据权利要求23所述的本发明的另一实施例，通过扩散工艺形成至少一个富集区域。如上所示，采用适当的掩模执行扩散工艺，以便可以获得扩散工艺的高空间分辨率。

根据权利要求24所述的本发明的又一实施例，采用空间非均匀掺杂形成第一富集阱结构。具体地，第一富集阱结构中位于第一富集区域附近的部分的特征在于：具有与第一富集阱结构中的位于第二富集区域附近的部分不同的掺杂水平。这具有效果：形成于第一富集阱结构与第一富集区域之间以及形成于第一富集阱结构与第二富集区域之间的两个二极管，分别具有不同的反向击穿电路。

应指出，形成于第二富集阱结构与第三富集区域之间和/或形成于第二富集阱结构与第一富集半导体层之间的二极管的击穿电压，可以分别通过改变第二富集阱结构的掺杂水平来调节。

根据权利要求25所述的本发明的另一实施例，该方法还包括步骤：在衬底与第一富集半导体层之间形成掩模。这具有益处：在第四富集区域与形成于第二富集阱结构和第一富集半导体层之间的二极管之间引入有效的欧姆电阻。在关于相应的保护电路的击穿电压使用非对称设计的情况下，可以使用这种欧姆电阻，以将整个ESD电流分布到在两个导体之间所形成的两个电气路径上。

应指出，可以引入分别形成于第一富集区域与相应的接触元件之间和/或形成于第二富集区域与相应接触元件之间的掩模，以形成另一欧姆电阻。

此外，应注意，已经参考电路装置、集成电子设备和集成电路元件描述了本发明的某些实施例，而已经参考用于制造集成电路元件的方法描述了本发明的其它实施例。然而，本领域的技术人员将从上述和下述描述推测，除非另外说明，否则，除了属于一套权利要求的特征的任意组合以外，不同权利要求中所描述的特征之间的任意组合也是可能的，并且应被视为已在本申请内公开。

附图说明

根据下面将要描述的实施例的示例，本发明的上述方案和其它方面将变得显而易见的，并且参考实施例的示例对其予以说明。下面将参考实施例的示例详细说明本发明，但是本发明不局限于该实施例。

图1示出了描述具有每个都包括两个二极管的背对背配置的两个电气路径的保护电路的电路图；

图2示出了描述具有每个都包括两个二极管和一个电阻器的背对背配置的两个电气路径的保护电路的电路图；

图3示出了表示图2所示的保护电路的集成电路元件的截面图；

图4示出了集成电路元件的一部分的俯视图，该部分包括具有不同击穿电压的两个同心形成的二极管。

图中所示为示意性的。应注意，在不同附图中，相似或相同的元件配备有相同的附图标记，或者仅在第一位数与相应的附图标记不同的附图标记。

具体实施方式

图1示出了保护电路100，保护电路100包括两个导体：第一导体100和第二导体115。第一导体110包括输入端子In，其被适配为连接至第一电压信号。第二导体115被适配为连接至基准电压，根据这里所描述的实施例，该基准电压为地电平GND。第一导体110还包括连接至CMOS组件(未示出)的输入端的输出端子Out。第二导体115也被适配为连接至CMOS组件的地端子。

通常，可以在端子In与端子GND之间施加数据信号。该数据信号可以具有高频，以便可以将多个数字比特从输入端In传送至输出端Out。

在第一导体110与第二导体115之间形成两个电气路径：分别为第一路径120和第二路径125。第一路径120包括以彼此背对背的配置布置的第一二极管D₁和第二二极管D₂。这意味着，这两个二极管D1和D2的阴极彼此直接连接。二极管D₁具有低电容和60V的高反向击穿电压。二极管D₂具有高电容和7V的低反向击穿电压。

第二路径125包括也以彼此背对背的配置配置的第三二极管D₃和第四二极管D₄。因此，二极管D₃和D₄的阴极彼此直接连接。二极管D₃具有低电容和60V的高反向击穿电压。二极管D₄具有高电容和7V的低反向击穿电压。

四个二极管D₁、D₂、D₃和D₄的对称布置确保：根据导致介于7V与60V的范围之间的有效过压ESD峰值的ESD事件的极性，相应的ESD电流将始终专门流过两个路径120和125之一。例如，+50V的有效ESD电压峰值将导致二极管D₁和D₃打开，并且分别提供大约1.0V的正向电压降。因此，分别给二极管D₂和D₄施加大约49V的电压。该电压导致D₂流到击穿状态，而具有60V的反向击穿电压的D₄将保持第二路径125电关断。因此，在有效的+50V ESD峰值的情况下，没有电流流过第二路径125，而整个ESD电流流过第一路径120。

与此相反，有效的-50V ESD峰值将导致D₂和D₄打开，而D₁将关闭，D₃将进入击穿状态。因此，没有电流流过第一路径125，而整个ESD电流将流过第二路径120。

在电压信号在介于0V与大约7V的范围内的情况下，路径120和25都将关闭，从而将输入信号从端子In传送至于端子Out。

应指出，每个电气路径120和125都包括被互相串联地布置的两个二极管。由于被布置在一个电气路径120或125内的两个二极管D₁和D₂或D₃和D₄具有不同的反向击穿电压，因此它们也具有不同的电容。此外，由于串联布置的两个二极管的总电容通常比具有较小电容的单个二极管的电容小，因此一个路径的总电容分别比二极管D₁和D₂或D₃和D₄中的较低电容值低得多。根据这四个二极管的各自电容，典型地，整个保护电路的总电容比单个ESD保护二极管所产生的电容小。因此，保护电路100也适用于在其中将高频信号(具体为高频数据信号)从输入端In传送至输出端Out的应用。

下面给出了对保护电路100的有益特性的简要概述：

-保护电路100使用分别用于正和负的ESD脉冲的两个不同的路径120和125；

-由于使用被串联地布置在每个路径内的两个二极管，因此整个总电容显著减小；

-根据击穿电压的不同，实现在一个方向上对ESD电流的引导；

-保护电路100可以借助于标准的双极工艺应用于集成设备中，其中，在制作晶体管时，自动产生发射极-基极二极管和集电极-基极二极管。

应指出，图1中所示的保护电路100与对ESD过压敏感的电子设备(未示出)被制作成整体。因此，保护电路100和电子设备表示一个集成电子设备。图1中所示的两个路径ESD保护具有益处：有益于象高ESD性能之类的特性，组合了极低电容和对称的输入行为。此外，集成的两个连接ESD保护具有通常与一个电子封装内的不同电子电路装置的高集成相关联的所有益处。例如，更小的消耗空间、更低的价格、更低的拾放成本、更高的可靠性以及与邻近电路和/或电路部分之间的更好的匹配。

图2示出了保护电路202，保护电路202包括两个导体：第一导体210和第二导体215。第一导体110包括与图1中所示的输入端子In和输出端子Out相同的输入端子In和输出端子Out。第二导体215被适配为提供基准电压，根据这里所描述的实施例，该基准电压为地电平GND。

在第一导体210与第二导体215之间形成两个电气路径：分别为第一路径220和第二路径225。第一路径120包括第一电阻器R₁、第一二极管D₁以及第二二极管D₂。第二路径125包括第二电阻器R₂、第三二极管D₃以及第四二极管D₄。利用与图1中所示的二极管D₁、D₂、D₃和D₄相同的方式来布置二极管D₁、D₂、D₃和D₄。然而，除附加的电阻器R₁和R₂以外，保护电路100和保护电路202之间还存在差别。在电路202中，二极管D₁仅具有7V的反向击穿电压。这意味着该二极管是以非对称的方式布置的。

应指出，图2中所描述的电路图中所示的电阻器R₁和R₂可以分别代表D₁、D₂、D₃和D₄的外部电阻器和内部电阻器。

如上所述，由于每个电气路径220和225中的两个二极管分别串联，四个二极管D₁、D₂、D₃和D₄的总电容非常低。

四个二极管D₁、D₂、D₃和D₄的非对称布置是通过保护电路202的电行为来反映的，该行为对于正的和负的ESD动作有所不同。下面，例证针对两个不同的ESD事件的非对称行为，这两个不同ESD事件都导致大约50A的短ESD电流脉冲。此外，假定R₁的欧姆电阻为1Ω。

A)在具有+50A的ESD电流的正ESD脉冲的情况下，R₁处的电压降为50V(＝50A/1Ohm)。由于D₁处于正向，因此D₁处还存在大约1V的正向电压降。由于D₂处于反向，并且D₂具有7V的反向击穿电压，因此D₂处存在另一7V的电压降。通过将路径220内的所有电压降相加，可以获得总共58V的电压降。该电压存在于两个电气路径120与125之间。由于二极管D₄的反向击穿电压比58V高，因此电流没有流经第二电气路径225。这意味着，在由此所描述的ESD中，整个ESD电流将流经左电气路径220。

作为一般规则，整个ESD电流将流经左电气路径220，当二极管D₁的击穿电压U_BD1与二极管D₂的击穿电压U_BD2之间的差值大到满足下面的不等式1时：

$\frac{U_{\mathrm{BD}4}-U_{\mathrm{BD}2}}{I_{\mathrm{ESD}}}<R_1---\left(1\right)$

B)在具有-50A的ESD电流的负ESD脉冲的情况下，两个二极管D₂和D₄均处于正向。结果，两个二极管D₂和D₄产生大约1V的正向电压降。此外，显而易见的是，ESD脉冲足以克服D₁和D₃的反向击穿电压。因此，将根据R₁与R₂之间的关系，对具有50A的幅度的ESD电流进行划分。例如，如果假定R₁是R₂的九倍，则整个ESD电流的90％将流经第二电气路径225，而仅有整个ESD电流的10％流经第一电气路径220。因此，在负ESD事件的情况下，可以通过选择欧姆电阻R₁与R₂之间的适当关系来讲相应的ESD电流导入两个路径220和225。

保护电路202具有益处：与图1中所描述的保护电路100相比，可以借助于半导体制造工艺来生产电路202，该半导体制造工艺仅包括其中采用掩模的四个工艺步骤。由于需要掩模的工艺步骤通常更加耗费时间，因此也更为昂贵，可以利用非常有效的方式来生产保护电路202。下面将参考图3，说明用于保护电路202的示例性制造工艺。

图3示出了代表保护电路202的集成电路元件350的截面图。电路元件350在衬底360上形成，根据由此所描述的实施例，该衬底360为低欧姆p++富集衬底。在衬底360上，配备了p-富集层365，优选地，该p-富集层365是借助于外延生长工艺形成的。

在p-富集层365中，配备了两个n富集阱结构：第一n富集阱结构370a和第二n富集阱结构370b。优选地，这些阱结构370a和370b是借助于所谓的n阱扩散在第一掩模步骤中形成的。p-富集层365与第二n富集阱结构370b的之间的界面代表p-n结，根据由此所描述的实施例，p-n结代表图2中所描述的第四二极管D₄。

在第一n富集阱结构370a中，分别配备有两个p+富集区域：分别为第一p+富集区域375a和第二p+富集区域375b。此外，在第二n富集阱结构370b中，配备了第三p+富集区域375c。此外，在p-富集层365中，配备了第四p+富集区域375d。优选地，p+富集区域375a、375b、375c和375d是借助于浅p+扩散工艺在第二掩模步骤中形成的。第一n富集阱结构370a与两个p+富集区域375a和375b之间以及第二n富集阱结构370b与第三p+富集区域375c之间的每个界面分别形成p-n结。三个p-n结分别代表图2中所示的二极管D₁、D₂和D₃。

在由p-富集层365、第一n富集阱结构370a、第二n富集阱结构370b以及p+富集区域375a、375b、375c和375d的上表面部分所限定的表面上，形成第一钝化层380。根据这里所描述的实施例，第一钝化层380由SiO₂制成。然而，也可以使用其它绝缘材料来形成第一钝化层380。

在第一钝化层380内，形成算了位于四个p+富集区域375a、375b、375c和375d之上的四个开口。在每个开口中，容纳有金属接触元件，因此集成电路元件350包括第一金属接触元件385a、第二金属接触元件385b、第三金属接触元件385c和第四金属接触元件385d。优选地，开口的形成以及四个金属元件385a、385b、385c和385d的形成是借助于已用于第二掩模步骤的相同掩模来执行的。因此，不需要附加的掩模步骤来分别构造四个金属接触元件385a、385b、385c和385d。

由于四个p+富集区域375a、375b、375c和375d与四个金属接触元件385a、385b、385c和385d之间分别不存在氧化物材料，则分别在四个p+富集区域375a、375b、375c和375d中的每个与相应的金属接触元件385a、385b、385c和385d之间配备可靠的电接触。

从图3所示的截面图可以看出，分别与金属接触元件385a、385b、385c和385d的相应下半部分相比，金属接触元件385a、385b、385c和385d的上半部分被加宽。金属接触元件385a、385b、385c和385d的形状反映了金属接触元件385a、385b、385c和385d为导体路径提供了电接触，该导体路径由第二保护层390覆盖。因此，金属接触元件385a、385b、385c和385d的上半部分代表这种导体路径的截面图，该导体路径垂直延伸至用作电路元件350的截面图的图平面。这些导体路径在第 三掩模步骤中构建。

为了进一步保护集成电路元件350，在第一钝化层380和包括导体路径在内的四个金属接触元件385a、385b、385c和385d之上配备了第二钝化层390。该第二钝化层优选地由Si₃N₄制成。

为了接触整个集成电路元件350，在第二钝化层390中配备了开口(未示出)。典型地，这些开口由焊球填充，焊球用于持久地接触具有在衬底(例如，印刷电路板)上形成的接触点或焊盘或形成在其它半导体设备上形成的接触点的电路元件350。接触点与集成电路元件之间的持久接触通常由焊接或粘合工艺来建立。第二钝化层390内的开口通过第四掩模步骤形成。

从以上描述可以看出，可以借助于半导体制造工艺来生产集成电路元件350，该半导体制造工艺总共仅需要四个掩模步骤。因此，图2所示的非对称电路装置202能以非常有效且低成本的方式实现。

在上下文中，应注意，图3所示的电路元件350可通过应用另一掩模步骤来修改，在所述另一掩模步骤中，减小了衬底360与p-富集层365之间的界面的面积。因此，图2所示的电阻器R₂的值增加。这意味着，可以通过建立这样的另一掩模步骤来调节R₂的精确电阻。

可以通过另一掩模步骤执行电路元件350的又一修改，在所述另一掩模步骤中，可以产生二极管D₁和D₃的两个不同的低击穿电压。因此，在第一n富集阱结构370a与p富集层365之间引入了浅n扩散。这种空间上设置的n扩散导致与第二n富集阱结构370b的掺杂水平不同的第一富集阱结构370a的掺杂水平。因此，可以产生二极管D₁和D₃的不同的反向击穿电压。

应指出，n富集阱结构中的掺杂水平的降低导致在n富集阱结构与相应的p+富集区域之间的界面处形成的二极管的相应的反向击穿电压的增加。这一事实提供了下列可能性：D₁和D₂的击穿电压之间的不同也可以通过第一富集阱结构370a内的另一空间非均匀n扩散来产生。例如，第一富集阱结构370a的右部分可以包括比第一富集阱结构370a的左部分高的n掺杂水平。这可能导致二极管D₂的反向击穿电压比二极管D₁的反向击穿电压低。因此，通过适当地调节第二n富集阱结构370b的掺杂水平和空间非均匀第一富集阱结构370a的掺杂水平，可以以简单且非常可靠的方式来制造具有非对称二极管布置的保护电路202。

如果将具有较高的击穿电压的二极管布置在电路装置202的第一路径220中，则改善负ESD脉冲情况下的电路元件350的电行为。这意味着具有较高击穿电压的二极管是图2中所示的二极管D₁。从而减小了负ESD激励下的流经第一路径220的部分ESD电流。下面等式给出了用于计算该部分ESD电流的公式：

$\frac{I_1}{I_{\mathrm{ESD}}}=\frac{R_2{I}_{\mathrm{ESD}}-(U_{\mathrm{BD}1}-U_{\mathrm{BD}3})}{I_{\mathrm{ESD}}(R_1+R_2)}---\left(2\right)$

因此，I₁是流经第一电气路径220的电流。I_ESD是总ESD电流，其由包括负极性的ESD事件感应。R₁和R₂是图2所示的电阻器R₁和R₂的欧姆电阻。U_BD1是二极管D₁的反向击穿电压，U_BD2是二极管D₂的反向击穿电压。

应指出，当半导体材料的掺杂类型互换时，可以实现电路元件350的相同的电行为。这意味着，在p型掺杂的所有区域中提供n型掺杂，以及在具有n型掺杂的所有区域中提供具有相同掺杂水平的p型掺杂。

图4示出了n富集阱结构471的俯视图，其中以优美(elegant)的方式形成了具有不同反向击穿电压的二极管D₁和D₂。附图标记472表示阱结构471的边缘。

第一二极管D₁由第一p+富集区域476a与n富集阱结构471之间的界面形成。通过在第一p+富集区域476a上形成的第一金属接触的下半部分486a接触芯片二极管D1。第一金属接触的上半部分487a在第一钝化层(图4中未示出)上形成。

第二二极管D₂由第二p+富集区域476b与n富集阱结构471之间的界面形成。通过在第二p+富集区域476b上形成的第二金属接触的下半部分区域486b接触芯片二极管D₂。第二金属接触的上半部分487b在第一钝化层(图4中未示出)上形成。

从图4可以看出，二极管D₁是以圆弧的方式环绕着二极管D₂形成的。因此，二极管D₂具有关于中心二极管D₂的同心的环状物的一部分的形状。

应注意，术语“包括”不排除其它元素或步骤，“一”或“一个”不排除多个。也可以对结合不同实施例所描述的元素进行组合。还应注意，权利要求中的附图标记不应被理解为限制权利要求的范围。

为了概括本发明的上述实施例，说明如下：

描述了静电放电保护，其中将二极管布置在同时在两个导体之间延伸的两个电气路径中，这两个导体与ESD敏感电子组件的输入端子连接。每个路径都包括被串联地布置、且彼此极性相反的两个二极管。总共四个二极管中的至少一个包括不同的反向击穿电压。保护电路和ESD敏感组件形成整体。由于每个路径中的两个二极管的串联，相应的ESD保护电路包括极低的电容。

根据第一实施例，两个路径的概念将具有低电容和高击穿电压的两个二极管与具有高ESD性能和高电容的两个二极管组合起来。第一路径将保护右路径及所连接的IC使之免受正ESD脉冲，另一路径针对负ESD脉冲。

根据第二实施例，仅提供一个具有高反向击穿电压的二极管连接到地。在负ESD脉冲的情况下，通过调整两个路径的内部电阻的关系来实现第一路径的保护。

所述集成ESD保护可用于电子装置或集成电路，特别是用于所有象移动电话和媒体播放器等的手持设备，其中空间是重要因素。两个路径集成的ESD保护设备的低电容使得其适用于象USB2.0的快速应用。

附图标记列表：

100        保护电路

110        第一导体

115        第二导体

120        第一电气路径

125        第二电气路径

D₁         二极管

D₂         二极管

D₃         二极管

D₄         二极管

In         输入端

Out        输出端

GND        地

202        保护电路

210        第一导体

215        第二导体

220        第一电气路径

225        第二电气路径

D₁         二极管

D₂         二极管

D₃         二极管

D₄         二极管

R₁         电阻

R₂         电阻

In         输入端

Out        输出端

GND        地

350        集成电路元件

360      p++富集衬底

365      p-富集外延生长层

370a     第一n富集阱结构

370b     第二n富集阱结构

375a     第一p+富集区域

375b     第二p+富集区域

375c     第三p+富集区域

375d     第四p+富集区域

380      第一钝化层(SiO₂)

385a     第一金属接触元件

385b     第二金属接触元件

385c     第三金属接触元件

385d     第四金属接触元件

390      第二钝化层(Si₃N₄)

D₁       二极管

D₂       二极管

D₃       二极管

D₄       二极管

471      n富集阱结构

472      n富集阱结构的边缘

476a     第一p+富集区域

476b     第二p+富集区域

486a     第一金属接触的下半部分(在第一p+富集区域上形成)

486b     第二金属接触的下半部分(在第二p+富集区域上形成)

487a     第一金属接触的上半部分(在第一钝化层上形成)

487b     第二金属接触的上半部分(在第一钝化层上形成)

D₁       二极管

D₂       二极管

Claims (25)

1、一种电路装置，用于保护电子组件使之免于因电压过载而受到损坏，具体用于保护集成半导体设备使之免于因静电放电电流而受到损坏，所述电路装置包括：

第一导体(110，210)，被适配为连接至第一电压电平；

第二导体(115，215)，被适配为连接至第二电压电平；

第一电气路径(120，220)，使第一导体(110，210)与第二导体(115，215)相互连接；

第二电气路径(125，225)，使第一导体(110，210)与第二导体(115，215)相互连接；

第一二极管(D₁)和第二二极管(D₂)被串联地布置在第一电气路径(120，220)内、且极性彼此相反，其中第一二极管(D₁)具有第一反向击穿电压，第二二极管(D₂)具有第二反向击穿电压；

第三二极管(D₃)和第四二极管(D₄)被串联地布置在第二电气路径(125，225)内、且极性彼此相反，其中第三二极管(D₃)具有第三反向击穿电压，第四二极管(D₄)具有与第三反向击穿电压不同的第四反向击穿电压；其中

电路装置(100，202)与至少一个另一电子组件形成整体，所述电子组件分别连接至第一导体(110，210)和第二导体(115，215)。

2、根据权利要求1所述的电路装置，其中

电路装置(100，202)和所述另一电子组件在一个半导体晶体内形成。

3、根据权利要求1所述的电路装置，其中

所述第二电压电平为地电平(GND)。

4、根据权利要求1所述的电路装置，其中

第一二极管(D₁)和第三二极管(D₃)被布置为相对于第一导体(110，210)具有相同的极性；以及

第二二极管(D₂)和第四二极管(D₄)被布置为相对于第二导体(115，215)具有相同的极性。

5、根据权利要求1所述的电路装置，其中

第一反向击穿电压与第四反向击穿电压相同；以及

第二反向击穿电压与第三反向击穿电压相同。

6、根据权利要求5所述的电路装置，其中

第一反向击穿电压位于30伏与100伏之间，优选地位于50伏与80伏之间；以及

第二反向击穿电压位于3伏与20伏之间，优选地位于5伏与15伏之间。

7、根据权利要求1所述的电路装置，其中

第一、第二和第三反向击穿电压具有相同的值。

8、根据权利要求7所述的电路装置，还包括：

第一电阻器(R₁)，被布置在第一电气路径(220)中；以及

第二电阻器(R₂)，被布置在第二电气路径(225)中。

9、根据权利要求8所述的电路装置，其中

将第一电阻器(R₁)分别与第一二极管(D₁)以及与第二二极管(D₂)串联地布置；以及

将第二电阻器(R₂)分别与第三二极管(D₃)以及与第四二极管(D4)串联地布置。

10、根据权利要求7所述的电路装置，其中

第一反向击穿电压位于3伏与20伏之间，优选地位于5伏与15伏之间；以及

第四反向击穿电压位于30伏与100伏之间，优选地位于50伏与80伏之间。

11、一种集成电子装置，包括：

电子组件；以及

根据权利要求1至10中任一项所述的电路装置(100，202)。

12、一种集成电路元件，用于保护电子组件使之免于因电压过载而受到损坏，具体用于保护集成半导体设备使之免于因有害静电放电电流而受到损坏，所述集成电路元件包括：

第一富集半导体层(365)；

第一富集阱结构(370a)和第二富集阱结构(370b)，二者都在第一富集半导体层(365)中形成；

第一富集区域(375a)和第二富集区域(375b)，二者都在第一富集阱结构(370a)中形成；

第三富集区域(375c)，在第二富集阱结构(370b)中形成；

第四富集区域(375d)，在第一富集半导体层(360)中形成；

第一钝化层(380)，在由第一富集半导体层(365)、第一和第二富集阱结构(370a，370b)、第一、第二、第三和第四富集区域(375a，375b，375c，375d)的上表面部分限定的公共表面形成；其中

第一钝化层(380)包括用于接触富集区域(375a，375b，375c，375d)的四个通孔；

第一接触元件(385a)，容纳于用于接触第一富集区域(375a)的第一通孔中；

第二接触元件(385b)，容纳于用于接触第二富集区域(375b)的第二通孔中；

第三接触元件(385c)，容纳于用于接触第三富集区域(375c)的第三通孔中；

第四接触元件(385d)，容纳于用于接触第四富集区域(375d)的第四通孔中。

13、根据权利要求12所述的集成电路元件，还包括：

衬底(360)，为第一富集半导体层(365)提供基底。

14、根据权利要求13所述的集成电路元件，其中

所述衬底(360)由低欧姆富集半导体材料制成。

15、根据权利要求12所述的集成电路元件，还包括：

第二钝化层(390)，在接触元件(385a，385b，385c，385d)上以及在第一钝化层(380)的部分上形成。

16、根据权利要求15所述的集成电路元件，其中

第二钝化层(390)包括用于电连接接触元件(385a，385b，385c，385d)的开口。

17、根据权利要求12所述的集成电路元件，其中

以弧形方式，优选地以圆弧方式，环绕着第二富集区域(476b)形成第一富集区域(476a)。

18、一种用于制造集成电路元件的方法，所述集成电路元件用于保护电子组件使之免于因电压过载而受到损坏，具体用于保护集成半导体设备使之免于因静电放电电流而受到损坏，所述方法包括步骤：

在衬底(360)上形成第一富集半导体层(365)；

在第一富集半导体层(365)中形成第一富集阱结构(370a)和第二富集阱结构(370b)；

在第一富集阱结构(370a)中形成第一富集区域(375a)和第二富集区域(375b)；

在第二富集阱结构(370b)中形成第三富集区域(375c)；

在第一富集半导体层(365)中形成第四富集区域(375d)；

在由第一富集半导体层(365)、第一和第二富集阱结构(370a，370b)、以及第一、第二、第三和第四富集区域(375a，375b，375c，375d)的上表面部分所限定的表面上形成第一钝化层(380)；

在第一钝化层(380)中形成四个通孔；

形成四个接触元件(385a，385b，385c，385d)，其中的每一个都被容纳在一个通孔内，以使得所述四个富集区域(375a，375b，375c，375d)中的每一个都与四个接触元件(385a，385b，385c，385d)之一接触。

19、根据权利要求18所述的方法，还包括步骤：

在接触元件(385a，385b，385c，385d)上以及第一钝化层(380)的部分上形成第二钝化层(390)。

20、根据权利要求19所述的方法，还包括步骤：

在第二钝化层中形成开口；以及

经由所述开口，电连接接触元件(385a，385b，385c，385d)。

21、根据权利要求18所述的方法，其中

通过外延生长工艺在衬底(360)上形成第一富集半导体层(365)。

22、根据权利要求18所述的方法，其中

通过扩散工艺形成富集阱结构(370a，370b)中的至少一个。

23、根据权利要求18所述的方法，其中

通过扩散工艺形成富集区域(375a，375b，375c，375d)中的至少一个。

24、根据权利要求18所述的方法，其中

通过空间非均匀掺杂形成第一富集阱结构(370a)。

25、根据权利要求18所述的方法，还包括步骤：

在衬底(360)和第一富集半导体层(365)之间形成掩模。

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