KR20210014678A - 트랜지스터 및 다이오드를 포함하는 회로 및 소자 - Google Patents

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Abstract

인버터 논리 회로는 양극 접합 트랜지스터 및 제너 다이오드를 포함한다.
제너 다이오드는 트랜지스터의 베이스와 그라운드(또는 기타 기준 전압) 사이에 접속된다.
베이스에 외부 신호가 없는 상태에서 트랜지스터가 온으로 절환되도록 트랜지스터의 이미터 및 베이스 단자를 가로질러 전압이 인가되었을 때, 다이오드를 통한 누설 전류가 트랜지스터의 이미터-베이스 단자를 통해 충분한 전류를 허용하도록 제너가 역 바이어스 된다.
이에 따라, 트랜지스터는 상시 온 트랜지스터로 동작한다.

Description

트랜지스터 및 다이오드를 포함하는 회로 및 소자
'상시 온(normally on)' 트랜지스터, 이른바 베이스(base)에 인가되는 신호가 없을 때 온(ON) 상태로 동작하는 트랜지스터의 사용은, 트랜지스터의 수를 반감시키고, 상호 보완적인 트랜지스터를 필요로 하지 않고도 논리 게이트(logic gate)의 구성을 허용하기 때문에, 디지털 논리 회로의 구성에 바람직하다.
NPN 양극 접합 트랜지스터(NPN bipolar junction trnasistor)(BJT)는, BJT의 베이스가 저항을 통해 그라운드(ground)에 접속되는 회로 구성을 통해 상시 온 트랜지스터로 동작할 수 있는 것으로 알려져 있다.
BJT의 이미터(emitter) 및 베이스 단자를 가로질러 전압이 인가될 때, 이미터는 보다 양의 값으로 되고, 전류가 베이스 단자에서 저항을 통해 흐를 수 있다.
이는 트랜지스터의 이미터와 콜렉터 단자 사이에 전류의 흐름을 허용하며, 다시 말해, 트랜지스터는 온으로 된다.
트랜지스터를 오프(OFF)로 절환하기 위하여, 충분한 전류를 제공할 수 있는 전류원(current source)에 저항을 통해 트랜지스터의 베이스가 접속되어, 이미터와 콜렉터 사이의 전류 흐름이 저지되도록, 트랜지스터를 통한 전류가 충분하게 강하(또는 정지)한다.
저항의 온도 계수(temperature coefficient)는 일반적으로 크다.
이는 광범위한 온도 범위에 걸쳐 작동 안정성을 지닌 상술한 회로를 제공하는 것을 어렵게 한다.
게다가, 트랜지스터가 전류원에서 사용할 수 있는 최대 전류에서 오프로 절환될 수 있을 만큼, 저항의 저항 값(옴)은 충분히 전류를 제한할 수 있을 정도로 커야만 한다.
상대적으로 이러한 요건을 만족하는 값을 가진 저항은 물리적으로 부피가 크다.
이러한 이유들로 인해, 수많은 집적 회로(integrated circuit)(IC)에 이 회로 설계를 사용하는 것은 실용적이지가 않다.
본 발명은 상기의 문제점을 해소하기 위한 것이다.
본 발명의 첫 번째 관점에 따르면, 양극 트랜지스터(bipolar transistor)와, 신호원(signal source)에 절환 가능하게 접속 가능한 양극 트랜지스터의 베이스(base) 단자와; 트랜지스터의 베이스 단자에 접속되는 제1단자와, 기준 전압(reference voltage)에 접속되는 제2단자를 포함하는 다이오드를 포함하는 회로에 있어서; 상기 회로는, 트랜지스터의 베이스 단자에 신호원이 접속되지 않았을 때, 양극 트랜지스터의 이미터(emitter) 단자에 가해지는 전압이, 트랜지스터의 베이스 단자를 통해 그리고 다이오드를 통해 전류 흐름을 야기하도록 배열되어, 트랜지스터가 온 상태가 되도록 하며; 상기 신호원의 임피던스는, 이미터와 베이스 단자를 통한 트랜지스터의 임피던스 보다 낮으며; 상기 다이오드는, 신호원이 트랜지스터의 베이스에 접속되었을 때, 트랜지스터를 오프 상태로 절환시키도록, 베이스 단자를 통한 전류 흐름이 저감되는 전류 제한 기능을 제공하도록 선택되는 회로를 제공한다.
다이오드는 종래 기술의 회로에 있어서 커다란 저항의 전류 제한 기능을 제공하지만, 다이오드는, 저항과 다르게, 상대적으로 작은 전자 부품이므로, 디지털 논리 회로를 구현하는 데에 사용하기에 보다 적합하다.
다이오드의 전류 제한 기능은, 온일 때, 트랜지스터의 이미터 베이스를 가로질러 상대적으로 작은 전위 강하를 허용하기 때문에, 트랜지스터의 베이스-이미터 단자를 통한 전류 흐름을 제한하는 편리한 수단을 제공한다.
이는 트랜지스터가 오프와 온 사이에서 절환될 때, 베이스 트랜지스터의 전압에 작은 변화(기준 전압에 비해)를 야기하며, 반도체 소자 내에 형성된 이웃한 트랜지스터의 베이스 간에 기생(parasitic) 효과가 형성될 가능성을 저감시킨다.
다이오드는 하나 이상의 방식으로 전류 제한 기능을 제공할 수 있다.
요구되는 저항을 제공하는 물리적 크기로 다이오드가 선택될 수 있으며, 다이오드가 작을수록 그 전류 전달 용량이 보다 제한된다.
대체적이거나 추가적으로, 트랜지스터의 이미터 단자와 다이오드의 제2단자를 가로질러 전압이 인가되었을 때, 다이오드가 역 바이어스 되도록 회로 내에 배치될 수 있다.
특히 보다 큰 다이오드가 사용되는 경우, 후자의 방법이 바람직하다.
다이오드가 그 항복 전압(breakdown voltage) 보다 낮은 다이오드를 가로지르는 전압으로 역 바이어스 되도록, 다이오드 회로가 동작할 수 있다.
역 바이어스 시, 다이오드를 통한 전류 흐름은 양자 터널링(quantum tunnelling)으로 인한 누설 전류(leakage current)의 결과일 것이다.
다이오드는 제너 다이오드(zener diode)일 수 있다.
많은 다른 타입의 다이오드와 비교해 보면, 제너 전압(항복 전압) 미만으로 바이어스 되었을 때, 제너 다이오드는 다른 다이오드에 비해 안정적으로 동작한다.
그럼에도 불구하고, 순방향 바이어스로 동작할 수 있는 예를 들면, 터널 다이오드(tunnel diode)와 같은 대체 다이오드가 사용될 수 있다.
바람직하게, 다이오드의 온도 계수의 모듈러스는 섭씨 온도 당 2mV 이하다.
보다 바람직하게, 온도 변화에 최고 수준의 작동 안정성을 제공하기 위하여, 다이오드는 섭씨 온도 당 대략 0mV의 온도 계수를 가진다.
이러한 온도 계수를 제공하기 위하여, 다이오드는 약 5.6V 이하, 보다 바람직하게는 약 5.6V의 제너 전압을 나타내는 것으로부터 선택된 제너 다이오드인 것이 바람직하다.
양극 접합 트랜지스터는 PNP 또는 NPN 형태일 수 있다.
PNP 형태를 사용하면, 기존의 전류가 이미터로부터 트랜지스터를 통해 베이스 단자에서 다이오드로 흐르도록, 이미터와 다이오드의 제2단자를 가로지르는 전압이 배치되며, 신호원은 전류원이다.
NPN 형태를 사용하면, 기존의 전류가 다이오드의 제2단자로부터 다이오드를 통해 베이스 단자로 흐르고 이미터를 통해 나오도록, 이미터와 다이오드의 제2단자를 가로지르는 전압이 배치되며, 신호원은 전류 싱크(current sink)이다.
회로는, 트랜지스터의 베이스에 접속된 입력에 반대 논리 수준(opposite logic level)을 나타내는 전압을 출력시키는 예를 들면, 인버터 논리 게이트와 같은 논리 게이트의 구현에 특별한 유용성을 찾는다.
다른 논리 동작을 수행하는 논리 게이트를 구현하기 위하여, 위에서 다양하게 설명한 바와 같은 상술한 회로 중 다수가 함께 접속될 수 있다.
본 발명의 다른 관점에 따르면, 회로를 구동시키는 방법에 있어서; 상기 회로는, 양극 트랜지스터와, 트랜지스터의 베이스 단자에 접속되는 제1단자를 가진 다이오드와, 기준 전압에 접속되는 다이오드의 제2단자를 포함하며; 전압이, 트랜지스터의 이미터 단자와 다이오드의 제2단자를 가로질러 인가되며; 상기 방법은, 양극 트랜지스터의 이미터 및 베이스 단자를 가로지르는 임피던스 보다 낮은 임피던스를 가진 신호원에 트랜지스터의 베이스 단자와 다이오드의 제1단자를 절환 가능하게 접속시키는 것을 포함하며; 접속되지 않았을 때, 트랜지스터를 온으로 절환하기 위하여 트랜지스터의 베이스 단자를 통해 그리고 다이오드를 통한 전류 흐름을 야기하며; 접속되었을 때, 트랜지스터를 오프로 절환시키도록, 트랜지스터의 제어 단자를 통해 전류 흐름이 저감되는 회로 구동 방법을 제공한다.
본 발명의 또 다른 관점에 따르면, 트랜지스터의 콜렉터 및 이미터 영역을 제공하는 제1타입 반도체 재료의 제1 및 제2영역과, 제1타입의 제1 및 제2영역 사이에 위치하여 각각에 접촉하며 트랜지스터의 베이스 영역을 제공하는 제2타입의 제1영역을 포함하는 양극 트랜지스터와; 제2타입의 제1영역과, 다이오드 접합을 형성하기 위하여 제2타입의 제1영역의 상대적으로 고도로 도프된 부분과 접촉하는 제1타입 반도체의 추가 영역을 포함하는 다이오드를 포함하는 반도체 소자를 제공한다.
이 구조는, 트랜지스터의 베이스를 제공하는 반도체 영역(semiconductor region)이 다이오드의 PN 접합 또한 제공하는 영역 중 하나를 제공하기 때문에, 상술한 회로를 형성하는 편리한 수단을 제공한다.
상기 다이오드는, 제2타입의 제1영역의 나머지 부분에 비해 상대적으로 고도로 도프된 제2타입의 제1영역의 일부를 포함할 수 있다.
상기 제2타입의 제1영역의 일부는, 상대적으로 고도로 도프되고, 제1타입 반도체의 추가 영역은 제너 다이오드를 제공할 수 있다.
상기 트랜지스터는, 횡형 양극 접합 트랜지스터 일 수 있으며, 제1타입의 제1 및 제2영역은 제2타입의 제1영역에 대하여 서로 가로로 간격을 두고 존재하며, 제2타입의 제1영역과 동일한 측에 놓인다.
반도체 소자는, 제1타입 반도체의 추가 영역과 접속되는 전기적 단자를 포함할 수 있으며, 이는 다이오드의 단자를 제공한다.
상기 제1타입 반도체의 추가 영역은, 반도체 웨이퍼 상에 증착된 반도체 층에 의해 적어도 부분적으로 제공될 수 있으며, 트랜지스터의 베이스 영역을 제공하는 제2타입의 제1영역을 적어도 부분적으로 정의한다.
비록 덜 바람직하지만 카운터 도핑이 대신 사용될 수 있으나, 베이스 영역을 카운터 도핑 할 필요 없이 이들 영역을 제공하는 편리한 수단을 제공한다.
제1타입 반도체 재료의 제1 및 제2영역은, 반도체 웨이퍼 상에 증착된 반도체 층에 의해 제공될 수 있으며, 트랜지스터의 베이스 영역을 제공하는 제2타입의 제1영역을 적어도 부분적으로 정의한다.
이는 다시 실리콘 웨이퍼를 카운터 도핑하는 이점을 제공한다.
반도체 소자는, 트랜지스터용 베이스 접점을 포함할 수 있으며, 상기 베이스 접점은 제2타입의 제1영역의 상대적으로 고도로 도프된 일부와 직접 접촉한다.
반도체 소자는, 제1타입 반도체의 추가 영역에 직접적으로 접촉하는 다이오드용 접점 단자를 포함할 수 있다.
상기 제1타입 반도체의 추가 영역은, 상대적으로 고도로 도프되며 제2타입의 제1영역과 함께 다이오드를 제공하는 제1부분과, 제1부분에 비해 상대적으로 저도로 도프되며 기판 층을 제공하는 제2부분을 포함할 수 있다.
반도체 소자는, 기판 층 내에 제2타입의 제1영역을 다수 포함할 수 있으며, 기판 층에 의해 서로 절연된다.
이러한 방법으로, 다수의 트랜지스터-다이오드 소자가 단일 웨이퍼 상에 형성될 수 있다.
다음의 도면을 참조하면서 예를 드는 형태로 이제 본 발명을 설명한다.
도 1은 PNP 양극 접합 트랜지스터 및 역 바이어스 제너 다이오드를 포함하여 인버터 논리 게이트(NOT 게이트)를 구현하는 회로를 도시하는 도,
도 2는 NPN 양극 접합 트랜지스터 및 역 바이어스 제너 다이오드를 포함하여 인버터 논리 게이트(NOT 게이트)의 기능을 구현하는 회로를 도시하는 도,
도 3은 도 1의 회로 조각(circuit fragment) 2개를 이용하여 2개의 상시 온 트랜지스터를 포함하는 버퍼의 기능을 구현하는 회로를 나타내는 도,
도 4는 도 1의 두 회로 조각을 이용하여 구현되는 상시 온 트랜지스터를 포함하는 NAND 게이트를 구현하기 위한 회로를 나타내는 도,
도 5는 도 1의 회로 2개를 이용하여 구현되는 상시 온 트랜지스터를 포함하는 NOR 게이트를 구현하기 위한 회로를 나타내는 도,
도 6a, 6b, 그리고 6c는 횡형(lateral) PNP 양극 접합 트랜지스터 및 제너 다이오드를 제공하기 위한 변형된 반도체 층 구조를 나타내는 측단면도.
도 1을 참조하면, PNP 양극 접합 트랜지스터(11)를 포함하는 회로(10)가 도시되어 있다.
트랜지스터의 이미터(E)는 상측의 레일에 접속되고, 트랜지스터의 콜렉터(C)는 그라운드나 몇몇 기타 하측의 기준 전압에 접속되어 있다.
트랜지스터(11)의 베이스(B)는 스위치(12)를 통해 전류원(13)에 절환 가능하게 접속될 수 있다.
제너 다이오드(14)의 제1단자는 스위치(12)를 통해 트랜지스터(11)의 베이스(B)와 전류원(13) 둘 모두에 접속된다.
다이오드(14)의 제2단자는 그라운드나 몇몇 다른 하측의 기준 전압에 접속된다.
제너 다이오드(14)는 역 바이어스가 되도록 배향된다.
제너 다이오드(14)는 섭씨 온도 당 0mV에 가능한 한 가까운 온도 계수를 가지도록 약 5.6V의 제너 전압으로 선택된다.
이는 예를 들면, 외부 조건의 결과로 다이오드 온도의 어떠한 변화에도 다이오드의 특성이 안정적으로 유지되는 것을 보장한다.
전류원(13)이 베이스 단자(B)로부터 단락되는 스위치(12) 오픈 상태에서, 트랜지스터(11)와 다이오드(14)를 가로질러 전압 강하가 있으며, 이에 따라, 트랜지스터(11)의 이미터 베이스 단자를 통해 그리고 역 바이어스 다이오드(14)를 통해 기존의 전류가 흐르고; 전류는 누설 전류로 인해 다이오드(14)를 통해 흐른다.
회로(10)는 다이오드(14)를 가로지르는 전압 강하가 다이오드(14)의 항복 전압 미만이 되도록 배치된다.
따라서, 누설 전류는 다이오드(14) 내의 양자 터널링 효과의 결과에 의한 것이다.
다이오드(14)는, 이를 가로지르는 예상되는 전압 강하에 대하여, 충분한 누설 전류가 이를 통해 흐르고 이에 따라 다이오드의 이미터(E)와 베이스(B) 사이에도 흐르도록 선택되어, 트랜지스터의 이미터(E)와 콜렉터(C) 사이에 전류가 흐르는 것을 허용하여, 즉, 트랜지스터가 온으로 된다.
추가적으로, 트랜지스터가 온으로 되는 것을 보장하면서도 누설 전류 흐름을 가능한 한 낮게 유지하도록, 이를 가로지르는 예상되는 전압으로 다이오드가 선택되는 것이 바람직하다.
트랜지스터가 온 일 때, 이는 트랜지스터를 가로지르는 전압 강하를 저감시킨다는 이점을 가지며, 이에 따라, 트랜지스터가 오프와 온 사이에서 절환될 때, 트랜지스터의 베이스(몇몇 기준 전압의 그라운드에 비해)의 잠재적인 변화를 저감시킨다.
이는 동일 웨이퍼 내에 형성되는 트랜지스터들 사이에서 정적 필드(static field)를 최소화한다.
일예로서, 트랜지스터를 가로지르는 절환 전압(switching voltage)은 약 0.5V로 제한되는 것이 바람직하다.
스위치(12)가 닫히면, 전류원이 트랜지스터(11)의 베이스 단자(B)에 접속된다.
전류원의 임피던스는 트랜지스터(11)의 이미터 베이스 단자들을 통한 임피던스 보다 낮게 선택되어, 다이오드(14)가 전류원(13)으로부터 전류를 트랜지스터(11)의 베이스(B) 보다 우선적으로 끌어 들이도록 야기한다.
중단되지 않는다면, 이미터와 콜렉터 사이의 전류가 트랜지스터가 오프로 간주되는 정도까지 저감되어, 이는 상기 트랜지스터(11)의 이미터-베이스를 통한 전류를 예를 들어, 실질적으로 0까지 감소시키는 결과를 초래하게 된다.
스위치(12)가 닫히면, 트랜지스터(11)를 통한 전류가 저감되는 것을 보장하기 위하여, 다이오드(14)는 전류가 제한될 필요가 있으며, 즉, 전류원(13) 뿐 아니라 트랜지스터(11)로부터의 전류에 의해 공급될 수 있는 최대 전류를 전달할 용량을 가지지 않는다.
상술한 회로 배치에서, 베이스에 어떠한 신호도 인가되지 않을 때, 트랜지스터가 온으로 되기 때문에, 트랜지스터(11)는 상시 온 트랜지스터로 작동하는 것으로 간주될 수 있다.
도 1의 회로는 인버터 (NOT) 논리 게이트를 구현하기 위하여 사용될 수 있다.
베이스가 신호원 즉, 전류원(13)에 접속(입력 온)될 때, 트랜지스터(11)의 콜렉터 측에서의 전류 흐름은 실질적으로 0(출력 오프)으로 될 것이다.
반대로, 베이스가 신호원으로부터 단락(입력 오프)되면, 콜렉터를 통해 전류가 흐르게(출력 온) 될 것이다.
도 2는 도 1의 회로와 동일한 기능을 구현하는 변형된 회로(20)를 나타내지만, 여기에서 PNP 양극 트랜지스터가 NPN 양극 트랜지스터로 대체되어 있다.
이 회로(20)는, 극성이 역전되고 전류원이 전류 싱크(23)로 대체되는 것을 제외하고는 유사한 방식으로 동작한다.
스위치(22)가 닫혔을 때, 역 바이어스된 다이오드(24)와 트랜지스터(21)를 가로지르는 전위는 다이오드를 통하여 누설 전류 흐름을 야기하고, 이에 따라 트랜지스터를 온으로 절환하기에 충분한 전류가 트랜지스터(21)의 베이스로 흐르게 한다.
스위치(22)가 닫혀, 전류 싱크(23)가 트랜지스터(21)의 베이스(B)에 접속되었을 때, 베이스(B)와 이미터(E) 단자 사이의 트랜지스터(21)의 임피던스에 비해 낮은 임피던스의 이점에 의해, 다이오드를 통한 전류가 전류 싱크(23)를 통해 우선적으로 유입된다.
그 결과, 트랜지스터의 베이스(B)로의 전류는 예를 들어 차단되듯이 저감되어 트랜지스터를 오프로 절환시키게 된다.
이해를 돕기 위하여, 도 1은 일반적으로 전류원(13)과 스위치(12)를 나타낸다.
대부분의 실제적인 구현에 있어서, 전류가 독립적인 전류원이 아닌 상측 레일로부터 궁극적으로 유도되도록, 트랜지스터의 베이스는 다른 논리 회로(들)의 출력에 접속될 것이다.
그렇다면, 트랜지스터의 이미터와 베이스 사이의 임피던스 보다 상측 레일에서 베이스 단자까지의 회로 장치의 임피던스가 낮도록 회로가 설계된다.
마찬가지로, 도 2에도 동일하게 적용되었다.
도 3, 4 및 5는 다른 기능들을 구현하기 위해 도 1의 인버터 논리 회로 다수를 조합하여 구성되는 회로의 예를 나타낸다.
도 3의 회로는, 완충 회로(buffer circuit)를 구현하기 위하여, 제2회로(우측)의 트랜지스터의 베이스에 접속된 입력을 제공하는 제1회로의 트랜지스터의 콜렉터에 의하여 제공되는 이들(좌측)의 첫 번째 출력으로 배치된 도 1의 인버터 회로 2개로 이루어져 있다.
도 4의 회로는 NAND 논리 게이트를 구현한다.
이는 도 1의 인버터 회로 2개로 이루어지며, 각각은 서로 다른 입력 INA 및 INB를 수신하도록 배치된다.
두 회로의 출력 즉, 각 트랜지스터의 콜렉터에서의 출력은 논리 회로의 출력을 제공하기 위하여 하나로 접속된다.
도 5의 회로는 NOR 논리 게이트를 구현한다.
이는 도 1의 인버터 회로 2개로 이루어지며, 각각은 서로 다른 입력 INA 및 INB를 수신하도록 배치된다.
제1회로(위)의 트랜지스터의 콜렉터의 출력은 제2회로(아래)의 트랜지스터의 이미터에 접속된다.
제2회로의 트랜지스터의 콜렉터는 논리 회로의 출력을 제공한다.
도 2의 회로를 다수로 조합하는 것으로 대체하여 도 3 내지 도 5의 모든 회로가 구현될 수 있다는 것으로 이해될 것이다.
도 6a, 6b 및 6c는 도 1의 PNP 양극 접합 트랜지스터 및 제너 다이오드를 구현하기 위한 변형 반도체 층 구조를 나타낸다.
도 6a를 참조하면, 횡형 양극 접합 트랜지스터가 제1 n-타입 반도체 영역(100)으로 제공되며, 이는 p-타입 층(101)(예를 들면, 다수의 영역(100)이 제공되며, 다수의 트랜지스터 제너 다이오드 회로 소자를 형성하기 위하여 기판에 의해 서로로부터 절연되는 기판) 내에 형성되는 트랜지스터의 베이스 영역을 제공한다.
n-타입 영역(100)의 일부는 n+타입 영역(102)을 제공하기 위하여 고도로 도프(dope)된다.
n+ 영역(102)은 p 기판(101)과 트랜지스터의 베이스 접점(B) 둘 모두에 접촉한다.
n+ 영역(102)은 n-타입 영역(100)의 보다 덜 고도로 도프된 부분 아래로 연장된다.
트랜지스터의 콜렉터 및 이미터 영역을 제공하는 별도의 p-타입 영역(103, 104)을 정의하기 위하여 n-타입 영역(100)(예를 들면, 실리콘 웨이퍼의 표면 상)에 폴리 실리콘의 패턴이 제공된다.
이미터 및 커넥터 접점을 제공하기 위하여 영역(103, 104) 상에 콜렉터 및 베이스를 위한 접점이 제공된다.
웨이퍼 상에 도프되지 않았거나 저도로 도프(lightly dope)된 폴리 실리콘을 증착하고, 이후 그 자리에서 도프하는 것에 의해 p-타입(103, 104) 영역이 바람직하게 제조된다.
도프 공정의 조건은, 카운터-도프(counter-dope)된 폴리 실리콘에 바로 인접한 n-타입 영역(100)의 일부를 바람직하게 형성하도록 하여, 이들이 p-타입 영역(103, 104)의 일부를 형성하도록 한다.
p-타입 기판(101)의 일부는 추가적인 p+ 영역(105)을 제공하기 위하여 고도로 도프되며, 이는 그들의 강한 도프 수준에 의해 제너 다이오드를 제공하는 다이오드 접합(106)을 형성하도록 베이스의 n+영역(102)과 직접 접촉한다.
제너 다이오드의 제2단자를 제공하기 위하여 p기판(101)에 전기적 접점(D)이 마련된다.
도 6b는 변형 구조를 나타내며, 여기에서 제너 다이오드의 한 쪽 절반을 형성하는 도 6a의 추가적인 p+ 영역(105)은, 도프된 실리콘 웨이퍼(예를 들면, p-타입 영역(103, 104)이 형성되는 동일한 공정 내에서)의 표면 상에 증착되는 고도로 도프된 폴리 실리콘층(105A)이 대신 마련된다.
트랜지스터의 n+ 베이스 영역과 상대적으로 저도로 도프된 p-타입 기판(100)(변형에서는 오직 p-타입 기판 위로만 연장될 수 있음) 사이의 웨이퍼 내에서 PN 접합을 가로질러 폴리 실리콘층(105A)이 가로로 연장된다.
이전과 같이, 도프되지 않았거나 상대적으로 저도로 도프된 폴리 실리콘이 고도로 도프된 p-타입 층(p+ 층)을 형성하기 위하여 실리콘 웨이퍼 상에 증착되고, 이후, 그 자리에서 도프된다.
바람직하게는, 고도로 도프된 p+ 층(105A)의 일부를 형성하기 위하여, n+ 층(102)에 바로 인접한 p-타입 기판의 일부를 변환시키도록 도프 조건이 선택된다.
그 아래에 매립된 n+ 타입 영역을 가진 n 영역(100)으로 이루어진 베이스 영역의 제공은, 횡형 트랜지스터 구조의 결과로 부주의하게 형성되는 임의의 기생 종형(vertical) 트랜지스터의 효율을 저감시킨다.
그러나, 이러한 층 구조를 제공하는 것은, 이미 고도로 도프된 영역 내에서 저도로 도프된 물질을 형성하기 어렵기 때문에 복잡하다.
그럼에도 불구하고, 저도의 N층 보다 예를 들면, 웨이퍼 전체를 가로질러 N+ 층이 위치하는 것에 의한 다수의 에피텍셜 층(epitaxial layer)을 이용하여 수행될 수 있다.
도 6c는, 도 6b와 유사하게 베이스의 n+ 영역(102)이 베이스의 n 영역(100) 인근에 놓이지만, 그 아래로 연장되지 않는 다른 변형 구조를 나타낸다.
이 구조는 추가적인 도프 공정을 통해 n- 영역(100)이 형성된 후에, n+ 영역(102)이 쉽게 형성될 수 있기 때문에, 도 6b에 비해 형성하기 쉽다.
도 6a와 비교하여 이 실시예의 추가적인 차이점은, 다이오드의 제2단자(D)가 p 기판(101)이 아닌 p+ 층(105A)에 직접적으로 접속되어, 베이스, 이미터, 그리고 콜렉터 단자로 웨이퍼의 동일한 쪽에 마련될 수 있다는 것이다.
웨이퍼의 표면에서 N 타입 물질(100)을 저감시키기 위하여 저 에너지 P-타입 이온 주입(implant)이 이용될 수 있다.
이는 횡형 트랜지스터 게인(gain)을 높게 유지하면서도, 종형 기생 트랜지스터의 게인을 저감시켜 100을 형성하기 위해 사용될 수 있는 보다 높은 농도의 N 도펀트(dopant)를 허용한다.
층 타입을 주변으로 스와핑 함으로써 제너 다이오드를 가지고 NPN 양극 트랜지스터를 형성하기 위하여, 도 6a 내지 도 6c의 변형 구조가 개조될 수 있음을 알 수 있을 것이다.
다이오드 열 계수를 최소화 하도록 제너 전압이 선택되었을 때, 특히 작동 안정성을 부여하기 때문에, 제너 다이오드의 사용은 제너 전압 미만의 이를 가로지르는 전압을 지닌 역 바이어스된 배열에서 바람직하다.
그럼에도 불구하고, 다른 다이오드 구성이 가능하다.
예를 들어, 다이오드가 충분히 작아 전류 제한이 높은 경우, 이는 일반 바이어스된 배열에 사용될 수 있다.
예를 들어, 터널 다이오드와 같이 다른 타입의 다이오드가 사용되는 것 또한 가능하다.
터널 다이오드의 부성 저항(negative resistanc) 영역을 결정하는 높은 전압 미만인 다이오드를 가로지르는 전압을 가진 정방향 바이어스된 조건에서 터널 다이오드가 사용될 수 있다.
10, 20 : 회로
11, 21 : 트랜지스터
12, 22 : 스위치
13 : 전류원
14, 24 : 다이오드
23 : 전류 싱크
B : 베이스
C : 콜렉터
E : 이미터
INA, INB : 입력

Claims (21)

  1. 양극 트랜지스터(bipolar transistor)와,
    신호원(signal source)에 절환 가능하게 접속 가능한 양극 트랜지스터의 베이스(base) 단자와;
    트랜지스터의 베이스 단자에 접속되는 제1단자와, 기준 전압(reference voltage)에 접속되는 제2단자를 포함하는 다이오드를 포함하는 회로에 있어서;
    상기 회로는, 트랜지스터의 베이스 단자에 신호원이 접속되지 않았을 때, 양극 트랜지스터의 이미터(emitter) 단자에 가해지는 전압이, 트랜지스터의 베이스 단자를 통해 그리고 다이오드를 통해 전류 흐름을 야기하도록 배열되어, 트랜지스터가 온 상태가 되도록 하며;
    상기 신호원의 임피던스는, 이미터와 베이스 단자를 통한 트랜지스터의 임피던스 보다 낮으며;
    상기 다이오드는, 신호원이 트랜지스터의 베이스에 접속되었을 때, 트랜지스터를 오프 상태로 절환시키도록, 베이스 단자를 통한 전류 흐름이 저감되는 전류 제한 기능을 제공하도록 선택되는 것을 특징으로 하는 회로.
  2. 제1항에 있어서,
    상기 다이오드는, 전압이 트랜지스터의 이미터 단자에 인가될 때, 역 바이어스 되도록 회로 내에 배치되는 것을 특징으로 하는 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 다이오드는, 섭씨 온도 당 -2mV~2mV 범위의 온도 계수를 가지는 것을 특징으로 하는 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다이오드는, 제너 다이오드인 것을 특징으로 하는 회로.
  5. 제4항에 있어서,
    상기 제너 다이오드는, 4~5.6 볼트 범위의 제너 전압을 가지는 것을 특징으로 하는 회로.
  6. 제5항에 있어서,
    상기 제너 다이오드는, 약 5.6 볼트의 제너 전압을 가지는 것을 특징으로 하는 회로.
  7. 제1항 내지 제6항 중 어느 한 항의 회로를 포함하는 것을 특징으로 하는 인버터 논리 게이트 회로.
  8. 회로를 구동시키는 방법에 있어서;
    상기 회로는, 양극 트랜지스터와, 트랜지스터의 베이스 단자에 접속되는 제1단자를 가진 다이오드와, 기준 전압에 접속되는 다이오드의 제2단자를 포함하며;
    전압이, 트랜지스터의 이미터 단자와 다이오드의 제2단자를 가로질러 인가되며;
    상기 방법은, 양극 트랜지스터의 이미터 및 베이스 단자를 가로지르는 임피던스 보다 낮은 임피던스를 가진 신호원에 트랜지스터의 베이스 단자와 다이오드의 제1단자를 절환 가능하게 접속시키는 것을 포함하며;
    접속되지 않았을 때, 트랜지스터를 온으로 절환하기 위하여 트랜지스터의 베이스 단자를 통해 그리고 다이오드를 통한 전류 흐름을 야기하며;
    접속되었을 때, 트랜지스터를 오프로 절환시키도록, 트랜지스터의 제어 단자를 통해 전류 흐름이 저감되는 것을 특징으로 하는 회로 구동 방법.
  9. 제8항에 있어서,
    상기 다이오드가 역 바이어스 되도록, 트랜지스터의 이미터 단자와 다이오드의 제2단자를 가로질러 전압이 인가되는 것을 특징으로 하는 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 다이오드는 제너 다이오드이고, 트랜지스터가 온 일 때 다이오드를 가로질러 인가되는 전압은 제너 다이오드의 항복 전압 미만인 것을 특징으로 하는 방법.
  11. 트랜지스터의 콜렉터 및 이미터 영역을 제공하는 제1타입 반도체 재료의 제1 및 제2영역과, 제1타입의 제1 및 제2영역 사이에 위치하여 각각에 접촉하며 트랜지스터의 베이스 영역을 제공하는 제2타입의 제1영역을 포함하는 양극 트랜지스터와;
    제2타입의 제1영역과,
    다이오드 접합을 형성하기 위하여 제2타입의 제1영역의 상대적으로 고도로 도프된 부분과 접촉하는 제1타입 반도체의 추가 영역을 포함하는 다이오드를 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 다이오드는, 제2타입의 제1영역의 나머지 부분에 비해 상대적으로 고도로 도프된 제2타입의 제1영역의 일부를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제11항 또는 제12항에 있어서,
    상기 제2타입의 제1영역의 일부는, 상대적으로 고도로 도프되고, 제1타입 반도체의 추가 영역은 제너 다이오드를 제공하는 것을 특징으로 하는 반도체 소자.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 트랜지스터는, 횡형 양극 접합 트랜지스터이고, 제1타입의 제1 및 제2영역은 제2타입의 제1영역에 대하여 서로 가로로 간격을 두고 존재하며, 제2타입의 제1영역과 동일한 측에 놓이는 것을 특징으로 하는 반도체 소자.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    제1타입 반도체의 추가 영역과 접속되는 전기적 단자를 포함하며, 이는 다이오드의 단자를 제공하는 것을 특징으로 하는 반도체 소자.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1타입 반도체의 추가 영역은, 반도체 웨이퍼 상에 증착된 반도체 층에 의해 제공되며, 트랜지스터의 베이스 영역을 제공하는 제2타입의 제1영역을 적어도 부분적으로 정의하는 것을 특징으로 하는 반도체 소자.
  17. 제11항 또는 제16항 중 어느 한 항에 있어서,
    제1타입 반도체 재료의 제1 및 제2영역은, 반도체 웨이퍼 상에 증착된 반도체 층에 의해 제공되며, 트랜지스터의 베이스 영역을 제공하는 제2타입의 제1영역을 적어도 부분적으로 정의하는 것을 특징으로 하는 반도체 소자.
  18. 제12항 내지 제17항 중 어느 한 항에 있어서,
    트랜지스터용 베이스 접점을 포함하며, 상기 베이스 접점은 제2타입의 제1영역의 상대적으로 고도로 도프된 일부와 직접 접촉하는 것을 특징으로 하는 반도체 소자.
  19. 제11항 내지 제18항 중 어느 한 항에 있어서,
    제1타입 반도체의 추가 영역에 직접적으로 접촉하는 다이오드용 접점 단자를 포함하는 것을 특징으로 하는 반도체 소자.
  20. 제11항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1타입 반도체의 추가 영역은, 상대적으로 고도로 도프되며 제2타입의 제1영역과 함께 다이오드를 제공하는 제1부분과, 제1부분에 비해 상대적으로 저도로 도프되며 기판 층을 제공하는 제2부분을 포함하는 것을 특징으로 하는 반도체 소자.
  21. 제20항에 있어서,
    기판 층 내에 제2타입의 제1영역을 다수 포함하며, 기판 층에 의해 서로 절연되는 것을 특징으로 하는 반도체 소자.
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