JPH04218935A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH04218935A JPH04218935A JP3078778A JP7877891A JPH04218935A JP H04218935 A JPH04218935 A JP H04218935A JP 3078778 A JP3078778 A JP 3078778A JP 7877891 A JP7877891 A JP 7877891A JP H04218935 A JPH04218935 A JP H04218935A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パッケージ組立完了後
に外部からの電圧印加によって溶断できるヒューズ素子
を備えた内部調整入力部と、この内部調整入力部の出力
する調整信号に基づき動作調整される内部回路とを備え
た半導体集積回路装置に関し、特に、その内部調整入力
部におけるヒューズ素子の特性、及び内部調整入力部の
回路構成に関する。
に外部からの電圧印加によって溶断できるヒューズ素子
を備えた内部調整入力部と、この内部調整入力部の出力
する調整信号に基づき動作調整される内部回路とを備え
た半導体集積回路装置に関し、特に、その内部調整入力
部におけるヒューズ素子の特性、及び内部調整入力部の
回路構成に関する。
【０００２】
【従来の技術】従来、半導体集積回路であって、半導体
チップを樹脂封止して組立を完了した後に、その外部端
子に電圧を印加することにより内部回路の回路構成や動
作電位等を変更することのできるものとしては、例えば
、フローティングゲートを用いたＦＡＭＯＳを内蔵した
ＥＰ−ＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）が
あり、これは書込みと消去が自在である反面、ＦＡＭＯ
Ｓを形成するために複雑な製造工程が必要であり、製造
コストが高いという欠点がある。
チップを樹脂封止して組立を完了した後に、その外部端
子に電圧を印加することにより内部回路の回路構成や動
作電位等を変更することのできるものとしては、例えば
、フローティングゲートを用いたＦＡＭＯＳを内蔵した
ＥＰ−ＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ）が
あり、これは書込みと消去が自在である反面、ＦＡＭＯ
Ｓを形成するために複雑な製造工程が必要であり、製造
コストが高いという欠点がある。
【０００３】これに対して、低コストで製造できるもの
としては、ヒューズの溶断に基づいてデータを書き込む
ことのできるＰ−ＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、水晶発振子を内
蔵した集積回路における発振周波数の調整やレギュレー
タの出力電圧の調整のために内部回路の入力部に論理状
態を設定するための複数組のヒューズ（ヒューズビット
）を設けて樹脂封止以前にこれらを選択して溶断するよ
うにしたものがある。
としては、ヒューズの溶断に基づいてデータを書き込む
ことのできるＰ−ＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、水晶発振子を内
蔵した集積回路における発振周波数の調整やレギュレー
タの出力電圧の調整のために内部回路の入力部に論理状
態を設定するための複数組のヒューズ（ヒューズビット
）を設けて樹脂封止以前にこれらを選択して溶断するよ
うにしたものがある。
【０００４】図８には、このヒューズビットの内の一組
の構成を示す。ここで、１は接地電位の付与される第１
電極、２は電圧５Ｖを供給する第２電源、３は入力端子
、４はヒューズ素子、５は負荷ＭＯＳである。負荷ＭＯ
Ｓ５の抵抗値は数十ｋΩ、ヒューズ素子４の抵抗値は数
十Ω程度であり、入力端子３の電位は抵抗Ｒを介して内
部回路１１に導入されている。これらの装置では、一度
ヒューズを溶断すると再び初期状態に復帰させることは
できないが、安価に製造できるという利点がある。
の構成を示す。ここで、１は接地電位の付与される第１
電極、２は電圧５Ｖを供給する第２電源、３は入力端子
、４はヒューズ素子、５は負荷ＭＯＳである。負荷ＭＯ
Ｓ５の抵抗値は数十ｋΩ、ヒューズ素子４の抵抗値は数
十Ω程度であり、入力端子３の電位は抵抗Ｒを介して内
部回路１１に導入されている。これらの装置では、一度
ヒューズを溶断すると再び初期状態に復帰させることは
できないが、安価に製造できるという利点がある。
【０００５】ここで、ヒューズとしては、適度なシート
抵抗値に調整されたポリシリコン層からなり、そこに過
電流を流して溶断するようにしたもの、ポリシリコン又
は金属層間に薄い絶縁膜を形成して高電界を印加するこ
とにより絶縁膜を破壊し、所定抵抗値を以て導通状態と
なるようにしたものなどがある。
抵抗値に調整されたポリシリコン層からなり、そこに過
電流を流して溶断するようにしたもの、ポリシリコン又
は金属層間に薄い絶縁膜を形成して高電界を印加するこ
とにより絶縁膜を破壊し、所定抵抗値を以て導通状態と
なるようにしたものなどがある。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
ヒューズを内蔵した半導体集積回路においては、樹脂等
によるパッケージ組立以前にヒューズ素子の断続により
内部回路等を調整する方法を採用しており、この調整後
、例えば、水晶発振子を備えたリアルタイムクロックの
パッケージ構造を示す図７に見られるように、半導体チ
ップ１５にワイヤ１７ａ，１７ｂをボンディングし、外
部端子１８ａ，１８ｂと一体で樹脂封止される。しかし
、この樹脂によるモールド時に、半導体チップ１５や水
晶発振子１６等に圧力、温度等のストレスが加わり、内
部回路内の抵抗分割比、能動素子のしきい値電圧、或い
は水晶発振子の発振周波数等が変動してしまう。したが
って、折角調整したにも拘わらず、このような不安定な
ストレスに起因する特性変化により、半導体集積回路と
しての特性が最適値よりはずれ、しかもそのばらつきが
大きくなるという問題点があった。
ヒューズを内蔵した半導体集積回路においては、樹脂等
によるパッケージ組立以前にヒューズ素子の断続により
内部回路等を調整する方法を採用しており、この調整後
、例えば、水晶発振子を備えたリアルタイムクロックの
パッケージ構造を示す図７に見られるように、半導体チ
ップ１５にワイヤ１７ａ，１７ｂをボンディングし、外
部端子１８ａ，１８ｂと一体で樹脂封止される。しかし
、この樹脂によるモールド時に、半導体チップ１５や水
晶発振子１６等に圧力、温度等のストレスが加わり、内
部回路内の抵抗分割比、能動素子のしきい値電圧、或い
は水晶発振子の発振周波数等が変動してしまう。したが
って、折角調整したにも拘わらず、このような不安定な
ストレスに起因する特性変化により、半導体集積回路と
しての特性が最適値よりはずれ、しかもそのばらつきが
大きくなるという問題点があった。
【０００７】また、従来のパッケージ組立以前に溶断操
作を行うポリシリコン製のヒューズでは、パッケージ組
立後に溶断した場合、半導体チップ上に被覆させるモー
ルド材が妨げとなって、高電圧を印加してもポリシリコ
ンが安定かつ完全に切断されにくいという問題点がある
。例えば、溶断電流の加熱によってポリシリコン層の中
央部分のみが飛び、この部分の両側に未切断部分が残っ
てしまうという現象が発生し易い。一度このような状態
になると、ヒューズの抵抗値が極めて高くなり、以後、
完全に溶断できる程の溶断電流を流すことが極めて困難
となる。
作を行うポリシリコン製のヒューズでは、パッケージ組
立後に溶断した場合、半導体チップ上に被覆させるモー
ルド材が妨げとなって、高電圧を印加してもポリシリコ
ンが安定かつ完全に切断されにくいという問題点がある
。例えば、溶断電流の加熱によってポリシリコン層の中
央部分のみが飛び、この部分の両側に未切断部分が残っ
てしまうという現象が発生し易い。一度このような状態
になると、ヒューズの抵抗値が極めて高くなり、以後、
完全に溶断できる程の溶断電流を流すことが極めて困難
となる。
【０００８】更に、半導体集積回路の内部回路の調整用
として１又は複数のヒューズを入力部に設置した半導体
集積回路では、予め設定された内部回路のデータに基づ
いてヒューズビットを切断した場合でも、製造時に発生
する各回路定数のばらつき等に起因して、半導体装置毎
の特性にばらつきが発生し、同様に調整した場合にも予
想通りの調整結果が得られず、必ずしも内部回路の振動
数や出力電位等を最適値に合わせることができないとい
う問題点があった。
として１又は複数のヒューズを入力部に設置した半導体
集積回路では、予め設定された内部回路のデータに基づ
いてヒューズビットを切断した場合でも、製造時に発生
する各回路定数のばらつき等に起因して、半導体装置毎
の特性にばらつきが発生し、同様に調整した場合にも予
想通りの調整結果が得られず、必ずしも内部回路の振動
数や出力電位等を最適値に合わせることができないとい
う問題点があった。
【０００９】そこで、本発明は上記問題点を解決するも
のであり、その課題は、パッケージ工程における特性変
動に影響されない内部回路に対する調整方法を可能とし
た半導体集積回路装置を実現するとともに、この半導体
集積回路装置に好適な材質でヒューズ素子を形成してパ
ッケージ組立後の調整時に安定した溶断を可能とし、更
に、内部回路等のばらつき如何に拘わらず、ヒューズの
断続状態に基づき常に適切な動作調整を行うことのでき
る半導体集積回路装置を構成することにある。
のであり、その課題は、パッケージ工程における特性変
動に影響されない内部回路に対する調整方法を可能とし
た半導体集積回路装置を実現するとともに、この半導体
集積回路装置に好適な材質でヒューズ素子を形成してパ
ッケージ組立後の調整時に安定した溶断を可能とし、更
に、内部回路等のばらつき如何に拘わらず、ヒューズの
断続状態に基づき常に適切な動作調整を行うことのでき
る半導体集積回路装置を構成することにある。
【００１０】
【課題を解決しようとする手段】上記問題点を解決する
ために本発明が講じた手段は、先ず、パッケージされた
半導体集積回路装置において、外部端子への電圧又は電
流印加に基づき溶断可能とされた少なくとも１のヒュー
ズ素子を備え、ヒューズ素子の断続状態に応じて少なく
とも異なる２状態を呈する調整信号を出力する内部調整
入力部と、調整信号に基づき動作特性の調整可能な内部
回路とを備えた構成とするものである。特に、この半導
体集積回路が樹脂封止構造を備えている場合には効果的
である。
ために本発明が講じた手段は、先ず、パッケージされた
半導体集積回路装置において、外部端子への電圧又は電
流印加に基づき溶断可能とされた少なくとも１のヒュー
ズ素子を備え、ヒューズ素子の断続状態に応じて少なく
とも異なる２状態を呈する調整信号を出力する内部調整
入力部と、調整信号に基づき動作特性の調整可能な内部
回路とを備えた構成とするものである。特に、この半導
体集積回路が樹脂封止構造を備えている場合には効果的
である。
【００１１】ここで、ヒューズ素子としては、アルミニ
ウム、又は、Ｓｉ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉなどを含有
したアルミニウム合金からなる配線材料で形成すること
が望ましい。この場合、そのヒューズ素子の抵抗値は１
０Ω以上とすることが好ましい。
ウム、又は、Ｓｉ、Ｃｕ、Ｎｉ、Ｃｏ、Ｔｉなどを含有
したアルミニウム合金からなる配線材料で形成すること
が望ましい。この場合、そのヒューズ素子の抵抗値は１
０Ω以上とすることが好ましい。
【００１２】このヒューズ素子には、その電圧又は電流
印加方向に対して垂直な面の断面積を縮小した特定溶断
部を設けることが効果的であり、例えば、帯状に形成さ
れたヒューズ素子の場合には、細幅部、或いは、薄肉部
とするものである。
印加方向に対して垂直な面の断面積を縮小した特定溶断
部を設けることが効果的であり、例えば、帯状に形成さ
れたヒューズ素子の場合には、細幅部、或いは、薄肉部
とするものである。
【００１３】また、このヒューズ素子を内部回路の周縁
部に形成し、特定溶断部をヒューズ素子の外縁寄り部分
に形成することが望ましい。
部に形成し、特定溶断部をヒューズ素子の外縁寄り部分
に形成することが望ましい。
【００１４】これらの手段は、基準発振源と、基準発振
源の出力する基準信号を分周する少なくとも１の分周回
路と、分周回路に調整信号を所定時間間隔で送り込む制
御部とを備えた計時回路を内部回路として備えた半導体
集積回路装置に適用することが効果的である。
源の出力する基準信号を分周する少なくとも１の分周回
路と、分周回路に調整信号を所定時間間隔で送り込む制
御部とを備えた計時回路を内部回路として備えた半導体
集積回路装置に適用することが効果的である。
【００１５】なお、上記ヒューズ素子は、アルミニウム
又はアルミニウム合金からなる配線層と同材質で同時形
成することが望ましいが、この場合、半導体集積回路装
置における最下層の配線層と同時形成することが特に好
ましく、更に、段差部上に形成することが効果的である
。
又はアルミニウム合金からなる配線層と同材質で同時形
成することが望ましいが、この場合、半導体集積回路装
置における最下層の配線層と同時形成することが特に好
ましく、更に、段差部上に形成することが効果的である
。
【００１６】次に、高抵抗を介して第１電源電位に導電
接続される入力端子、及び入力端子と第２電源電位との
間に導電接続され、電圧又は電流印加に基づき溶断可能
な少なくとも１のヒューズ素子を備え、ヒューズ素子の
断続状態に応じて少なくとも異なる２状態を呈する調整
信号を出力する内部調整入力部と、調整信号に基づき動
作特性の調整可能な内部回路とを備えた半導体集積回路
装置において、本発明が講じた手段は、内部調整入力部
にテスト信号入力手段と、制御信号に基づいて調整信号
とテスト信号入力手段から導入されるテスト信号とを切
換えて内部回路に導入すべき信号選択手段とを設けるも
のである。ここに、内部調整入力部内には、複数のヒュ
ーズ素子と、ヒューズ素子に対応した複数の信号選択手
段とを設け、テスト信号入力手段を、複数の信号選択手
段に対応した並列出力をテスト信号として供給するシフ
トレジスタで構成することが望ましい。この構成は、特
に、基準発振源と、基準発振源の出力する基準信号を分
周する少なくとも１の分周回路と、分周回路に調整信号
を所定時間間隔で送り込む制御部とを備えた計時回路を
内部回路として採用する場合に効果的である。
接続される入力端子、及び入力端子と第２電源電位との
間に導電接続され、電圧又は電流印加に基づき溶断可能
な少なくとも１のヒューズ素子を備え、ヒューズ素子の
断続状態に応じて少なくとも異なる２状態を呈する調整
信号を出力する内部調整入力部と、調整信号に基づき動
作特性の調整可能な内部回路とを備えた半導体集積回路
装置において、本発明が講じた手段は、内部調整入力部
にテスト信号入力手段と、制御信号に基づいて調整信号
とテスト信号入力手段から導入されるテスト信号とを切
換えて内部回路に導入すべき信号選択手段とを設けるも
のである。ここに、内部調整入力部内には、複数のヒュ
ーズ素子と、ヒューズ素子に対応した複数の信号選択手
段とを設け、テスト信号入力手段を、複数の信号選択手
段に対応した並列出力をテスト信号として供給するシフ
トレジスタで構成することが望ましい。この構成は、特
に、基準発振源と、基準発振源の出力する基準信号を分
周する少なくとも１の分周回路と、分周回路に調整信号
を所定時間間隔で送り込む制御部とを備えた計時回路を
内部回路として採用する場合に効果的である。
【００１７】
【作用】先ず、第１の手段によれば、ヒューズ素子を内
蔵する内部調整入力部と内部回路とからなる半導体集積
回路とすることによって、パッケージ組立後に外部端子
への電圧又は電流印加に基づきヒューズ素子の溶断がで
きるので、パッケージ工程における特性変化後に特性調
整を行うことができる。したがって、半導体集積回路が
樹脂封止される場合には、その樹脂封止に基づく特性変
化による動作特性の悪化、ばらつきを回避することがで
きる。ここに、アルミニウム又はアルミニウム合金から
なる配線材料でヒューズ素子が形成されると、溶断電流
を流した場合に断線し易く、安定した溶断を行うことが
できる。また、仮に初回の溶断電流付与によって完全な
溶断がなされずにブリッジ状の部分が残った場合でも、
従来のポリシリコン層よりは非常に低抵抗率であるので
、再度の溶断が困難になるということはない。これに対
して、低抵抗率であるということは、必然的にヒューズ
素子としての占有面積を拡大させる結果をももたらす。 しかし、このヒューズ素子は、一般的に内部回路外のチ
ップ周縁部に形成される内部調整入力部内にあるので、
その占有面積の拡大がチップ面積の拡大に繋がることは
殆どない。なお、アルミニウム合金として例えばシリコ
ン等を含有したものは、その含有量に従って抵抗率が上
昇するので、適度な抵抗率に基づきヒューズ素子の面積
を縮小することができる。更に、このヒューズ素子は、
配線材料で形成されることから、材質的に新しいものを
従来工程に付加する必要もなく、配線形成と同時に形成
できる。
蔵する内部調整入力部と内部回路とからなる半導体集積
回路とすることによって、パッケージ組立後に外部端子
への電圧又は電流印加に基づきヒューズ素子の溶断がで
きるので、パッケージ工程における特性変化後に特性調
整を行うことができる。したがって、半導体集積回路が
樹脂封止される場合には、その樹脂封止に基づく特性変
化による動作特性の悪化、ばらつきを回避することがで
きる。ここに、アルミニウム又はアルミニウム合金から
なる配線材料でヒューズ素子が形成されると、溶断電流
を流した場合に断線し易く、安定した溶断を行うことが
できる。また、仮に初回の溶断電流付与によって完全な
溶断がなされずにブリッジ状の部分が残った場合でも、
従来のポリシリコン層よりは非常に低抵抗率であるので
、再度の溶断が困難になるということはない。これに対
して、低抵抗率であるということは、必然的にヒューズ
素子としての占有面積を拡大させる結果をももたらす。 しかし、このヒューズ素子は、一般的に内部回路外のチ
ップ周縁部に形成される内部調整入力部内にあるので、
その占有面積の拡大がチップ面積の拡大に繋がることは
殆どない。なお、アルミニウム合金として例えばシリコ
ン等を含有したものは、その含有量に従って抵抗率が上
昇するので、適度な抵抗率に基づきヒューズ素子の面積
を縮小することができる。更に、このヒューズ素子は、
配線材料で形成されることから、材質的に新しいものを
従来工程に付加する必要もなく、配線形成と同時に形成
できる。
【００１８】低抵抗率のヒューズ素子は、溶断容易とな
る反面、静電耐圧が低下するという欠点も具備している
。したがって、静電気の印加を受けやすい入力部に形成
されるヒューズ素子は、所定の静電耐圧を備えている必
要がある。一般的な外部環境に対して充分な静電耐圧を
得るためには、本発明にかかるヒューズ素子では、その
抵抗値を１０Ω以上とすることが必要である。
る反面、静電耐圧が低下するという欠点も具備している
。したがって、静電気の印加を受けやすい入力部に形成
されるヒューズ素子は、所定の静電耐圧を備えている必
要がある。一般的な外部環境に対して充分な静電耐圧を
得るためには、本発明にかかるヒューズ素子では、その
抵抗値を１０Ω以上とすることが必要である。
【００１９】上記ヒューズ素子に更なる溶断安定性を獲
得させようとすれば、ヒューズ素子の１若しくは複数の
断面積が縮小された部分を形成すると効果的である。こ
の部分、すなわち、特定溶断部で選択的かつ安定した溶
断を起こすことができるからである。この特定溶断部と
しては、帯状のヒューズ素子の場合、細幅部又は薄肉部
を形成するが、その位置に関しては、半導体集積回路の
周縁部に形成されるヒューズ素子の外縁寄り部分に形成
することによって、ヒューズ溶断時にその被覆膜破壊が
内部回路等に影響を与える危険性を最小限に抑えること
ができる。
得させようとすれば、ヒューズ素子の１若しくは複数の
断面積が縮小された部分を形成すると効果的である。こ
の部分、すなわち、特定溶断部で選択的かつ安定した溶
断を起こすことができるからである。この特定溶断部と
しては、帯状のヒューズ素子の場合、細幅部又は薄肉部
を形成するが、その位置に関しては、半導体集積回路の
周縁部に形成されるヒューズ素子の外縁寄り部分に形成
することによって、ヒューズ溶断時にその被覆膜破壊が
内部回路等に影響を与える危険性を最小限に抑えること
ができる。
【００２０】このヒューズ素子を形成する場合、ヒュー
ズ素子を他の配線層形成と同時に行う場合、工程数の増
加を来すことがなく、製造コストの上昇を抑制できる。 更に集積回路内の最も下層の配線の層厚は薄いため、こ
れと同時形成する場合には、平面パターンの縮小や形成
時間の変更を行うことなく、最も薄いヒューズ層を得る
ことができるので、ヒューズ素子の長さを最小にして必
要な抵抗値を得ることが可能であり、ヒューズ素子の占
有面積の拡大を最小限に抑制することができる。ヒュー
ズ素子に特定溶断部を設ける方法としては、ＬＯＣＯＳ
（選択酸化膜）によって形成された段差、ポリシリコン
層やアルミニウム配線層の境界部上に層間絶縁膜を介し
て形成された段差などの上にヒューズ素子を形成する方
法がある。こうするとヒューズ素子にも段差部が形成さ
れ、しかも、その段差部は、その他の平坦部分よりも薄
膜化される。したがって、特にヒューズ素子のパターン
形状や形成時間等の工夫をすることなく、上記特定溶断
部を自然に形成することができる。
ズ素子を他の配線層形成と同時に行う場合、工程数の増
加を来すことがなく、製造コストの上昇を抑制できる。 更に集積回路内の最も下層の配線の層厚は薄いため、こ
れと同時形成する場合には、平面パターンの縮小や形成
時間の変更を行うことなく、最も薄いヒューズ層を得る
ことができるので、ヒューズ素子の長さを最小にして必
要な抵抗値を得ることが可能であり、ヒューズ素子の占
有面積の拡大を最小限に抑制することができる。ヒュー
ズ素子に特定溶断部を設ける方法としては、ＬＯＣＯＳ
（選択酸化膜）によって形成された段差、ポリシリコン
層やアルミニウム配線層の境界部上に層間絶縁膜を介し
て形成された段差などの上にヒューズ素子を形成する方
法がある。こうするとヒューズ素子にも段差部が形成さ
れ、しかも、その段差部は、その他の平坦部分よりも薄
膜化される。したがって、特にヒューズ素子のパターン
形状や形成時間等の工夫をすることなく、上記特定溶断
部を自然に形成することができる。
【００２１】次に、本発明の第２の手段によれば、信号
選択手段を選択制御信号に基づいて切換え、まず、テス
ト信号入力手段からテスト信号を導入して内部回路を動
作させることによって、内部回路の動作データを検出し
、該データに基づいて１又は複数のヒューズ素子の溶断
を行うことができる。したがって、内部回路の各種ばら
つきに殆ど影響されることなく、内部回路の特性の調整
を行うことができる。
選択手段を選択制御信号に基づいて切換え、まず、テス
ト信号入力手段からテスト信号を導入して内部回路を動
作させることによって、内部回路の動作データを検出し
、該データに基づいて１又は複数のヒューズ素子の溶断
を行うことができる。したがって、内部回路の各種ばら
つきに殆ど影響されることなく、内部回路の特性の調整
を行うことができる。
【００２２】複数のヒューズ、信号選択手段を備えた半
導体集積回路では、上記テスト信号入力手段としてシフ
トレジスタを用いることが可能であり、この場合には、
シリアル信号を入力するとシフトレジスタにより並列出
力が得られるので、テスト信号として１つのシリアル信
号を入力するだけで、複数の調整信号に対応した全範囲
の調整用データを短時間に得ることができる。
導体集積回路では、上記テスト信号入力手段としてシフ
トレジスタを用いることが可能であり、この場合には、
シリアル信号を入力するとシフトレジスタにより並列出
力が得られるので、テスト信号として１つのシリアル信
号を入力するだけで、複数の調整信号に対応した全範囲
の調整用データを短時間に得ることができる。
【００２３】
【実施例】次に、添付図面を参照して本発明の実施例を
説明する。
説明する。
【００２４】（第１実施例）図１に本発明に係る第１実
施例における半導体集積回路の入力部の平面パターンを
示す。この入力部では、内部回路のＡｌ配線形成と同工
程で形成された上下２層のＡｌ層が用いられている。入
力パッド２０は、ほぼ１２０μｍ角の上層Ａｌで形成さ
れ、その表面側には、パッド開口部２０ａが設けられて
いる。この入力パッド２０と一体で形成された接続部２
０ｂは、下層Ａｌで形成されたヒューズ層２２の一端２
２ａにコンタクト孔２１を介して導電接続されており、
ヒューズ層２２の他端２２ｂは、コンタクト孔２３を介
して接地電位の付与された電源ライン２４に導電接続さ
れている。なお、この電源ライン２４の右側の領域は内
部回路の形成領域となっている。一方、入力パッドと一
体形成されたもう一つの接続部２０ｃは、コンタクト孔
２５を介してポリシリコン抵抗層２６に接続され、この
ポリシリコン抵抗層２６の他の端がコンタクト孔２７を
介して静電保護用の信号ライン２８に接続されている。 信号ライン２８は、この先、静電保護用のダイオードを
経て内部回路に接続されている。
施例における半導体集積回路の入力部の平面パターンを
示す。この入力部では、内部回路のＡｌ配線形成と同工
程で形成された上下２層のＡｌ層が用いられている。入
力パッド２０は、ほぼ１２０μｍ角の上層Ａｌで形成さ
れ、その表面側には、パッド開口部２０ａが設けられて
いる。この入力パッド２０と一体で形成された接続部２
０ｂは、下層Ａｌで形成されたヒューズ層２２の一端２
２ａにコンタクト孔２１を介して導電接続されており、
ヒューズ層２２の他端２２ｂは、コンタクト孔２３を介
して接地電位の付与された電源ライン２４に導電接続さ
れている。なお、この電源ライン２４の右側の領域は内
部回路の形成領域となっている。一方、入力パッドと一
体形成されたもう一つの接続部２０ｃは、コンタクト孔
２５を介してポリシリコン抵抗層２６に接続され、この
ポリシリコン抵抗層２６の他の端がコンタクト孔２７を
介して静電保護用の信号ライン２８に接続されている。 信号ライン２８は、この先、静電保護用のダイオードを
経て内部回路に接続されている。
【００２５】ヒューズ層２２の層厚は約５０００Å、材
質は、配線材料として用いられるＡｌに１％のシリコン
をドープしたアルミニウム合金であり、シート抵抗は約
６０ｍΩである。通常、下層のＡｌ配線は薄く形成され
ることから、必要な抵抗値をなるべく小面積で形成する
ためにヒューズ層２２としては薄い最下層の配線層が適
している。このヒューズ層２２の抵抗値は１５Ω、幅は
約５μｍ、長さ約１．２ｍｍである。
質は、配線材料として用いられるＡｌに１％のシリコン
をドープしたアルミニウム合金であり、シート抵抗は約
６０ｍΩである。通常、下層のＡｌ配線は薄く形成され
ることから、必要な抵抗値をなるべく小面積で形成する
ためにヒューズ層２２としては薄い最下層の配線層が適
している。このヒューズ層２２の抵抗値は１５Ω、幅は
約５μｍ、長さ約１．２ｍｍである。
【００２６】占有面の左寄りに位置するヒューズ層２２
の部分には、幅３μｍの細幅部２２ｓが形成されている
。この細幅部２２ｓの幅は、半導体集積回路の製造工程
における最小寸法ルールの値に合致させて形成すれば、
ヒューズ層２２の他の線幅もそれに応じて縮小すること
が可能であり、結果としてヒューズ層２２の占有面積を
最も小さくすることができる。細幅部２２ｓの形成によ
って、溶断時における破断箇所が特定され、しかも、線
幅が縮小されているので不完全な溶断状態を惹起するこ
ともないから、より安定した溶断特性が得られる。また
、細幅部２２ｓの位置が内部回路から離れた部分に設け
られていることから、溶断時の熱による保護膜の破損が
発生した場合でも、内部回路への影響を殆ど無くするこ
とができる。なお、この細幅部２２ｓは、本実施例のよ
うに１ヶ所に限る必要はなく、複数箇所に細幅部を設け
て、そのうちの何れかが溶断するようにしても良い。ま
た、細幅部２２ｓの代わりに層厚を薄くした薄肉部を設
けてもよい。勿論、線幅と厚さの双方が縮小されている
状態としてもよい。特に、集積回路の製造工程中、必然
的に発生する段差、例えば、選択酸化膜の形成領域と非
形成領域との間に形成される段差、或いは更に下層の配
線形成領域と非形成領域との間の上方に位置する層間絶
縁膜の表面上に形成される段差、などの上にヒューズ層
２２を通常のスパッタリング法又は蒸着法によって形成
すれば自然に段差部分に薄肉部分が形成されるので、意
図的にマスクパターン形状や堆積工程を変更する必要が
ない。
の部分には、幅３μｍの細幅部２２ｓが形成されている
。この細幅部２２ｓの幅は、半導体集積回路の製造工程
における最小寸法ルールの値に合致させて形成すれば、
ヒューズ層２２の他の線幅もそれに応じて縮小すること
が可能であり、結果としてヒューズ層２２の占有面積を
最も小さくすることができる。細幅部２２ｓの形成によ
って、溶断時における破断箇所が特定され、しかも、線
幅が縮小されているので不完全な溶断状態を惹起するこ
ともないから、より安定した溶断特性が得られる。また
、細幅部２２ｓの位置が内部回路から離れた部分に設け
られていることから、溶断時の熱による保護膜の破損が
発生した場合でも、内部回路への影響を殆ど無くするこ
とができる。なお、この細幅部２２ｓは、本実施例のよ
うに１ヶ所に限る必要はなく、複数箇所に細幅部を設け
て、そのうちの何れかが溶断するようにしても良い。ま
た、細幅部２２ｓの代わりに層厚を薄くした薄肉部を設
けてもよい。勿論、線幅と厚さの双方が縮小されている
状態としてもよい。特に、集積回路の製造工程中、必然
的に発生する段差、例えば、選択酸化膜の形成領域と非
形成領域との間に形成される段差、或いは更に下層の配
線形成領域と非形成領域との間の上方に位置する層間絶
縁膜の表面上に形成される段差、などの上にヒューズ層
２２を通常のスパッタリング法又は蒸着法によって形成
すれば自然に段差部分に薄肉部分が形成されるので、意
図的にマスクパターン形状や堆積工程を変更する必要が
ない。
【００２７】ヒューズ層２２の形状条件は、以下の観点
から決定される。
から決定される。
【００２８】■外部から電圧を印加した場合、安定して
溶断されること。
溶断されること。
【００２９】■他の入出力ピンと接した場合にも溶断さ
れないこと、即ち、電源電圧（本実施例の場合には５Ｖ
）が入力パッドに印加された場合にも溶断しないこと。
れないこと、即ち、電源電圧（本実施例の場合には５Ｖ
）が入力パッドに印加された場合にも溶断しないこと。
【００３０】■静電気に起因する入力パッドからの電流
に充分耐えられること。即ち、基準としては、２００Ｖ
で充電された２００ｐＦの容量からの放電試験に耐えら
れること（２００Ｖ、２００ｐＦ、０Ω）。
に充分耐えられること。即ち、基準としては、２００Ｖ
で充電された２００ｐＦの容量からの放電試験に耐えら
れること（２００Ｖ、２００ｐＦ、０Ω）。
【００３１】■溶断後における絶縁性が維持されること
。即ち、高温、高湿環境に充分に耐えられること。
。即ち、高温、高湿環境に充分に耐えられること。
【００３２】ここに、溶断電圧は、要件■からみて電源
電圧５Ｖとのマージンを考えると７Ｖ以上とする必要が
あり、一方、半導体集積回路のパッドに接続されるボン
ディングワイヤの溶断電流以下にする必要があることか
ら、ヒューズ２２の溶断電流は１Ａ以下であることが要
求される。この電圧及び電流に関する条件下において、
要件■を満たすためには抵抗値を調整する必要がある。 図２は、上述のヒューズ層２２の幅及び厚さを不変とし
て、その長さのみを変えることによって抵抗値を変化さ
せた場合に、２００ｐＦ、０Ωの条件での耐圧試験によ
り得られた静電耐量をグラフで示すものである。これに
よれば、抵抗値８Ωのヒューズ層では２００Ｖで溶断し
、抵抗値１０Ωのヒューズ層では２５０Ｖで溶断した。 この結果、ヒューズ層の抵抗値としては１０Ω以上の値
が要求される。なお、上述のように、ヒューズ層２２に
細幅部２２ｓを設けた場合には、細幅部２２ｓを設けな
い場合に比して溶断電流の値は減少するが、その一方で
静電耐圧が低下する。このため、その静電耐圧の低下量
を見込んで、更に抵抗値を上げる必要がある。また、ヒ
ューズ層２２を同一抵抗値として線幅を拡大した場合、
静電耐量は大きくなるが溶断電流が増加するので上記要
件■によって制限される上に、抵抗値をある程度得るた
めにヒューズ層の占有面積が拡大する。
電圧５Ｖとのマージンを考えると７Ｖ以上とする必要が
あり、一方、半導体集積回路のパッドに接続されるボン
ディングワイヤの溶断電流以下にする必要があることか
ら、ヒューズ２２の溶断電流は１Ａ以下であることが要
求される。この電圧及び電流に関する条件下において、
要件■を満たすためには抵抗値を調整する必要がある。 図２は、上述のヒューズ層２２の幅及び厚さを不変とし
て、その長さのみを変えることによって抵抗値を変化さ
せた場合に、２００ｐＦ、０Ωの条件での耐圧試験によ
り得られた静電耐量をグラフで示すものである。これに
よれば、抵抗値８Ωのヒューズ層では２００Ｖで溶断し
、抵抗値１０Ωのヒューズ層では２５０Ｖで溶断した。 この結果、ヒューズ層の抵抗値としては１０Ω以上の値
が要求される。なお、上述のように、ヒューズ層２２に
細幅部２２ｓを設けた場合には、細幅部２２ｓを設けな
い場合に比して溶断電流の値は減少するが、その一方で
静電耐圧が低下する。このため、その静電耐圧の低下量
を見込んで、更に抵抗値を上げる必要がある。また、ヒ
ューズ層２２を同一抵抗値として線幅を拡大した場合、
静電耐量は大きくなるが溶断電流が増加するので上記要
件■によって制限される上に、抵抗値をある程度得るた
めにヒューズ層の占有面積が拡大する。
【００３３】以上のような考慮を払った上で、要件■及
び要件■に鑑み、結局上述のヒューズ層２２の寸法が決
定された。ヒューズ層２２の溶断電圧は２０Ｖ、溶断電
流は６００ｍＡである。この実施例は、低抵抗率のアル
ミシリコンをヒューズ層２２の材料として用いたことに
より、従来発生した溶断不良を防止することができ、更
に、仮に溶断不良が発生した場合、ブリッジ部の残留に
基づく抵抗値の上昇によっても、それ程抵抗値が高くな
らないので、溶断不可能になることはなく、溶断操作の
確実性及び安定性が高まる。したがって、内部回路が水
晶発振子を用いたリアルタイムクロックやレギュレータ
である場合、発振周波数や出力電圧の調整を確実に行う
ことが可能であり、結局、半導体集積回路の歩留りの向
上に寄与する。また、本実施例で用いたアルミシリコン
は、シリコンの拡散を防止するために用いられる配線材
料であるから、特別な工程を付加することなく同時形成
できるので、半導体集積回路の低コスト化を図ることが
できる。
び要件■に鑑み、結局上述のヒューズ層２２の寸法が決
定された。ヒューズ層２２の溶断電圧は２０Ｖ、溶断電
流は６００ｍＡである。この実施例は、低抵抗率のアル
ミシリコンをヒューズ層２２の材料として用いたことに
より、従来発生した溶断不良を防止することができ、更
に、仮に溶断不良が発生した場合、ブリッジ部の残留に
基づく抵抗値の上昇によっても、それ程抵抗値が高くな
らないので、溶断不可能になることはなく、溶断操作の
確実性及び安定性が高まる。したがって、内部回路が水
晶発振子を用いたリアルタイムクロックやレギュレータ
である場合、発振周波数や出力電圧の調整を確実に行う
ことが可能であり、結局、半導体集積回路の歩留りの向
上に寄与する。また、本実施例で用いたアルミシリコン
は、シリコンの拡散を防止するために用いられる配線材
料であるから、特別な工程を付加することなく同時形成
できるので、半導体集積回路の低コスト化を図ることが
できる。
【００３４】図３には、上記入力部と同構造の入力部３
０，３１を備えたシリーズレギュレータの回路図を示す
。ここで、入力端子３５に印加された入力電圧に基づい
て、所定の出力電圧が出力端子３６と３７の間に発生す
るようになっている。この回路内の抵抗Ｒ０ の４ヶ所
の分割点にそれぞれアナログスイッチ３３ａ、３３ｂ及
び３３ｃ，３３ｄが接続されており、これらはスイッチ
ブロック３３を構成する。各アナログスイッチ３３ａ、
３３ｂ及び３３ｃ，３３ｄの他端はコンパレータ３４の
非反転入力に接続されている。入力部３０，３１におけ
るヒューズ層の断続状態によって設定される２ビットの
情報は、デコーダ３２を介してスイッチブロック３３に
導入され、その状態に応じて何れかのアナログスイッチ
を閉成するようになっている。このように、入力部３０
，３１のヒューズ層の断続に応じてコンパレータ３４の
非反転入力に導入される抵抗Ｒ０における電位検出位置
を変更することができ、これに応じて出力電圧を合わせ
込むことが可能となる。
０，３１を備えたシリーズレギュレータの回路図を示す
。ここで、入力端子３５に印加された入力電圧に基づい
て、所定の出力電圧が出力端子３６と３７の間に発生す
るようになっている。この回路内の抵抗Ｒ０ の４ヶ所
の分割点にそれぞれアナログスイッチ３３ａ、３３ｂ及
び３３ｃ，３３ｄが接続されており、これらはスイッチ
ブロック３３を構成する。各アナログスイッチ３３ａ、
３３ｂ及び３３ｃ，３３ｄの他端はコンパレータ３４の
非反転入力に接続されている。入力部３０，３１におけ
るヒューズ層の断続状態によって設定される２ビットの
情報は、デコーダ３２を介してスイッチブロック３３に
導入され、その状態に応じて何れかのアナログスイッチ
を閉成するようになっている。このように、入力部３０
，３１のヒューズ層の断続に応じてコンパレータ３４の
非反転入力に導入される抵抗Ｒ０における電位検出位置
を変更することができ、これに応じて出力電圧を合わせ
込むことが可能となる。
【００３５】（第２実施例）次に、本発明に係る第２実
施例を説明する。この第２実施例では、先ず図４に示す
半導体集積回路のヒューズ素子４を備えた入力部の回路
構成を説明する。この実施例では、図４に示すように、
ヒューズ素子４が第１電源１と入力端子３との間に接続
され、入力端子３と第２電源２との間にｐチャネルの電
界効果型トランジスタ５が接続されている。ヒューズ素
子４は、通常１０乃至２０Ωの抵抗値をもち、電界効果
型トランジスタ５は、これに対して充分な高抵抗値が設
定される。一方、クロック信号ＣＬＫに基づいて入力さ
れたテスト信号ＴＳをラッチするラッチレジスタ９がテ
スト信号入力手段として設けられており、このラッチレ
ジスタ９の出力ラインと、前記入力端子３から延長する
入力ラインとがセレクト回路１０に導入されている。こ
のセレクト回路１０は、アンドゲートとオアゲートから
なる周知構成となっている。セレクト回路１０に入力さ
れるセレクタ制御信号ＳＣが“Ｈ”レベルの場合には、
入力端子３からの入力信号が選択され、これが内部回路
１１に送出される。一方、セレクタ制御信号ＳＣが“Ｌ
”レベルの場合には、ラッチレジスタ９のデータが選択
され、内部回路１１の調整入力信号として、内部回路１
１に出力される。
施例を説明する。この第２実施例では、先ず図４に示す
半導体集積回路のヒューズ素子４を備えた入力部の回路
構成を説明する。この実施例では、図４に示すように、
ヒューズ素子４が第１電源１と入力端子３との間に接続
され、入力端子３と第２電源２との間にｐチャネルの電
界効果型トランジスタ５が接続されている。ヒューズ素
子４は、通常１０乃至２０Ωの抵抗値をもち、電界効果
型トランジスタ５は、これに対して充分な高抵抗値が設
定される。一方、クロック信号ＣＬＫに基づいて入力さ
れたテスト信号ＴＳをラッチするラッチレジスタ９がテ
スト信号入力手段として設けられており、このラッチレ
ジスタ９の出力ラインと、前記入力端子３から延長する
入力ラインとがセレクト回路１０に導入されている。こ
のセレクト回路１０は、アンドゲートとオアゲートから
なる周知構成となっている。セレクト回路１０に入力さ
れるセレクタ制御信号ＳＣが“Ｈ”レベルの場合には、
入力端子３からの入力信号が選択され、これが内部回路
１１に送出される。一方、セレクタ制御信号ＳＣが“Ｌ
”レベルの場合には、ラッチレジスタ９のデータが選択
され、内部回路１１の調整入力信号として、内部回路１
１に出力される。
【００３６】ここに、ヒューズ素子４としては、一般的
にはポリシリコン層が用いられるが、上記第１実施例に
示されるアルミシリコン層で形成することもできる。ま
た、そのような導電体や抵抗を切断するヒューズばかり
でなく、ｐｎ接合を破壊することによって短絡するもの
、導電体層の間に絶縁膜を介して形成し、この絶縁膜を
絶縁破壊することによって短絡するもの等も含まれる。
にはポリシリコン層が用いられるが、上記第１実施例に
示されるアルミシリコン層で形成することもできる。ま
た、そのような導電体や抵抗を切断するヒューズばかり
でなく、ｐｎ接合を破壊することによって短絡するもの
、導電体層の間に絶縁膜を介して形成し、この絶縁膜を
絶縁破壊することによって短絡するもの等も含まれる。
【００３７】ラッチレジスタ９は、Ｄ−フリップフロッ
プ、ＪＫ−フリップフロップ、ＲＳ−フリップフロップ
などのラッチ回路を用いることができる。
プ、ＪＫ−フリップフロップ、ＲＳ−フリップフロップ
などのラッチ回路を用いることができる。
【００３８】内部回路としては、電源電圧低下検出回路
やレギュレータ回路が考えられ、セレクト回路１０の出
力は、検出電圧、レギュレーション電圧の合わせ込みの
ために、抵抗分割比をヒューズのビット数に応じた選択
値の何れかに設定するのに用いられる。勿論、クロック
を内蔵する集積回路において、クロック信号の周波数制
御用としても用いられる。
やレギュレータ回路が考えられ、セレクト回路１０の出
力は、検出電圧、レギュレーション電圧の合わせ込みの
ために、抵抗分割比をヒューズのビット数に応じた選択
値の何れかに設定するのに用いられる。勿論、クロック
を内蔵する集積回路において、クロック信号の周波数制
御用としても用いられる。
【００３９】この実施例では、これらの内部回路を調整
するために、セレクタ制御信号ＳＣを“Ｈ”レベルとし
た状態で、予めラッチレジスタ９にテスト信号ＴＳを導
入し、このテスト信号の電位に対する内部回路の動作を
確認した後、ヒューズ素子４を溶断するかしないかを選
択して、入力電位の調整を行うことができるという効果
がある。したがって、内部回路のばらつきに起因する調
整誤差を最小限に抑制することができる。
するために、セレクタ制御信号ＳＣを“Ｈ”レベルとし
た状態で、予めラッチレジスタ９にテスト信号ＴＳを導
入し、このテスト信号の電位に対する内部回路の動作を
確認した後、ヒューズ素子４を溶断するかしないかを選
択して、入力電位の調整を行うことができるという効果
がある。したがって、内部回路のばらつきに起因する調
整誤差を最小限に抑制することができる。
【００４０】この第２実施例の一応用例を説明するため
に、図５には、水晶発振子を用いた発振回路の発振周波
数調整用の入力部の回路構成を示す。ここで、１２はＤ
−フリップフロップを５段に接続したシフトレジスタで
あり、テスト信号ＴＳを入力して、クロック信号ＣＬＫ
に基づき５つの出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４
を各段のＤ−フリップフロップから並列に出力する。こ
の出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４は、上記の図
４に示す入力端子３、ヒューズ素子４及び電界効果トラ
ンジスタ５からなる５つのヒューズビットＦ０，Ｆ１，
Ｆ２，Ｆ３，Ｆ４からの入力とともに各段のセレクト回
路Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４に導入されている。セ
レクト回路Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４には共通のセ
レクト制御信号ＳＣが導入され、セレクト制御信号ＳＣ
の信号レベルによって、出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ
３，Ｑ４とヒューズビットＦ０，Ｆ１，Ｆ２，Ｆ３，Ｆ
４からの入力との何れかが上述と同様に選択されて、発
振回路の分周段を制御する論理緩急１３のビット入力Ｃ
０，Ｃ１，Ｃ２，Ｃ３，Ｃ４に導入される。この論理緩
急１３は、そのビット入力に基づき分周回路の分周比を
変更し、例えば、３２．７６８ｋＨｚの発振周波数を５
ビットの１ステップ毎に進み又は遅れ修正することがで
きるようになっている。
に、図５には、水晶発振子を用いた発振回路の発振周波
数調整用の入力部の回路構成を示す。ここで、１２はＤ
−フリップフロップを５段に接続したシフトレジスタで
あり、テスト信号ＴＳを入力して、クロック信号ＣＬＫ
に基づき５つの出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４
を各段のＤ−フリップフロップから並列に出力する。こ
の出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４は、上記の図
４に示す入力端子３、ヒューズ素子４及び電界効果トラ
ンジスタ５からなる５つのヒューズビットＦ０，Ｆ１，
Ｆ２，Ｆ３，Ｆ４からの入力とともに各段のセレクト回
路Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４に導入されている。セ
レクト回路Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４には共通のセ
レクト制御信号ＳＣが導入され、セレクト制御信号ＳＣ
の信号レベルによって、出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ
３，Ｑ４とヒューズビットＦ０，Ｆ１，Ｆ２，Ｆ３，Ｆ
４からの入力との何れかが上述と同様に選択されて、発
振回路の分周段を制御する論理緩急１３のビット入力Ｃ
０，Ｃ１，Ｃ２，Ｃ３，Ｃ４に導入される。この論理緩
急１３は、そのビット入力に基づき分周回路の分周比を
変更し、例えば、３２．７６８ｋＨｚの発振周波数を５
ビットの１ステップ毎に進み又は遅れ修正することがで
きるようになっている。
【００４１】この論理緩急１３の回路構成を図６に示す
。この回路では、水晶発振動子ＯＳＣの発生する基準信
号に基づき、４つの１／２分周段Ａ１ 乃至Ａ４ から
なる進み補正回路Ａ、１つの１／２分周段からなる遅れ
補正回路Ｂ、及び分周回路Ｃを経て、出力端子ＯＵＴに
１秒間隔のクロック信号が出力される。ここに、制御信
号発生回路Ｄでは、出力されたクロック信号に基づいて
、例えば、１０秒間隔で１つの制御パルスを出力する制
御信号ｄを発生する。この制御信号ｄは、それぞれの各
分周段に対応したスイッチ部を備える制御入力選択ブロ
ックＥに入力され、制御パルスが入力されている時点に
おいて、図５に示す上記入力部から端子部Ｆに導入され
たビット入力Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４を１／２分
周段Ａ１ 乃至Ａ４ のセット入力Ｓ及び遅れ補正回路
Ｂの１／２分周段のリセット入力Ｒに導入する。１／２
分周段Ａ１ 乃至Ａ４ のセット入力Ｓにビット入力“
０”が導入された場合は、各分周段Ａ１ 乃至Ａ４ は
そのまま分周出力を継続するが、ビット入力“１”が導
入された場合は、その時点で出力が“１”状態になるこ
とによって、各分周段Ａ１ 乃至Ａ４ の１入力信号分
の進み補正が行なわれる。一方、遅れ補正回路Ｂの１／
２分周段のリセット入力Ｒにビット入力“０”が導入さ
れた場合は、進み補正回路Ａの出力信号がそのまま１／
２分周されて出力され、ビット入力“１”が導入された
場合は、その時点で出力が“０”状態になることによっ
て、この遅れ補正回路Ｂの１入力信号分の遅れ補正が行
なわれる。
。この回路では、水晶発振動子ＯＳＣの発生する基準信
号に基づき、４つの１／２分周段Ａ１ 乃至Ａ４ から
なる進み補正回路Ａ、１つの１／２分周段からなる遅れ
補正回路Ｂ、及び分周回路Ｃを経て、出力端子ＯＵＴに
１秒間隔のクロック信号が出力される。ここに、制御信
号発生回路Ｄでは、出力されたクロック信号に基づいて
、例えば、１０秒間隔で１つの制御パルスを出力する制
御信号ｄを発生する。この制御信号ｄは、それぞれの各
分周段に対応したスイッチ部を備える制御入力選択ブロ
ックＥに入力され、制御パルスが入力されている時点に
おいて、図５に示す上記入力部から端子部Ｆに導入され
たビット入力Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４を１／２分
周段Ａ１ 乃至Ａ４ のセット入力Ｓ及び遅れ補正回路
Ｂの１／２分周段のリセット入力Ｒに導入する。１／２
分周段Ａ１ 乃至Ａ４ のセット入力Ｓにビット入力“
０”が導入された場合は、各分周段Ａ１ 乃至Ａ４ は
そのまま分周出力を継続するが、ビット入力“１”が導
入された場合は、その時点で出力が“１”状態になるこ
とによって、各分周段Ａ１ 乃至Ａ４ の１入力信号分
の進み補正が行なわれる。一方、遅れ補正回路Ｂの１／
２分周段のリセット入力Ｒにビット入力“０”が導入さ
れた場合は、進み補正回路Ａの出力信号がそのまま１／
２分周されて出力され、ビット入力“１”が導入された
場合は、その時点で出力が“０”状態になることによっ
て、この遅れ補正回路Ｂの１入力信号分の遅れ補正が行
なわれる。
【００４２】このようにして、論理緩急１３では、表１
に示すように、ビット入力Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ
４の各状態に対応して、所定間隔でクロック信号のタイ
ミングを進み若しくは遅れ調整することができる。上記
リアルタイムクロックにおいて、水晶発振子の発振周波
数が３２．７６８ｋＨｚであり、制御信号発生回路Ｄの
出力する制御信号ｄが１０秒間隔の制御パルスを出力す
る場合には、ビット入力の１ステップ毎にクロック信号
の３ｐｐｍ分の進み若しくは遅れ補正を行うことができ
る。
に示すように、ビット入力Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ
４の各状態に対応して、所定間隔でクロック信号のタイ
ミングを進み若しくは遅れ調整することができる。上記
リアルタイムクロックにおいて、水晶発振子の発振周波
数が３２．７６８ｋＨｚであり、制御信号発生回路Ｄの
出力する制御信号ｄが１０秒間隔の制御パルスを出力す
る場合には、ビット入力の１ステップ毎にクロック信号
の３ｐｐｍ分の進み若しくは遅れ補正を行うことができ
る。
【００４３】
【表１】
【００４４】この応用例では、テスト信号ＴＳのシリア
ルデータをシフトレジスタ１２を介してビット数に対応
したテスト信号に変換し、論理緩急１３の各ビット入力
Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４に導入した状態で、発振
回路の周波数依存性を計測する。したがって、極めて短
時間に発振回路の特性、即ち、論理緩急１３の論理状態
と発振周波数との相関を把握することができる。この計
測データを基に、ヒューズビットＦ０，Ｆ１，Ｆ２，Ｆ
３，Ｆ４の溶断又は放置を選択することによって、発振
回路間における周波数依存性のばらつきが大きい場合で
も、その影響を全く受けることなく、高精度に周波数の
合わせ込みをすることができる。
ルデータをシフトレジスタ１２を介してビット数に対応
したテスト信号に変換し、論理緩急１３の各ビット入力
Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４に導入した状態で、発振
回路の周波数依存性を計測する。したがって、極めて短
時間に発振回路の特性、即ち、論理緩急１３の論理状態
と発振周波数との相関を把握することができる。この計
測データを基に、ヒューズビットＦ０，Ｆ１，Ｆ２，Ｆ
３，Ｆ４の溶断又は放置を選択することによって、発振
回路間における周波数依存性のばらつきが大きい場合で
も、その影響を全く受けることなく、高精度に周波数の
合わせ込みをすることができる。
【００４５】
【発明の効果】以上説明したように、本発明は、内部回
路の動作特性を調整するために、半導体集積回路内にヒ
ューズ素子を内蔵した内部調整入力部を設け、また、そ
のヒューズ素子として配線材料のアルミニウム又はアル
ミニウム合金を用いること、及び、内部調整入力部内に
、信号選択手段、テスト信号入力手段を設けたことに特
徴を有するので、以下の効果を奏する。
路の動作特性を調整するために、半導体集積回路内にヒ
ューズ素子を内蔵した内部調整入力部を設け、また、そ
のヒューズ素子として配線材料のアルミニウム又はアル
ミニウム合金を用いること、及び、内部調整入力部内に
、信号選択手段、テスト信号入力手段を設けたことに特
徴を有するので、以下の効果を奏する。
【００４６】■ パッケージ組立後に外部端子からの
電圧又は電流印加により内部回路の特性調整ができるの
で、パッケージ工程時、特に樹脂封止時における圧力、
温度ストレス等に基づく内部回路の特性変化が発生する
か否かに拘わらず、常に内部回路の最適調整が可能であ
る。
電圧又は電流印加により内部回路の特性調整ができるの
で、パッケージ工程時、特に樹脂封止時における圧力、
温度ストレス等に基づく内部回路の特性変化が発生する
か否かに拘わらず、常に内部回路の最適調整が可能であ
る。
【００４７】■ アルミニウム又はアルミニウム合金
からなる配線材料でヒューズ素子が形成されると、安定
した溶断が可能であり、不完全な溶断によってブリッジ
状の部分が残った場合でも、従来のポリシリコン層より
は非常に低抵抗率であるので、再度の溶断が困難になる
ということはない。このヒューズ素子は、配線材料で形
成されることから、材質的に新しいものを従来工程に付
加する必要もなく、配線形成と同時に形成できる。
からなる配線材料でヒューズ素子が形成されると、安定
した溶断が可能であり、不完全な溶断によってブリッジ
状の部分が残った場合でも、従来のポリシリコン層より
は非常に低抵抗率であるので、再度の溶断が困難になる
ということはない。このヒューズ素子は、配線材料で形
成されることから、材質的に新しいものを従来工程に付
加する必要もなく、配線形成と同時に形成できる。
【００４８】■ 低抵抗率のヒューズ素子の抵抗値を
１０Ω以上とすると、一般的な外部環境に対して充分な
静電耐量を得ることができる。
１０Ω以上とすると、一般的な外部環境に対して充分な
静電耐量を得ることができる。
【００４９】■ ヒューズ素子の１若しくは複数の断
面積が縮小された部分を形成すると、ヒューズ素子に更
なる溶断安定性を獲得させることができる。この特定溶
断部を、半導体集積回路の周縁部に形成されるヒューズ
素子の外縁寄り部分に形成することによって、ヒューズ
溶断時にその被覆膜破壊が内部回路等に影響を与える危
険性を最小限に抑えることができる。
面積が縮小された部分を形成すると、ヒューズ素子に更
なる溶断安定性を獲得させることができる。この特定溶
断部を、半導体集積回路の周縁部に形成されるヒューズ
素子の外縁寄り部分に形成することによって、ヒューズ
溶断時にその被覆膜破壊が内部回路等に影響を与える危
険性を最小限に抑えることができる。
【００５０】■ ヒューズ素子を他の配線層形成と同
時に行う場合、工程数の増加を来すことがなく、製造コ
ストの上昇を抑制できる。集積回路内の最も下層の配線
の層厚は薄いため、これと同時形成する場合には、平面
パターンの縮小や形成時間の変更を行うことなく、最も
薄いヒューズ層を得ることができるので、ヒューズ素子
の長さを最小にして必要な抵抗値を得ることが可能であ
り、ヒューズ素子の占有面積の拡大を最小限に抑制する
ことができる。ヒューズ素子に特定溶断部を設ける場合
、ＬＯＣＯＳ（選択酸化膜）によって形成された段差、
ポリシリコン層やアルミニウム配線層の境界部上に層間
絶縁膜を介して形成された段差などの上にヒューズ素子
を形成すれば、ヒューズ素子にも段差部が形成され、し
かも、その段差部は、その他の平坦部分よりも薄膜化さ
れる。したがって、特にヒューズ素子のパターン形状や
形成時間等の工夫をすることなく、上記特定溶断部を自
然に形成することができる。
時に行う場合、工程数の増加を来すことがなく、製造コ
ストの上昇を抑制できる。集積回路内の最も下層の配線
の層厚は薄いため、これと同時形成する場合には、平面
パターンの縮小や形成時間の変更を行うことなく、最も
薄いヒューズ層を得ることができるので、ヒューズ素子
の長さを最小にして必要な抵抗値を得ることが可能であ
り、ヒューズ素子の占有面積の拡大を最小限に抑制する
ことができる。ヒューズ素子に特定溶断部を設ける場合
、ＬＯＣＯＳ（選択酸化膜）によって形成された段差、
ポリシリコン層やアルミニウム配線層の境界部上に層間
絶縁膜を介して形成された段差などの上にヒューズ素子
を形成すれば、ヒューズ素子にも段差部が形成され、し
かも、その段差部は、その他の平坦部分よりも薄膜化さ
れる。したがって、特にヒューズ素子のパターン形状や
形成時間等の工夫をすることなく、上記特定溶断部を自
然に形成することができる。
【００５１】■ 信号選択手段を選択制御信号に基づ
いて切換え、まず、テスト信号入力手段からテスト信号
を導入して内部回路を動作させることによって、内部回
路の動作データを検出し、該データに基づいて１又は複
数のヒューズ素子の溶断を行うことができる。したがっ
て、内部回路の各種ばらつきに殆ど影響されることなく
、内部回路の特性の調整、合わせ込みを安定的かつ高精
度に行うことができる。
いて切換え、まず、テスト信号入力手段からテスト信号
を導入して内部回路を動作させることによって、内部回
路の動作データを検出し、該データに基づいて１又は複
数のヒューズ素子の溶断を行うことができる。したがっ
て、内部回路の各種ばらつきに殆ど影響されることなく
、内部回路の特性の調整、合わせ込みを安定的かつ高精
度に行うことができる。
【００５２】■ 複数のヒューズ、信号選択手段を備
えた半導体集積回路では、上記テスト信号入力手段とし
てシフトレジスタを用いることが可能であり、この場合
には、シリアル信号を入力するとシフトレジスタにより
並列出力が得られるので、テスト信号として１つのシリ
アル信号を入力するだけで、複数の調整信号に対応した
全範囲の調整用データを短時間に得ることができる。
えた半導体集積回路では、上記テスト信号入力手段とし
てシフトレジスタを用いることが可能であり、この場合
には、シリアル信号を入力するとシフトレジスタにより
並列出力が得られるので、テスト信号として１つのシリ
アル信号を入力するだけで、複数の調整信号に対応した
全範囲の調整用データを短時間に得ることができる。
【図１】本発明に係る半導体集積回路の第１実施例にお
ける入力部の構造を示す平面図である。
ける入力部の構造を示す平面図である。
【図２】同実施例のヒューズ層において、その抵抗値と
静電耐量との関係を示すグラフ図である。
静電耐量との関係を示すグラフ図である。
【図３】同実施例の入力部によって出力電圧の調整可能
なシリーズレギュレータの回路図である。
なシリーズレギュレータの回路図である。
【図４】本発明に係る半導体集積回路の第２実施例にお
ける入力部構成を示す回路構成図である。
ける入力部構成を示す回路構成図である。
【図５】第２実施例の一応用例の構成を示すブロック図
である。
である。
【図６】同応用例をリアルタイムクロックの調整用に用
いる場合の論理緩急の構成を示すブロック図である。
いる場合の論理緩急の構成を示すブロック図である。
【図７】水晶発振子を伴う半導体集積回路のパッケージ
構造を示す断面図である。
構造を示す断面図である。
【図８】従来の半導体集積回路の内部調整入力部を示す
回路構成図である。
回路構成図である。
１ 第１電源
２ 第２電源
３ 入力端子
４ ヒューズ素子
５ 電界効果型トランジスタ９
ラッチレジスタ １０ セレクト回路 １１ 内部回路 １３ 論理緩急 ２０ 入力パッド ２２ ヒューズ層 ２２ｓ 細幅部 ２４ 電源ライン
ラッチレジスタ １０ セレクト回路 １１ 内部回路 １３ 論理緩急 ２０ 入力パッド ２２ ヒューズ層 ２２ｓ 細幅部 ２４ 電源ライン
Claims (15)
- 【請求項１】 パッケージされた半導体集積回路であ
って、外部端子への電圧又は電流印加に基づき溶断可能
とされた少なくとも１のヒューズ素子を備え、該ヒュー
ズ素子の断続状態に基づき少なくとも異なる２状態を呈
する調整信号を出力する内部調整入力部と、該調整信号
に基づき動作特性の調整可能な内部回路とを備えた半導
体集積回路装置。 - 【請求項２】 請求項１において、前記半導体集積回
路は、樹脂封止されていることを特徴とする半導体集積
回路装置。 - 【請求項３】 請求項１又は請求項２において、前記
ヒューズ素子は、アルミニウム又はアルミニウム合金か
らなる配線材料で形成されていることを特徴とする半導
体集積回路装置。 - 【請求項４】 請求項３において、前記ヒューズ素子
の抵抗値は１０Ω以上であることを特徴とする半導体集
積回路装置。 - 【請求項５】 請求項１乃至請求項４の何れか一項に
おいて、前記ヒューズ素子は、その電圧又は電流印加方
向に対して垂直な面の断面積を縮小した特定溶断部が設
けられていることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項５において、前記特定溶断部は
、帯状に形成された前記ヒューズ素子の細幅部であるこ
とを特徴とする半導体集積回路装置。 - 【請求項７】 請求項５において、前記特定溶断部は
、帯状に形成された前記ヒューズ素子の薄肉部であるこ
とを特徴とする半導体集積回路装置。 - 【請求項８】 請求項５乃至請求項７の何れか一項に
おいて、前記ヒューズ素子は前記内部回路の周縁部に形
成され、前記特定溶断部は、前記ヒューズ素子の外縁寄
り部分に形成されていることを特徴とする半導体集積回
路装置。 - 【請求項９】 請求項１乃至請求項８の何れか一項に
おいて、前記内部回路は、基準発振源と、該基準発振源
の出力する基準信号を分周する少なくとも１の分周回路
と、該分周回路に前記調整信号を所定時間間隔で送り込
む制御部とを備えた計時回路であることを特徴とする半
導体集積回路装置。 - 【請求項１０】 外部端子への電圧又は電流印加に基
づき溶断可能とされた少なくとも１のヒューズ素子を備
え、該ヒューズ素子の断続に応じて少なくとも異なる２
状態を呈する調整信号を出力する内部調整入力部と、該
調整信号に基づきその動作特性を調整可能な内部回路と
を備えた半導体集積回路装置の製造方法であって、前記
ヒューズ素子は、アルミニウム又はアルミニウム合金か
らなる配線層と同材質で同時形成することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項１１】 請求項１０において、前記配線層は
、半導体集積回路装置における最下層の配線層であるこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項１２】 請求項１０又は請求項１１において
、前記ヒューズ素子は、段差部上に形成されることを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１３】 高抵抗を介して第１電源電位に導電
接続される入力端子、及び該入力端子と第２電源電位と
の間に導電接続され、電圧又は電流印加に基づき溶断可
能な少なくとも１のヒューズ素子を備え、該ヒューズ素
子の断続に応じて少なくとも異なる２状態を呈する調整
信号を出力する内部調整入力部と、該調整信号に基づき
その動作特性を調整可能な内部回路とを備えた半導体集
積回路装置において、前記内部調整入力部には、テスト
信号入力手段と、制御信号に基づいて前記調整信号と該
テスト信号入力手段から導入されるテスト信号とを切換
えて前記内部回路に導入すべき信号選択手段と、を設け
たことを特徴とする半導体集積回路装置。 - 【請求項１４】 請求項１３において、前記内部調整
入力部は、複数の前記ヒューズ素子と、該ヒューズ素子
に対応した複数の信号選択手段とを備え、前記テスト信
号入力手段は、該複数の信号選択手段に対応した並列出
力を前記テスト信号として供給するシフトレジスタであ
ることを特徴とする半導体集積回路装置。 - 【請求項１５】 請求項１３又は請求項１４において
、前記内部回路は、基準発振源と、該基準発振源の出力
する基準信号を分周する少なくとも１の分周回路と、該
分周回路に前記調整信号を所定時間間隔で送り込む制御
部とを備えた計時回路であることを特徴とする半導体集
積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7877891A JP3141417B2 (ja) | 1990-05-22 | 1991-04-11 | 半導体集積回路装置及びその製造方法 |
| GB9110667A GB2245099B (en) | 1990-05-22 | 1991-05-16 | Semi-conductor intergrated circuit device |
| KR1019910008209A KR910020880A (ko) | 1990-05-22 | 1991-05-22 | 반도체 집적 회로 장치 및 그 제조 방법 |
| US08/695,975 US5780918A (en) | 1990-05-22 | 1996-08-12 | Semiconductor integrated circuit device having a programmable adjusting element in the form of a fuse mounted on a margin of the device and a method of manufacturing the same |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-132263 | 1990-05-22 | ||
| JP13226390 | 1990-05-22 | ||
| JP2-264094 | 1990-10-02 | ||
| JP26409490 | 1990-10-02 | ||
| JP7877891A JP3141417B2 (ja) | 1990-05-22 | 1991-04-11 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218935A true JPH04218935A (ja) | 1992-08-10 |
| JP3141417B2 JP3141417B2 (ja) | 2001-03-05 |
Family
ID=27302802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7877891A Expired - Fee Related JP3141417B2 (ja) | 1990-05-22 | 1991-04-11 | 半導体集積回路装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3141417B2 (ja) |
| KR (1) | KR910020880A (ja) |
| GB (1) | GB2245099B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382836B1 (ko) * | 1993-09-29 | 2003-07-16 | 세이코 인스트루먼트 가부시키가이샤 | 전류조절반도체집적회로장치및그제조방법 |
| US6665217B2 (en) | 2001-07-24 | 2003-12-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including internal power circuit having tuning function |
| JP2005039220A (ja) * | 2003-06-26 | 2005-02-10 | Nec Electronics Corp | 半導体装置 |
| JP2009010396A (ja) * | 2008-07-22 | 2009-01-15 | Ricoh Co Ltd | 電圧設定回路 |
| JP2012033972A (ja) * | 2011-11-04 | 2012-02-16 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0563852A1 (en) * | 1992-04-02 | 1993-10-06 | Siemens Aktiengesellschaft | Zag fuse for reduced blow-current applications |
| DE102004014925B4 (de) * | 2004-03-26 | 2016-12-29 | Infineon Technologies Ag | Elektronische Schaltkreisanordnung |
-
1991
- 1991-04-11 JP JP7877891A patent/JP3141417B2/ja not_active Expired - Fee Related
- 1991-05-16 GB GB9110667A patent/GB2245099B/en not_active Expired - Fee Related
- 1991-05-22 KR KR1019910008209A patent/KR910020880A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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