JP3141417B2 - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

Info

Publication number
JP3141417B2
JP3141417B2 JP7877891A JP7877891A JP3141417B2 JP 3141417 B2 JP3141417 B2 JP 3141417B2 JP 7877891 A JP7877891 A JP 7877891A JP 7877891 A JP7877891 A JP 7877891A JP 3141417 B2 JP3141417 B2 JP 3141417B2
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
fuse element
internal
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP7877891A
Other languages
English (en)
Other versions
JPH04218935A (ja
Inventor
貫司 青木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP7877891A priority Critical patent/JP3141417B2/ja
Priority to GB9110667A priority patent/GB2245099B/en
Priority to KR1019910008209A priority patent/KR910020880A/ko
Publication of JPH04218935A publication Critical patent/JPH04218935A/ja
Priority to US08/695,975 priority patent/US5780918A/en
Application granted granted Critical
Publication of JP3141417B2 publication Critical patent/JP3141417B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Logic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パッケージ組立完了後
に外部からの電圧印加によって溶断できるヒューズ素子
を備えた内部調整入力部と、この内部調整入力部の出力
する調整信号に基づき動作調整される内部回路とを備え
た半導体集積回路装置に関し、特に、その内部調整入力
部におけるヒューズ素子の特性、及び内部調整入力部の
回路構成に関する。
【０００２】
【従来の技術】従来、半導体集積回路であって、半導体
チップを樹脂封止して組立を完了した後に、その外部端
子に電圧を印加することにより内部回路の回路構成や動
作電位等を変更することのできるものとしては、例え
ば、フローティングゲートを用いたＦＡＭＯＳを内蔵し
たＥＰ−ＲＯＭ（Erasable and Programmable Read Onl
yMemory）があり、これは書込みと消去が自在である反
面、ＦＡＭＯＳを形成するために複雑な製造工程が必要
であり、製造コストが高いという欠点がある。
【０００３】これに対して、低コストで製造できるもの
としては、ヒューズの溶断に基づいてデータを書き込む
ことのできるＰ−ＲＯＭ（Programmable Read Only Mem
ory）、水晶発振子を内蔵した集積回路における発振周
波数の調整やレギュレータの出力電圧の調整のために内
部回路の入力部に論理状態を設定するための複数組のヒ
ューズ（ヒューズビット）を設けて樹脂封止以前にこれ
らを選択して溶断するようにしたものがある。
【０００４】図８には、このヒューズビットの内の一組
の構成を示す。ここで、１は接地電位の付与される第１
電極、２は電圧５Ｖを供給する第２電源、３は入力端
子、４はヒューズ素子、５は負荷ＭＯＳである。負荷Ｍ
ＯＳ５の抵抗値は数十ｋΩ、ヒューズ素子４の抵抗値は
数十Ω程度であり、入力端子３の電位は抵抗Ｒを介して
内部回路１１に導入されている。これらの装置では、一
度ヒューズを溶断すると再び初期状態に復帰させること
はできないが、安価に製造できるという利点がある。
【０００５】ここで、ヒューズとしては、適度なシート
抵抗値に調整されたポリシリコン層からなり、そこに過
電流を流して溶断するようにしたもの、ポリシリコン又
は金属層間に薄い絶縁膜を形成して高電界を印加するこ
とにより絶縁膜を破壊し、所定抵抗値を以て導通状態と
なるようにしたものなどがある。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
ヒューズを内蔵した半導体集積回路においては、樹脂等
によるパッケージ組立以前にヒューズ素子の断続により
内部回路等を調整する方法を採用しており、この調整
後、例えば、水晶発振子を備えたリアルタイムクロック
のパッケージ構造を示す図７に見られるように、半導体
チップ１５にワイヤ１７ａ，１７ｂをボンディングし、
外部端子１８ａ，１８ｂと一体で樹脂封止される。しか
し、この樹脂によるモールド時に、半導体チップ１５や
水晶発振子１６等に圧力、温度等のストレスが加わり、
内部回路内の抵抗分割比、能動素子のしきい値電圧、或
いは水晶発振子の発振周波数等が変動してしまう。した
がって、折角調整したにも拘わらず、このような不安定
なストレスに起因する特性変化により、半導体集積回路
としての特性が最適値よりはずれ、しかもそのばらつき
が大きくなるという問題点があった。
【０００７】また、従来のパッケージ組立以前に溶断操
作を行うポリシリコン製のヒューズでは、パッケージ組
立後に溶断した場合、半導体チップ上に被覆させるモー
ルド材が妨げとなって、高電圧を印加してもポリシリコ
ンが安定かつ完全に切断されにくいという問題点があ
る。例えば、溶断電流の加熱によってポリシリコン層の
中央部分のみが飛び、この部分の両側に未切断部分が残
ってしまうという現象が発生し易い。一度このような状
態になると、ヒューズの抵抗値が極めて高くなり、以
後、完全に溶断できる程の溶断電流を流すことが極めて
困難となる。
【０００８】更に、半導体集積回路の内部回路の調整用
として１又は複数のヒューズを入力部に設置した半導体
集積回路では、予め設定された内部回路のデータに基づ
いてヒューズビットを切断した場合でも、製造時に発生
する各回路定数のばらつき等に起因して、半導体装置毎
の特性にばらつきが発生し、同様に調整した場合にも予
想通りの調整結果が得られず、必ずしも内部回路の振動
数や出力電位等を最適値に合わせることができないとい
う問題点があった。
【０００９】そこで、本発明は上記問題点を解決するも
のであり、その課題は、パッケージ工程における特性変
動に影響されない内部回路に対する調整方法を可能とし
た半導体集積回路装置を実現するとともに、この半導体
集積回路装置に好適な材質でヒューズ素子を形成してパ
ッケージ組立後の調整時に安定した溶断を可能とし、更
に、内部回路等のばらつき如何に拘わらず、ヒューズの
断続状態に基づき常に適切な動作調整を行うことのでき
る半導体集積回路装置を構成することにある。
【００１０】
【課題を解決しようとする手段】上記問題点を解決する
ために本発明が講じた手段は、先ず、半導体チップが樹
脂封止によりパッケージされた半導体集積回路装置にお
いて、パッケージ後に外部端子への電圧又は電流印加に
基づき溶断可能とされたアルミニウム又はアルミニウム
合金からなる配線材で形成された少なくとも１以上のヒ
ューズ素子を備え、ヒューズ素子の断続状態に応じて少
なくとも異なる２状態を呈する調整信号を出力する内部
調整入力部と、調整信号に基づき動作特性の調整可能な
内部回路とを備え、前記ヒューズ素子は、その電圧又は
電流印加方向に対して垂直な面の断面積を縮小した特定
溶断部を有し、前記内部回路の周縁部に形成されている
ことを特徴とする。
【００１１】ここで、ヒューズ素子の抵抗値は１０Ω以
上とすることが好ましい。
【００１２】このヒューズ素子には、その電圧又は電流
印加方向に対して垂直な面の断面積を縮小した特定溶断
部を設けることが効果的であり、例えば、帯状に形成さ
れたヒューズ素子の場合には、細幅部、或いは、薄肉部
とするものである。
【００１３】また、このヒューズ素子を内部回路の周縁
部に形成し、特定溶断部をヒューズ素子の外縁寄り部分
に形成することが望ましい。
【００１４】これらの手段は、基準発振源と、基準発振
源の出力する基準信号を分周する少なくとも１の分周回
路と、分周回路に調整信号を所定時間間隔で送り込む制
御部とを備えた計時回路を内部回路として備えた半導体
集積回路装置に適用することが効果的である。
【００１５】なお、上記ヒューズ素子は、アルミニウム
又はアルミニウム合金からなる配線層と同材質で同時形
成することが望ましいが、この場合、半導体集積回路装
置における最下層の配線層と同時形成することが特に好
ましく、更に、段差部上に形成することが効果的であ
る。
【００１６】次に、高抵抗を介して第１電源電位に導電
接続される入力端子、及び入力端子と第２電源電位との
間に導電接続され、電圧又は電流印加に基づき溶断可能
な少なくとも１のヒューズ素子を備え、ヒューズ素子の
断続状態に応じて少なくとも異なる２状態を呈する調整
信号を出力する内部調整入力部と、調整信号に基づき動
作特性の調整可能な内部回路とを備えた半導体集積回路
装置において、本発明が講じた手段は、内部調整入力部
にテスト信号入力手段と、制御信号に基づいて調整信号
とテスト信号入力手段から導入されるテスト信号とを切
換えて内部回路に導入すべき信号選択手段とを設けるも
のである。ここに、内部調整入力部内には、複数のヒュ
ーズ素子と、ヒューズ素子に対応した複数の信号選択手
段とを設け、テスト信号入力手段を、複数の信号選択手
段に対応した並列出力をテスト信号として供給するシフ
トレジスタで構成することが望ましい。この構成は、特
に、基準発振源と、基準発振源の出力する基準信号を分
周する少なくとも１の分周回路と、分周回路に調整信号
を所定時間間隔で送り込む制御部とを備えた計時回路を
内部回路として採用する場合に効果的である。
【００１７】
【作用】先ず、第１の手段によれば、ヒューズ素子を内
蔵する内部調整入力部と内部回路とからなる半導体集積
回路とすることによって、パッケージ組立後に外部端子
への電圧又は電流印加に基づきヒューズ素子の溶断がで
きるので、パッケージ工程における特性変化後に特性調
整を行うことができる。したがって、半導体集積回路が
樹脂封止される場合には、その樹脂封止に基づく特性変
化による動作特性の悪化、ばらつきを回避することがで
きる。ここに、アルミニウム又はアルミニウム合金から
なる配線材料でヒューズ素子が形成されると、溶断電流
を流した場合に断線し易く、安定した溶断を行うことが
できる。また、仮に初回の溶断電流付与によって完全な
溶断がなされずにブリッジ状の部分が残った場合でも、
従来のポリシリコン層よりは非常に低抵抗率であるの
で、再度の溶断が困難になるということはない。これに
対して、低抵抗率であるということは、必然的にヒュー
ズ素子としての占有面積を拡大させる結果をももたら
す。しかし、このヒューズ素子は、一般的に内部回路外
のチップ周縁部に形成される内部調整入力部内にあるの
で、その占有面積の拡大がチップ面積の拡大に繋がるこ
とは殆どない。なお、アルミニウム合金として例えばシ
リコン等を含有したものは、その含有量に従って抵抗率
が上昇するので、適度な抵抗率に基づきヒューズ素子の
面積を縮小することができる。更に、このヒューズ素子
は、配線材料で形成されることから、材質的に新しいも
のを従来工程に付加する必要もなく、配線形成と同時に
形成できる。
【００１８】低抵抗率のヒューズ素子は、溶断容易とな
る反面、静電耐圧が低下するという欠点も具備してい
る。したがって、静電気の印加を受けやすい入力部に形
成されるヒューズ素子は、所定の静電耐圧を備えている
必要がある。一般的な外部環境に対して充分な静電耐圧
を得るためには、本発明にかかるヒューズ素子では、そ
の抵抗値を１０Ω以上とすることが必要である。
【００１９】上記ヒューズ素子に更なる溶断安定性を獲
得させようとすれば、ヒューズ素子の１若しくは複数の
断面積が縮小された部分を形成すると効果的である。こ
の部分、すなわち、特定溶断部で選択的かつ安定した溶
断を起こすことができるからである。この特定溶断部と
しては、帯状のヒューズ素子の場合、細幅部又は薄肉部
を形成するが、その位置に関しては、半導体集積回路の
周縁部に形成されるヒューズ素子の外縁寄り部分に形成
することによって、ヒューズ溶断時にその被覆膜破壊が
内部回路等に影響を与える危険性を最小限に抑えること
ができる。
【００２０】このヒューズ素子を形成する場合、ヒュー
ズ素子を他の配線層形成と同時に行う場合、工程数の増
加を来すことがなく、製造コストの上昇を抑制できる。
更に集積回路内の最も下層の配線の層厚は薄いため、こ
れと同時形成する場合には、平面パターンの縮小や形成
時間の変更を行うことなく、最も薄いヒューズ層を得る
ことができるので、ヒューズ素子の長さを最小にして必
要な抵抗値を得ることが可能であり、ヒューズ素子の占
有面積の拡大を最小限に抑制することができる。ヒュー
ズ素子に特定溶断部を設ける方法としては、ＬＯＣＯＳ
（選択酸化膜）によって形成された段差、ポリシリコン
層やアルミニウム配線層の境界部上に層間絶縁膜を介し
て形成された段差などの上にヒューズ素子を形成する方
法がある。こうするとヒューズ素子にも段差部が形成さ
れ、しかも、その段差部は、その他の平坦部分よりも薄
膜化される。したがって、特にヒューズ素子のパターン
形状や形成時間等の工夫をすることなく、上記特定溶断
部を自然に形成することができる。
【００２１】次に、本発明の第２の手段によれば、信号
選択手段を選択制御信号に基づいて切換え、まず、テス
ト信号入力手段からテスト信号を導入して内部回路を動
作させることによって、内部回路の動作データを検出
し、該データに基づいて１又は複数のヒューズ素子の溶
断を行うことができる。したがって、内部回路の各種ば
らつきに殆ど影響されることなく、内部回路の特性の調
整を行うことができる。
【００２２】複数のヒューズ、信号選択手段を備えた半
導体集積回路では、上記テスト信号入力手段としてシフ
トレジスタを用いることが可能であり、この場合には、
シリアル信号を入力するとシフトレジスタにより並列出
力が得られるので、テスト信号として１つのシリアル信
号を入力するだけで、複数の調整信号に対応した全範囲
の調整用データを短時間に得ることができる。
【００２３】
【実施例】次に、添付図面を参照して本発明の実施例を
説明する。
【００２４】（第１実施例）図１に本発明に係る第１実
施例における半導体集積回路の入力部の平面パターンを
示す。この入力部では、内部回路のＡｌ配線形成と同工
程で形成された上下２層のＡｌ層が用いられている。入
力パッド２０は、ほぼ１２０μｍ角の上層Ａｌで形成さ
れ、その表面側には、パッド開口部２０ａが設けられて
いる。この入力パッド２０と一体で形成された接続部２
０ｂは、下層Ａｌで形成されたヒューズ層２２の一端２
２ａにコンタクト孔２１を介して導電接続されており、
ヒューズ層２２の他端２２ｂは、コンタクト孔２３を介
して接地電位の付与された電源ライン２４に導電接続さ
れている。なお、この電源ライン２４の右側の領域は内
部回路の形成領域となっている。一方、入力パッドと一
体形成されたもう一つの接続部２０ｃは、コンタクト孔
２５を介してポリシリコン抵抗層２６に接続され、この
ポリシリコン抵抗層２６の他の端がコンタクト孔２７を
介して静電保護用の信号ライン２８に接続されている。
信号ライン２８は、この先、静電保護用のダイオードを
経て内部回路に接続されている。
【００２５】ヒューズ層２２の層厚は約５０００Å、材
質は、配線材料として用いられるＡｌに１％のシリコン
をドープしたアルミニウム合金であり、シート抵抗は約
６０ｍΩである。通常、下層のＡｌ配線は薄く形成され
ることから、必要な抵抗値をなるべく小面積で形成する
ためにヒューズ層２２としては薄い最下層の配線層が適
している。このヒューズ層２２の抵抗値は１５Ω、幅は
約５μｍ、長さ約１．２ｍｍである。
【００２６】占有面の左寄りに位置するヒューズ層２２
の部分には、幅３μｍの細幅部２２ｓが形成されてい
る。この細幅部２２ｓの幅は、半導体集積回路の製造工
程における最小寸法ルールの値に合致させて形成すれ
ば、ヒューズ層２２の他の線幅もそれに応じて縮小する
ことが可能であり、結果としてヒューズ層２２の占有面
積を最も小さくすることができる。細幅部２２ｓの形成
によって、溶断時における破断箇所が特定され、しか
も、線幅が縮小されているので不完全な溶断状態を惹起
することもないから、より安定した溶断特性が得られ
る。また、細幅部２２ｓの位置が内部回路から離れた部
分に設けられていることから、溶断時の熱による保護膜
の破損が発生した場合でも、内部回路への影響を殆ど無
くすることができる。なお、この細幅部２２ｓは、本実
施例のように１ヶ所に限る必要はなく、複数箇所に細幅
部を設けて、そのうちの何れかが溶断するようにしても
良い。また、細幅部２２ｓの代わりに層厚を薄くした薄
肉部を設けてもよい。勿論、線幅と厚さの双方が縮小さ
れている状態としてもよい。特に、集積回路の製造工程
中、必然的に発生する段差、例えば、選択酸化膜の形成
領域と非形成領域との間に形成される段差、或いは更に
下層の配線形成領域と非形成領域との間の上方に位置す
る層間絶縁膜の表面上に形成される段差、などの上にヒ
ューズ層２２を通常のスパッタリング法又は蒸着法によ
って形成すれば自然に段差部分に薄肉部分が形成される
ので、意図的にマスクパターン形状や堆積工程を変更す
る必要がない。
【００２７】ヒューズ層２２の形状条件は、以下の観点
から決定される。
【００２８】外部から電圧を印加した場合、安定して
溶断されること。
【００２９】他の入出力ピンと接した場合にも溶断さ
れないこと、即ち、電源電圧（本実施例の場合には５
Ｖ）が入力パッドに印加された場合にも溶断しないこ
と。
【００３０】静電気に起因する入力パッドからの電流
に充分耐えられること。即ち、基準としては、２００Ｖ
で充電された２００ｐＦの容量からの放電試験に耐えら
れること（２００Ｖ、２００ｐＦ、０Ω）。
【００３１】溶断後における絶縁性が維持されるこ
と。即ち、高温、高湿環境に充分に耐えられること。
【００３２】ここに、溶断電圧は、要件からみて電源
電圧５Ｖとのマージンを考えると７Ｖ以上とする必要が
あり、一方、半導体集積回路のパッドに接続されるボン
ディングワイヤの溶断電流以下にする必要があることか
ら、ヒューズ２２の溶断電流は１Ａ以下であることが要
求される。この電圧及び電流に関する条件下において、
要件を満たすためには抵抗値を調整する必要がある。
図２は、上述のヒューズ層２２の幅及び厚さを不変とし
て、その長さのみを変えることによって抵抗値を変化さ
せた場合に、２００ｐＦ、０Ωの条件での耐圧試験によ
り得られた静電耐量をグラフで示すものである。これに
よれば、抵抗値８Ωのヒューズ層では２００Ｖで溶断
し、抵抗値１０Ωのヒューズ層では２５０Ｖで溶断し
た。この結果、ヒューズ層の抵抗値としては１０Ω以上
の値が要求される。なお、上述のように、ヒューズ層２
２に細幅部２２ｓを設けた場合には、細幅部２２ｓを設
けない場合に比して溶断電流の値は減少するが、その一
方で静電耐圧が低下する。このため、その静電耐圧の低
下量を見込んで、更に抵抗値を上げる必要がある。ま
た、ヒューズ層２２を同一抵抗値として線幅を拡大した
場合、静電耐量は大きくなるが溶断電流が増加するので
上記要件によって制限される上に、抵抗値をある程度
得るためにヒューズ層の占有面積が拡大する。
【００３３】以上のような考慮を払った上で、要件及
び要件に鑑み、結局上述のヒューズ層２２の寸法が決
定された。ヒューズ層２２の溶断電圧は２０Ｖ、溶断電
流は６００ｍＡである。この実施例は、低抵抗率のアル
ミシリコンをヒューズ層２２の材料として用いたことに
より、従来発生した溶断不良を防止することができ、更
に、仮に溶断不良が発生した場合、ブリッジ部の残留に
基づく抵抗値の上昇によっても、それ程抵抗値が高くな
らないので、溶断不可能になることはなく、溶断操作の
確実性及び安定性が高まる。したがって、内部回路が水
晶発振子を用いたリアルタイムクロックやレギュレータ
である場合、発振周波数や出力電圧の調整を確実に行う
ことが可能であり、結局、半導体集積回路の歩留りの向
上に寄与する。また、本実施例で用いたアルミシリコン
は、シリコンの拡散を防止するために用いられる配線材
料であるから、特別な工程を付加することなく同時形成
できるので、半導体集積回路の低コスト化を図ることが
できる。
【００３４】図３には、上記入力部と同構造の入力部３
０，３１を備えたシリーズレギュレータの回路図を示
す。ここで、入力端子３５に印加された入力電圧に基づ
いて、所定の出力電圧が出力端子３６と３７の間に発生
するようになっている。この回路内の抵抗Ｒ0 の４ヶ所
の分割点にそれぞれアナログスイッチ３３ａ、３３ｂ及
び３３ｃ，３３ｄが接続されており、これらはスイッチ
ブロック３３を構成する。各アナログスイッチ３３ａ、
３３ｂ及び３３ｃ，３３ｄの他端はコンパレータ３４の
非反転入力に接続されている。入力部３０，３１におけ
るヒューズ層の断続状態によって設定される２ビットの
情報は、デコーダ３２を介してスイッチブロック３３に
導入され、その状態に応じて何れかのアナログスイッチ
を閉成するようになっている。このように、入力部３
０，３１のヒューズ層の断続に応じてコンパレータ３４
の非反転入力に導入される抵抗Ｒ0における電位検出位
置を変更することができ、これに応じて出力電圧を合わ
せ込むことが可能となる。
【００３５】（第２実施例）次に、本発明に係る第２実
施例を説明する。この第２実施例では、先ず図４に示す
半導体集積回路のヒューズ素子４を備えた入力部の回路
構成を説明する。この実施例では、図４に示すように、
ヒューズ素子４が第１電源１と入力端子３との間に接続
され、入力端子３と第２電源２との間にｐチャネルの電
界効果型トランジスタ５が接続されている。ヒューズ素
子４は、通常１０乃至２０Ωの抵抗値をもち、電界効果
型トランジスタ５は、これに対して充分な高抵抗値が設
定される。一方、クロック信号ＣＬＫに基づいて入力さ
れたテスト信号ＴＳをラッチするラッチレジスタ９がテ
スト信号入力手段として設けられており、このラッチレ
ジスタ９の出力ラインと、前記入力端子３から延長する
入力ラインとがセレクト回路１０に導入されている。こ
のセレクト回路１０は、アンドゲートとオアゲートから
なる周知構成となっている。セレクト回路１０に入力さ
れるセレクタ制御信号ＳＣが“Ｈ”レベルの場合には、
入力端子３からの入力信号が選択され、これが内部回路
１１に送出される。一方、セレクタ制御信号ＳＣが
“Ｌ”レベルの場合には、ラッチレジスタ９のデータが
選択され、内部回路１１の調整入力信号として、内部回
路１１に出力される。
【００３６】ここに、ヒューズ素子４としては、一般的
にはポリシリコン層が用いられるが、上記第１実施例に
示されるアルミシリコン層で形成することもできる。ま
た、そのような導電体や抵抗を切断するヒューズばかり
でなく、ｐｎ接合を破壊することによって短絡するも
の、導電体層の間に絶縁膜を介して形成し、この絶縁膜
を絶縁破壊することによって短絡するもの等も含まれ
る。
【００３７】ラッチレジスタ９は、Ｄ−フリップフロッ
プ、ＪＫ−フリップフロップ、ＲＳ−フリップフロップ
などのラッチ回路を用いることができる。
【００３８】内部回路としては、電源電圧低下検出回路
やレギュレータ回路が考えられ、セレクト回路１０の出
力は、検出電圧、レギュレーション電圧の合わせ込みの
ために、抵抗分割比をヒューズのビット数に応じた選択
値の何れかに設定するのに用いられる。勿論、クロック
を内蔵する集積回路において、クロック信号の周波数制
御用としても用いられる。
【００３９】この実施例では、これらの内部回路を調整
するために、セレクタ制御信号ＳＣを“Ｈ”レベルとし
た状態で、予めラッチレジスタ９にテスト信号ＴＳを導
入し、このテスト信号の電位に対する内部回路の動作を
確認した後、ヒューズ素子４を溶断するかしないかを選
択して、入力電位の調整を行うことができるという効果
がある。したがって、内部回路のばらつきに起因する調
整誤差を最小限に抑制することができる。
【００４０】この第２実施例の一応用例を説明するため
に、図５には、水晶発振子を用いた発振回路の発振周波
数調整用の入力部の回路構成を示す。ここで、１２はＤ
−フリップフロップを５段に接続したシフトレジスタで
あり、テスト信号ＴＳを入力して、クロック信号ＣＬＫ
に基づき５つの出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４
を各段のＤ−フリップフロップから並列に出力する。こ
の出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４は、上記の図
４に示す入力端子３、ヒューズ素子４及び電界効果トラ
ンジスタ５からなる５つのヒューズビットＦ０，Ｆ１，
Ｆ２，Ｆ３，Ｆ４からの入力とともに各段のセレクト回
路Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４に導入されている。セ
レクト回路Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４には共通のセ
レクト制御信号ＳＣが導入され、セレクト制御信号ＳＣ
の信号レベルによって、出力信号Ｑ０，Ｑ１，Ｑ２，Ｑ
３，Ｑ４とヒューズビットＦ０，Ｆ１，Ｆ２，Ｆ３，Ｆ
４からの入力との何れかが上述と同様に選択されて、発
振回路の分周段を制御する論理緩急１３のビット入力Ｃ
０，Ｃ１，Ｃ２，Ｃ３，Ｃ４に導入される。この論理緩
急１３は、そのビット入力に基づき分周回路の分周比を
変更し、例えば、３２．７６８ｋＨｚの発振周波数を５
ビットの１ステップ毎に進み又は遅れ修正することがで
きるようになっている。
【００４１】この論理緩急１３の回路構成を図６に示
す。この回路では、水晶発振動子ＯＳＣの発生する基準
信号に基づき、４つの１／２分周段Ａ1 乃至Ａ4 からな
る進み補正回路Ａ、１つの１／２分周段からなる遅れ補
正回路Ｂ、及び分周回路Ｃを経て、出力端子ＯＵＴに１
秒間隔のクロック信号が出力される。ここに、制御信号
発生回路Ｄでは、出力されたクロック信号に基づいて、
例えば、１０秒間隔で１つの制御パルスを出力する制御
信号ｄを発生する。この制御信号ｄは、それぞれの各分
周段に対応したスイッチ部を備える制御入力選択ブロッ
クＥに入力され、制御パルスが入力されている時点にお
いて、図５に示す上記入力部から端子部Ｆに導入された
ビット入力Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４を１／２分周
段Ａ1 乃至Ａ4 のセット入力Ｓ及び遅れ補正回路Ｂの１
／２分周段のリセット入力Ｒに導入する。１／２分周段
Ａ1 乃至Ａ4 のセット入力Ｓにビット入力“０”が導入
された場合は、各分周段Ａ1 乃至Ａ4 はそのまま分周出
力を継続するが、ビット入力“１”が導入された場合
は、その時点で出力が“１”状態になることによって、
各分周段Ａ1 乃至Ａ4 の１入力信号分の進み補正が行な
われる。一方、遅れ補正回路Ｂの１／２分周段のリセッ
ト入力Ｒにビット入力“０”が導入された場合は、進み
補正回路Ａの出力信号がそのまま１／２分周されて出力
され、ビット入力“１”が導入された場合は、その時点
で出力が“０”状態になることによって、この遅れ補正
回路Ｂの１入力信号分の遅れ補正が行なわれる。
【００４２】このようにして、論理緩急１３では、表１
に示すように、ビット入力Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ
４の各状態に対応して、所定間隔でクロック信号のタイ
ミングを進み若しくは遅れ調整することができる。上記
リアルタイムクロックにおいて、水晶発振子の発振周波
数が３２．７６８ｋＨｚであり、制御信号発生回路Ｄの
出力する制御信号ｄが１０秒間隔の制御パルスを出力す
る場合には、ビット入力の１ステップ毎にクロック信号
の３ｐｐｍ分の進み若しくは遅れ補正を行うことができ
る。
【００４３】
【表１】
【００４４】この応用例では、テスト信号ＴＳのシリア
ルデータをシフトレジスタ１２を介してビット数に対応
したテスト信号に変換し、論理緩急１３の各ビット入力
Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４に導入した状態で、発振
回路の周波数依存性を計測する。したがって、極めて短
時間に発振回路の特性、即ち、論理緩急１３の論理状態
と発振周波数との相関を把握することができる。この計
測データを基に、ヒューズビットＦ０，Ｆ１，Ｆ２，Ｆ
３，Ｆ４の溶断又は放置を選択することによって、発振
回路間における周波数依存性のばらつきが大きい場合で
も、その影響を全く受けることなく、高精度に周波数の
合わせ込みをすることができる。
【００４５】
【発明の効果】以上説明したように、本発明は、内部回
路の動作特性を調整するために、半導体集積回路内にヒ
ューズ素子を内蔵した内部調整入力部を設け、また、そ
のヒューズ素子として配線材料のアルミニウム又はアル
ミニウム合金を用い、更に、ヒューズ素子は、その電圧
又は電流印加方向に対して垂直な面の断面積を縮小した
特定溶断部を有し、内部回路の周縁部に形成されている
ことを特徴とするので、以下の効果を奏する。
【００４６】 ヒューズ溶断時に特定溶断部が溶断
し、その溶断部が内部回路から離れているので、内部回
路に与える影響を最小限に抑えることができる。また、
ヒューズ素子がアルミニウム又はアルミニウム合金から
なる配線材料で形成されているため、安定した溶断が可
能であり、不完全な溶断によってブリッジ状の部分が残
った場合でも、従来のポリシリコン層よりは非常に低抵
抗率であるので、再度の溶断が困難になるということは
ない。従って、パッケージ組立後に溶断が可能となり、
パッケージ工程時、特に樹脂封止時における圧力、温度
ストレス等に基づく内部回路の特性変化が発生するか否
かに拘わらず、常に内部回路の最適調整が可能である。
歩留まりの向上を図ることができる。更に、このヒュー
ズ素子は、配線材料で形成されることから、材質的に新
しいものを従来工程に付加する必要もなく、配線形成と
同時に形成できる。
【００４７】
【００４８】 低抵抗率のヒューズ素子の抵抗値を１
０Ω以上とすると、一般的な外部環境に対して充分な静
電耐量を得ることができる。
【００４９】
【００５０】 ヒューズ素子を他の配線層形成と同時
に行う場合、工程数の増加を来すことがなく、製造コス
トの上昇を抑制できる。集積回路内の最も下層の配線の
層厚は薄いため、これと同時形成する場合には、平面パ
ターンの縮小や形成時間の変更を行うことなく、最も薄
いヒューズ層を得ることができるので、ヒューズ素子の
長さを最小にして必要な抵抗値を得ることが可能であ
り、ヒューズ素子の占有面積の拡大を最小限に抑制する
ことができる。ヒューズ素子に特定溶断部を設ける場
合、ＬＯＣＯＳ（選択酸化膜）によって形成された段
差、ポリシリコン層やアルミニウム配線層の境界部上に
層間絶縁膜を介して形成された段差などの上にヒューズ
素子を形成すれば、ヒューズ素子にも段差部が形成さ
れ、しかも、その段差部は、その他の平坦部分よりも薄
膜化される。したがって、特にヒューズ素子のパターン
形状や形成時間等の工夫をすることなく、上記特定溶断
部を自然に形成することができる。
【００５１】 信号選択手段を選択制御信号に基づい
て切換え、まず、テスト信号入力手段からテスト信号を
導入して内部回路を動作させることによって、内部回路
の動作データを検出し、該データに基づいて１又は複数
のヒューズ素子の溶断を行うことができる。したがっ
て、内部回路の各種ばらつきに殆ど影響されることな
く、内部回路の特性の調整、合わせ込みを安定的かつ高
精度に行うことができる。
【００５２】 複数のヒューズ、信号選択手段を備え
た半導体集積回路では、上記テスト信号入力手段として
シフトレジスタを用いることが可能であり、この場合に
は、シリアル信号を入力するとシフトレジスタにより並
列出力が得られるので、テスト信号として１つのシリア
ル信号を入力するだけで、複数の調整信号に対応した全
範囲の調整用データを短時間に得ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の第１実施例にお
ける入力部の構造を示す平面図である。
【図２】同実施例のヒューズ層において、その抵抗値と
静電耐量との関係を示すグラフ図である。
【図３】同実施例の入力部によって出力電圧の調整可能
なシリーズレギュレータの回路図である。
【図４】本発明に係る半導体集積回路の第２実施例にお
ける入力部構成を示す回路構成図である。
【図５】第２実施例の一応用例の構成を示すブロック図
である。
【図６】同応用例をリアルタイムクロックの調整用に用
いる場合の論理緩急の構成を示すブロック図である。
【図７】水晶発振子を伴う半導体集積回路のパッケージ
構造を示す断面図である。
【図８】従来の半導体集積回路の内部調整入力部を示す
回路構成図である。
【符号の説明】
１ 第１電源 ２ 第２電源 ３ 入力端子 ４ ヒューズ素子 ５ 電界効果型トランジスタ ９ ラッチレジスタ １０ セレクト回路 １１ 内部回路 １３ 論理緩急 ２０ 入力パッド ２２ ヒューズ層 ２２ｓ 細幅部 ２４ 電源ライン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 G11C 17/14 H01L 21/82 H03B 5/32 H03K 19/173

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体チップが樹脂封止によりパッケー
    ジされた半導体集積回路であって、パッケージ後に外部
    端子への電圧又は電流印加に基づき溶断可能とされたア
    ルミニウム又はアルミニウム合金からなる配線材で形成
    されたヒューズ素子を少なくとも１つ以上備え、該ヒュ
    ーズ素子の断続状態に基づき少なくとも異なる２状態を
    呈する調整信号を出力する内部調整入力部と、該内部調
    整入力部に基づき動作特性の調整可能な内部回路とを備
    え、前記ヒューズ素子は、その電圧又は電流印加方向に
    対して垂直な面の断面積を縮小した特定溶断部を有し、
    前記内部回路の周縁部に形成されていることを特徴とす
    る半導体集積回路装置。
  2. 【請求項２】 請求項１において、前記ヒューズ素子の
    抵抗値は１０Ω以上であることを特徴とする半導体集積
    回路装置。
  3. 【請求項３】 請求項１又は請求項２において、前記特
    定溶断部は、帯状に形成された前記ヒューズ素子の細幅
    部であることを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１又は請求項２において、前記特
    定溶断部は、帯状に形成された前記ヒューズ素子の薄肉
    部であることを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１乃至請求項４の何れか一項にお
    いて、前記特定溶断部は、前記ヒューズ素子の外縁寄り
    部分に形成されていることを特徴とする半導体集積回路
    装置。
  6. 【請求項６】 請求項１乃至請求項５の何れか一項にお
    いて、前記内部回路は、基準発振源と、該基準発振源の
    出力する基準信号を分周する少なくとも１の分周回路
    と、該分周回路に前記調整信号を所定時間間隔で送り込
    む制御部とを備えた計時回路であることを特徴とする半
    導体集積回路装置。
  7. 【請求項７】 半導体チップが樹脂封止によりパッケー
    ジされ、パッケージ後に外部端子への電圧又は電流印加
    に基づき溶断可能とされた少なくとも１以上のヒューズ
    素子を備え、該ヒューズ素子の断続に応じて少なくとも
    異なる２状態を呈する調整信号を出力する内部調整入力
    部と、該調整信号に基づきその動作特性を調整可能な内
    部回路とを備え、前記ヒューズ素子は、その電圧又は電
    流印加 方向に対して垂直な面の断面積を縮小した特定溶
    断部を有し、前記内部回路の周縁部に形成されている半
    導体集積回路装置の製造方法であって、前記ヒューズ素
    子は、アルミニウム又はアルミニウム合金からなる配線
    層と同材質で同時形成することを特徴とする半導体集積
    回路装置の製造方法。
  8. 【請求項８】 請求項７において、前記配線層は、半導
    体集積回路装置における最下層の配線層であることを特
    徴とする半導体集積回路装置の製造方法。
  9. 【請求項９】 請求項８又は請求項１０において、前記
    ヒューズ素子は、段差部上に形成されることを特徴とす
    る半導体集積回路装置の製造方法。
  10. 【請求項１０】 高抵抗を介して第１電源電位に導電接
    続される入力端子、及び該入力端子と第２電源電位との
    間に導電接続され、電圧又は電流印加に基づき溶断可能
    な少なくとも１のヒューズ素子を備え、該ヒューズ素子
    の断続に応じて少なくとも異なる２状態を呈する調整信
    号を出力する内部調整入力部と、該調整信号に基づきそ
    の動作特性を調整可能な内部回路とを備えた半導体集積
    回路装置において、 前記内部調整入力部には、テスト信号入力手段と、制御
    信号に基づいて前記調整信号と該テスト信号入力手段か
    ら導入されるテスト信号とを切換えて前記内部回路に導
    入すべき信号選択手段と、を設けたことを特徴とする半
    導体集積回路装置。
  11. 【請求項１１】 請求項１０において、前記内部調整入
    力部は、複数の前記ヒューズ素子と、該ヒューズ素子に
    対応した複数の信号選択手段とを備え、前記テスト信号
    入力手段は、該複数の信号選択手段に対応した並列出力
    を前記テスト信号として供給するシフトレジスタである
    ことを特徴とする半導体集積回路装置。
  12. 【請求項１２】 請求項１０又は請求項１１において、
    前記内部回路は、基準発振源と、該基準発振源の出力す
    る基準信号を分周する少なくとも１の分周回路と、該分
    周回路に前記調整信号を所定時間間隔で送り込む制御部
    とを備えた計時回路であることを特徴とする半導体集積
    回路装置。
JP7877891A 1990-05-22 1991-04-11 半導体集積回路装置及びその製造方法 Expired - Fee Related JP3141417B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP7877891A JP3141417B2 (ja) 1990-05-22 1991-04-11 半導体集積回路装置及びその製造方法
GB9110667A GB2245099B (en) 1990-05-22 1991-05-16 Semi-conductor intergrated circuit device
KR1019910008209A KR910020880A (ko) 1990-05-22 1991-05-22 반도체 집적 회로 장치 및 그 제조 방법
US08/695,975 US5780918A (en) 1990-05-22 1996-08-12 Semiconductor integrated circuit device having a programmable adjusting element in the form of a fuse mounted on a margin of the device and a method of manufacturing the same

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP13226390 1990-05-22
JP2-132263 1990-10-02
JP26409490 1990-10-02
JP2-264094 1990-10-02
JP7877891A JP3141417B2 (ja) 1990-05-22 1991-04-11 半導体集積回路装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH04218935A JPH04218935A (ja) 1992-08-10
JP3141417B2 true JP3141417B2 (ja) 2001-03-05

Family

ID=27302802

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7877891A Expired - Fee Related JP3141417B2 (ja) 1990-05-22 1991-04-11 半導体集積回路装置及びその製造方法

Country Status (3)

Country Link
JP (1) JP3141417B2 (ja)
KR (1) KR910020880A (ja)
GB (1) GB2245099B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0563852A1 (en) * 1992-04-02 1993-10-06 Siemens Aktiengesellschaft Zag fuse for reduced blow-current applications
TW247368B (en) * 1993-09-29 1995-05-11 Seiko Epuson Co Current regulating semiconductor integrate circuit device and fabrication method of the same
JP2003036673A (ja) 2001-07-24 2003-02-07 Mitsubishi Electric Corp 半導体記憶装置
JP2005039220A (ja) 2003-06-26 2005-02-10 Nec Electronics Corp 半導体装置
DE102004014925B4 (de) * 2004-03-26 2016-12-29 Infineon Technologies Ag Elektronische Schaltkreisanordnung
JP4854713B2 (ja) * 2008-07-22 2012-01-18 株式会社リコー 電圧設定回路を備えた半導体集積回路の製造方法
JP2012033972A (ja) * 2011-11-04 2012-02-16 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
GB9110667D0 (en) 1991-07-03
GB2245099B (en) 1995-01-18
GB2245099A (en) 1991-12-18
JPH04218935A (ja) 1992-08-10
KR910020880A (ko) 1991-12-20

Similar Documents

Publication Publication Date Title
US6337507B1 (en) Silicide agglomeration fuse device with notches to enhance programmability
KR0162073B1 (ko) 프로그램 가능한 저 임피던스 상호 접속 회로 소자
US7102951B2 (en) OTP antifuse cell and cell array
US5780918A (en) Semiconductor integrated circuit device having a programmable adjusting element in the form of a fuse mounted on a margin of the device and a method of manufacturing the same
EP0078165A2 (en) A semiconductor device having a control wiring layer
KR0157673B1 (ko) 반도체 장치 및 그 제조방법
US20020060350A1 (en) Thinfilm Fuse/ Antifuse Device and Use of Same in Printhead
JPH023278A (ja) 電気的にプログラム可能な低インピーダンス非ヒューズ素子
EP1831927B1 (en) An anti-fuse cell and its manufacturing process
JPH08242046A (ja) 温度ヒューズ付き半導体装置の構造
CN104113323B (zh) 半导体装置
US20050274966A1 (en) Fuse and write method for fuse
US8213209B2 (en) Method of manufacturing semiconductor device and semiconductor device
JP3141417B2 (ja) 半導体集積回路装置及びその製造方法
US20120146710A1 (en) Fuse Device
JPH10229125A (ja) 半導体装置
WO2005076357A1 (en) Single-poly 2-transistor based fuse element
US6815264B2 (en) Antifuses
KR100673002B1 (ko) 트랜지스터의 누설전류 패스를 이용한 이-퓨즈 회로
CN101236956A (zh) 用于感测集成电路互补熔丝装置中的信号的方法
CN107068655B (zh) 在场电介质上具有故障安全熔丝的ic
US20040090839A1 (en) Monotonic counter using memory cells
US7023070B2 (en) Semiconductor device
US20050133882A1 (en) Integrated circuit fuse and method of fabrication
US10803966B1 (en) Method of blowing an antifuse element

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081222

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081222

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091222

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees