JP3076513B2 - 高電圧遮断半導体装置 - Google Patents
高電圧遮断半導体装置Info
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- JP3076513B2 JP3076513B2 JP07267444A JP26744495A JP3076513B2 JP 3076513 B2 JP3076513 B2 JP 3076513B2 JP 07267444 A JP07267444 A JP 07267444A JP 26744495 A JP26744495 A JP 26744495A JP 3076513 B2 JP3076513 B2 JP 3076513B2
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- WSFSSNUMVMOOMR-UHFFFAOYSA-N Formaldehyde Chemical compound O=C WSFSSNUMVMOOMR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体チップの
設計において、供給電源（Ｖｃｃ）の非安定状態の高い
電圧による半導体の内部回路の衝撃破損を防止する高電
圧遮断半導体装置に関するものである。
設計において、供給電源（Ｖｃｃ）の非安定状態の高い
電圧による半導体の内部回路の衝撃破損を防止する高電
圧遮断半導体装置に関するものである。
【０００２】
【従来の技術】一般に、半導体装置にあっては、電源供
給端と内部回路の間に静電放電保護回路を使用して、電
源供給端から印加される非安定状態の高電圧から半導体
チップの内部回路を保護している。
給端と内部回路の間に静電放電保護回路を使用して、電
源供給端から印加される非安定状態の高電圧から半導体
チップの内部回路を保護している。
【０００３】図４は、従来技術による半導体装置（チッ
プ）の構成をブロック図として示すもので、Ｖｃｃ電源
供給端１１と内部回路１３を連結する電流経路上に抵抗
Ｒ１を直列に挿入し、抵抗Ｒ１の前後と接地端Ｖｓｓと
の間にそれぞれ厚膜トランジスタＴ１および薄膜トラン
ジスタＴ２による各チャネルを形成してなる静電放電保
護回路１２を示す。この場合、電源供給端１１の方のト
ランジスタＴ１には厚膜トランジスタを使用するので、
数十ボルト以上の高い外部の衝撃電圧に対しては内部回
路が保護されるが、数ボルト（例えば、７〜１０ボル
ト）の外部衝撃電圧に対しては内部回路の保護の役割を
果たすことができない。
プ）の構成をブロック図として示すもので、Ｖｃｃ電源
供給端１１と内部回路１３を連結する電流経路上に抵抗
Ｒ１を直列に挿入し、抵抗Ｒ１の前後と接地端Ｖｓｓと
の間にそれぞれ厚膜トランジスタＴ１および薄膜トラン
ジスタＴ２による各チャネルを形成してなる静電放電保
護回路１２を示す。この場合、電源供給端１１の方のト
ランジスタＴ１には厚膜トランジスタを使用するので、
数十ボルト以上の高い外部の衝撃電圧に対しては内部回
路が保護されるが、数ボルト（例えば、７〜１０ボル
ト）の外部衝撃電圧に対しては内部回路の保護の役割を
果たすことができない。
【０００４】このため、従来は、安定供給電圧が５ボル
トである場合、５ボルトより高い８ボルト程度の供給電
圧でも内部回路を保護することができるようにチップを
製造しているが、そのため素子のしきい値電圧が高く設
定されており、したがって素子の動作速度が低下し、チ
ャネル長を短くすることができず、素子の高集積化を阻
害する原因になっている。
トである場合、５ボルトより高い８ボルト程度の供給電
圧でも内部回路を保護することができるようにチップを
製造しているが、そのため素子のしきい値電圧が高く設
定されており、したがって素子の動作速度が低下し、チ
ャネル長を短くすることができず、素子の高集積化を阻
害する原因になっている。
【０００５】
【発明が解決しようとする課題】したがって、この発明
は、安定状態でない数ボルトの供給電圧をチップの内部
素子へ伝達しないようにするとともに、素子の高集積化
および電気的特性の向上を図った高電圧遮断半導体装置
を提供することを目的とする。
は、安定状態でない数ボルトの供給電圧をチップの内部
素子へ伝達しないようにするとともに、素子の高集積化
および電気的特性の向上を図った高電圧遮断半導体装置
を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明による高電圧遮断半導体装置は、電源供給
端とチップの内部回路の間の電流経路上に形成され、第
一の非安定状態電圧が印加された時それを内部回路へ伝
達しないようにする静電放電保護回路を具備する半導体
装置において、上記静電放電保護回路と上記内部回路の
間の上記電流経路上に形成され、上記第一の非安定状態
電圧より小さくて上記静電放電保護回路が遮断できない
第二の非安定状態電圧を上記内部回路に伝達しないよう
にする定電圧手段を具備してなることを特徴とするもの
である。
め、この発明による高電圧遮断半導体装置は、電源供給
端とチップの内部回路の間の電流経路上に形成され、第
一の非安定状態電圧が印加された時それを内部回路へ伝
達しないようにする静電放電保護回路を具備する半導体
装置において、上記静電放電保護回路と上記内部回路の
間の上記電流経路上に形成され、上記第一の非安定状態
電圧より小さくて上記静電放電保護回路が遮断できない
第二の非安定状態電圧を上記内部回路に伝達しないよう
にする定電圧手段を具備してなることを特徴とするもの
である。
【０００７】また、この発明による高電圧遮断半導体装
置は、電源供給端とチップの内部回路の間の電流経路上
に形成され、第一の不安定電圧が印加された時それを内
部回路へ伝達しないようにする静電放電保護回路を具備
する半導体装置において、半導体基板と、上記半導体基
板の所定部位にＰ形不純物がドーピングされたＰウェル
と、上記Ｐウェルの所定部位に高濃度のＮ形不純物がド
ピングされたＮ+領域と、上記Ｎ+領域および上記Ｐウェ
ルの所定部位を露出させる複数のコンタクトホールを有
する第一の絶縁層と、上記第一の絶縁層上にパターニン
グされ所望の抵抗値を有する第一および第二のポリシリ
コン層と、上記Ｎ+領域の一部並びに上記第一および第
二のポリシリコン層各々の両端部が露出されるように複
数のコンタクトホールを有する第二の絶縁層と、上記コ
ンタクトホールを通して、上記静電放電保護回路を上記
第一のポリシリコン層と、上記第一のポリシリコン層を
上記Ｎ+領域および上記第二のポリシリコン層と、上記
第二のポリシリコン層を上記Ｐウェルおよび接地端とそ
れぞれ接続する電導層を具備してなることを特徴とする
ものである。
置は、電源供給端とチップの内部回路の間の電流経路上
に形成され、第一の不安定電圧が印加された時それを内
部回路へ伝達しないようにする静電放電保護回路を具備
する半導体装置において、半導体基板と、上記半導体基
板の所定部位にＰ形不純物がドーピングされたＰウェル
と、上記Ｐウェルの所定部位に高濃度のＮ形不純物がド
ピングされたＮ+領域と、上記Ｎ+領域および上記Ｐウェ
ルの所定部位を露出させる複数のコンタクトホールを有
する第一の絶縁層と、上記第一の絶縁層上にパターニン
グされ所望の抵抗値を有する第一および第二のポリシリ
コン層と、上記Ｎ+領域の一部並びに上記第一および第
二のポリシリコン層各々の両端部が露出されるように複
数のコンタクトホールを有する第二の絶縁層と、上記コ
ンタクトホールを通して、上記静電放電保護回路を上記
第一のポリシリコン層と、上記第一のポリシリコン層を
上記Ｎ+領域および上記第二のポリシリコン層と、上記
第二のポリシリコン層を上記Ｐウェルおよび接地端とそ
れぞれ接続する電導層を具備してなることを特徴とする
ものである。
【０００８】
【発明の実施の形態】以下、添付の図面の図１〜３を参
照してこの発明を詳細に説明する。
照してこの発明を詳細に説明する。
【０００９】図１は、この発明による半導体チップの回
路構成を示すブロック図で、電源供給端２１の供給電圧
Ｖｃｃが静電放電保護回路２２および定電圧回路２３を
経て内部回路２４に伝達されるように構成されている。
電源供給端２１から供給される電圧Ｖｃｃが数十ボルト
以上の不安定な供給電圧である場合、その電圧は静電放
電保護回路２２により遮断され、数ボルトの非安定状態
電圧である場合は、定電圧回路２３で遮断されて、内部
回路２４を保護する。
路構成を示すブロック図で、電源供給端２１の供給電圧
Ｖｃｃが静電放電保護回路２２および定電圧回路２３を
経て内部回路２４に伝達されるように構成されている。
電源供給端２１から供給される電圧Ｖｃｃが数十ボルト
以上の不安定な供給電圧である場合、その電圧は静電放
電保護回路２２により遮断され、数ボルトの非安定状態
電圧である場合は、定電圧回路２３で遮断されて、内部
回路２４を保護する。
【００１０】図２は、この発明の一実施態様の定電圧回
路図部分を具体的に示す回路図であり、図面に示される
ように、静電放電保護回路２２と内部回路２４を連結す
る電流経路上にノードＮ１があり、このノードＮ１にカ
ソードが連結され接地電位点Ｖｓｓにアノードが連結さ
れたツェナーダイオード（定電圧ダイオード）Ｄが形成
されている。さらに、静電放電保護回路２２とノードＮ
１の間の電流経路上に抵抗Ｒ１が直列に挿入されて形成
されており、ツェナーダイオードＤに並列に電流経路上
のノードＮ１と接地点Ｖｓｓとの間に抵抗Ｒ２が形成さ
れている。ここで、静電放電保護回路２２は、図４に示
したのと同様であるから、その回路の説明は省略する。
路図部分を具体的に示す回路図であり、図面に示される
ように、静電放電保護回路２２と内部回路２４を連結す
る電流経路上にノードＮ１があり、このノードＮ１にカ
ソードが連結され接地電位点Ｖｓｓにアノードが連結さ
れたツェナーダイオード（定電圧ダイオード）Ｄが形成
されている。さらに、静電放電保護回路２２とノードＮ
１の間の電流経路上に抵抗Ｒ１が直列に挿入されて形成
されており、ツェナーダイオードＤに並列に電流経路上
のノードＮ１と接地点Ｖｓｓとの間に抵抗Ｒ２が形成さ
れている。ここで、静電放電保護回路２２は、図４に示
したのと同様であるから、その回路の説明は省略する。
【００１１】以上のような構成を有する定電圧回路２３
において、ツェナ−ダイオードＤは７ボルト以上で動作
するよう設計されており、安定状態の供給電圧の５ボル
トが印加されている時は、ツェナ−ダイオードＤがオフ
になっており、供給電圧がそのまま内部回路へ印加され
る。供給電圧が安定状態でない７ボルト以上の高い電圧
が印加されると、ツェナ−ダイオードＤがブレークダウ
ン特性によりオンＯｎになって、内部回路２４にかかる
電圧を降下させ、これにより内部回路２４が高い供給電
圧から保護される。
において、ツェナ−ダイオードＤは７ボルト以上で動作
するよう設計されており、安定状態の供給電圧の５ボル
トが印加されている時は、ツェナ−ダイオードＤがオフ
になっており、供給電圧がそのまま内部回路へ印加され
る。供給電圧が安定状態でない７ボルト以上の高い電圧
が印加されると、ツェナ−ダイオードＤがブレークダウ
ン特性によりオンＯｎになって、内部回路２４にかかる
電圧を降下させ、これにより内部回路２４が高い供給電
圧から保護される。
【００１２】この時、ツェナ−ダイオードＤがオンにな
り、電圧降下が生じて電圧が５ボルトに下がると、再度
ツェナ−ダイオードＤはオフになり、５ボルトが内部回
路２４に供給される。
り、電圧降下が生じて電圧が５ボルトに下がると、再度
ツェナ−ダイオードＤはオフになり、５ボルトが内部回
路２４に供給される。
【００１３】この発明の実施例の説明は、５ボルトを安
定状態の供給電圧として利用する現在の４Ｍ、１６Ｍの
集積回路デバイスについてであるが、漸次素子が高集積
化されて、３．３ボルト以下の供給電圧が要求される場
合は、ツェナ−ダイオードＤの動作電圧を７ボルトより
低い適切な値に設計することにより、内部回路２４を充
分に保護することができる。
定状態の供給電圧として利用する現在の４Ｍ、１６Ｍの
集積回路デバイスについてであるが、漸次素子が高集積
化されて、３．３ボルト以下の供給電圧が要求される場
合は、ツェナ−ダイオードＤの動作電圧を７ボルトより
低い適切な値に設計することにより、内部回路２４を充
分に保護することができる。
【００１４】上記のような定電圧回路２３が半導体チッ
プの内部にどのように実装されるかについて、その構造
および製造方法を図３を参照して説明する。
プの内部にどのように実装されるかについて、その構造
および製造方法を図３を参照して説明する。
【００１５】図３は、この発明の一実施例による定電圧
回路２３の断面図で、半導体基板４１の表面上の所定部
位に形成されたＰウェル４２、上記Ｐウェル４２の表面
上の所定部位に形成されたＮ+領域４３、上記Ｎ+領域４
３および上記Ｐウェル４２の表面の所定部位が露出され
るコンタクトホールを有する酸化層４４、上記酸化層４
４上にパターニングされイオン注入により所望の抵抗値
が調節された第１および第２のポリシリコン層４６ａ、
４６ｂ、上記酸化層４４のコンタクトホール部分と上記
第１および第２のポリシリコン層４６ａ、４６ｂの各々
の両端部が露出される開孔部を有するＢＰＳＧ層４５、
上記ＢＰＳＧ層４５の開孔部を通じて静電放電回路２２
と第１のポリシリコン層４６ａを連結するとともに、第
１のポリシリコン層４６ａとＮ+領域４３と第２ポリシ
リコン膜とを連結し、さらに第２のポリシリコン層４６
ｂとＰウェル４２と接地端とを連結する金属層４７を有
して構成されている。
回路２３の断面図で、半導体基板４１の表面上の所定部
位に形成されたＰウェル４２、上記Ｐウェル４２の表面
上の所定部位に形成されたＮ+領域４３、上記Ｎ+領域４
３および上記Ｐウェル４２の表面の所定部位が露出され
るコンタクトホールを有する酸化層４４、上記酸化層４
４上にパターニングされイオン注入により所望の抵抗値
が調節された第１および第２のポリシリコン層４６ａ、
４６ｂ、上記酸化層４４のコンタクトホール部分と上記
第１および第２のポリシリコン層４６ａ、４６ｂの各々
の両端部が露出される開孔部を有するＢＰＳＧ層４５、
上記ＢＰＳＧ層４５の開孔部を通じて静電放電回路２２
と第１のポリシリコン層４６ａを連結するとともに、第
１のポリシリコン層４６ａとＮ+領域４３と第２ポリシ
リコン膜とを連結し、さらに第２のポリシリコン層４６
ｂとＰウェル４２と接地端とを連結する金属層４７を有
して構成されている。
【００１６】上記構造において、Ｎ+領域４３とＰウェ
ル４２は、ＮＰダイオード成分を呈し、第１および第２
のポリシリコン層４６ａ、４６ｂは、抵抗成分を呈示す
る。
ル４２は、ＮＰダイオード成分を呈し、第１および第２
のポリシリコン層４６ａ、４６ｂは、抵抗成分を呈示す
る。
【００１７】上記のような構造の定電圧回路の製造工程
は、次のとおりである。
は、次のとおりである。
【００１８】まず、半導体基板４１上にマスクおよびイ
オン注入の工程によりＰウェル４２を形成した後、Ｐウ
ェル４２にＮ+接合層４３を形成する。
オン注入の工程によりＰウェル４２を形成した後、Ｐウ
ェル４２にＮ+接合層４３を形成する。
【００１９】次いで、酸化層４４とポリシリコン層４６
（４６ａおよび４６ｂ）を順次にデポジットし、ポリシ
リコン層４６にイオン注入することによりポリシリコン
層４６を所望の抵抗値に調節する。続けて、マスクおよ
びエッチングの工程によりポリシリコン層４６のパター
ンを形成し、全体構造の上部に平坦化絶縁層のＢＰＳＧ
層４５を形成した後、金属コンタクトマスクおよびエッ
チングの工程を行って上記Ｎ+接合層４３およびＰウェ
ル４２の所定部位並びにポリシリコン層４６のパターン
の所定部位が露出されるようにする。
（４６ａおよび４６ｂ）を順次にデポジットし、ポリシ
リコン層４６にイオン注入することによりポリシリコン
層４６を所望の抵抗値に調節する。続けて、マスクおよ
びエッチングの工程によりポリシリコン層４６のパター
ンを形成し、全体構造の上部に平坦化絶縁層のＢＰＳＧ
層４５を形成した後、金属コンタクトマスクおよびエッ
チングの工程を行って上記Ｎ+接合層４３およびＰウェ
ル４２の所定部位並びにポリシリコン層４６のパターン
の所定部位が露出されるようにする。
【００２０】以後、続いて熱処理（アニーリング）の工
程を施し、全体構造の上部に金属層４７を形成し、その
後マスクおよびエッチングの工程を行って、金属層４７
のパターンを完成する。
程を施し、全体構造の上部に金属層４７を形成し、その
後マスクおよびエッチングの工程を行って、金属層４７
のパターンを完成する。
【００２１】上記のような構造において、イオン注入に
より抵抗値が調節されたポリシリコン層４６は抵抗成分
となり、Ｎ+接合層４３とＰウェル４２はＮＰダイオド
成分を呈する。ここに、上記Ｎ+とＰウェルの接合構造
部分は、７ボルトより高い電圧で動作されるようにす
る。
より抵抗値が調節されたポリシリコン層４６は抵抗成分
となり、Ｎ+接合層４３とＰウェル４２はＮＰダイオド
成分を呈する。ここに、上記Ｎ+とＰウェルの接合構造
部分は、７ボルトより高い電圧で動作されるようにす
る。
【００２２】
【発明の効果】上記説明したこの発明は、ツェナ−ダイ
オードを使用した定電圧回路を利用したので、静電放電
保護回路が遮断できないような数ボルトの非安定状態の
電源供給電圧Ｖｃｃが内部回路へ印加されないようにし
て、安定状態の供給電圧のみを内部回路へ印加すること
により、半導体デバイスの特性を向上させ、内部回路を
なすトランジスタのチャネル長を短くでき、半導体デバ
イスの高集積化を実現する効果がある。
オードを使用した定電圧回路を利用したので、静電放電
保護回路が遮断できないような数ボルトの非安定状態の
電源供給電圧Ｖｃｃが内部回路へ印加されないようにし
て、安定状態の供給電圧のみを内部回路へ印加すること
により、半導体デバイスの特性を向上させ、内部回路を
なすトランジスタのチャネル長を短くでき、半導体デバ
イスの高集積化を実現する効果がある。
【図１】 この発明による高電圧遮断半導体装置の回路
的構成を示すブロック図である。
的構成を示すブロック図である。
【図２】 この発明による高電圧遮断半導体装置の低電
圧回路部分を具体的に示す回路図である。
圧回路部分を具体的に示す回路図である。
【図３】 この発明による高電圧遮断半導体装置の低電
圧回路部分を示す断面図である。
圧回路部分を示す断面図である。
【図４】 従来技術による高電圧遮断半導体装置の回路
的構成を示すブロック図である。
的構成を示すブロック図である。
１１…電源供給端、１２…静電放電保護回路、１３…内
部回路、２１…電源供給端、２２…静電放電保護回路、
２３…定電圧回路、２４…内部回路、４１…基板、４２
…Ｐウェル、４３…Ｎ+領域、４４…酸化層、４５…Ｂ
ＰＳＧ層、４６ａ、４６ｂ…ポリシリコン層、４７…金
属層
部回路、２１…電源供給端、２２…静電放電保護回路、
２３…定電圧回路、２４…内部回路、４１…基板、４２
…Ｐウェル、４３…Ｎ+領域、４４…酸化層、４５…Ｂ
ＰＳＧ層、４６ａ、４６ｂ…ポリシリコン層、４７…金
属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テッギ ホング 大韓民国 467−860 キョウンキド イ チヨンクン ブバリュブ アミ−リ サ ン 136−１ ヒュンダイ エレクトロ ニクス インダストリイズ カンパニー リミテッド内 (72)発明者 テジョング ヨ 大韓民国 467−860 キョウンキド イ チヨンクン ブバリュブ アミ−リ サ ン 136−１ ヒュンダイ エレクトロ ニクス インダストリイズ カンパニー リミテッド内 (72)発明者 ジェワン コー 大韓民国 467−860 キョウンキド イ チヨンクン ブバリュブ アミ−リ サ ン 136−１ ヒュンダイ エレクトロ ニクス インダストリイズ カンパニー リミテッド内 (72)発明者 セジョング キム 大韓民国 467−860 キョウンキド イ チヨンクン ブバリュブ アミ−リ サ ン 136−１ ヒュンダイ エレクトロ ニクス インダストリイズ カンパニー リミテッド内 (72)発明者 セジュン オー 大韓民国 467−860 キョウンキド イ チヨンクン ブバリュブ アミ−リ サ ン 136−１ ヒュンダイ エレクトロ ニクス インダストリイズ カンパニー リミテッド内 (56)参考文献 特開 平６−77405（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04
Claims (5)
- 【請求項１】 電源供給端とチップの内部回路の間の電
流経路上に形成され、第一の非安定状態電圧が印加され
た時それを内部回路へ伝達しないようにする静電放電保
護回路を具備する半導体装置において、 上記静電放電保護回路と上記内部回路の間の上記電流経
路上に形成され、上記第一の非安定状態電圧より小さく
て上記静電放電保護回路が遮断できない第二の非安定状
態電圧を上記内部回路に伝達しないようにする定電圧手
段を具備してなり、 上記定電圧手段は、 上記電流経路上に形成されたノードと、 上記静電放電保護回路と上記ノードとの間の電流経路上
に形成された第一の抵抗手段と、 上記ノードと接地端の間に形成され、上記ノードの電圧
が上記第二の非安定状態電圧になったときオンになり上
記ノードの電圧を所定の安定電圧に降下させる定電圧ダ
イオドと、 上記低電圧ダイオードと並列に上記ノードと上記接地端
の間に形成された第二の抵抗手段を具備することを特徴
とす る高電圧遮断半導体装置。 - 【請求項２】 電源供給端とチップの内部回路の間の電
流経路上に形成され、第一の非安定状態電圧が印加され
た時それを内部回路へ伝達しないようにする静電放電保
護回路を具備する半導体装置において、 半導体基板と、 上記半導体基板の所定部位にＰ形不純物がドーピングさ
れたＰウェルと、 上記Ｐウェルの所定部位に高濃度のＮ形不純物がドピン
グされたＮ＋領域と、 上記Ｎ＋領域および上記Ｐウェルの所定部位を露出させ
る複数のコンタクトホールを有する第一の絶縁層と、 上記第一の絶縁層上にパターニングされ所望の抵抗値を
有する第一および第二のポリシリコン層と、 上記Ｎ＋領域の一部並びに上記第一および第二のポリシ
リコン層各々の両端部が露出されるように複数のコンタ
クトホールを有する第二の絶縁層と、 上記コンタクトホールを通して、上記静電放電保護回路
を上記第一のポリシリコン層と、上記第一のポリシリコ
ン層を上記Ｎ＋領域および上記第二のポリシリコン層
と、上記第二のポリシリコン層を上記Ｐウェルおよび接
地端とそれぞれ接続する電導層を具備してなる高電圧遮
断半導体装置。 - 【請求項３】 請求項２に記載の高電圧遮断半導体装置
であって、 上記第一の絶縁層が酸化層であることを特徴とするも
の。 - 【請求項４】 請求項２に記載の高電圧遮断半導体装置
であって、 上記第二の絶縁層が平坦化用絶縁層であることを特徴と
するもの。 - 【請求項５】 請求項２に記載の高電圧遮断半導体装置
であって、 上記導電層が金属層であることを特徴とするもの。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P29186 | 1994-11-08 | ||
| KR1019940029186A KR100196524B1 (ko) | 1994-11-08 | 1994-11-08 | 반도체 칩 보호용 고전압 차단 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204127A JPH08204127A (ja) | 1996-08-09 |
| JP3076513B2 true JP3076513B2 (ja) | 2000-08-14 |
Family
ID=19397362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07267444A Expired - Fee Related JP3076513B2 (ja) | 1994-11-08 | 1995-10-16 | 高電圧遮断半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5640036A (ja) |
| JP (1) | JP3076513B2 (ja) |
| KR (1) | KR100196524B1 (ja) |
| CN (1) | CN1038968C (ja) |
| GB (1) | GB2295049B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808343A (en) * | 1996-09-20 | 1998-09-15 | Integrated Device Technology, Inc. | Input structure for digital integrated circuits |
| GB2341272B (en) | 1998-09-03 | 2003-08-20 | Ericsson Telefon Ab L M | High voltage shield |
| US6774457B2 (en) * | 2001-09-13 | 2004-08-10 | Texas Instruments Incorporated | Rectangular contact used as a low voltage fuse element |
| KR101547309B1 (ko) * | 2009-02-26 | 2015-08-26 | 삼성전자주식회사 | 정전기 방전 보호 소자 및 이를 포함하는 정전기 방전 보호회로 |
| JP7180359B2 (ja) * | 2018-12-19 | 2022-11-30 | 富士電機株式会社 | 抵抗素子 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4271445A (en) * | 1978-12-20 | 1981-06-02 | Bell Telephone Laboratories, Incorporated | Solid-state protector circuitry using gated diode switch |
| US4573163A (en) * | 1982-09-13 | 1986-02-25 | At&T Bell Laboratories | Longitudinal mode stabilized laser |
| US4855892A (en) * | 1987-02-12 | 1989-08-08 | Compaq Computer Corporation | Power supply for plasma display |
| GB2207315B (en) * | 1987-06-08 | 1991-08-07 | Philips Electronic Associated | High voltage semiconductor with integrated low voltage circuitry |
| US4750078A (en) * | 1987-06-15 | 1988-06-07 | Motorola, Inc. | Semiconductor protection circuit having both positive and negative high voltage protection |
| US5189588A (en) * | 1989-03-15 | 1993-02-23 | Matsushita Electric Industrial Co., Ltd. | Surge protection apparatus |
| US5047698A (en) * | 1991-03-14 | 1991-09-10 | Thomson Consumer Electronics, Inc. | High voltage shutdown circuit |
| US5276358A (en) * | 1991-11-05 | 1994-01-04 | Texas Instruments Incorporated | Circuitry and method for controlling voltage in an electronic circuit |
| US5361185A (en) * | 1993-02-19 | 1994-11-01 | Advanced Micro Devices, Inc. | Distributed VCC/VSS ESD clamp structure |
-
1994
- 1994-11-08 KR KR1019940029186A patent/KR100196524B1/ko not_active IP Right Cessation
-
1995
- 1995-09-12 US US08/527,003 patent/US5640036A/en not_active Expired - Lifetime
- 1995-10-16 JP JP07267444A patent/JP3076513B2/ja not_active Expired - Fee Related
- 1995-11-01 GB GB9522346A patent/GB2295049B/en not_active Expired - Fee Related
- 1995-11-08 CN CN95118600A patent/CN1038968C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5640036A (en) | 1997-06-17 |
| CN1038968C (zh) | 1998-07-01 |
| KR960019691A (ko) | 1996-06-17 |
| JPH08204127A (ja) | 1996-08-09 |
| KR100196524B1 (ko) | 1999-06-15 |
| GB2295049B (en) | 1998-11-11 |
| GB2295049A (en) | 1996-05-15 |
| GB9522346D0 (en) | 1996-01-03 |
| CN1129367A (zh) | 1996-08-21 |
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