JP2015088585A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015088585A
JP2015088585A JP2013225212A JP2013225212A JP2015088585A JP 2015088585 A JP2015088585 A JP 2015088585A JP 2013225212 A JP2013225212 A JP 2013225212A JP 2013225212 A JP2013225212 A JP 2013225212A JP 2015088585 A JP2015088585 A JP 2015088585A
Authority
JP
Japan
Prior art keywords
layer
wiring
metal
resistance element
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013225212A
Other languages
English (en)
Other versions
JP2015088585A5 (ja
JP6396653B2 (ja
Inventor
成太 徳光
Seita Tokumitsu
成太 徳光
森　隆弘
Takahiro Mori
隆弘 森
新田　哲也
Tetsuya Nitta
哲也 新田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013225212A priority Critical patent/JP6396653B2/ja
Priority to US14/516,806 priority patent/US9881868B2/en
Priority to TW103136519A priority patent/TWI643299B/zh
Priority to EP14190281.7A priority patent/EP2869343A3/en
Priority to KR1020140145107A priority patent/KR20150050390A/ko
Priority to CN201410598459.6A priority patent/CN104600052A/zh
Publication of JP2015088585A publication Critical patent/JP2015088585A/ja
Publication of JP2015088585A5 publication Critical patent/JP2015088585A5/ja
Priority to US15/696,395 priority patent/US20170365553A1/en
Application granted granted Critical
Publication of JP6396653B2 publication Critical patent/JP6396653B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0802—Resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】高精度の発振子を含む半導体装置をより簡素に安価で製造可能な半導体装置を提供する。【解決手段】複数の第１の配線層Ｍ１は基板ＳＵＢの主表面上に、第１の絶縁膜ＳＯ１２は複数の第１の配線層Ｍ１の上面を覆うように、第２の絶縁膜ＳＯ１３は第１の絶縁膜ＳＯ１２の上面を覆うように、複数の第２の配線層Ｍ２は第２の絶縁膜ＳＯ１３上に、それぞれ配置されている。金属抵抗素子層Ｒｍｎは、複数の第２の配線層Ｍ２のうち少なくとも１つの第２の配線層Ｍ２の真下に配置されている。複数の導電層ＣＰ１は、複数の第２の配線層Ｍ２のそれぞれから主表面に交差するＺ方向に関して金属抵抗素子層Ｒｍｎに向けて延びている。金属抵抗素子層Ｒｍｎは金属配線層Ｒｍを含んでいる。複数の導電層ＣＰ１のうち少なくとも１つの導電層ＣＰ１の側面の少なくとも一部は、金属配線層Ｒｍに接続されている。【選択図】図３

Description

本発明は半導体装置に関するものであり、特に金属抵抗素子層を有する半導体装置に関するものである。
従来、マイコン製品と発振子とは別構造であったが、近年、マイコンチップ内に発振子を内蔵することで、レイアウト面積の縮小、コスト低減等が図られるようになってきている。マイコンチップ内に発振子を内蔵するには、あらゆる環境下（電圧・温度）で安定した発振周波数を出力する必要があり、マイコン製品の高速ＯＣＯ（On Chip Oscillator）回路では、目標精度として、たとえば４０ＭＨｚ±１％を達成することが求められている。
ここで、アナログ回路である高速ＯＣＯ（On Chip Oscillator）回路内の定電流発生回路の抵抗体には、ポリシリコン抵抗が用いられている。しかし、ポリシリコン抵抗はいわゆるピエゾ抵抗効果に起因して、応力により抵抗値が変動する。特に、パッケージング工程以降のモールド応力による抵抗値の変動が顕著である。そのため、高速ＯＣＯ回路の周波数変動が大きくなり、高速ＯＣＯ回路の目標精度を達成することが困難となる場合が考えられる。
マイコン製品の高速ＯＣＯ回路は、通常いわゆる多層配線構造により形成されるが、多くは抵抗体は多層配線構造の最上層に形成される。このため抵抗体はその上面が保護膜に直接覆われ、保護膜から応力を受けやすくなる。この保護膜からの応力に起因する抵抗値のばらつきを抑制する観点から、多層配線構造の最上層より下側の層に抵抗体を形成する技術が、たとえば特開２００１−２６７３２０号公報（特許文献１）、特開２０１１−１５５１９２号公報（特許文献２）、特開２００８−１３０９１８号公報（特許文献３）に開示されている。
特開２００１−２６７３２０号公報 特開２０１１−１５５１９２号公報 特開２００８−１３０９１８号公報
特許文献１においては抵抗体の上方の配線層から抵抗体に達するように延びる導電層（埋め込みコンタクトホール）により、配線層と抵抗体とが電気的に接続されている。逆に特許文献２においては抵抗体からその下方に延びる導電層（コンタクトプラグ）により、抵抗体とその下方の配線層とが電気的に接続されている。
しかし特許文献１，２のいずれにおいても、また上記の導電層による電気的な接続がなされていない特許文献３においても、最上層よりも下側の層に形成された抵抗体と電気的に接続するための導電層と、抵抗体でない配線層同士を接続するための導電層とを同一のマスクを用いて同時に形成するための考慮について開示されていない。このように抵抗体用の導電層と、抵抗体でない配線層用の導電層とを同一のマスクで同時に形成するための考慮がなされなければ、抵抗体用の導電層と、抵抗体でない配線層用の導電層とを別個のマスクで形成する必要が生じる可能性がある。すると工程が非常に煩雑となり、製造コストが高騰する可能性がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に係る半導体装置は、複数の第１の配線層と、第１の絶縁膜と、第２の絶縁膜と、複数の第２の配線層と、金属抵抗素子層と、複数の導電層とを備えている。複数の第１の配線層は基板の主表面上に配置されている。第１の絶縁膜は複数の第１の配線層の上面を覆うように配置されている。第２の絶縁膜は、第１の絶縁膜の上面を覆うように配置されている。複数の第２の配線層は、第２の絶縁膜上に配置されている。金属抵抗素子層は、第１の絶縁膜の上面上の、複数の第２の配線層のうち少なくとも１つの第２の配線層の真下に配置されている。複数の導電層は、複数の第２の配線層のそれぞれから主表面に交差する方向に関して金属抵抗素子層に向けて延びている。金属抵抗素子層は金属配線層を含んでいる。複数の導電層のうち少なくとも１つの導電層の側面の少なくとも一部は、金属配線層に接続されている。
他の実施の形態に係る半導体装置は、少なくとも１つの第１の配線層と、第１の絶縁膜と、第２の配線層と、金属抵抗素子層と、複数の導電層とを備えている。少なくとも１つの第１の配線層は、基板の主表面上に配置されている。第１の絶縁膜は、第１の配線層の上面を覆うように配置されている。第２の配線層は、第１の絶縁膜上に複数配置されている。金属抵抗素子層は、複数の第２の配線層よりも主表面に交差する方向に関して第１の配線層側に配置され、複数の第２の配線層のうち少なくとも１つの第２の配線層の真下に配置されている。複数の導電層は、複数の第２の配線層のそれぞれから主表面に交差する方向に関して金属抵抗素子層に向けて延びている。複数の導電層のうち少なくとも１つの導電層は、金属抵抗素子層と平面的に重なる金属抵抗素子領域に配置され、複数の第２の配線層のうち金属抵抗素子領域に配置された少なくとも１つの第２の配線層から金属抵抗素子層に達するように接続される抵抗素子領域導電層である。複数の導電層のうち少なくとも１つの導電層は、金属抵抗素子領域でない配線領域において複数の第２の配線層のうち少なくとも１つの第２の配線層から少なくとも１つの第１の配線層に達するように延びる配線領域導電層であり、抵抗素子領域導電層と配線領域導電層との、主表面に交差する方向に関する深さは等しい。
さらに他の実施の形態に係る半導体装置は、複数の第１の配線層と、第１の絶縁膜と、少なくとも１つの金属抵抗素子層と、複数の第２の配線層と、複数の導電層とを備えている。複数の第１の配線層は、基板の主表面上に配置されている。第１の絶縁膜は、複数の第１の配線層の上面を覆うように配置されている。少なくとも１つの金属抵抗素子層は、第１の絶縁膜の上面を覆うように、複数の第１の配線層のうち少なくとも１つの第１の配線層の真上に配置されている。複数の第２の配線層は、第１の絶縁膜上に配置されている。複数の導電層は、少なくとも１つの金属抵抗素子層および少なくとも１つの第２の配線層のそれぞれから主表面に交差する方向に複数の第１の配線層のそれぞれまで延びている。少なくとも１つの金属抵抗素子層の上面は複数の第２の配線層のうち少なくとも１つに覆われる。
一実施の形態によれば、金属抵抗素子層の真上に第２の配線層が配置されるため、金属抵抗素子層が上層からの応力を受けることにより発振子としての精度が低下する可能性を低減することが可能な半導体装置を提供することができる。
他の実施の形態によれば、抵抗素子領域導電層と配線領域導電層とがいずれも第１の絶縁膜上の第２の配線層から延びるように形成されるため、半導体装置の形成の際に、金属抵抗素子層に接続するための導電層のみを形成するためのマスクを別個に準備する必要がなくなる。すなわち配線領域導電層を形成するためのマスクを用いて抵抗素子領域導電層が形成可能となる。このため製造コストを削減することが可能な半導体装置を提供することができる。
さらに他の実施の形態によれば、金属抵抗素子層の上面が第２の配線層に覆われることにより、金属抵抗素子層は第２の配線層に保護される。このため金属抵抗素子層の信頼性が高められた半導体装置を提供することができる。
実施の形態１における半導体装置を搭載したマイコンチップの全体構造を示す平面図である。 図１中の丸で囲まれた領域ＩＩの拡大平面図である。 図２の高速ＯＣＯ回路を含む、実施の形態１のマイコンチップの部分的な構造を示す概略断面図である。 実施の形態１における、特に図３の構造の製造方法の第１工程を示す概略断面図である。 実施の形態１における、特に図３の構造の製造方法の第２工程を示す概略断面図である。 実施の形態１における、特に図３の構造の製造方法の第３工程を示す概略断面図である。 実施の形態１における、特に図３の構造の製造方法の第４工程を示す概略断面図である。 実施の形態１における、特に図３の構造の製造方法の第５工程を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、比較例のマイコンチップの部分的な構造を示す概略断面図である。 比較例における、特に図９の構造の製造方法の第１工程を示す概略断面図である。 比較例における、特に図９の構造の製造方法の第２工程を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態１のマイコンチップの部分的な構造の第１の変形例を示す概略断面図である。 実施の形態１の第１の変形例における、特に図１２の構造の製造方法の第１工程を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態１のマイコンチップの部分的な構造の第２の変形例を示す概略断面図である。 実施の形態１の第２の変形例における、特に図１４の構造の製造方法の第１工程を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態２のマイコンチップの部分的な構造を示す概略断面図である。 実施の形態２における、特に図１６の構造の製造方法の第１工程を示す概略断面図である。 実施の形態２における、特に図１６の構造の製造方法の第２工程を示す概略断面図である。 実施の形態２における、特に図１６の構造の製造方法の第３工程を示す概略断面図である。 実施の形態２における、特に図１６の構造の製造方法の第４工程を示す概略断面図である。 実施の形態２における、特に図１６の構造の製造方法の第５工程を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態３のマイコンチップの部分的な構造を示す概略断面図である。 図２２の金属抵抗素子層およびその上面上の第２の配線層の概略平面図である。 実施の形態３における、特に図２２の構造の製造方法の第１工程を示す概略断面図である。 実施の形態３における、特に図２２の構造の製造方法の第２工程を示す概略断面図である。 実施の形態３における、特に図２２の構造の製造方法の第３工程を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態４のマイコンチップの部分的な構造を示す概略断面図である。 実施の形態４における、特に図２７の構造の製造方法の第１工程を示す概略断面図である。 実施の形態４における、特に図２７の構造の製造方法の第２工程を示す概略断面図である。 実施の形態４における、特に図２７の構造の製造方法の第３工程を示す概略断面図である。 実施の形態４における、特に図２７の構造の製造方法の第４工程を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態５のマイコンチップの部分的な構造を示す概略断面図である。 実施の形態５における、特に図３２の構造の製造方法の第１工程を示す概略断面図である。 実施の形態５における、特に図３２の構造の製造方法の第２工程を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態６のマイコンチップの部分的な構造を示す概略断面図である。 実施の形態６における、特に図３５の構造の製造方法の第１工程を示す概略断面図である。 実施の形態６における、特に図３５の構造の製造方法の第２工程を示す概略断面図である。 実施の形態６における、特に図３５の構造の製造方法の第３工程を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態７のマイコンチップの部分的な構造を示す概略断面図である。 実施の形態７における、特に図３９の構造の製造方法の第１工程を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態８のマイコンチップの部分的な構造を示す概略断面図である。 図４１に示す配線領域の構造の第１の変形例を示す概略断面図である。 図４１に示す配線領域の構造の第２の変形例を示す概略断面図である。 実施の形態８における、特に図４１の構造の製造方法の第１工程を示す概略断面図である。 実施の形態８における、特に図４１の構造の製造方法の第２工程を示す概略断面図である。 図４５の工程により形成される配線領域の構造の第１の変形例を示す概略断面図である。 図４５の工程により形成される配線領域の構造の第２の変形例を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態８のマイコンチップの部分的な構造の第１の変形例を示す概略断面図である。 図２の高速ＯＣＯ回路を含む、実施の形態８のマイコンチップの部分的な構造の第２の変形例を示す概略断面図である。
以下、本実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１を用いて、本実施の形態の半導体装置の構成としてのマイコンチップの構成について説明する。
図１を参照して、マイコンチップＭＣ１は、ＲＡＭ形成領域ＭＣ１１、ＣＰＵ形成領域ＭＣ１２、周辺回路形成領域ＭＣ１３，ＭＣ１５、ＲＯＭ形成領域ＭＣ１４、および電源回路領域ＭＣ１６などを含む。電源回路領域ＭＣ１６は、高速ＯＣＯ回路を含んでいる。これらの各領域を囲むように、複数の電極パッドＳＰが、互いに間隔をあけて配置されている。なお、本レイアウト構成はあくまでマイコンチップの一例であり、これに限定したものではない。
次に図２を用いて、半導体装置の一例として、高速ＯＣＯ回路の一部構造について説明する。
図２を参照して、この高速ＯＣＯ回路は、基板の一方の主表面上に配置される金属抵抗素子層Ｒｍｎを有している。金属抵抗素子層Ｒｍｎは、ここではたとえば複数（たとえば４つ）の金属抵抗素子層Ｒｍ１，Ｒｍ２，Ｒｍ３，Ｒｍ４をまとめた名称としている。なお、金属とは、遷移金属および遷移金属以外の金属を含み、かつ、半金属、半導体、および、非金属を含まない。
図２に示す平面視においては、金属抵抗素子層Ｒｍ１〜Ｒｍ４は、それぞれＸ方向に延び、Ｙ方向において相互に所定の間隙を有するように配置されている。金属抵抗素子層Ｒｍ１〜Ｒｍ４は、それぞれの両端部において、導電層としてのコンタクトプラグＣＰ１を介在してタップ層Ｍｉ，Ｍａ〜Ｍｂ，Ｍｏに連結されている。なお金属抵抗素子層Ｒｍ１〜Ｒｍ４（Ｒｍｎ）と電極パッドＳＰとの間には一定の間隔Ｓ１が設けられている。
なお、写真製版技術における製造精度を向上させる観点から、金属抵抗素子層Ｒｍ１およびＲｍ４のそれぞれの外側には、ダミー金属抵抗素子層Ｒｍｄ、およびダミータップ層Ｍｄｅが設けられている。
これにより、金属抵抗素子層Ｒｍ１〜Ｒｍ４は、タップ層Ｍｉ→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ１→コンタクトプラグＣＰ１→タップ層Ｍａ→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ２→コンタクトプラグＣＰ１→タップ層Ｍｂ→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ３→コンタクトプラグＣＰ１→タップ層Ｍｃ→コンタクトプラグＣＰ１→金属抵抗素子層Ｒｍ４→コンタクトプラグＣＰ１→タップ層Ｍｏと電気的に接続された直列接続となる。
次に図３を用いて、図２中の点線で囲まれた領域Ａすなわち金属抵抗素子層Ｒｍｎを含む、高速ＯＣＯ回路がなす多層配線構造の一部について説明する。
図３を参照して、この半導体装置は、基板ＳＵＢの（一方の）主表面上に配置された層間絶縁膜ＳＯ１１と、層間絶縁膜ＳＯ１１の上に、Ｘ方向に関して互いに間隔をあけて複数配置された、第１の配線層Ｍ１とを有している。
複数の第１の配線層Ｍ１の上面を覆うように、層間絶縁膜ＳＯ１１上には第１の絶縁膜ＳＯ１２が形成されている。第１の絶縁膜ＳＯ１２は第１の絶縁膜下層ＳＯ１２ａと第１の絶縁膜上層ＳＯ１２ｂとがこの順に積層された構成を有している。
第１の絶縁膜ＳＯ１２の上面を覆うように、第２の絶縁膜ＳＯ１３が形成されている。第２の絶縁膜ＳＯ１３の上面上には、Ｘ方向に関して互いに間隔をあけて複数配置された、第２の配線層Ｍ２を有している。複数の第２の配線層Ｍ２のそれぞれは、平面視において第１の配線層Ｍ１と重なる位置に配置されている。
図３中の点線で囲まれた領域Ｂ（金属抵抗素子層Ｒｍｎ）は、図２中の点線で囲まれた領域Ａ（金属抵抗素子層Ｒｍｎを構成する金属抵抗素子層Ｒｍ２）に対応する。この金属抵抗素子層Ｒｍｎは、第１の絶縁膜ＳＯ１２の上面上の、複数の第２の配線層Ｍ２のうち少なくとも１つの第２の配線層Ｍ２の真下に、当該第２の配線層Ｍ２と平面視において重なるように配置されている。言い換えればこの金属抵抗素子層Ｒｍｎは、複数の第１の配線層Ｍ１のうち少なくとも１つの第１の配線層Ｍ２の真上に、当該第１の配線層Ｍ１と平面視において重なるように配置されている。
より具体的には、図３の金属抵抗素子層Ｒｍｎは、Ｘ方向に関する一方および他方の端部の近傍において、平面視において第１の配線層Ｍ１および第２の配線層Ｍ２と重なるように配置されており、金属抵抗素子層Ｒｍｎは、第１の配線層Ｍ１および第２の配線層Ｍ２に挟まれるように両者の間に配置されている。したがって図３の金属抵抗素子層Ｒｍｎは２つの第１および第２の配線層Ｍ１，Ｍ２と平面視において重なるように配置されており、その結果第１の配線層Ｍ１と第２の配線層Ｍ２とが互いに平面視において重なるように配置されている。金属抵抗素子層Ｒｍｎは、金属配線層Ｒｍと反射防止膜層ＳＮ１との２層構造を有している。
図３に示す領域のうち、金属抵抗素子層Ｒｍｎが配置された領域（と平面的に重なる領域）は、ここでは金属抵抗素子領域と定義され、金属抵抗素子領域以外の領域はここでは配線領域と定義される。金属抵抗素子領域は高速ＯＣＯ回路を構成する発振子としての金属抵抗素子を含む領域である。配線領域は高速ＯＣＯ回路の特に多層配線を構成する部分である。配線領域にも金属抵抗素子領域と同様の第１の配線層Ｍ１および第２の配線層Ｍ２が形成されており、配線領域においても金属抵抗素子領域と同様に、第１の配線層Ｍ１および第２の配線層Ｍ２が互いに平面視において重なるように配置されている。
第１の配線層Ｍ１は、下層Ｍ１ａと、配線本体Ｍ１ｂと、上層Ｍ１ｃとを有している。同様に第２の配線層Ｍ２は、下層Ｍ２ａと、配線本体Ｍ２ｂと、上層Ｍ２ｃとを有している。
配線領域および金属抵抗素子領域ともに、第１の配線層Ｍ１と、これと平面視において重なる第２の配線層Ｍ２とは、導電層としてのコンタクトプラグＣＰ１により互いに電気的に接続されている。コンタクトプラグＣＰ１は、複数の第１の配線層Ｍ１のそれぞれと、これらと平面視において重なる複数の第２の配線層Ｍ２のそれぞれとを接続するように複数形成されている。コンタクトプラグＣＰ１は、側底面層ＣＰ１１とその内部の内部充填層ＣＰ１２とにより形成されている。
上記の金属抵抗素子領域に形成されたコンタクトプラグＣＰ１は、ここでは抵抗素子領域導電層としての抵抗素子領域コンタクトプラグＣＰ１と定義され、配線領域に形成されたコンタクトプラグＣＰ１は、ここでは配線領域導電層としての配線領域コンタクトプラグＣＰ１と定義される。
配線領域においては、コンタクトプラグＣＰ１は、配線領域の（たとえば１つの）第１の配線層Ｍ１と、これと平面視において重なる（これに対向する）配線領域の（たとえば１つの）第２の配線層Ｍ２との間を、基板ＳＵＢなどの主表面に交差する方向（たとえばＺ方向）に延びることによりこれらの配線層Ｍ１，Ｍ２を互いに接続している。言い換えれば配線領域コンタクトプラグＣＰ１は、配線領域の第２の配線層Ｍ２から第１の配線層Ｍ１に達するように延びている。
一方、金属抵抗素子領域においては、第１の配線層Ｍ１と第２の配線層Ｍ２との間に金属抵抗素子層Ｒｍｎが挟まれるように配置されている。このため金属抵抗素子領域のコンタクトプラグＣＰ１は、たとえば金属抵抗素子領域に配置された複数（たとえば２つ）の第２の配線層Ｍ２のそれぞれから、たとえばＺ方向に関して金属抵抗素子層Ｒｍｎに向けて延びる。当該コンタクトプラグＣＰ１はさらに金属抵抗素子層Ｒｍｎに接触し、金属抵抗素子層Ｒｍｎ（金属配線層Ｒｍを含む）を貫通して、金属抵抗素子領域に配置された複数（たとえば２つ）の第１の配線層Ｍ１のそれぞれに達するようにＺ方向に延びている。このようにして金属抵抗素子領域においても、複数の第２の配線層Ｍ２のそれぞれと、これに対向する（平面的に重なる）第１の配線層Ｍ１とがコンタクトプラグＣＰ１により接続されている。その結果、金属抵抗素子領域のコンタクトプラグＣＰ１は、その側面（側底面層ＣＰ１１）が金属配線層Ｒｍに接触し、金属配線層Ｒｍに（電気的に）接続されている。
このように金属抵抗素子層Ｒｍｎは第１および第２の配線層Ｍ１，Ｍ２の間のコンタクトプラグＣＰ１により貫通される。したがって本実施の形態においては、金属抵抗素子層Ｒｍｎの上層に配線層（第２の配線層Ｍ２）が配置されており、この意味で金属抵抗素子層Ｒｍｎは高速ＯＣＯ回路を構成する多層配線構造の最上層よりも下層側に配置されている。
図２における各金属抵抗素子層Ｒｍ１〜Ｒｍ４の両端部に配置されるコンタクトプラグＣＰ１は、図３における領域Ｂの金属抵抗素子層Ｒｍｎを貫通するコンタクトプラグＣＰ１に相当する。したがって、図２におけるタップ層Ｍａおよびタップ層Ｍｂは、それぞれ図３における金属抵抗素子領域の第２の配線層Ｍ２および第１の配線層Ｍ１に相当すると考えてよい。
なお複数の第２の配線層Ｍ２の上面を覆うように、第２の絶縁膜ＳＯ１３上には第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に積層されるように形成されている。
次に図４〜図８を用いて、本実施の形態の半導体装置の製造方法としてのマイコンチップの製造方法について説明する。ここでは特に、マイコンチップのうち図３に示す部分の製造方法について説明する。
図４を参照して、まずたとえばシリコンウェハなどの基板ＳＵＢの（一方の）主表面上に、公知の多層配線構造が少なくとも部分的に形成され、その過程で表面が平坦化された層間絶縁膜ＳＯ１１が形成される。層間絶縁膜ＳＯ１１としてはシリコン酸化膜が、たとえば通常のプラズマＣＶＤ（Chemical Vapor Deposition）法により形成される。
次に層間絶縁膜ＳＯ１１の上に、複数の第１の配線層Ｍ１が、Ｘ方向に関して互いに間隔をあけて形成される。第１の配線層Ｍ１は、下層Ｍ１ａと、配線本体Ｍ１ｂと、上層Ｍ１ｃとがこの順に積層されるように形成される。下層Ｍ１ａはたとえばＴｉＮ／Ｔｉ膜、配線本体Ｍ１ｂはたとえば銅添加アルミニウム（Ａｌ−Ｃｕ）膜、上層Ｍ１ｃはたとえばＴｉＮ／Ｔｉ膜であり、これらの各層Ｍ１ａ〜Ｍ１ｃがたとえば通常のスパッタリング法、写真製版技術およびドライエッチング処理により、図４に示す互いに間隔をあけて複数に分離された第１の配線層Ｍ１となるように成膜される。ただし配線本体Ｍ１ｂとして、たとえばアルミニウムの単体からなる薄膜が形成されてもよいし、銅またはタングステンの単体からなる薄膜が形成されてもよい。第１の配線層Ｍ１全体の膜厚は、数百ｎｍ以上１μｍ以下であることが好ましい。
なお図４において省略されている、基板ＳＵＢと層間絶縁膜ＳＯ１１との間の（Ｚ方向に関する）各層には、第１の配線層Ｍ１と同様の配線層が（多層配線構造の一部を構成するように）１層形成された、または２層以上の任意の層数が積層された、構成が形成されていてもよいし、このような配線層が形成されていなくてもよい。
図５を参照して、複数の第１の配線層Ｍ１の上面を覆うように第１の絶縁膜ＳＯ１２が形成される。第１の絶縁膜ＳＯ１２は、第１の絶縁膜下層ＳＯ１２ａと、第１の絶縁膜上層ＳＯ１２ｂとがこの順に積層されるように形成され、いずれもたとえばシリコン酸化膜であることが好ましい。第１の絶縁膜下層ＳＯ１２ａは、いわゆるＨＤＰ（High Density Plasma）−ＣＶＤ法により形成された、ＨＤＰ−ＣＶＤ法以外の方法により形成されたシリコン酸化膜に比べて段差被覆性の良いＵＳＧ（Undope Silicate Glass）膜（ＨＤＰ−ＵＳＧ）である。これにより第１の絶縁膜下層ＳＯ１２ａは、第１の配線層Ｍ１により生じた段差を吸収可能としている。また第１の絶縁膜上層ＳＯ１２ｂは、いわゆるプラズマＣＶＤ法により形成されたいわゆるＴＥＯＳ膜（Ｐ−ＴＥＯＳ）であることが好ましい。これら２層が積層され、さらにその上面（第１の絶縁膜上層ＳＯ１２ｂの上面）がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により平坦となるように研磨される。以上により、上面が平坦化された第１の絶縁膜ＳＯ１２が形成される。
図６を参照して、第１の絶縁膜ＳＯ１２の上面上の、複数の第１の配線層Ｍ１のうち少なくとも１つの第１の配線層Ｍ１の真上に金属抵抗素子層Ｒｍｎが形成される。具体的には、金属抵抗素子領域における２つの第１の配線層Ｍ１の真上に金属抵抗素子層Ｒｍｎが形成される。金属抵抗素子層Ｒｍｎは金属配線層Ｒｍと反射防止膜層ＳＮ１との２層構造を有している。金属配線層Ｒｍには、高融点金属の一例として、ＴｉＮ膜が通常のスパッタリング法、写真製版技術およびドライエッチング処理により形成される。この工程により、図２の平面図に示すように、金属抵抗素子層Ｒｍ１〜Ｒｍ４（ダミー金属抵抗素子層Ｒｍｄを含む）は、ストライプ状にパターニングが行なわれる。
金属配線層Ｒｍは、抵抗素子として約４０Ω／□の抵抗値を得るために、たとえば約３０ｎｍの膜厚に成膜する。反射防止膜層ＳＮ１には、たとえばプラズマ窒化(Ｐ−ＳｉＮ）膜を用い、ＣＶＤ法により成膜される。反射防止膜層ＳＮ１の膜厚は、たとえば約４５ｎｍである。
なお金属配線層Ｒｍとして、上記のＴｉＮ膜の代わりにＴａＮ膜が形成されてもよい。また反射防止膜層ＳＮ１として、上記のＳｉＮ膜の代わりにシリコン酸化膜が形成されてもよい。
図７を参照して、金属抵抗素子層Ｒｍｎおよび第１の絶縁膜ＳＯ１２の上面を覆うように第２の絶縁膜ＳＯ１３が形成される。第２の絶縁膜ＳＯ１３としては、プラズマＣＶＤ法により成膜したＴＥＯＳ膜（Ｐ−ＴＥＯＳ）が用いられることが好ましい。第２の絶縁膜ＳＯ１３の上面がＣＭＰ法により研磨されてもよいが、このような研磨はなされなくてもよい。
次に、第２の絶縁膜ＳＯ１３の上面から、基板ＳＵＢの主表面に交差する方向（すなわちＺ方向）に関して金属抵抗素子層Ｒｍｎに向けて延びる複数の導電層ＣＰ１が形成される。
具体的には、たとえば金属抵抗素子領域においては、第２の絶縁膜ＳＯ１３の上面のうち、図７中の２つの第１の配線層Ｍ１のそれぞれの真上の領域から、２つのコンタクトホールＶａ１が金属抵抗素子層Ｒｍｎに向けて延び、さらに金属抵抗素子層Ｒｍｎ（金属配線層Ｒｍを含む）を貫通してそれぞれの真下の第１の配線層Ｍ１に達するように形成される。一方、たとえば配線領域においては、第２の絶縁膜ＳＯ１３の上面のうち、図７中の１つの第１の配線層Ｍ１の真上の領域から、１つのコンタクトホールＶａ１が金属抵抗素子層Ｒｍｎに向けて（つまりＺ方向に関する下側に向けて）延び、さらにＺ方向に関して金属抵抗素子層Ｒｍｎ（金属配線層Ｒｍを含む）の配置される位置を超えてその真下の第１の配線層Ｍ１に達するように形成される。
その後、コンタクトホールＶａ１内にコンタクトプラグＣＰ１が形成される。ここでのコンタクトプラグＣＰ１には、金属抵抗素子領域の抵抗素子領域コンタクトプラグＣＰ１および配線領域の配線領域コンタクトプラグＣＰ１の双方が含まれる。具体的には、コンタクトホールＶａ１内には、バリアメタルとしてＴｉＮ／Ｔｉ積層膜からなる側底面層ＣＰ１１がスパッタリング法により成膜され、その後、タングステン（Ｗ）膜からなる内部充填層ＣＰ１２がＣＶＤ法により成膜される。その後、ＣＭＰ法により、側底面層ＣＰ１１および内部充填層ＣＰ１２の上面が平坦にされる。以上により図７においては合計３つのコンタクトプラグＣＰ１が形成される。
抵抗素子領域コンタクトプラグＣＰ１は金属抵抗素子層Ｒｍｎ（金属配線層Ｒｍを含む）を貫通するため、形成される抵抗素子領域コンタクトプラグＣＰ１の側面は金属配線層Ｒｍに接続される。
図８を参照して、第２の絶縁膜ＳＯ１３上に複数の導電層ＣＰ１のそれぞれを覆うように複数の第２の配線層Ｍ２が、Ｘ方向に関して互いに間隔をあけて形成される。第２の配線層Ｍ２は、下層Ｍ２ａと、配線本体Ｍ２ｂと、上層Ｍ２ｃとがこの順に積層されるように形成される。下層Ｍ２ａはたとえばＴｉＮ／Ｔｉ膜、配線本体Ｍ２ｂはたとえば銅添加アルミニウム（Ａｌ−Ｃｕ）膜、上層Ｍ２ｃはたとえばＴｉＮ／Ｔｉ膜であり、これらの各層Ｍ２ａ〜Ｍ２ｃは基本的に上記の第１の配線層Ｍ１の各層Ｍ１ａ〜Ｍ１ｃと同様に形成される。
なお図示されないが、第２の配線層Ｍ２の上層Ｍ２ｃの上面を覆うように、反射防止膜としてのたとえばプラズマ酸窒化膜（Ｐ−ＳｉＯＮ）が通常のＣＶＤ法により形成されてもよい。
この第２の配線層Ｍ２の形成により、金属抵抗素子領域のコンタクトプラグＣＰ１は、第２の配線層Ｍ２から金属抵抗素子層Ｒｍｎを貫通して第１の配線層Ｍ１に達するように形成されるといえ、配線領域のコンタクトプラグＣＰ１は、第２の配線層Ｍ２から第１の配線層Ｍ１に達するように形成されるといえる。
再度図３を参照して、その後、第２の配線層Ｍ２の上面を覆うように、第２の絶縁膜ＳＯ１３上に第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に形成される。第３の絶縁膜ＳＯ１４としては、Ｐ−ＴＥＯＳ膜からなるシリコン酸化膜が、ＣＶＤ法により形成される。パッシベーション膜ＳＮ１１には、Ｐ−ＳｉＮ膜が、ＣＶＤ法により成膜される。必要に応じて第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１が、通常の写真製版技術およびドライエッチング処理によりパターニングされる。
次に、図９〜図１１の比較例を参照しながら、本実施の形態の作用効果について説明する。まず図９を用いて、比較例の高速ＯＣＯ回路がなす多層配線構造の一部について説明する。
図９は比較例における、図３と同様の領域を示しており、たとえば図９中の金属抵抗素子層Ｒｍｎは図３中の金属抵抗素子層Ｒｍｎに対応する（以下の各実施の形態においても同じ）。図９を参照して、比較例においては、金属抵抗素子領域においては金属抵抗素子層Ｒｍｎが多層配線構造の最上層となっており、この上層側にたとえば第２の配線層Ｍ２および第２の絶縁膜ＳＯ１３は形成されていない。金属抵抗素子領域におけるコンタクトプラグＣＰ１は、金属抵抗素子層Ｒｍｎから第１の配線層Ｍ１まで図のＺ方向に延びている。
図９の配線領域においては、第１の配線層Ｍ１が多層配線構造の最上層となっており、この上層側にたとえば第２の配線層Ｍ２および第２の絶縁膜ＳＯ１３は形成されていない。第３の絶縁膜ＳＯ１４は、配線領域においては層間絶縁膜ＳＯ１１の上面を覆うように、金属抵抗素子領域においては金属抵抗素子層Ｒｍｎおよび第１の絶縁膜ＳＯ１１の上面を覆うように、形成されている。
なお、これ以外の当該比較例の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図１０〜図１１を用いて、図９の比較例の構成の製造方法について説明する。
図１０を参照して、図４〜図５に示す工程と同様の処理がなされた後、金属抵抗素子領域において、第１の絶縁膜ＳＯ１２の上面のうち、図１０中の２つの第１の配線層Ｍ１のそれぞれの真上の領域から、２つのコンタクトプラグＣＰ１（抵抗素子領域コンタクトプラグＣＰ１）が形成される。
図１１を参照して、第１の絶縁膜ＳＯ１２上に２つのコンタクトプラグＣＰ１のそれぞれを跨いで覆うように、単一の金属抵抗素子層Ｒｍｎが金属抵抗素子領域に形成される。その後、図１１にて形成された構成の全体を覆うように、実施の形態１と同様に第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１が形成される。
以上の比較例においては、図１０に示す金属抵抗素子層Ｒｍｎから延びるコンタクトプラグＣＰ１のみを形成するために１つのマスクを準備する必要が生じる。すなわち多層配線構造を構成する１つの配線層と他の配線層とを接続するための（図示されない任意の）コンタクトプラグＣＰ１を形成するためのマスクと同一のマスクを用いて、金属抵抗素子層Ｒｍｎから延びるコンタクトプラグＣＰ１を形成することができない。このためマスクの製造コストが高騰し、必要な総工程数が増加する。このため多層配線構造全体の製造コストが高騰する可能性がある。
また比較例においては、多層配線構造の最上層に金属抵抗素子層Ｒｍｎが形成されるため、パッシベーション膜ＳＮ１１などの最上層の保護膜が金属抵抗素子層Ｒｍｎに非常に近い領域に形成され、パッシベーション膜ＳＮ１１が金属抵抗素子層Ｒｍｎの直上に（金属抵抗素子層Ｒｍｎの最上層の上面を覆うように）形成される場合もある。この場合、金属抵抗素子層Ｒｍｎはパッシベーション膜ＳＮ１１からの応力を受けやすくなり、金属抵抗素子層Ｒｍｎを含むＯＣＯ回路の発振子としての精度が低下する可能性がある。
そこで本実施の形態においては、金属抵抗素子領域におけるコンタクトプラグＣＰ１は金属抵抗素子層Ｒｍｎを貫通する構成となっており、コンタクトプラグＣＰ１の側面が金属抵抗素子層Ｒｍｎの特に金属配線層Ｒｍと接触するように接続される構成となっている。たとえば図３においては、金属抵抗素子層Ｒｍｎとの電気信号の入出力は、第１の配線層Ｍ１と第２の配線層Ｍ２との間を延び、第１の配線層Ｍ１と第２の配線層Ｍ２との間で電気信号をやり取りする抵抗素子領域コンタクトプラグＣＰ１を利用してなされる。このため、したがって金属抵抗素子層Ｒｍｎから電気信号を取り出すためのコンタクトプラグＣＰ１のみを形成するためのマスクを準備する必要がなくなり、製造コストが削減できる。また金属抵抗素子層Ｒｍｎから電気信号を取り出すためのコンタクトプラグＣＰ１のみを形成する工程を要しないため、工程数の削減による製造コストの削減ができる。
また本実施の形態においては金属抵抗素子層Ｒｍｎの真上に第２の配線層Ｍ２が形成されるため、金属抵抗素子層Ｒｍｎはパッシベーション膜ＳＮ１１に直接覆われない態様となる。このため金属抵抗素子層Ｒｍｎがパッシベーション膜ＳＮ１１から応力を受けることにより高速ＯＣＯ回路の発振子としての精度が低下する可能性を低減することができる。
ところで金属抵抗素子領域に形成される抵抗素子領域コンタクトプラグＣＰ１は、上記のように第２の配線層Ｍ２から第１の配線層Ｍ１に達するように形成されることがより好ましいが、少なくとも金属抵抗素子層Ｒｍｎの金属配線層Ｒｍ内にコンタクトプラグＣＰ１の側面の一部が接触し、コンタクトプラグＣＰ１の側面と金属配線層Ｒｍとが互いに接続される構成であればよい。このため抵抗素子領域コンタクトプラグＣＰ１は、少なくとも金属配線層Ｒｍ内に少しでも入り込む構成であればよい。以下、このような構成を有する本実施の形態の変形例について説明する。
図１２を参照して、本実施の形態の第１の変形例においては、基本的に図３と同様の構成を有しているが、抵抗素子領域コンタクトプラグＣＰ１は、第１の配線層Ｍ１の上面に達することなく、金属抵抗素子層Ｒｍｎ（金属配線層Ｒｍ）の最下部よりもやや下方の領域にまで達するように形成されている。
図１３を参照して、図１２の構成は、本実施の形態の図７に示す工程において、抵抗素子領域コンタクトプラグＣＰ１を形成するためのコンタクトホールＶａ１が、第１の配線層Ｍ１の上面よりも浅い領域である、金属抵抗素子層Ｒｍｎ（金属配線層Ｒｍ）の最下部よりもやや下方の領域までのみ達するように形成されている。
図１４を参照して、本実施の形態の第２の変形例においては、基本的に図１２と同様の構成を有しているが、抵抗素子領域コンタクトプラグＣＰ１が図１２よりもさらに浅くなっており、金属抵抗素子層Ｒｍｎ（金属配線層Ｒｍ）の最下部にまで達するように形成されている。
図１５を参照して、図１４の構成は、本実施の形態の図７に示す工程において、抵抗素子領域コンタクトプラグＣＰ１を形成するためのコンタクトホールＶａ１が、図１３よりもさらに浅い領域である、金属抵抗素子層Ｒｍｎ（金属配線層Ｒｍ）の最下部までのみ達するように形成されている。
図１２〜図１５においては、いずれも抵抗素子領域コンタクトプラグＣＰ１は、金属配線層Ｒｍの、基板ＳＵＢの主表面に沿うＸ方向に関する反射防止膜層ＳＮ１と接する最上面（第１の面）から、上記最上面に対向し第１の絶縁膜ＳＯ１２（第１の絶縁膜上層ＳＯ１２ｂ）の最上面と接する最下面（第２の面）まで、金属配線層Ｒｍを貫通するように形成されている。
これら第１および第２の変形例においても、コンタクトプラグＣＰ１は、少なくとも第２の配線層Ｍ２と金属抵抗素子層Ｒｍｎとを電気的に接続可能としている。またコンタクトプラグＣＰ１の形成は配線領域において第２の配線層Ｍ２から第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１を形成するためのマスクと同一のマスクを利用して形成可能である。このため第１および第２の変形例においても図３〜図８と同様に、金属抵抗素子層Ｒｍｎとの接続専用のコンタクトプラグＣＰ１を形成する工程を省略する効果を奏する。
ただし図１２〜図１５の構成においては、配線領域におけるコンタクトプラグＣＰ１のＺ方向に延びる深さと、金属抵抗素子領域におけるコンタクトプラグＣＰ１のＺ方向に延びる深さとが異なっており、具体的には配線領域におけるコンタクトプラグＣＰ１の方が金属抵抗素子領域におけるコンタクトプラグＣＰ１より深い。配線領域におけるコンタクトプラグＣＰ１のコンタクトホールＶａ１と、金属抵抗素子領域におけるコンタクトプラグＣＰ１のコンタクトホールＶａ１とは同時に形成されるが、このように配線領域と金属抵抗素子領域とで異なる深さのコンタクトホールＶａ１を形成するために絶縁膜ＳＯ１３などのエッチングされる深さを制御することは困難となる場合がある。
この観点からは、図３および図４〜図８に示すように、金属抵抗素子領域におけるコンタクトプラグＣＰ１（抵抗素子領域コンタクトプラグＣＰ１）と、配線領域におけるコンタクトプラグＣＰ１（配線領域コンタクトプラグＣＰ１）とのＺ方向に関する深さが等しいことが好ましい。ここで等しいとは両者の深さが完全に同一である場合と、両者の深さが完全に同一ではないが明らかに異なるとは言えない誤差程度に異なる場合との双方を含む。たとえば両領域のコンタクトプラグＣＰ１のうち深い方と浅い方との深さの差が、深い方の深さの５％以下である場合を含むものとする。
このようにすれば、金属抵抗素子領域におけるコンタクトプラグＣＰ１を形成するためのコンタクトホールＶａ１の深さと、配線領域におけるコンタクトプラグＣＰ１を形成するためのコンタクトホールＶａ１の深さとを等しくすることができるため、双方のコンタクトホールＶａ１の深さを個別に制御することなく、双方のコンタクトホールＶａ１を同時に形成することができる。このことから製造コストを削減することができる。
（実施の形態２）
まず図１６を用いて、本実施の形態における金属抵抗素子層Ｒｍｎを含む、高速ＯＣＯ回路がなす多層配線構造の一部について説明する。
図１６を参照して、本実施の形態の半導体装置の高速ＯＣＯ回路がなす多層配線構造は、実施の形態１の当該多層配線構造と比較して、以下の点において異なっている。
本実施の形態においては、第１の絶縁膜ＳＯ１２の上面を覆うように複数の第２の配線層Ｍ２が、Ｘ方向に関して互いに間隔をあけて配置されている。第２の絶縁膜ＳＯ１３は形成されておらず、第２の配線層Ｍ２の上面を覆うように、第１の絶縁膜ＳＯ１２（第１の絶縁膜上層ＳＯ１２ｂ）の上には第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に積層されるように形成されている。
金属抵抗素子層Ｒｍｎは、金属抵抗素子領域において第２の配線層Ｍ２よりもＺ方向に関する第１の配線層Ｍ１側（すなわち下側）に配置されていればよい。ここでは第１の絶縁膜ＳＯ１２を構成する第１の絶縁膜下層ＳＯ１２ａ（薄膜絶縁層）の上面を覆うように、かつ金属抵抗素子領域に配置されるたとえば２つの第２の配線層Ｍ２の真下に、金属抵抗素子層Ｒｍｎが配置されている。すなわち金属抵抗素子層Ｒｍｎと（金属抵抗素子領域における）第２の配線層Ｍ２とは、平面視において重なっている。第１の絶縁膜下層ＳＯ１２ａは、第１の配線層Ｍ１の上面および第１の配線層Ｍ１が形成される表面（層間絶縁膜ＳＯ１１の上面）の双方を覆うように形成されている。
その結果、本実施の形態においては金属抵抗素子領域には第１の配線層Ｍ１が形成されておらず、第１の配線層Ｍ１は配線領域の層間絶縁膜ＳＯ１１上のみに形成されている。この第１の配線層Ｍ１は少なくとも１つ（たとえば配線領域に）形成される。
金属抵抗素子領域においてはたとえば２つの第２の配線層Ｍ２のそれぞれから、（たとえば２つの）コンタクトプラグＣＰ１が、Ｚ方向に延びて金属抵抗素子層Ｒｍｎに達するように形成されている。ここではコンタクトプラグＣＰ１は、金属抵抗素子層Ｒｍｎを構成する金属配線層Ｒｍを貫通するように、金属抵抗素子層Ｒｍｎと接続されている。
配線領域においては実施の形態１と同様にコンタクトプラグＣＰ１が、（たとえば１つの）第２の配線層Ｍ２からこれと平面視において重なる（たとえば１つの）第１の配線層Ｍ１に達するようにＺ方向の下側に（金属抵抗素子層Ｒｍｎの存在する方向に向かうように）延びており、第２の配線層Ｍ２と第１の配線層Ｍ１とを電気的に接続している。
本実施の形態においては金属抵抗素子領域におけるコンタクトプラグＣＰ１と配線領域におけるコンタクトプラグＣＰ１とのＺ方向に関する深さが等しい。ここでの等しいとは、実施の形態１と同様に完全に同一である場合に限らず誤差程度の差を有する場合を含んでいる。
配線領域のコンタクトプラグＣＰ１は第２の配線層Ｍ２から第１の配線層Ｍ１まで延び、金属抵抗素子領域のコンタクトプラグＣＰ１は第２の配線層Ｍ２から金属抵抗素子層Ｒｍｎまで延びている。第１の配線層Ｍ１は層間絶縁膜ＳＯ１１上に配置され、金属抵抗素子層Ｒｍｎは第１の絶縁膜下層ＳＯ１２ａ上に配置されている。第１の配線層Ｍ１と金属抵抗素子層Ｒｍｎとは異なる層に形成されるにも拘わらずそれぞれのコンタクトプラグＣＰ１の深さが等しくなるのは、第１の配線層Ｍ１と金属抵抗素子層Ｒｍｎとの（Ｚ方向に関する）厚みが異なるためである。
このように第１の配線層Ｍ１と金属抵抗素子層Ｒｍｎとが異なる層に形成されることにより、金属抵抗素子領域の抵抗素子領域コンタクトプラグＣＰ１と配線領域の配線領域コンタクトプラグＣＰ１とのＺ方向に関する深さが等しくなるように形成することができ、結果的に金属抵抗素子領域と配線領域とのコンタクトホールＶａ１の深さを個別に制御する必要がなくなる。このため工程を簡素にし、製造コストを削減することができる。
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図１７〜図２１を用いて、本実施の形態の半導体装置の製造方法としてのマイコンチップ（特に図１６に示す部分）の製造方法について説明する。なお基本的に実施の形態１と同一の符号を付した同一の構成要素は、特に記載がない限り実施の形態１と同一の材質からなり実施の形態１と同様の処理により形成される（以下の各実施の形態においても同じ）。
図１７を参照して、実施の形態１と同様に基板ＳＵＢが準備され、その（一方の）主表面の上方に層間絶縁膜ＳＯ１１が形成される。
層間絶縁膜ＳＯ１１の上に少なくとも１つの第１の配線層Ｍ１が形成される。ここでは配線領域にたとえば１つの第１の配線層Ｍ１が形成されている。
図１８を参照して、第１の配線層Ｍ１の上面およびこれが形成される層間絶縁膜ＳＯ１１の表面の双方を覆うように第１の絶縁膜下層ＳＯ１２ａ（薄膜絶縁層）が、いわゆるＨＤＰ−ＣＶＤ法により形成される。
図１９を参照して、第１の絶縁膜下層ＳＯ１２ａの上面を覆うように金属抵抗素子層Ｒｍｎが形成される。ここでは金属抵抗素子層Ｒｍｎは第１の配線層Ｍ１が形成された領域と平面的に異なる領域に形成される。具体的には上記の第１の配線層Ｍ１が配線領域に形成されたのに対し、金属抵抗素子層Ｒｍｎは金属抵抗素子領域に形成される。なお金属抵抗素子層Ｒｍｎは実施の形態１と同様に金属配線層Ｒｍと反射防止膜層ＳＮ１との２層構造を有しており、これらが平面視におけるストライプ状にパターニングされる。
図２０を参照して、まず金属抵抗素子層Ｒｍｎの上面を覆うように第１の絶縁膜下層ＳＯ１２ａ上に第２の絶縁膜上層ＳＯ１２ｂが形成され、その上面がＣＭＰ法により平坦となるように研磨される。これにより第１の配線層Ｍ１および金属抵抗素子層Ｒｍｎの上面が第１の絶縁膜ＳＯ１２に覆われる。なおここでは金属抵抗素子層Ｒｍｎの上面は第１の絶縁膜ＳＯ１２のうち第１の絶縁膜上層ＳＯ１２ｂのみに覆われ、第１の絶縁膜下層ＳＯ１２ａには覆われないが、この場合においても金属抵抗素子層Ｒｍｎは第１の絶縁膜ＳＯ１２に覆われると表現することとする。
次に、第１の絶縁膜ＳＯ１２の上面から、基板ＳＵＢの主表面に交差する方向（すなわちＺ方向）に関して金属抵抗素子層Ｒｍｎに向けて延びる複数の導電層ＣＰ１が形成される。
具体的には、たとえば金属抵抗素子領域においては、金属抵抗素子層Ｒｍｎと平面的に重なるように、たとえば２つのコンタクトホールＶａ１が、互いに間隔をあけて形成される。この２つのコンタクトホールＶａ１は、第１の絶縁膜ＳＯ１２の上面から金属抵抗素子層Ｒｍｎに達するように形成される。同様に、たとえば配線領域においては、たとえば１つのコンタクトホールＶａ１が、第１の絶縁膜ＳＯ１２の上面のうち、図２０中の１つの第１の配線層Ｍ１の真上の領域から、Ｚ方向に延びて第１の配線層Ｍ１に達するように形成される。その後、コンタクトホールＶａ１内に側底面層ＣＰ１１および内部充填層ＣＰ１２が形成されることにより、コンタクトプラグＣＰ１が形成される。
図２１を参照して、第１の絶縁膜ＳＯ１２上に複数の導電層ＣＰ１のそれぞれを覆うように複数の第２の配線層Ｍ２が、Ｘ方向に関して互いに間隔をあけて形成される。
この第２の配線層Ｍ２の形成により、金属抵抗素子領域のコンタクトプラグＣＰ１は、第２の配線層Ｍ２から金属抵抗素子層Ｒｍｎに達するように形成されるといえ、配線領域のコンタクトプラグＣＰ１は、第２の配線層Ｍ２から第１の配線層Ｍ１に達するように形成されるといえる。また金属抵抗素子層Ｒｍｎは、複数の第２の配線層Ｍ２よりもＺ方向に関して第１の配線層Ｍ１側（下側）に、かつ複数の第２の配線層Ｍ２のうち少なくとも１つの（金属抵抗素子領域の）第２の配線層Ｍ２の真下に形成される。なお金属抵抗素子領域のコンタクトプラグＣＰ１と配線領域のコンタクトプラグＣＰ１とは、そのＺ方向に関する深さが等しい。
再度図１６を参照して、その後、第２の配線層Ｍ２の上面を覆うように、第１の絶縁膜ＳＯ１２上に第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に形成される。
次に、本実施の形態の作用効果について説明する。
本実施の形態において、金属抵抗素子領域の第２の配線層Ｍ２から金属抵抗素子層Ｒｍｎまで延びるコンタクトプラグＣＰ１は、配線領域において第２の配線層Ｍ２から第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１の形成に用いるマスクと同一のマスクを用いて形成することができる。これは金属抵抗素子領域のコンタクトプラグＣＰ１と配線領域のコンタクトプラグＣＰ１とはいずれも同一の面（第１の絶縁膜ＳＯ１２の上面）から形成されるためである。したがってたとえば金属抵抗素子層Ｒｍｎに接続するためのコンタクトプラグＣＰ１のみを形成するためのマスクを別個に準備する必要がなくなり、多層配線構造の形成用のマスクを用いて金属抵抗素子層Ｒｍｎ用のコンタクトプラグＣＰ１を形成することができる。このため製造コストを削減することができる。
本実施の形態においては実施の形態１の図３〜図８の構成と同様に、金属抵抗素子領域におけるコンタクトプラグＣＰ１を形成するためのコンタクトホールＶａ１の深さと、配線領域におけるコンタクトプラグＣＰ１を形成するためのコンタクトホールＶａ１の深さとを等しくすることができるため、双方のコンタクトホールＶａ１の深さを個別に制御することなく、双方のコンタクトホールＶａ１を同時に形成することができる。このことから製造コストを削減することができる。
金属抵抗素子領域におけるコンタクトプラグＣＰ１を形成するためのコンタクトホールＶａ１の深さと、配線領域におけるコンタクトプラグＣＰ１を形成するためのコンタクトホールＶａ１の深さとを等しくすることにより、両者の深さを浅くすることができ、コンタクトホールＶａ１への内部充填層ＣＰ１２などの埋め込みを容易にすることができる。
また本実施の形態においては、金属抵抗素子層Ｒｍｎの真上に第２の配線層Ｍ２が形成されるため、金属抵抗素子層Ｒｍｎはパッシベーション膜ＳＮ１１に直接覆われない態様となる。このため金属抵抗素子層Ｒｍｎがパッシベーション膜ＳＮ１１から応力を受けることにより高速ＯＣＯ回路の発振子としての精度が低下する可能性を低減することができる。
（実施の形態３）
まず図２２を用いて、本実施の形態における金属抵抗素子層Ｒｍｎを含む、高速ＯＣＯ回路がなす多層配線構造の一部について説明する。
図２２を参照して、本実施の形態の半導体装置の高速ＯＣＯ回路がなす多層配線構造は、実施の形態１の当該多層配線構造と比較して、以下の点において異なっている。
本実施の形態においては、第１の絶縁膜ＳＯ１２上において、複数の第１の配線層Ｍ１のうち特に金属抵抗素子領域に形成された（たとえば２つの）第１の配線層Ｍ１の真上に（たとえば１つの）金属抵抗素子層Ｒｍｎが配置されている。ここでは金属抵抗素子層Ｒｍｎは、金属抵抗素子領域においてＸ方向に互いに間隔をあけて２つ配置された第１の配線層Ｍ１の双方を跨ぐように、第１の配線層Ｍ１上に配置されている。
一方、第１の絶縁膜ＳＯ１２上には、複数の第２の配線層Ｍ２が配置されている。複数の第２の配線層Ｍ２とは、ここでは第１の絶縁膜ＳＯ１２の上面上に形成された金属抵抗素子層Ｒｍｎの上面を覆うように配置される第２の配線層Ｍ２と、配線領域において第１の配線層Ｍ１と平面的に重なるように第１の絶縁膜ＳＯ１２の上面上に配置される第２の配線層Ｍ２との双方を意味する。このように本実施の形態においては、複数の第２の配線層Ｍ２のうち少なくとも１つは金属抵抗素子層Ｒｍｎの上面を覆うように形成されている。
金属抵抗素子領域および配線領域ともに、コンタクトプラグＣＰ１は、第１の絶縁膜ＳＯ１２の上面において複数の第１の配線層Ｍ１のそれぞれと平面的に重なる領域から、Ｚ方向に関して複数の第１の配線層Ｍ１の少なくとも１つまで延びるように形成されている。具体的には、金属抵抗素子領域においては、その上に第２の配線層Ｍ２が載置された金属抵抗素子層Ｒｍｎ（金属配線層Ｒｍ）からその真下の第１の配線層Ｍ１までＺ方向に延びるようにコンタクトプラグＣＰ１が形成されている。また配線領域においては、第２の配線層Ｍ２からその真下の第１の配線層Ｍ１までＺ方向に延びるようにコンタクトプラグＣＰ１が形成されている。これにより金属抵抗素子領域においては金属配線層Ｒｍとその真下の第１の配線層Ｍ１とがコンタクトプラグＣＰ１により電気的に接続され、配線領域においては第２の配線層Ｍ２とその真下の第１の配線層Ｍ１とがコンタクトプラグＣＰ１により電気的に接続されている。
本実施の形態においては第２の絶縁膜ＳＯ１３は形成されておらず、配線領域および金属抵抗素子領域ともに、第２の配線層Ｍ２の上面を覆うように第１の絶縁膜ＳＯ１２上に第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１が形成されている。
図２３を参照して、本実施の形態においては金属抵抗素子層Ｒｍｎは、その上面上に載置される第２の配線層Ｍ２よりも平面視において大きいサイズを有することが好ましい。したがって金属抵抗素子層Ｒｍｎ上の第２の配線層Ｍ２は、平面視においてその中央部が金属抵抗素子層Ｒｍｎの中央部とほぼ一致するように配置され、金属抵抗素子層Ｒｍｎの最外縁と第２の配線層Ｍ２の最外縁との間に一定幅の（金属抵抗素子層Ｒｍｎ外周近傍の）領域を有するように配置されることが好ましい。
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図２４〜図２６を用いて、本実施の形態の半導体装置の製造方法としてのマイコンチップ（特に図２２に示す部分）の製造方法について説明する。
図２４を参照して、実施の形態１と同様に基板ＳＵＢが準備され、その（一方の）主表面の上方に層間絶縁膜ＳＯ１１が形成される。次に層間絶縁膜ＳＯ１１の上に、複数の第１の配線層Ｍ１が、Ｘ方向に関して互いに間隔をあけて形成される。次に複数の第１の配線層Ｍ１の上面を覆うように、第１の絶縁膜ＳＯ１２として第１の絶縁膜下層ＳＯ１２ａと第１の絶縁膜上層ＳＯ１２ｂとが形成され、ＣＭＰ法によりその上面が研磨される。
次に第１の絶縁膜ＳＯ１２の上面から、基板ＳＵＢの主表面に交差する方向（すなわちＺ方向）に関してその真下（平面的に重なる領域）の第１の配線層Ｍ１にまで延びる複数のコンタクトプラグＣＰ１が形成される。ここでは金属抵抗素子領域および配線領域ともに、第１の絶縁膜ＳＯ１２の上面のうち、図２４中の１つの第１の配線層Ｍ１の真上の領域から、Ｚ方向に延びて第１の配線層Ｍ１に達するように、コンタクトプラグＣＰ１が形成される。
図２５を参照して、第１の絶縁膜ＳＯ１２の上面上のうち、たとえば金属抵抗素子領域のＸ方向に関して互いに間隔をあけて形成された２つのコンタクトプラグＣＰ１の真上に、２つのコンタクトプラグＣＰ１を跨ぐように少なくとも１つの金属抵抗素子層Ｒｍｎが形成される。
図２６を参照して、第１の絶縁膜ＳＯ１２上に複数の第２の配線層Ｍ２が形成される。具体的には、金属抵抗素子領域においては金属抵抗素子層Ｒｍｎの上面を覆うように第２の配線層Ｍ２が形成され、配線領域においては第１の絶縁膜ＳＯ１２の上面を覆いかつ第１の配線層Ｍ１と平面的に重なるように第２の配線層Ｍ２が形成される。
再度図２２を参照して、その後、第２の配線層Ｍ２の上面を覆うように、第１の絶縁膜ＳＯ１２上に第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に形成される。
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、金属抵抗素子層Ｒｍｎの上面が配線領域の第２の配線層Ｍ２と同一の層としての第２の配線層Ｍ２により覆われ、この第２の配線層Ｍ２はその直下の金属抵抗素子層Ｒｍｎに対する保護膜のように金属抵抗素子層Ｒｍｎを保護する役割を有する。このため金属抵抗素子層Ｒｍｎの信頼性をより高めることができ、高速ＯＣＯ回路の信頼性をより高めることができる。特に当該保護膜により、第２の配線層Ｍ２を構成するアルミニウム材料のドライエッチングの際に、その真下の金属抵抗素子層Ｒｍｎが意図せずエッチングされその形状に不具合を来すなどの問題が発生する可能性を低減することができる。
また本実施の形態において、金属抵抗素子層Ｒｍｎから第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１は、配線領域において第２の配線層Ｍ２から第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１の形成に用いるマスクと同一のマスクを用いて形成することができる。これは金属抵抗素子層Ｒｍｎから第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１と配線領域において第２の配線層Ｍ２から第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１とはいずれも同一の面（第１の絶縁膜ＳＯ１２の上面）から形成されるためである。
（実施の形態４）
まず図２７を用いて、本実施の形態における金属抵抗素子層Ｒｍｎを含む、高速ＯＣＯ回路がなす多層配線構造の一部について説明する。
図２７を参照して、まず本実施の形態においても金属抵抗素子領域と配線領域とが形成されており、金属抵抗素子領域においては金属抵抗素子層Ｒｍｎの上面を覆うように第２の配線層Ｍ２が形成されている。この点においては本実施の形態は実施の形態３と同様である。
ただし本実施の形態においては、金属抵抗素子領域が第１の金属抵抗素子領域と第２の金属抵抗素子領域との２つの金属抵抗素子領域に分かれており、２つの金属抵抗素子領域のそれぞれに少なくとも１つの金属抵抗素子層Ｒｍｎが配置されている。このうち第２の金属抵抗素子領域における金属抵抗素子層Ｒｍｎ（第２の金属抵抗素子層）は、実施の形態３の金属抵抗素子層Ｒｍｎと同様に、複数（２つ）のコンタクトプラグＣＰ１により複数（２つ）の第１の配線層Ｍ１のそれぞれと接続されている。
これに対して第１の金属抵抗素子領域においては、１つのコンタクトプラグＣＰ１により１つの第１の配線層Ｍ１と接続された金属抵抗素子層Ｒｍｎ（第１の金属抵抗素子層）が、第２の金属抵抗素子層としての金属抵抗素子層Ｒｍｎおよび配線領域の第２の配線層Ｍ２と同一の層を含むように第１の絶縁膜ＳＯ１２の上面上に形成されている。第１の金属抵抗素子領域においては、第２の配線層Ｍ２と第１の絶縁膜ＳＯ１２の上面との間に金属抵抗素子層Ｒｍｎが挟まれるように配置される点を除き、配線領域の構成と同様である。第１の金属抵抗素子層Ｒｍｎは、第２の金属抵抗素子層Ｒｍｎと同様に、その上面を覆うように第２の配線層Ｍ２が形成されている。
すなわち第１および第２の金属抵抗素子層Ｒｍｎの上面を覆う複数（たとえば２つ）の第２の配線層Ｍ２のそれぞれは、実施の形態３の金属抵抗素子層Ｒｍｎの上面を覆う第２の配線層Ｍ２と同様に、金属抵抗素子層Ｒｍｎを上層の応力から保護するための保護用第２の配線層である。一方、これらの金属抵抗素子層Ｒｍｎと間隔をあけて、配線領域のこれらの金属抵抗素子層Ｒｍｎと同一の層（第１の絶縁膜ＳＯ１２の上面上）に形成される（たとえば１つの）第２の配線層Ｍ２は、配線用第２の配線層である。
第１の金属抵抗素子層Ｒｍｎと、その上面を覆う第２の配線層Ｍ２とは容量素子を形成する。これについて以下に説明する。上記のように金属抵抗素子層Ｒｍｎは金属配線層Ｒｍと反射防止膜層ＳＮ１との２層構造を有している。反射防止膜層ＳＮ１の上面を覆うように第２の配線層Ｍ２が形成されている。導電体からなる金属配線層Ｒｍおよび第２の配線層Ｍ２により絶縁体からなる反射防止膜層ＳＮ１が挟まれる構成を有するため、これらは容量素子を構成するといえる。
また図２７の構成は、実施の形態３（図２２）の構成と比較して次の構成が追加されている。保護用および配線用第２の配線層Ｍ２の上面を覆うように第１の絶縁膜ＳＯ１２上に第２の絶縁膜ＳＯ１３が形成され、容量素子の第２の配線層Ｍ２および配線用第２の配線層Ｍ２の上面から、Ｚ方向に関して上側（基板ＳＵＢと反対方向）に向けて延びた他の導電層としてのコンタクトプラグＣＰ２と、これらのコンタクトプラグＣＰ２のそれぞれの真上に第３の配線層Ｍ３が形成されている。他の導電層としてのコンタクトプラグＣＰ２は、第３の配線層Ｍ３と接続されている。したがって本実施の形態においては、金属抵抗素子領域には少なくとも１つ（たとえば２つ）の抵抗素子領域コンタクトプラグＣＰ１，ＣＰ２が、配線領域には少なくとも１つ（ここでは２つ）の配線領域コンタクトプラグＣＰ１，ＣＰ２が、それぞれ形成されている。そして第３の配線層Ｍ３の上面を覆うように第２の絶縁膜ＳＯ１３上には第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に積層されている。
第２の絶縁膜ＳＯ１３は第２の絶縁膜下層ＳＯ１３ａと第２の絶縁膜上層ＳＯ１３ｂとにより形成されており、これらの構成は第１の絶縁膜ＳＯ１２の第１の絶縁膜下層ＳＯ１２ａおよび第１の絶縁膜上層ＳＯ１２ｂと同様である。コンタクトプラグＣＰ２は、側底面層ＣＰ２１とその内部の内部充填層ＣＰ２２とにより形成されており、これらの構成はコンタクトプラグＣＰ１の側底面層ＣＰ１１および内部充填層ＣＰ１２と同様である。また第３の配線層Ｍ３は、下層Ｍ３ａと、配線本体Ｍ３ｂと、上層Ｍ３ｃとがこの順に積層されるように形成される。各層Ｍ３ａ〜Ｍ３ｃは基本的に上記の第１および第２の配線層Ｍ１，Ｍ２の各層Ｍ１ａ〜Ｍ１ｃ，Ｍ２ａ〜Ｍ２ｃと同様である。
なお、これ以外の本実施の形態の構成は、実施の形態３の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図２８〜図３１を用いて、本実施の形態の半導体装置の製造方法としてのマイコンチップ（特に図２７に示す部分）の製造方法について説明する。
図２８を参照して、実施の形態３と同様に基板ＳＵＢが準備され、第１の配線層Ｍ１、第１の絶縁膜ＳＯ１２、コンタクトプラグＣＰ１が実施の形態３と同様の処理により形成される。ただし本実施の形態においては、金属抵抗素子領域として第１の金属抵抗素子層Ｒｍｎを有する第１の金属抵抗素子領域と第２の金属抵抗素子層Ｒｍｎを有する第ん２の金属抵抗素子領域とが形成されるため、そのことを考慮した数の第１の配線層Ｍ１およびコンタクトプラグＣＰ１が形成される。
図２９を参照して、第１の金属抵抗素子領域において、コンタクトプラグＣＰ１の真上に、これを覆うように少なくとも１つの金属抵抗素子層Ｒｍｎが形成される。このとき金属配線層Ｒｍとその上面を覆う反射防止膜層ＳＮ１とが形成される。また第２の金属抵抗素子領域において、Ｘ方向に関して互いに間隔をあけて形成されたたとえば２つのコンタクトプラグＣＰ１の真上に、２つのコンタクトプラグＣＰ１を跨ぐように１つの金属抵抗素子層Ｒｍｎが形成される。このとき金属配線層Ｒｍとその上面を覆う反射防止膜層ＳＮ１とが形成される。
図３０を参照して、第１の絶縁膜ＳＯ１２上に複数の第２の配線層Ｍ２が形成される。具体的には、第１および第２の金属抵抗素子領域においては金属抵抗素子層Ｒｍｎの上面を覆うように（たとえば２つの）保護用第２の配線層Ｍ２が形成され、配線領域においては第１および第２の金属抵抗素子層Ｒｍｎと同一の層に、第１の絶縁膜ＳＯ１２の上面を覆いかつ第１の配線層Ｍ１と平面的に重なるように（たとえば１つの）配線用第２の配線層Ｍ２が形成される。保護用第２の配線層Ｍ２と配線用第２の配線層Ｍ２とは同時に形成される。これにより第１の金属抵抗素子領域においては、第１の金属抵抗素子層Ｒｍｎを構成する金属配線層Ｒｍ、反射防止膜層ＳＮ１および第２の配線層Ｍ２により容量素子が形成される。また第２の金属抵抗素子領域においては抵抗素子として（２つの）第１の配線層Ｍ１と電気的に接続される第２の金属抵抗素子層が形成される。
図３１を参照して、保護用および配線用第２の配線層Ｍ２のそれぞれの上面を覆うように第１の絶縁膜ＳＯ１２上に第２の絶縁膜ＳＯ１３が形成される。第２の絶縁膜ＳＯ１３は第２の絶縁膜下層ＳＯ１３ａおよび第２の絶縁膜上層ＳＯ１３ｂとを有するように形成されるが、これらは第１の絶縁膜ＳＯ１２を構成する第１の絶縁膜下層ＳＯ１２ａおよび第１の絶縁膜上層ＳＯ１２ｂと同様の処理により形成される。
次に第２の絶縁膜ＳＯ１３（第２の絶縁膜上層ＳＯ１３ｂ）の上面のうち各領域の第２の配線層Ｍ２の真上の領域から、Ｚ方向に延びて第２の配線層Ｍ２に達するように、複数のコンタクトプラグＣＰ２が形成される。具体的にはまず第２の絶縁膜ＳＯ１３の上面のうち図３１の各領域の第２の配線層Ｍ２の真上の領域から、Ｚ方向に延びて第２の配線層Ｍ２に達するようにコンタクトホールＶａ２が形成される。その後、コンタクトホールＶａ１内に側底面層ＣＰ２１および内部充填層ＣＰ２２が形成されることにより、コンタクトプラグＣＰ２が形成される。側底面層ＣＰ２１および内部充填層ＣＰ２２は、側底面層ＣＰ１１および内部充填層ＣＰ１２と同様の処理により形成されてもよい。このようにして、保護用および配線用第２の配線層Ｍ２のそれぞれの上面から、Ｚ方向に関して上側（基板ＳＵＢと反対方向）に延びるコンタクトプラグＣＰ２が形成される。
次に第２の絶縁膜ＳＯ１３上に複数の導電層ＣＰ２のそれぞれを覆うように（保護用および配線用第２の配線層Ｍ２の真上に）複数（たとえば２つ）の第３の配線層Ｍ３が、Ｘ方向に関して互いに間隔をあけて形成される。第３の配線層Ｍ３は第１および第２の配線層Ｍ１，Ｍ２と同様の処理により形成されてもよい。これにより第３の配線層Ｍ３とコンタクトプラグＣＰ２とが電気的に接続される。
再度図２７を参照して、その後、第３の配線層Ｍ３の上面を覆うように、第２の絶縁膜ＳＯ１３上に第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に形成される。
次に、本実施の形態の作用効果について説明する。
本実施の形態において、金属抵抗素子層Ｒｍｎから第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１は、配線領域において第２の配線層Ｍ２から第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１の形成に用いるマスクと同一のマスクを用いて形成することができる。これは金属抵抗素子層Ｒｍｎから第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１と配線領域において第２の配線層Ｍ２から第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１とはいずれも同一の面（第１の絶縁膜ＳＯ１２の上面）から形成されるためである。
本実施の形態においては、多層配線構造の一部をなす配線領域のみならず、容量素子を構成する第１の金属抵抗素子領域が、抵抗素子としての機能をもたらすために形成される第２の金属抵抗素子領域と同時に形成され得る。このため高速ＯＣＯ回路を有する半導体装置をさらに高集積化することができる。
本実施の形態においては容量素子および金属抵抗素子層の上にさらに第３の配線層Ｍ３を形成することにより、金属抵抗素子層Ｒｍｎはパッシベーション膜ＳＮ１１に直接覆われない態様となる。このため金属抵抗素子層Ｒｍｎがパッシベーション膜ＳＮ１１から応力を受けることにより高速ＯＣＯ回路の発振子としての精度が低下する可能性を低減することができる。
また本実施の形態においても、実施の形態３と同様に、金属抵抗素子層Ｒｍｎの上面が第２の配線層Ｍ２に覆われるため、この第２の配線層Ｍ２は金属抵抗素子層Ｒｍｎが意図せずエッチングされないようにするための保護膜として作用する。
（実施の形態５）
まず図３２を用いて、本実施の形態における金属抵抗素子層Ｒｍｎを含む、高速ＯＣＯ回路がなす多層配線構造の一部について説明する。
図３２を参照して、本実施の形態の半導体装置の高速ＯＣＯ回路がなす多層配線構造は、基板ＳＵＢの（一方の）主表面上に層間絶縁膜ＳＯ１１を有しており、層間絶縁膜ＳＯ１１の上にＸ方向に関して互いに間隔をあけて複数配置された第１の配線層Ｍ１を有している。複数の第１の配線層Ｍ１の上面を覆うように、層間絶縁膜ＳＯ１１上には第１の絶縁膜ＳＯ１２として第１の絶縁膜下層ＳＯ１２ａおよび第１の絶縁膜上層ＳＯ１２ｂがこの順に形成されている。さらにその上面を覆うように、第２の絶縁膜ＳＯ１３が形成されており、さらにその上面を覆うように、第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に形成されている。
本実施の形態においても、金属抵抗素子領域と配線領域とを有している。配線領域においては、第２の絶縁膜ＳＯ１３の上に、第１の配線層Ｍ１と平面的に重なるように少なくとも１つの第２の配線層Ｍ２が形成されている。また金属抵抗素子領域においては、第１の絶縁膜ＳＯ１２上において、複数の第１の配線層Ｍ１のうち特に金属抵抗素子領域に形成された少なくとも１つ（たとえば２つ）の第１の配線層Ｍ１の真上に（たとえば１つの）金属抵抗素子層Ｒｍｎが配置されている。ここでは金属抵抗素子層Ｒｍｎは、金属抵抗素子領域においてＸ方向に互いに間隔をあけて２つ配置された第１の配線層Ｍ１の双方を跨ぐように、第１の配線層Ｍ１上に配置されている。
配線領域においては、第２の配線層Ｍ２から第１の配線層Ｍ１まで、Ｚ方向に延びる配線領域コンタクトプラグＣＰ２が延びており、これにより第１の配線層Ｍ１と第２の配線層Ｍ２とが電気的に接続されている。また金属抵抗素子領域においては、抵抗素子領域コンタクトプラグＣＰ１が金属抵抗素子層Ｒｍｎから第１の配線層Ｍ１までＺ方向に延びている。このように複数のコンタクトプラグＣＰ１，ＣＰ２のそれぞれはＺ方向に関して第１の配線層まで延びている。
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図３３〜図３４を用いて、本実施の形態の半導体装置の製造方法としてのマイコンチップ（特に図３２に示す部分）の製造方法について説明する。
図３３を参照して、実施の形態１と同様に基板ＳＵＢが準備され、その（一方の）主表面の上方に層間絶縁膜ＳＯ１１が形成される。その後、上記の図４，５，１０，１１と同様の処理がなされる。具体的には、基板ＳＵＢの主表面上に複数の第１の配線層Ｍ１が形成され、その上面を覆うように第１の絶縁膜ＳＯ１２が形成される。複数の第１の配線層Ｍ１のうち少なくとも１つの第１の配線層Ｍ１、特に金属抵抗素子領域の第１の配線層Ｍ１に対して、第１の絶縁膜ＳＯ１２（第１の絶縁膜上層ＳＯ１２ｂ）の上面のうち第１の配線層Ｍ１と平面的に重なる領域からＺ方向に関してその真下の第１の配線層まで延びる、少なくとも１つ（たとえば２つ）のコンタクトプラグＣＰ１が形成される。
前に形成されたコンタクトプラグＣＰ１の真上に、２つのコンタクトプラグＣＰ１のそれぞれを跨いで覆うように、たとえば１つの金属抵抗素子層Ｒｍｎが金属抵抗素子領域に形成される。次に金属抵抗素子層Ｒｍｎと第１の絶縁膜ＳＯ１２の上面を覆うように第２の絶縁膜ＳＯ１３が形成される。
次に、先の工程においてコンタクトプラグＣＰ１が形成されなかった特に配線領域において、第２の絶縁膜ＳＯ１３の上面における少なくとも１つの第１の配線層Ｍ１と平面的に重なる領域から、Ｚ方向に関してその真下の第１の配線層Ｍ１まで延びる導電層としてのコンタクトプラグＣＰ２（他の導電層）が形成される。このコンタクトプラグＣＰ２の構成は実施の形態４のコンタクトプラグＣＰ２と同様である。
図３４を参照して、コンタクトプラグＣＰ２を覆うように第２の絶縁膜ＳＯ１３上に少なくとも１つの第２の配線層Ｍ２が形成される。
再度図３２を参照して、その後、第２の配線層Ｍ２の上面を覆うように、第１の絶縁膜ＳＯ１２上に第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に形成される。なお省略した工程の詳細については基本的に上記の各実施の形態と同様である。
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、金属抵抗素子層Ｒｍｎが最上層の配線層である第２の配線層Ｍ２よりも下側（基板ＳＵＢ側）に配置されている。このため金属抵抗素子層Ｒｍｎがパッシベーション膜ＳＮ１１から応力を受けることにより高速ＯＣＯ回路の発振子としての精度が低下する可能性を低減することができる。
（実施の形態６）
まず図３５を用いて、本実施の形態における金属抵抗素子層Ｒｍｎを含む、高速ＯＣＯ回路がなす多層配線構造の一部について説明する。
図３５を参照して、本実施の形態の半導体装置の高速ＯＣＯ回路がなす多層配線構造は、基板ＳＵＢの（一方の）主表面上に層間絶縁膜ＳＯ１１を有しており、層間絶縁膜ＳＯ１１の上に少なくとも１つの第１の配線層Ｍ１を有している。複数の第１の配線層Ｍ１の上面を覆うように、層間絶縁膜ＳＯ１１上には第１の絶縁膜ＳＯ１２として第１の絶縁膜下層ＳＯ１２ａおよび第１の絶縁膜上層ＳＯ１２ｂがこの順に形成されている。さらにその上面を覆うように、第２の絶縁膜ＳＯ１３が形成されており、さらにその上面を覆うように、第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に形成されている。
本実施の形態においても、金属抵抗素子領域と配線領域とを有している。配線領域においては、第２の絶縁膜ＳＯ１３の上に、第１の配線層Ｍ１と平面的に重なるようにたとえば１つの第２の配線層Ｍ２が配置されている。また金属抵抗素子領域においては、第２の絶縁膜ＳＯ１３の上に、金属抵抗素子層Ｒｍｎと平面的に重なるように、Ｘ方向に関して互いに間隔をあけて複数（たとえば２つ）の第２の配線層Ｍ２が配置されている。
金属抵抗素子領域においては、第１の絶縁膜ＳＯ１２を構成する第１の絶縁膜上層ＳＯ１２ｂの上面を覆うように、かつ金属抵抗素子領域に配置される少なくとも１つ（たとえば２つ）の第２の配線層Ｍ２の真下に、金属抵抗素子層Ｒｍｎが配置されている。
金属抵抗素子領域においては少なくとも１つ（たとえば２つ）の第２の配線層Ｍ２のそれぞれから、抵抗素子領域コンタクトプラグＣＰ１が、Ｚ方向に延びて金属抵抗素子層Ｒｍｎに達するように形成されている。ここではコンタクトプラグＣＰ１は、金属抵抗素子層Ｒｍｎを構成する金属配線層Ｒｍに達するように、金属抵抗素子層Ｒｍｎと接続されている。配線領域においては実施の形態１と同様に配線領域コンタクトプラグＣＰ１が、第２の配線層Ｍ２からこれと平面視において重なる第１の配線層Ｍ１に達するようにＺ方向（第２の配線層Ｍ２から金属抵抗素子層Ｒｍｎに向かう方向）に延びており、第２の配線層Ｍ２と第１の配線層Ｍ１とを電気的に接続している。
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図３６〜図３８を用いて、本実施の形態の半導体装置の製造方法としてのマイコンチップ（特に図３５に示す部分）の製造方法について説明する。
図３６を参照して、実施の形態１と同様に基板ＳＵＢが準備され、その（一方の）主表面の上方に層間絶縁膜ＳＯ１１が形成される。その後、上記の図１７，１８と同様の処理がなされる。具体的には、たとえば配線領域に少なくとも１つの第１の配線層Ｍ１が形成され、第１の配線層Ｍ１の上面を覆うように第１の絶縁膜ＳＯ１２（第１の絶縁膜下層ＳＯ１２ａおよび第１の絶縁膜上層ＳＯ１２ｂ）が形成される。
第１の絶縁膜上層ＳＯ１２ｂの上面を覆うように金属抵抗素子層Ｒｍｎが形成される。ここでは金属抵抗素子層Ｒｍｎは第１の配線層Ｍ１が形成された領域と平面的に異なる領域に形成される。具体的には上記の第１の配線層Ｍ１が配線領域に形成されたのに対し、金属抵抗素子層Ｒｍｎは金属抵抗素子領域に形成される。
図３７を参照して、金属抵抗素子層Ｒｍｎおよび第１の絶縁膜ＳＯ１２の上面を覆うように第２の絶縁膜ＳＯ１３が形成される。次に、第２の絶縁膜ＳＯ１３の上面から、基板ＳＵＢの主表面に交差する方向（すなわちＺ方向）に関して金属抵抗素子層Ｒｍｎに向けて延びる複数の導電層ＣＰ１（コンタクトプラグＣＰ１）が形成される。ここでは配線領域においては第２の配線層Ｍ２から第１の配線層Ｍ１に達するように、金属抵抗素子領域においては第２の配線層から金属抵抗素子層Ｒｍｎに達するように、コンタクトプラグＣＰ１が形成される。
図３８を参照して、金属抵抗素子領域および配線領域ともに、形成された複数のコンタクトプラグＣＰ１のそれぞれを覆うように、複数の第２の配線層Ｍ２が形成される。
再度図３５を参照して、その後、第２の配線層Ｍ２の上面を覆うように、第１の絶縁膜ＳＯ１２上に第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に形成される。なお省略した工程の詳細については基本的に上記の各実施の形態と同様である。
次に、本実施の形態の作用効果について説明する。
本実施の形態においては、実施の形態２と同様に、金属抵抗素子領域の第２の配線層Ｍ２から金属抵抗素子層Ｒｍｎまで延びるコンタクトプラグＣＰ１は、配線領域において第２の配線層Ｍ２から第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１の形成に用いるマスクと同一のマスクを用いて形成することができる。したがってたとえば金属抵抗素子層Ｒｍｎに接続するためのコンタクトプラグＣＰ１のみを形成するためのマスクを別個に準備する必要がなくなり、多層配線構造の形成用のマスクを用いて金属抵抗素子層Ｒｍｎ用のコンタクトプラグＣＰ１を形成することができる。このため製造コストを削減することができる。
（実施の形態７）
まず図３９を用いて、本実施の形態における金属抵抗素子層Ｒｍｎを含む、高速ＯＣＯ回路がなす多層配線構造の一部について説明する。
図３９を参照して、本実施の形態の半導体装置の高速ＯＣＯ回路がなす多層配線構造は、基板ＳＵＢの（一方の）主表面上に層間絶縁膜ＳＯ１１を有しており、層間絶縁膜ＳＯ１１の上に複数の第１の配線層Ｍ１を有している。複数の第１の配線層Ｍ１の上面を覆うように、層間絶縁膜ＳＯ１１上に第１の絶縁膜ＳＯ１２（第１の絶縁膜下層ＳＯ１２ａおよび第１の絶縁膜上層ＳＯ１２ｂ）が形成されている。
本実施の形態においても、金属抵抗素子領域と配線領域とを有している。金属抵抗素子領域においては、第１の絶縁膜ＳＯ１２の上に、複数の第１の配線層Ｍ１のうち特に金属抵抗素子領域に形成された（たとえば２つの）第１の配線層Ｍ１の真上に（少なくとも１つの）金属抵抗素子層Ｒｍｎが配置されている。ここでは金属抵抗素子層Ｒｍｎは、金属抵抗素子領域においてＸ方向に互いに間隔をあけて２つ配置された第１の配線層Ｍ１の双方を跨ぐように、第１の配線層Ｍ１上に配置されている。
配線領域においては、第１の絶縁膜ＳＯ１２の上に、第１の配線層Ｍ１と平面的に重なるように少なくとも１つの第２の配線層Ｍ２が形成されている。この第２の配線層Ｍ２は、（少なくとも１つの）金属抵抗素子層Ｒｍｎと同一の層を含むように配置されており、言い換えれば第２の配線層Ｍ２と金属抵抗素子層Ｒｍｎとはいずれも同一の面すなわち第１の絶縁膜ＳＯ１２（第１の絶縁膜上層ＳＯ１２ｂ）の上に配置されている。
第２の配線層Ｍ２を有する領域である配線領域においては、第２の配線層Ｍ２から第１の配線層Ｍ１まで、Ｚ方向に延びる配線領域コンタクトプラグＣＰ１が延びており、これにより第１の配線層Ｍ１と第２の配線層Ｍ２とが電気的に接続されている。また金属抵抗素子層を有する領域である金属抵抗素子領域においては、抵抗素子領域コンタクトプラグＣＰ１が金属抵抗素子層Ｒｍｎからそれと対向する少なくとも１つの第１の配線層Ｍ１（たとえば２つの第１の配線層Ｍ１のそれぞれ）までＺ方向に延びている。このように複数のコンタクトプラグＣＰ１のそれぞれのうち少なくとも１つは抵抗素子領域コンタクトプラグＣＰ１として、他の少なくとも１つは配線領域コンタクトプラグＣＰ１として、複数の第１の配線層Ｍ１のそれぞれまで延びている。
なお、これ以外の本実施の形態の構成は、実施の形態３の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図４０を用いて、本実施の形態の半導体装置の製造方法としてのマイコンチップ（特に図３９に示す部分）の製造方法について説明する。
図４０を参照して、たとえば実施の形態３の図２４〜図２５に示す工程と同様の処理がなされる。すなわち実施の形態１と同様に基板ＳＵＢが準備され、層間絶縁膜ＳＯ１１、複数の第１の配線層Ｍ１、第１の絶縁膜ＳＯ１２が形成される。第１の絶縁膜ＳＯ１２の上面から、基板ＳＵＢの主表面に交差する方向（すなわちＺ方向）に関してその真下（平面的に重なる領域）の第１の配線層Ｍ１にまで延びる複数のコンタクトプラグＣＰ１が形成される。第１の絶縁膜ＳＯ１２の上面上のうち、たとえば金属抵抗素子領域のＸ方向に関して互いに間隔をあけて形成された複数（たとえば２つ）のコンタクトプラグＣＰ１の真上に、２つのコンタクトプラグＣＰ１を跨ぐように少なくとも１つの金属抵抗素子層Ｒｍｎが形成される（金属抵抗素子領域が形成される）。配線領域において、第１の絶縁膜ＳＯ１２の上面を覆いかつ第１の配線層Ｍ１と平面的に重なるように第２の配線層Ｍ２が形成される（配線領域が形成される）。
再度図３９を参照して、その後、第２の配線層Ｍ２の上面を覆うように、第１の絶縁膜ＳＯ１２上に第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に形成される。なお省略した工程の詳細については基本的に上記の各実施の形態と同様である。
次に、本実施の形態の作用効果について説明する。
本実施の形態において、金属抵抗素子領域の金属抵抗素子層Ｒｍｎから第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１は、配線領域において第２の配線層Ｍ２から第１の配線層Ｍ１まで延びるコンタクトプラグＣＰ１の形成に用いるマスクと同一のマスクを用いて形成することができる。これは金属抵抗素子領域のコンタクトプラグＣＰ１と配線領域のコンタクトプラグＣＰ１とはいずれも同一の面（第１の絶縁膜ＳＯ１２の上面）から形成されるためである。したがってたとえば金属抵抗素子層Ｒｍｎに接続するためのコンタクトプラグＣＰ１のみを形成するためのマスクを別個に準備する必要がなくなり、多層配線構造の形成用のマスクを用いて金属抵抗素子層Ｒｍｎ用のコンタクトプラグＣＰ１を形成することができる。このため製造コストを削減することができる。
（実施の形態８）
まず図４１を用いて、本実施の形態における金属抵抗素子層Ｒｍｎを含む、高速ＯＣＯ回路がなす多層配線構造の一部について説明する。
図４１を参照して、本実施の形態の半導体装置の高速ＯＣＯ回路がなす多層配線構造は、実施の形態７と同様に、第１の絶縁膜ＳＯ１２（第１の絶縁膜上層ＳＯ１２ｂ）上に、（配線領域の）第２の配線層Ｍ２と（金属抵抗素子領域の）金属抵抗素子層Ｒｍｎとが、同一の層を含むように形成されている。ただし図４１においては、金属抵抗素子領域において互いに隣り合う複数（１対）の第２の配線層Ｍ２のそれぞれの上面および側面、ならびに互いに隣り合う複数（１対）の第２の配線層Ｍ２の間における第１の絶縁膜ＳＯ１２上に、金属抵抗素子層Ｒｍｎが配置されている。上記のように金属抵抗素子層Ｒｍｎは金属配線層Ｒｍと反射防止膜層ＳＮ１との２層構造を有しており、金属配線層Ｒｍが図の下側に、すなわち第２の配線層Ｍ２および第１の絶縁膜上層ＳＯ１２ｂと接触するように配置されている。このため金属抵抗素子領域の１対の（上面および側面に金属抵抗素子層Ｒｍｎを有する）金属抵抗素子領域の互いに隣り合う１対の第２の配線層Ｍ２同士は互いに電気的に接続されている。
本実施の形態においては、配線領域、金属抵抗素子領域ともに、第２の配線層Ｍ２から第１の配線層Ｍ１に達するようにコンタクトプラグＣＰ１がＺ方向に延びている。ただし金属抵抗素子領域の第２の配線層Ｍ２はその上面などを覆う金属抵抗素子層Ｒｍｎの金属配線層Ｒｍと電気的に接続されているため、金属抵抗素子領域の金属抵抗素子層Ｒｍｎ（金属配線層Ｒｍ）は抵抗素子領域コンタクトプラグＣＰ１と電気的に接続されている。
また図４１においては、配線領域の第２の配線層Ｍ２の側面が他の金属抵抗素子層Ｒｍｎに覆われている。他の金属抵抗素子層Ｒｍｎは金属抵抗素子層Ｒｍｎと同一の層として形成されている（金属抵抗素子層Ｒｍｎが分割されたものである）ため、金属抵抗素子層Ｒｍｎと同様に、金属配線層Ｒｍと反射防止膜層ＳＮ１との２層構造を有している。
図４２を参照して、図４１中の点線で囲まれた領域Ｃが示す配線領域においては、第２の配線層Ｍ２の上面および側面の双方が他の金属抵抗素子層Ｒｍｎに覆われてもよいし、図４３を参照して、図４１中の点線で囲まれた領域Ｃが示す配線領域においては、第２の配線層Ｍ２の上面のみが他の金属抵抗素子層Ｒｍｎに覆われてもよい。これらをまとめると、配線領域における第２の配線層Ｍ２の上面および側面の少なくともいずれかが金属抵抗素子層Ｒｍｎと同一の層を含む他の金属抵抗素子層Ｒｍｎに覆われている。
なお図４３に示すように、本実施の形態においては配線領域の第２の配線層Ｍ２の上面（のみ）に金属抵抗素子層Ｒｍｎが形成される場合には、金属抵抗素子層Ｒｍｎは、第２の配線層Ｍ２よりも平面視において小さいサイズを有することが好ましい。したがって第２の配線層Ｍ２上の第２の金属抵抗素子層Ｒｍｎは、平面視においてその中央部が第２の配線層Ｍ２の中央部とほぼ一致するように配置され、金属抵抗素子層Ｒｍｎの最外縁と第２の配線層Ｍ２の最外縁との間に一定幅の（第２の配線層Ｍ２外周近傍の）領域を有するように配置されることが好ましい。
なお、これ以外の本実施の形態の構成は、実施の形態７の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図４４〜図４７を用いて、本実施の形態の半導体装置の製造方法としてのマイコンチップ（特に図４１〜４３に示す部分）の製造方法について説明する。
図４４を参照して、基本的に図４０の工程と同様の処理により、図４４に示す構造が形成される。ただし図４４は図４０と比較して、金属抵抗素子領域においても配線領域と同様に、複数（たとえば２つ）並ぶ第１の配線層Ｍ１のそれぞれと平面的に重なるように複数（たとえば２つ）の第２の配線層Ｍ２が形成される点において異なっている。配線領域および金属抵抗素子領域ともに、第１の配線層Ｍ１のそれぞれとこれらに対向する第２の配線層Ｍ２とがコンタクトプラグＣＰ１により接続される。
図４５を参照して、図４４の工程で形成された複数の第２の配線層Ｍ２の上面および側面を覆うように、第１の絶縁膜ＳＯ１２上に金属抵抗素子層Ｒｍｎが形成される。その後、金属抵抗素子領域においては互いに隣り合う１対の第２の配線層Ｍ２の上面および側面、ならびに互いに隣り合う１対の第２の配線層Ｍ２の間における第１の絶縁膜ＳＯ１２上に金属抵抗素子層Ｒｍｎが残存するように、写真製版技術およびドライエッチング処理により金属抵抗素子層Ｒｍｎがパターニングされる。これによりコンタクトプラグＣＰ１の真上にも（第２の配線層Ｍ２を介して）金属抵抗素子層Ｒｍｎが残存するように形成される。
このとき配線領域においては第２の配線層Ｍ２の側面において金属抵抗素子層Ｒｍｎが（他の金属抵抗素子層Ｒｍｎとして）残存するように、写真製版技術およびドライエッチング処理により金属抵抗素子層Ｒｍｎがパターニングされてもよい。あるいは図４６を参照して、配線領域においては第２の配線層Ｍ２の上面および側面の双方において金属抵抗素子層Ｒｍｎが（他の金属抵抗素子層Ｒｍｎとして）残存するように、写真製版技術およびドライエッチング処理により金属抵抗素子層Ｒｍｎがパターニングされてもよい。あるいは図４７を参照して、配線領域においては第２の配線層Ｍ２の上面のみの双方において金属抵抗素子層Ｒｍｎが（他の金属抵抗素子層Ｒｍｎとして）残存するように、写真製版技術およびドライエッチング処理により金属抵抗素子層Ｒｍｎがパターニングされてもよい。
より具体的には、たとえば平面視において金属抵抗素子層Ｒｍｎのサイズが第２の配線層Ｍ２のサイズよりも大きい場合には、図４６（図４２）に示すように金属抵抗素子層Ｒｍｎが第２の配線層Ｍ２の上面および側面の双方を覆うように形成される。また平面視において金属抵抗素子層Ｒｍｎのサイズが第２の配線層Ｍ２のサイズよりも小さい場合には、図４７（図４３）に示すように金属抵抗素子層Ｒｍｎが第２の配線層Ｍ２の上面のみを覆うように形成される。
再度図４１〜図４３を参照して、その後、第２の配線層Ｍ２の上面を覆うように、第１の絶縁膜ＳＯ１２上に第３の絶縁膜ＳＯ１４およびパッシベーション膜ＳＮ１１がこの順に形成される。なお省略した工程の詳細については基本的に上記の各実施の形態と同様である。
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、金属抵抗素子領域と配線領域とのコンタクトプラグＣＰ１を同一のマスクを用いて形成することができるため、製造コストを削減することができる。また本実施の形態においては、金属抵抗素子領域の第２の配線層Ｍ２の上面および側面が金属抵抗素子層Ｒｍｎに覆われることにより、第２の配線層Ｍ２が金属抵抗素子層Ｒｍｎにより保護される。このため金属抵抗素子領域の第２の配線層Ｍ２の信頼性を高めることができる。さらに配線領域の第２の配線層Ｍ２もその上面および側面の少なくともいずれかが金属抵抗素子層Ｒｍｎに覆われることにより、第２の配線層Ｍ２が金属抵抗素子層Ｒｍｎにより保護される。このため配線領域の第２の配線層Ｍ２の信頼性を高めることができる。
図４８の本実施の形態の第１の変形例を参照して、これは実施の形態３の図２２に示す多層配線構造の一部である、配線領域および金属抵抗素子領域の第２の配線層Ｍ２の上面および側面の双方が金属抵抗素子層Ｒｍｎで覆われた構造である。図４９の本実施の形態の第２の変形例を参照して、これは実施の形態４の図２７に示す多層配線構造の一部である、（第１および第２の）金属抵抗素子領域の第２の配線層Ｍ２の上面および側面が金属抵抗素子層Ｒｍｎで覆われた構造である。このように、金属抵抗素子領域において金属抵抗素子層Ｒｍｎの上面を覆う第２の配線層Ｍ２の上面および側面（の少なくともいずれか）を覆うように（他の）金属抵抗素子層Ｒｍｎが形成されてもよい。また配線領域における第２の配線層Ｍ２の上面および側面（の少なくともいずれか）を覆うように（他の）金属抵抗素子層Ｒｍｎが形成されてもよい。これらの構造も、図４５の工程と同様に第１の絶縁膜ＳＯ１２上に金属抵抗素子層Ｒｍｎが形成され、それが図４８および図４９に示す形状となるようにパターニングされることにより形成される。第２の配線層Ｍ２の上面または側面の、金属抵抗素子層Ｒｍｎに覆われた部分は、金属抵抗素子層Ｒｍｎのエッチング時に意図せずエッチングされて形状に不具合を来すなどの問題の発生が抑制される。
その他、実施の形態に記載された内容の一部を以下に記載（付記）する。
（１） 半導体装置は、複数の第１の配線層と、第１の絶縁膜と、第２の絶縁膜と、少なくとも１つの第２の配線層と、金属抵抗素子層と、複数の導電層とを備えている。複数の第１の配線層は、基板の主表面上に配置されている。第１の絶縁膜は、複数の第１の配線層の上面を覆うように配置されている。第２の絶縁膜は、第１の絶縁膜の上面を覆うように配置されている。少なくとも１つの第２の配線層は、第２の絶縁膜上に配置されている。金属抵抗素子層は、第１の絶縁膜の上面上の、複数の第１の配線層のうち少なくとも１つの第１の配線層の真上に配置されている。複数の導電層は、主表面に交差する方向に関して複数の第１の配線層のそれぞれまで延びている。複数の導電層のうち少なくとも１つの導電層は、金属抵抗素子層から主表面に交差する方向に関して第１の配線層まで延びている。
（２） 半導体装置は、少なくとも１つの第１の配線層と、第１の絶縁膜と、第２の絶縁膜と、複数の第２の配線層と、金属抵抗素子層と、複数の導電層とを備えている。少なくとも１つの第１の配線層は、基板の主表面上に配置されている。第１の絶縁膜は、少なくとも１つの第１の配線層の上面を覆うように配置されている。第２の絶縁膜は、第１の絶縁膜の上面を覆うように配置されている。複数の第２の配線層は、第２の絶縁膜上に配置されている。金属抵抗素子層は、第１の絶縁膜の上面上の、複数の第２の配線層のうち少なくとも１つの第２の配線層の真下に配置されている。複数の導電層は、複数の第２の配線層のそれぞれから主表面に交差する方向に関して金属抵抗素子層に向けて延びている。複数の導電層のうち少なくとも１つの導電層は、第２の配線層から主表面に交差する方向に関して金属抵抗素子層まで延びている。
（３） （２）の半導体装置において、複数の導電層のうち少なくとも１つの、金属抵抗素子層まで延びる導電層は、金属抵抗素子層と平面的に重なる金属抵抗素子領域に配置された抵抗素子領域導電層である。複数の導電層のうち少なくとも１つの導電層は、金属抵抗素子領域でない配線領域において複数の第２の配線層のうち少なくとも１つの第２の配線層から少なくとも１つの第１の配線層に達するように延びる配線領域導電層である。
（４） 半導体装置は、複数の第１の配線層と、第１の絶縁膜と、少なくとも１つの金属抵抗素子層と、少なくとも１つの第２の配線層と、複数の導電層とを備えている。複数の第１の配線層は、基板の主表面上に配置されている。第１の絶縁膜は、複数の第１の配線層の上面を覆うように配置されている。少なくとも１つの金属抵抗素子層は、第１の絶縁膜上に配置されている。少なくとも１つの第２の配線層は、少なくとも１つの金属抵抗素子層と同一の層を含んでいる。複数の導電層は、少なくとも１つの金属抵抗素子層を有する金属抵抗素子領域および少なくとも１つの第２の配線層を有する配線領域のそれぞれにおいて、金属抵抗素子層または第２の配線層の少なくともいずれかから主表面に交差する方向に複数の第１の配線層のそれぞれまで延びている。
（５） （４）の半導体装置において、複数の導電層のうち少なくとも１つは、金属抵抗素子層と平面的に重なる金属抵抗素子領域に配置され、少なくとも１つの金属抵抗素子層から複数の第１の配線層のうち少なくとも１つの第１の配線層に達するように接続される抵抗素子領域導電層である。複数の導電層のうち少なくとも１つは、金属抵抗素子領域でない配線領域において少なくとも１つの第２の配線層から複数の第１の配線層のうち少なくとも１つの第１の配線層に達するように延びる配線領域導電層である。
（６） （５）の半導体装置において、金属抵抗素子領域において複数の第２の配線層がある。金属抵抗素子領域において互いに隣り合う１対の第２の配線層の上面および側面、ならびに互いに隣り合う１対の第２の配線層の間における第１の絶縁膜上に金属抵抗素子層が配置される。
（７） （５）の半導体装置において、配線領域における第２の配線層の上面および側面の少なくともいずれかが金属抵抗素子層と同一の層を含む他の金属抵抗素子層に覆われる。
（８） 半導体装置の製造方法は、まず基板の主表面上に複数の第１の配線層が形成される。複数の第１の配線層の上面を覆うように第１の絶縁膜が形成される。第１の絶縁膜の上面上の、複数の第１の配線層のうち少なくとも１つの第１の配線層の真上に金属抵抗素子層が形成される。金属抵抗素子層および第１の絶縁膜の上面を覆うように第２の絶縁膜が形成される。第２の絶縁膜の上面から主表面に交差する方向に関して金属抵抗素子層に向けて延びる複数の導電層が形成される。第２の絶縁膜上に複数の導電層のそれぞれを覆うように複数の第２の配線層が形成される。金属抵抗素子層は金属配線層を含む。複数の導電層のうち少なくとも１つの導電層の側面の少なくとも一部は、金属配線層に接続される。
（９） （８）の半導体装置の製造方法において、金属配線層は、主表面に沿う第１の面と第１の面に対向する第２の面とを有する。上記複数の導電層を形成する工程においては、複数の導電層のうち少なくとも１つの、金属配線層に接続される導電層は、金属配線層と平面的に重なる金属抵抗素子領域に抵抗素子領域導電層として形成される。抵抗素子領域導電層は、第１の面から第２の面まで金属配線層を貫通するように形成される。
（１０） （９）の半導体装置の製造方法において、抵抗素子領域導電層は、複数の第２の配線層のうち金属抵抗素子領域に形成された少なくとも１つの第２の配線層から金属配線層を貫通して複数の第１の配線層のうち金属抵抗素子領域に形成された少なくとも１つの第１の配線層に達するように接続される。
（１１） （９）の半導体装置の製造方法において、金属抵抗素子領域における抵抗素子領域導電層と、金属抵抗素子領域でない配線領域において複数の第２の配線層のうち少なくとも１つの第２の配線層から複数の第１の配線層のうち少なくとも１つの第１の配線層に達するように延びる配線領域導電層との、主表面に交差する方向の深さは等しい。
（１２） 半導体装置の製造方法は、まず基板の主表面上に少なくとも１つの第１の配線層および金属抵抗素子層が形成される。第１の配線層および金属抵抗素子層の上面を覆うように第１の絶縁膜が形成される。第１の絶縁膜の上面から主表面に交差する方向に関して金属抵抗素子層に向けて延びる複数の導電層が形成される。第１の絶縁膜上に、複数の導電層のそれぞれを覆うように複数の第２の配線層が形成される。上記金属抵抗素子層を形成する工程においては、複数の第２の配線層よりも主表面に交差する方向に関して第１の配線層側に、かつ複数の第２の配線層のうち少なくとも１つの第２の配線層の真下に金属抵抗素子層が形成される。複数の導電層のうち少なくとも１つの導電層は、金属抵抗素子層と平面的に重なる金属抵抗素子領域に配置され、複数の第２の配線層のうち金属抵抗素子領域に配置された少なくとも１つの第２の配線層から金属抵抗素子層に達するように接続される抵抗素子領域導電層である。複数の導電層のうち少なくとも１つの導電層は、金属抵抗素子領域でない配線領域において複数の第２の配線層のうち少なくとも１つの第２の配線層から少なくとも１つの第１の配線層に達するように延びる配線領域導電層である。抵抗素子領域導電層と配線領域導電層との、主表面に交差する方向に関する深さは等しい。
（１３） （１２）の半導体装置の製造方法において、第１の絶縁膜は、少なくとも１つの第１の配線層の上面および少なくとも１つの第１の配線層が形成される表面の双方を覆う薄膜絶縁層を含む。金属抵抗素子層は、薄膜絶縁層の上面を覆うように形成されている。
（１４） 半導体装置の製造方法は、まず基板の主表面上に複数の第１の配線層が形成される。複数の第１の配線層の上面を覆うように第１の絶縁膜が形成される。第１の絶縁膜の上面において複数の第１の配線層のそれぞれと平面的に重なる領域から、主表面に交差する方向に関して複数の第１の配線層の少なくとも１つの第１の配線層まで延びる複数の導電層が形成される。第１の絶縁膜の上面上のうち、複数の導電層のうち少なくとも１つの導電層の真上に少なくとも１つの金属抵抗素子層が形成される。第１の絶縁膜上に複数の第２の配線層が形成される。少なくとも１つの金属抵抗素子層の上面は複数の第２の配線層のうち少なくとも１つに覆われる。
（１５） （１４）の半導体装置の製造方法において、金属抵抗素子層は複数形成される。上記少なくとも１つの金属抵抗素子層を形成する工程は、金属配線層を形成する工程と、金属配線層の上面を覆う反射防止膜層を形成する工程とを含む。上記少なくとも１つの金属抵抗素子層を形成する工程においては、金属抵抗素子層を構成する金属配線層および反射防止膜層と反射防止膜層の上面を覆う第２の配線層とが容量素子を形成する第１の金属抵抗素子層と、複数の導電層により複数の第１の配線層のそれぞれと接続される第２の金属抵抗素子層とが形成される。
（１６） （１５）の半導体装置の製造方法において、上記複数の第２の配線層を形成する工程においては、第１および第２の金属抵抗素子層のそれぞれの上面を覆うように形成された複数の保護用第２の配線層と、第１および第２の金属抵抗素子層と同一の層に金属抵抗素子層と間隔をあけて配置される少なくとも１つの配線用第２の配線層との双方が形成される。
（１７） （１６）の半導体装置の製造方法において、容量素子を構成する保護用第２の配線層の上面を覆うように第１の絶縁膜上に第２の絶縁膜が形成される。容量素子から主表面に交差する方向に関して基板と反対方向に向けて延びる他の導電層が形成される。第２の絶縁膜上における容量素子の真上に第３の配線層が形成される。他の導電層は第３の配線層と接続される。
（１８） （１６）の半導体装置の製造方法において、配線用第２の配線層の上面を覆うように第１の絶縁膜上に第２の絶縁膜が形成される。配線用第２の配線層の上面から主表面に交差する方向に関して基板と反対方向に向けて延びる他の導電層が形成される。第２の絶縁膜上における配線用第２の配線層の真上に第３の配線層が形成される。他の導電層は第３の配線層と接続される。
（１９） （１４）の半導体装置の製造方法において、上記複数の導電層を形成する工程においては、複数の導電層のうち少なくとも１つは、金属抵抗素子層と平面的に重なる金属抵抗素子領域に配置され、少なくとも１つの金属抵抗素子層から複数の第１の配線層のうち少なくとも１つの第１の配線層に達するように接続される抵抗素子領域導電層として形成される。複数の導電層のうち少なくとも１つは、金属抵抗素子領域でない配線領域において複数の第２の配線層のうち少なくとも１つの第２の配線層から複数の第１の配線層のうち少なくとも１つの第１の配線層に達するように延びる配線領域導電層として形成される。
（２０） （１９）の半導体装置の製造方法において、金属抵抗素子領域において金属抵抗素子層の上面を覆う第２の配線層の上面および側面を少なくともいずれかを覆うように他の金属抵抗素子層が形成される。
（２１） （２０）の半導体装置の製造方法において、配線領域における第２の配線層の上面および側面の少なくともいずれかが他の金属抵抗素子層に覆われる。
（２２） 半導体装置の製造方法は、まず基板の主表面上に複数の第１の配線層が形成される。複数の第１の配線層の上面を覆うように第１の絶縁膜が形成される。第１の絶縁膜の上面において複数の第１の配線層のうち少なくとも１つの第１の配線層と平面的に重なる領域から、主表面に交差する方向に関して複数の第１の配線層の少なくとも１つの第１の配線層まで延びる少なくとも１つの導電層が形成される。第１の絶縁膜の上面上の、少なくとも１つの導電層の真上に金属抵抗素子層が形成される。金属抵抗素子層および第１の絶縁膜の上面を覆うように第２の絶縁膜が形成される。第２の絶縁膜の上面において、導電層を形成する工程において導電層が形成されなかった、複数の第１の配線層のうち少なくとも１つの第１の配線層と平面的に重なる領域から、主表面に交差する方向に関して少なくとも１つの導電層が形成されなかった第１の配線層まで延びる少なくとも１つの他の導電層が形成される。第２の絶縁膜上に少なくとも１つの他の導電層を覆うように少なくとも１つの第２の配線層が形成される。
（２３） 半導体装置の製造方法は、まず基板の主表面上に少なくとも１つの第１の配線層が形成される。少なくとも１つの第１の配線層の上面を覆うように第１の絶縁膜が形成される。第１の絶縁膜の上面上の、少なくとも１つの第１の配線層の真上以外の領域に金属抵抗素子層が形成される。金属抵抗素子層および第１の絶縁膜の上面を覆うように第２の絶縁膜が形成される。第２の絶縁膜の上面から主表面に交差する方向に関して金属抵抗素子層に向けて延びる複数の導電層が形成される。第２の絶縁膜上に複数の導電層のそれぞれを覆うように複数の第２の配線層が形成される。複数の導電層のうち少なくとも１つの導電層は、第２の配線層から主表面に交差する方向に関して金属抵抗素子層まで延びる。
（２４） （２３）の半導体装置の製造方法において、上記複数の導電層を形成する工程においては、複数の導電層のうち少なくとも１つの、金属抵抗素子層まで延びる導電層は、金属抵抗素子層と平面的に重なる金属抵抗素子領域に配置された抵抗素子領域導電層として形成される。複数の導電層のうち少なくとも１つの導電層は、金属抵抗素子領域でない配線領域において複数の第２の配線層のうち少なくとも１つの第２の配線層から少なくとも１つの第１の配線層に達するように延びる配線領域導電層として形成される。
（２５） 半導体装置の製造方法は、まず基板の主表面上に複数の第１の配線層が形成される。複数の第１の配線層の上面を覆うように第１の絶縁膜が形成される。第１の絶縁膜の上面において複数の第１の配線層のそれぞれと平面的に重なる領域から、主表面に交差する方向に関して複数の第１の配線層の少なくとも１つの第１の配線層まで延びる複数の導電層が形成される。第１の絶縁膜の上面上のうち、複数の導電層のうち少なくとも１つの導電層の真上に少なくとも１つの金属抵抗素子層を有する金属抵抗素子領域が形成される。第１の絶縁膜上に少なくとも１つの第１の配線層と平面的に重なるように少なくとも１つの第２の配線層を形成することにより配線領域が形成される。少なくとも１つの第２の配線層は、少なくとも１つの金属抵抗素子層と同一の層を含むように形成される。
（２６） （２５）の半導体装置の製造方法において、上記複数の導電層を形成する工程においては、複数の導電層のうち少なくとも１つは、金属抵抗素子層と平面的に重なる金属抵抗素子領域に配置され、少なくとも１つの金属抵抗素子層から複数の第１の配線層のうち少なくとも１つの第１の配線層に達するように接続される抵抗素子領域導電層として形成される。複数の導電層のうち少なくとも１つは、金属抵抗素子領域でない配線領域において少なくとも１つの第２の配線層から複数の第１の配線層のうち少なくとも１つの第１の配線層に達するように延びる配線領域導電層として形成される。
（２７） （２６）の半導体装置の製造方法において、第２の配線層を有する領域形成する工程においては金属抵抗素子領域において複数の第２の配線層が形成される。金属抵抗素子領域において互いに隣り合う１対の第２の配線層の上面および側面、ならびに互いに隣り合う１対の第２の配線層の間における第１の絶縁膜上に金属抵抗素子層が形成される。
（２８） （２６）の半導体装置の製造方法において、上記金属抵抗素子層を形成する工程においては、配線領域における第２の配線層の上面および側面の少なくともいずれかが金属抵抗素子層と同一の層を含む他の金属抵抗素子層に覆われる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＰ１，ＣＰ２ コンタクトプラグ、ＣＰ１１，ＣＰ２１ 側底面層、ＣＰ１２，ＣＰ２２ 内部充填層、Ｍ１ 第１の配線層、Ｍ１ａ，Ｍ２ａ，Ｍ３ａ 下層、Ｍ１ｂ，Ｍ２ｂ，Ｍ３ｂ 配線本体、Ｍ１ｃ，Ｍ２ｃ，Ｍ３ｃ 上層、Ｍ２ 第２の配線層、Ｍ３ 第３の配線層、Ｍａ，Ｍｂ，Ｍｉ，Ｍｏ タップ層、ＭＣ１ マイコンチップ、Ｒｍ 金属配線層、Ｒｍ１，Ｒｍ２，Ｒｍ３，Ｒｍ４，Ｒｍｎ 金属抵抗素子層、ＳＮ１ 反射防止膜層、ＳＮ１１ パッシベーション膜、ＳＯ１１ 層間絶縁膜、ＳＯ１２ 第１の絶縁膜、ＳＯ１２ａ 第１の絶縁膜下層、ＳＯ１２ｂ 第１の絶縁膜上層、ＳＯ１３ 第２の絶縁膜、ＳＯ１４ 第３の絶縁膜、ＳＵＢ 基板、Ｖａ１，Ｖａ２ コンタクトホール。

Claims (14)

  1. 基板の主表面上に配置された複数の第１の配線層と、
    複数の前記第１の配線層の上面を覆うように配置された第１の絶縁膜と、
    前記第１の絶縁膜の上面を覆うように配置された第２の絶縁膜と、
    前記第２の絶縁膜上に配置された複数の第２の配線層と、
    前記第１の絶縁膜の上面上の、複数の前記第２の配線層のうち少なくとも１つの前記第２の配線層の真下に配置された金属抵抗素子層と、
    複数の前記第２の配線層のそれぞれから前記主表面に交差する方向に関して前記金属抵抗素子層に向けて延びる複数の導電層とを備え、
    前記金属抵抗素子層は金属配線層を含み、
    複数の前記導電層のうち少なくとも１つの前記導電層の側面の少なくとも一部は、前記金属配線層に接続される、半導体装置。
  2. 前記金属配線層は、前記主表面に沿う第１の面と前記第１の面に対向する第２の面とを有し、
    複数の前記導電層のうち少なくとも１つの、前記金属配線層に接続される前記導電層は、前記金属配線層と平面的に重なる金属抵抗素子領域に配置された抵抗素子領域導電層であり、
    前記抵抗素子領域導電層は、前記第１の面から前記第２の面まで前記金属配線層を貫通する、請求項１に記載の半導体装置。
  3. 前記抵抗素子領域導電層は、複数の前記第２の配線層のうち前記金属抵抗素子領域に配置された少なくとも１つの前記第２の配線層から前記金属配線層を貫通して複数の前記第１の配線層のうち前記金属抵抗素子領域に配置された少なくとも１つの前記第１の配線層に達するように接続される、請求項２に記載の半導体装置。
  4. 前記金属抵抗素子領域における前記抵抗素子領域導電層と、前記金属抵抗素子領域でない配線領域において複数の前記第２の配線層のうち少なくとも１つの前記第２の配線層から複数の前記第１の配線層のうち少なくとも１つの前記第１の配線層に達するように延びる配線領域導電層との、前記主表面に交差する方向の深さは等しい、請求項２に記載の半導体装置。
  5. 基板の主表面上に配置された少なくとも１つの第１の配線層と、
    前記第１の配線層の上面を覆うように配置された第１の絶縁膜と、
    前記第１の絶縁膜上に複数配置された第２の配線層と、
    複数の前記第２の配線層よりも前記主表面に交差する方向に関して前記第１の配線層側に配置され、複数の前記第２の配線層のうち少なくとも１つの前記第２の配線層の真下に配置される金属抵抗素子層と、
    複数の前記第２の配線層のそれぞれから前記主表面に交差する方向に関して前記金属抵抗素子層に向けて延びる複数の導電層とを備え、
    複数の前記導電層のうち少なくとも１つの前記導電層は、前記金属抵抗素子層と平面的に重なる金属抵抗素子領域に配置され、複数の前記第２の配線層のうち前記金属抵抗素子領域に配置された少なくとも１つの前記第２の配線層から前記金属抵抗素子層に達するように接続される抵抗素子領域導電層であり、
    複数の前記導電層のうち少なくとも１つの前記導電層は、前記金属抵抗素子領域でない配線領域において複数の前記第２の配線層のうち少なくとも１つの前記第２の配線層から少なくとも１つの前記第１の配線層に達するように延びる配線領域導電層であり、
    前記抵抗素子領域導電層と前記配線領域導電層との、前記主表面に交差する方向に関する深さは等しい、半導体装置。
  6. 前記第１の絶縁膜は、少なくとも１つの前記第１の配線層の上面および少なくとも１つの前記第１の配線層が形成される表面の双方を覆う薄膜絶縁層を含み、
    前記金属抵抗素子層は、前記薄膜絶縁層の上面を覆うように形成されている、請求項５に記載の半導体装置。
  7. 基板の主表面上に配置された複数の第１の配線層と、
    複数の前記第１の配線層の上面を覆うように配置された第１の絶縁膜と、
    前記第１の絶縁膜の上面を覆うように、複数の前記第１の配線層のうち少なくとも１つの前記第１の配線層の真上に配置された少なくとも１つの金属抵抗素子層と、
    前記第１の絶縁膜上に配置された複数の第２の配線層と、
    少なくとも１つの前記金属抵抗素子層および少なくとも１つの前記第２の配線層のそれぞれから前記主表面に交差する方向に複数の前記第１の配線層のそれぞれまで延びる複数の導電層とを備え、
    少なくとも１つの前記金属抵抗素子層の上面は複数の前記第２の配線層のうち少なくとも１つに覆われる、半導体装置。
  8. 前記金属抵抗素子層は複数配置され、
    前記金属抵抗素子層は金属配線層と、前記金属配線層の上面を覆う反射防止膜層とを含み、
    複数の前記金属抵抗素子層は、前記金属抵抗素子層を構成する前記金属配線層および前記反射防止膜層と前記反射防止膜層の上面を覆う前記第２の配線層とが容量素子を形成する少なくとも１つの第１の金属抵抗素子層と、複数の前記導電層により複数の前記第１の配線層のそれぞれと接続される少なくとも１つの第２の金属抵抗素子層とを含む、請求項７に記載の半導体装置。
  9. 複数の前記第２の配線層には、前記第１および第２の金属抵抗素子層のそれぞれの上面を覆うように形成された複数の保護用第２の配線層と、前記第１および第２の金属抵抗素子層と同一の層に前記金属抵抗素子層と間隔をあけて配置される少なくとも１つの配線用第２の配線層との双方を含む、請求項８に記載の半導体装置。
  10. 前記容量素子を構成する前記保護用第２の配線層の上面を覆うように前記第１の絶縁膜上に配置された第２の絶縁膜と、
    前記容量素子から前記主表面に交差する方向に関して前記基板と反対方向に向けて延びる他の導電層と、
    前記第２の絶縁膜上における前記容量素子の真上に配置された第３の配線層とをさらに備え、
    前記他の導電層は前記第３の配線層と接続される、請求項９に記載の半導体装置。
  11. 前記配線用第２の配線層の上面を覆うように前記第１の絶縁膜上に配置された第２の絶縁膜と、
    前記配線用第２の配線層の上面から前記主表面に交差する方向に関して前記基板と反対方向に向けて延びる他の導電層と、
    前記第２の絶縁膜上における前記配線用第２の配線層の真上に配置された第３の配線層とをさらに備え、
    前記他の導電層は前記第３の配線層と接続される、請求項９に記載の半導体装置。
  12. 複数の前記導電層のうち少なくとも１つは、前記金属抵抗素子層と平面的に重なる金属抵抗素子領域に配置され、少なくとも１つの前記金属抵抗素子層から複数の前記第１の配線層のうち少なくとも１つの前記第１の配線層に達するように接続される抵抗素子領域導電層であり、
    複数の前記導電層のうち少なくとも１つは、前記金属抵抗素子領域でない配線領域において複数の前記第２の配線層のうち少なくとも１つの前記第２の配線層から複数の前記第１の配線層のうち少なくとも１つの前記第１の配線層に達するように延びる配線領域導電層である、請求項７に記載の半導体装置。
  13. 前記金属抵抗素子領域において前記金属抵抗素子層の上面を覆う前記第２の配線層の上面および側面の少なくともいずれかを覆うように他の金属抵抗素子層が配置される、請求項１２に記載の半導体装置。
  14. 前記配線領域における前記第２の配線層の上面および側面の少なくともいずれかが他の金属抵抗素子層に覆われる、請求項１２に記載の半導体装置。
JP2013225212A 2013-10-30 2013-10-30 半導体装置 Active JP6396653B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2013225212A JP6396653B2 (ja) 2013-10-30 2013-10-30 半導体装置
US14/516,806 US9881868B2 (en) 2013-10-30 2014-10-17 Semiconductor device
TW103136519A TWI643299B (zh) 2013-10-30 2014-10-22 半導體裝置
KR1020140145107A KR20150050390A (ko) 2013-10-30 2014-10-24 반도체 장치
EP14190281.7A EP2869343A3 (en) 2013-10-30 2014-10-24 Integrated metal resistor
CN201410598459.6A CN104600052A (zh) 2013-10-30 2014-10-30 半导体装置
US15/696,395 US20170365553A1 (en) 2013-10-30 2017-09-06 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013225212A JP6396653B2 (ja) 2013-10-30 2013-10-30 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018127015A Division JP2018186285A (ja) 2018-07-03 2018-07-03 半導体装置

Publications (3)

Publication Number Publication Date
JP2015088585A true JP2015088585A (ja) 2015-05-07
JP2015088585A5 JP2015088585A5 (ja) 2016-12-08
JP6396653B2 JP6396653B2 (ja) 2018-09-26

Family

ID=51799005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013225212A Active JP6396653B2 (ja) 2013-10-30 2013-10-30 半導体装置

Country Status (6)

Country Link
US (2) US9881868B2 (ja)
EP (1) EP2869343A3 (ja)
JP (1) JP6396653B2 (ja)
KR (1) KR20150050390A (ja)
CN (1) CN104600052A (ja)
TW (1) TWI643299B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016181710A1 (ja) * 2015-05-13 2016-11-17 株式会社村田製作所 薄膜デバイス
JP2020043324A (ja) * 2018-09-05 2020-03-19 ローム株式会社 電子部品
WO2021177071A1 (ja) * 2020-03-03 2021-09-10 ローム株式会社 電子部品
US11652068B2 (en) 2019-06-21 2023-05-16 Samsung Electronics Co., Ltd. Vertical memory devices with bending prevention layers

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016104507A1 (de) * 2016-03-11 2017-09-14 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
DE112016007041B4 (de) * 2016-07-04 2022-09-29 Mitsubishi Electric Corporation Herstellungsverfahren für eine halbleitervorrichtung
US10164002B2 (en) * 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and layout method
JP6800815B2 (ja) * 2017-06-27 2020-12-16 ルネサスエレクトロニクス株式会社 半導体装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140396A (ja) * 1992-10-23 1994-05-20 Yamaha Corp 半導体装置とその製法
JP2001015599A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置及びその製造方法
JP2004193602A (ja) * 2002-12-02 2004-07-08 Chartered Semiconductor Mfg Ltd 銅による後工程（ｂｅｏｌ）技術用の金属−絶縁体−金属（ｍｉｍ）コンデンサ及び金属レジスタを製造する方法
JP2004303908A (ja) * 2003-03-31 2004-10-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004343125A (ja) * 2003-05-14 2004-12-02 Samsung Electronics Co Ltd 金属配線及び金属抵抗を含む半導体素子並びにその製造方法
JP2005158803A (ja) * 2003-11-20 2005-06-16 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2005347466A (ja) * 2004-06-02 2005-12-15 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US20070085165A1 (en) * 2005-10-19 2007-04-19 Samsung Electronics Co., Ltd. Capacitor, semiconductor device including the capacitor and methods of fabricating the same
JP2007533134A (ja) * 2004-04-08 2007-11-15 マイクロン テクノロジー， インク． 電気的接続部を形成する半導体処理方法及び半導体構造
JP2011253898A (ja) * 2010-06-01 2011-12-15 Nippon Telegr & Teleph Corp <Ntt> 半導体装置及び製造方法
JP2012119383A (ja) * 2010-11-29 2012-06-21 Renesas Electronics Corp 半導体装置およびその製造方法
US20130234292A1 (en) * 2012-03-07 2013-09-12 Ming-Te Wei Thin film resistor structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3715502B2 (ja) 2000-03-14 2005-11-09 株式会社東芝 半導体装置及びその製造方法
DE10341059B4 (de) * 2003-09-05 2007-05-31 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
JP4446771B2 (ja) * 2004-03-23 2010-04-07 株式会社リコー 半導体装置
JP2008130918A (ja) 2006-11-22 2008-06-05 Denso Corp 半導体装置及び半導体装置の製造方法
US8810298B2 (en) * 2008-11-26 2014-08-19 Thin Film Electronics Asa Random delay generation for thin-film transistor based circuits
JP5601566B2 (ja) 2010-01-28 2014-10-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140396A (ja) * 1992-10-23 1994-05-20 Yamaha Corp 半導体装置とその製法
JP2001015599A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置及びその製造方法
JP2004193602A (ja) * 2002-12-02 2004-07-08 Chartered Semiconductor Mfg Ltd 銅による後工程（ｂｅｏｌ）技術用の金属−絶縁体−金属（ｍｉｍ）コンデンサ及び金属レジスタを製造する方法
JP2004303908A (ja) * 2003-03-31 2004-10-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004343125A (ja) * 2003-05-14 2004-12-02 Samsung Electronics Co Ltd 金属配線及び金属抵抗を含む半導体素子並びにその製造方法
JP2005158803A (ja) * 2003-11-20 2005-06-16 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2007533134A (ja) * 2004-04-08 2007-11-15 マイクロン テクノロジー， インク． 電気的接続部を形成する半導体処理方法及び半導体構造
JP2005347466A (ja) * 2004-06-02 2005-12-15 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US20070085165A1 (en) * 2005-10-19 2007-04-19 Samsung Electronics Co., Ltd. Capacitor, semiconductor device including the capacitor and methods of fabricating the same
JP2011253898A (ja) * 2010-06-01 2011-12-15 Nippon Telegr & Teleph Corp <Ntt> 半導体装置及び製造方法
JP2012119383A (ja) * 2010-11-29 2012-06-21 Renesas Electronics Corp 半導体装置およびその製造方法
US20130234292A1 (en) * 2012-03-07 2013-09-12 Ming-Te Wei Thin film resistor structure

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016181710A1 (ja) * 2015-05-13 2016-11-17 株式会社村田製作所 薄膜デバイス
JPWO2016181710A1 (ja) * 2015-05-13 2017-08-10 株式会社村田製作所 薄膜デバイス
JP2020043324A (ja) * 2018-09-05 2020-03-19 ローム株式会社 電子部品
JP7340948B2 (ja) 2018-09-05 2023-09-08 ローム株式会社 電子部品
US11652068B2 (en) 2019-06-21 2023-05-16 Samsung Electronics Co., Ltd. Vertical memory devices with bending prevention layers
WO2021177071A1 (ja) * 2020-03-03 2021-09-10 ローム株式会社 電子部品

Also Published As

Publication number Publication date
KR20150050390A (ko) 2015-05-08
US20150115410A1 (en) 2015-04-30
US9881868B2 (en) 2018-01-30
TWI643299B (zh) 2018-12-01
EP2869343A3 (en) 2015-09-02
CN104600052A (zh) 2015-05-06
TW201523822A (zh) 2015-06-16
EP2869343A2 (en) 2015-05-06
US20170365553A1 (en) 2017-12-21
JP6396653B2 (ja) 2018-09-26

Similar Documents

Publication Publication Date Title
JP6396653B2 (ja) 半導体装置
JP6075114B2 (ja) 半導体装置および半導体装置の製造方法
JP4577687B2 (ja) 半導体装置
US10102972B2 (en) Method of forming capacitor structure
US9064927B2 (en) Semiconductor device
JP6120528B2 (ja) 半導体装置およびその製造方法
JP6376750B2 (ja) 半導体装置および半導体装置の製造方法
JP5601566B2 (ja) 半導体装置およびその製造方法
JP2004343125A (ja) 金属配線及び金属抵抗を含む半導体素子並びにその製造方法
JP5544812B2 (ja) 半導体装置
JP5521422B2 (ja) 半導体装置
JP2018186285A (ja) 半導体装置
JP2010140972A (ja) 半導体装置
JP4777899B2 (ja) 半導体装置
JP2020065075A (ja) 半導体装置
JP5708124B2 (ja) 半導体装置
JP2007013211A (ja) 半導体装置
US11031358B2 (en) Overhang model for reducing passivation stress and method for producing the same
JP2002368100A (ja) 半導体装置
JP5722651B2 (ja) 半導体装置およびその製造方法
JP2007208190A (ja) 半導体装置
JP2014216428A (ja) 半導体装置及び半導体装置の製造方法
JP2017084944A (ja) 半導体装置
JP2007042972A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161021

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161021

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180703

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20180710

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180828

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180830

R150 Certificate of patent or registration of utility model

Ref document number: 6396653

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150