JP2002368100A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 半導体装置において、下層の回路素子に容量
結合を介して電位的な影響を及ぼすことなく、別の回路
素子や配線を上層側に配置する。 【解決手段】 シリコン基板１上に形成したキャパシタ
８とその形成領域とオーバーラップするように形成され
た薄膜抵抗体１３との間に、グランドに接続されるシー
ルド用電極３２を配置する。
結合を介して電位的な影響を及ぼすことなく、別の回路
素子や配線を上層側に配置する。 【解決手段】 シリコン基板１上に形成したキャパシタ
８とその形成領域とオーバーラップするように形成され
た薄膜抵抗体１３との間に、グランドに接続されるシー
ルド用電極３２を配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、回路素子等を多層
的に配置して構成される半導体装置に関する。
的に配置して構成される半導体装置に関する。
【０００２】
【発明が解決しようとする課題】半導体基板（チップ）
上に集積回路が形成される半導体装置については、高機
能化及び小形化が随時進められおり、チップ面積をより
縮小したいという要求も強まっている。その要求に答え
るための技術の１つとして、各回路素子を電気的に接続
するための配線を多層的に行うものがある。
上に集積回路が形成される半導体装置については、高機
能化及び小形化が随時進められおり、チップ面積をより
縮小したいという要求も強まっている。その要求に答え
るための技術の１つとして、各回路素子を電気的に接続
するための配線を多層的に行うものがある。
【０００３】しかしながら、従来の多層配線技術では、
配線の下層側に回路素子が形成されている場合、その回
路素子の形成領域に配線がかからないようにレイアウト
（パターニング）が行われている。即ち、もしも、下層
の回路素子の形成領域を跨ぐようにして配線を形成した
場合は、配線と回路素子との間に存在する浮遊容量（配
線容量）によって両者がカップリングされた状態となる
おそれがある。そして、その配線において例えばクロッ
ク信号などの交流信号が伝達されると、下層の回路素子
に容量結合を介して電位的な影響を及ぼすこと（クロス
トーク）が想定されるからである。
配線の下層側に回路素子が形成されている場合、その回
路素子の形成領域に配線がかからないようにレイアウト
（パターニング）が行われている。即ち、もしも、下層
の回路素子の形成領域を跨ぐようにして配線を形成した
場合は、配線と回路素子との間に存在する浮遊容量（配
線容量）によって両者がカップリングされた状態となる
おそれがある。そして、その配線において例えばクロッ
ク信号などの交流信号が伝達されると、下層の回路素子
に容量結合を介して電位的な影響を及ぼすこと（クロス
トーク）が想定されるからである。
【０００４】例えば、図３（ａ）は、上記の構成を想定
した一例を示す半導体装置の模式的な断面図である。シ
リコン基板１には、拡散によってｄｅｅｐＮ＋層２が形
成されている。そして、ｄｅｅｐＮ＋層２の表面を酸化
してなる酸化膜３を隔てて、ｄｅｅｐＮ＋層２と対向す
るようにポリシリコン４が配置されている。
した一例を示す半導体装置の模式的な断面図である。シ
リコン基板１には、拡散によってｄｅｅｐＮ＋層２が形
成されている。そして、ｄｅｅｐＮ＋層２の表面を酸化
してなる酸化膜３を隔てて、ｄｅｅｐＮ＋層２と対向す
るようにポリシリコン４が配置されている。
【０００５】ｄｅｅｐＮ＋層２とポリシリコン４には、
ＣＶＤなどにより形成されたＢＰＳＧ（ボロンリンガラ
ス）膜５に形成されたコンタクトホールを介して夫々の
配線用電極であるＡｌＳｉＣｕ膜６，７が成膜されて電
気的に接続されている。即ち、酸化膜３を隔てて対向す
るｄｅｅｐＮ＋層２とポリシリコン４とがキャパシタ８
を構成している。また、ｄｅｅｐＮ＋層２においてＡｌ
ＳｉＣｕ膜６が接触する界面部分には、両者のオーミッ
ク接触を良好にするために高濃度のｎ＋層２ａが拡散に
より形成されている。
ＣＶＤなどにより形成されたＢＰＳＧ（ボロンリンガラ
ス）膜５に形成されたコンタクトホールを介して夫々の
配線用電極であるＡｌＳｉＣｕ膜６，７が成膜されて電
気的に接続されている。即ち、酸化膜３を隔てて対向す
るｄｅｅｐＮ＋層２とポリシリコン４とがキャパシタ８
を構成している。また、ｄｅｅｐＮ＋層２においてＡｌ
ＳｉＣｕ膜６が接触する界面部分には、両者のオーミッ
ク接触を良好にするために高濃度のｎ＋層２ａが拡散に
より形成されている。
【０００６】キャパシタ８の上層には、層間絶縁膜とし
てＰ−ＳｉＮ膜（プラズマ窒化膜）９，第１ＴＥＯＳ
（テトラエトキシシラン）膜１０が配置され、ＳＯＧ(S
pin OnGlass) １１により平坦化された後、第２ａＴＥ
ＯＳ膜１２が成膜されている。そして、第２ａＴＥＯＳ
膜１２の上には、ＣｒＳｉ膜をスパッタリングした薄膜
抵抗体１３が形成されている。薄膜抵抗体１３の両端部
には、バリアメタルとなるＴｉＷ膜１４を介して薄膜抵
抗体１３の電極用にＡｌＳｉ膜１５が形成されている。
てＰ−ＳｉＮ膜（プラズマ窒化膜）９，第１ＴＥＯＳ
（テトラエトキシシラン）膜１０が配置され、ＳＯＧ(S
pin OnGlass) １１により平坦化された後、第２ａＴＥ
ＯＳ膜１２が成膜されている。そして、第２ａＴＥＯＳ
膜１２の上には、ＣｒＳｉ膜をスパッタリングした薄膜
抵抗体１３が形成されている。薄膜抵抗体１３の両端部
には、バリアメタルとなるＴｉＷ膜１４を介して薄膜抵
抗体１３の電極用にＡｌＳｉ膜１５が形成されている。
【０００７】更に、薄膜抵抗体１３の上層を覆う層間絶
縁膜として第２ｂＴＥＯＳ膜１６が成膜され、第２ｂＴ
ＥＯＳ膜１６にはコンタクトホールを介しＡｌＳｉＣｕ
膜１７，１８が成膜されている。そして、最上層には、
全体を保護するためのパッシベーション膜としてＰ−Ｓ
ｉＮ膜１９が成膜されている。尚、上記のプロセスに関
連する一般的な技術の詳細については、例えば特開平１
０−１４４８６６号公報などに開示されている。
縁膜として第２ｂＴＥＯＳ膜１６が成膜され、第２ｂＴ
ＥＯＳ膜１６にはコンタクトホールを介しＡｌＳｉＣｕ
膜１７，１８が成膜されている。そして、最上層には、
全体を保護するためのパッシベーション膜としてＰ−Ｓ
ｉＮ膜１９が成膜されている。尚、上記のプロセスに関
連する一般的な技術の詳細については、例えば特開平１
０−１４４８６６号公報などに開示されている。
【０００８】以上のように構成された半導体装置２０に
おいては、キャパシタ８の形成領域上層に、層間絶縁膜
を介して薄膜抵抗体１３がスタック状に配置されてい
る。図３（ｂ）は、図３（ａ）に示す構成の等価回路で
ある。図３（ｂ）において、Ｖcrsiは、グランドレベル
に対する薄膜抵抗体１３の電位であり、Ｖpolyはキャパ
シタ８を構成するポリシリコン４の電位である。即ち、
薄膜抵抗体１３とキャパシタ８とは、層間絶縁膜を介し
て形成されている配線容量２１を介して容量結合された
状態となっている。
おいては、キャパシタ８の形成領域上層に、層間絶縁膜
を介して薄膜抵抗体１３がスタック状に配置されてい
る。図３（ｂ）は、図３（ａ）に示す構成の等価回路で
ある。図３（ｂ）において、Ｖcrsiは、グランドレベル
に対する薄膜抵抗体１３の電位であり、Ｖpolyはキャパ
シタ８を構成するポリシリコン４の電位である。即ち、
薄膜抵抗体１３とキャパシタ８とは、層間絶縁膜を介し
て形成されている配線容量２１を介して容量結合された
状態となっている。
【０００９】この状態で、薄膜抵抗体１３を介してクロ
ック信号を伝送させると、その信号のレベル変動は配線
容量２１を介してポリシリコン４に略そのまま伝達され
るため、キャパシタ８の容量が変動してしまう。その結
果、設計した通りの回路定数を得ることができず、回路
の動作が不安定なることが予想される。
ック信号を伝送させると、その信号のレベル変動は配線
容量２１を介してポリシリコン４に略そのまま伝達され
るため、キャパシタ８の容量が変動してしまう。その結
果、設計した通りの回路定数を得ることができず、回路
の動作が不安定なることが予想される。
【００１０】斯様な不具合があることから上記構成の半
導体装置２０は実際に形成されることがなく、薄膜抵抗
体１３は、キャパシタ８が形成されている領域の隣の領
域に（横方向に）配置されていた。即ち、従来の多層配
線技術では配線のレイアウトに大きな制約があり、チッ
プ面積の縮小に貢献する度合いが小さいという問題があ
った。
導体装置２０は実際に形成されることがなく、薄膜抵抗
体１３は、キャパシタ８が形成されている領域の隣の領
域に（横方向に）配置されていた。即ち、従来の多層配
線技術では配線のレイアウトに大きな制約があり、チッ
プ面積の縮小に貢献する度合いが小さいという問題があ
った。
【００１１】本発明は上記事情に鑑みてなされたもので
あり、その目的は、下層の回路素子に容量結合を介して
電位的な影響を及ぼすことなく、別の回路素子や配線を
上層側に配置することができる半導体装置を提供するこ
とにある。
あり、その目的は、下層の回路素子に容量結合を介して
電位的な影響を及ぼすことなく、別の回路素子や配線を
上層側に配置することができる半導体装置を提供するこ
とにある。
【００１２】
【課題を解決するための手段】請求項１記載の半導体装
置によれば、半導体基板上に形成されている回路素子
と、その形成領域とオーバーラップするように形成され
た他の回路素子または配線との間にはシールド用電極が
配置されている。そのため、両者間に配線容量などが形
成される状態にあるとしてもシールド用電極がグランド
電位に設定されることから、両者が容量結合されること
は防止される。
置によれば、半導体基板上に形成されている回路素子
と、その形成領域とオーバーラップするように形成され
た他の回路素子または配線との間にはシールド用電極が
配置されている。そのため、両者間に配線容量などが形
成される状態にあるとしてもシールド用電極がグランド
電位に設定されることから、両者が容量結合されること
は防止される。
【００１３】そして、例えば上層側に形成された配線な
どでクロック信号が伝送される場合でも、シールド用電
極のシールド効果によりクロック信号の交流的な変化が
下層側の回路素子に電位的な影響を与えることがない。
従って、従来よりも高密度な多層配線を行うことが可能
となりチップサイズをより縮小することができ、コスト
ダウンを図ることができる。
どでクロック信号が伝送される場合でも、シールド用電
極のシールド効果によりクロック信号の交流的な変化が
下層側の回路素子に電位的な影響を与えることがない。
従って、従来よりも高密度な多層配線を行うことが可能
となりチップサイズをより縮小することができ、コスト
ダウンを図ることができる。
【００１４】請求項２記載の半導体装置によれば、半導
体基板上に形成される回路素子をキャパシタとする。上
述したように、従来構成において、キャパシタの上層に
その形成領域を横断するようにして配線をパターニング
した場合を想定すると、その配線によって伝送される交
流信号の変化が影響して下層に形成されたキャパシタの
容量が変動するおそれがあり、所望の回路特性を得るこ
とが困難となってしまう。そこで、両者間にシールド用
電極を配置することによりキャパシタの容量変動を防止
して、所望の回路特性を安定して得ることができるよう
になる。
体基板上に形成される回路素子をキャパシタとする。上
述したように、従来構成において、キャパシタの上層に
その形成領域を横断するようにして配線をパターニング
した場合を想定すると、その配線によって伝送される交
流信号の変化が影響して下層に形成されたキャパシタの
容量が変動するおそれがあり、所望の回路特性を得るこ
とが困難となってしまう。そこで、両者間にシールド用
電極を配置することによりキャパシタの容量変動を防止
して、所望の回路特性を安定して得ることができるよう
になる。
【００１５】
【発明の実施の形態】（第１実施例）以下、本発明の第
１実施例について図１を参照して説明する。尚、図３と
同一部分には同一符号を付して説明を省略し、以下異な
る部分についてのみ説明する。図１（ａ）に示すよう
に、本実施例の半導体装置３１では、図３に示す半導体
装置２０におけるＢＰＳＧ膜５と、層間絶縁膜たるＰ−
ＳｉＮ膜９との間に、シールド用電極３２が形成されて
いる。
１実施例について図１を参照して説明する。尚、図３と
同一部分には同一符号を付して説明を省略し、以下異な
る部分についてのみ説明する。図１（ａ）に示すよう
に、本実施例の半導体装置３１では、図３に示す半導体
装置２０におけるＢＰＳＧ膜５と、層間絶縁膜たるＰ−
ＳｉＮ膜９との間に、シールド用電極３２が形成されて
いる。
【００１６】このシールド用電極３２は、キャパシタ
（回路素子）８の配線用電極であるＡｌＳｉＣｕ膜６，
７と同一の材料によって同時に形成されるものであり、
ＡｌＳｉＣｕ膜６，７の間に両者と僅かな間隙を有して
配置されている。そして、Ｐ−ＳｉＮ膜９の上層には、
半導体装置２０と同様に、第１ＴＥＯＳ膜１０，ＳＯＧ
１１，第２ａＴＥＯＳ膜１２や薄膜抵抗体（回路素子）
１３などが形成されている。
（回路素子）８の配線用電極であるＡｌＳｉＣｕ膜６，
７と同一の材料によって同時に形成されるものであり、
ＡｌＳｉＣｕ膜６，７の間に両者と僅かな間隙を有して
配置されている。そして、Ｐ−ＳｉＮ膜９の上層には、
半導体装置２０と同様に、第１ＴＥＯＳ膜１０，ＳＯＧ
１１，第２ａＴＥＯＳ膜１２や薄膜抵抗体（回路素子）
１３などが形成されている。
【００１７】シールド用電極３２は、キャパシタ８の形
成領域をほぼ覆うようにして形成されていると共に、図
１（ａ）に示す断面には図示されていないが奥行側にお
いて配線用電極との電気的接続が取られており、その配
線用電極を介して半導体装置３１のグランドに接続され
ている。
成領域をほぼ覆うようにして形成されていると共に、図
１（ａ）に示す断面には図示されていないが奥行側にお
いて配線用電極との電気的接続が取られており、その配
線用電極を介して半導体装置３１のグランドに接続され
ている。
【００１８】図１（ｂ）は、図１（ａ）に示す構成の等
価回路であり、図３（ｂ）に示した等価回路において、
配線容量２０を配線容量３３及び３４に置き換えたもの
となている。即ち、配線容量３３は、薄膜抵抗体１３と
シールド用電極３２との間に形成されているものであ
り、配線容量３４は、シールド用電極３２とキャパシタ
８を構成するポリシリコン４との間に形成されているも
のである。そして、配線容量３３及び３４の共通接続点
は、シールド用電極３２の電位Ｖsild、即ちグランドレ
ベルに設定されている。
価回路であり、図３（ｂ）に示した等価回路において、
配線容量２０を配線容量３３及び３４に置き換えたもの
となている。即ち、配線容量３３は、薄膜抵抗体１３と
シールド用電極３２との間に形成されているものであ
り、配線容量３４は、シールド用電極３２とキャパシタ
８を構成するポリシリコン４との間に形成されているも
のである。そして、配線容量３３及び３４の共通接続点
は、シールド用電極３２の電位Ｖsild、即ちグランドレ
ベルに設定されている。
【００１９】次に、本実施例の作用について説明する。
図１（ｂ）の等価回路に示したように、配線容量３３及
び３４の共通接続点がグランドレベルに設定されている
ことによって、半導体装置２０の場合のように薄膜抵抗
体１３とキャパシタ８とが容量結合された状態は解消さ
れている。従って、薄膜抵抗体１３を介してクロック信
号を伝送する場合でも、その信号のレベル変動がポリシ
リコン４側に伝達されることはなく、キャパシタ８の容
量が変動することはない。
図１（ｂ）の等価回路に示したように、配線容量３３及
び３４の共通接続点がグランドレベルに設定されている
ことによって、半導体装置２０の場合のように薄膜抵抗
体１３とキャパシタ８とが容量結合された状態は解消さ
れている。従って、薄膜抵抗体１３を介してクロック信
号を伝送する場合でも、その信号のレベル変動がポリシ
リコン４側に伝達されることはなく、キャパシタ８の容
量が変動することはない。
【００２０】以上のように本実施例によれば、シリコン
基板（半導体基板）１上に形成したキャパシタ８とその
形成領域とオーバーラップするように形成された薄膜抵
抗体１３との間に、グランドに接続されるシールド用電
極３２を配置したので、薄膜抵抗体１３によりクロック
信号のように交流的に変化する信号が伝送される場合で
も、シールド用電極３２のシールド効果により信号の交
流的な変化がキャパシタ８に電位的な影響を与えること
がない。
基板（半導体基板）１上に形成したキャパシタ８とその
形成領域とオーバーラップするように形成された薄膜抵
抗体１３との間に、グランドに接続されるシールド用電
極３２を配置したので、薄膜抵抗体１３によりクロック
信号のように交流的に変化する信号が伝送される場合で
も、シールド用電極３２のシールド効果により信号の交
流的な変化がキャパシタ８に電位的な影響を与えること
がない。
【００２１】従って、キャパシタ８の容量変動を防止し
て、所望の回路特性を安定して得ることができるように
なる。そして、従来よりも高密度な多層配線を行うこと
が可能となり半導体装置３１のチップサイズをより縮小
することができ、コストダウンを図ることができる。
て、所望の回路特性を安定して得ることができるように
なる。そして、従来よりも高密度な多層配線を行うこと
が可能となり半導体装置３１のチップサイズをより縮小
することができ、コストダウンを図ることができる。
【００２２】（第２実施例）図２は本発明の第２実施例
を示すものであり、第１実施例と同一部分には同一符号
を付して説明を省略し、以下異なる部分についてのみ説
明する。第２実施例の半導体装置３５では、第１実施例
における薄膜抵抗体３６に代えて、キャパシタ８の上層
にシールド用電極３２を介してＡｌＳｉＣｕからなる配
線３６を形成したものである。この場合、第２ａＴＥＯ
Ｓ膜１２及び第２ｂＴＥＯＳ膜１６に代えて、第２ＴＥ
ＯＳ膜３７が一回の工程で成膜されており、その第２Ｔ
ＥＯＳ膜３７の上層に配線３６が形成されている。ま
た、配線３６の上層には、パッシベーション膜たるＰ−
ＳｉＮ膜１９が成膜されている。
を示すものであり、第１実施例と同一部分には同一符号
を付して説明を省略し、以下異なる部分についてのみ説
明する。第２実施例の半導体装置３５では、第１実施例
における薄膜抵抗体３６に代えて、キャパシタ８の上層
にシールド用電極３２を介してＡｌＳｉＣｕからなる配
線３６を形成したものである。この場合、第２ａＴＥＯ
Ｓ膜１２及び第２ｂＴＥＯＳ膜１６に代えて、第２ＴＥ
ＯＳ膜３７が一回の工程で成膜されており、その第２Ｔ
ＥＯＳ膜３７の上層に配線３６が形成されている。ま
た、配線３６の上層には、パッシベーション膜たるＰ−
ＳｉＮ膜１９が成膜されている。
【００２３】以上のように構成された第２実施例によれ
ば、配線３６によりクロック信号のように交流的に変化
する信号が伝送される場合でも、シールド用電極３２の
シールド効果により信号の交流的な変化がキャパシタ８
に電位的な影響を与えることを防止できる。
ば、配線３６によりクロック信号のように交流的に変化
する信号が伝送される場合でも、シールド用電極３２の
シールド効果により信号の交流的な変化がキャパシタ８
に電位的な影響を与えることを防止できる。
【００２４】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。半導体基板上に形成される回路素子
はキャパシタ８に限ることなく、バイポーラトランジス
タ，ＭＯＳＦＥＴなどでも良い。例えば、トランジスタ
の場合は、エミッタ，コレクタ，ベースの各電極として
構成されるＡｌＳｉＣｕ膜を形成する場合、同時にそれ
ら各電極間にシールド用電極を形成し、後は第１実施例
などと同様にして、その上層に層間絶縁膜を介して薄膜
抵抗体１３や配線３６等を形成すれば良い。
にのみ限定されるものではなく、次のような変形または
拡張が可能である。半導体基板上に形成される回路素子
はキャパシタ８に限ることなく、バイポーラトランジス
タ，ＭＯＳＦＥＴなどでも良い。例えば、トランジスタ
の場合は、エミッタ，コレクタ，ベースの各電極として
構成されるＡｌＳｉＣｕ膜を形成する場合、同時にそれ
ら各電極間にシールド用電極を形成し、後は第１実施例
などと同様にして、その上層に層間絶縁膜を介して薄膜
抵抗体１３や配線３６等を形成すれば良い。
【図１】本発明の第１実施例であり、（ａ）は半導体装
置の構成を示す模式的な断面図、（ｂ）は等価回路図
置の構成を示す模式的な断面図、（ｂ）は等価回路図
【図２】本発明の第２実施例を示す図１（ａ）相当図
【図３】従来技術を示す図１相当図
１はシリコン基板（半導体基板）、８はキャパシタ（回
路素子）、１３は薄膜抵抗体（回路素子）、３１は半導
体装置、３２はシールド用電極、３５は半導体装置、３
６は配線を示す。
路素子）、１３は薄膜抵抗体（回路素子）、３１は半導
体装置、３２はシールド用電極、３５は半導体装置、３
６は配線を示す。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH09 JJ09 KK04 RR04 RR06 RR09 RR15 UU05 VV03 VV09 VV10 XX23 5F038 AC03 AC05 AC17 AR08 AR13 BH10 BH19 CD06 EZ14 EZ20
Claims (2)
- 【請求項１】 半導体基板上に形成されている回路素子
の上層にシールド用電極を形成して当該シールド用電極
をグランドに接続すると共に、 前記シールド用電極の上層において、前記回路素子が形
成されている領域の上方に位置する部位に他の回路素子
または配線を形成したことを特徴とする半導体装置。 - 【請求項２】 前記半導体基板上に形成される回路素子
は、キャパシタであることを特徴とする請求項１記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168270A JP2002368100A (ja) | 2001-06-04 | 2001-06-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001168270A JP2002368100A (ja) | 2001-06-04 | 2001-06-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002368100A true JP2002368100A (ja) | 2002-12-20 |
Family
ID=19010519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001168270A Pending JP2002368100A (ja) | 2001-06-04 | 2001-06-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002368100A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005317632A (ja) * | 2004-04-27 | 2005-11-10 | Denso Corp | 半導体装置およびその製造方法 |
| US7298020B2 (en) | 2003-03-31 | 2007-11-20 | Denso Corporation | Semiconductor device and method of manufacturing the same |
| JP2010021280A (ja) * | 2008-07-09 | 2010-01-28 | Mitsumi Electric Co Ltd | 半導体集積回路装置 |
-
2001
- 2001-06-04 JP JP2001168270A patent/JP2002368100A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7298020B2 (en) | 2003-03-31 | 2007-11-20 | Denso Corporation | Semiconductor device and method of manufacturing the same |
| JP2005317632A (ja) * | 2004-04-27 | 2005-11-10 | Denso Corp | 半導体装置およびその製造方法 |
| JP2010021280A (ja) * | 2008-07-09 | 2010-01-28 | Mitsumi Electric Co Ltd | 半導体集積回路装置 |
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