DE4307546C2 - Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

Halbleitervorrichtung und Herstellungsverfahren dafür

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Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Herstellungsverfahren dafür. Insbesondere betrifft die Erfindung eine Halbleitervorrichtung mit einer Isolations­ schicht, die eine hochplane Oberfläche aufweist.
Zuerst wird der Aufbau einer der Anmelderin bekannten, aber nicht vorveröffentlichten Halbleitervorrichtung beschrieben, zur Erläuterung des Erfindungshintergrundes.
Die Fig. 15 zeigt eine Schnittansicht einer solchen Halb­ leitervorrichtung und deren schematischen Aufbau. Wie in Fig. 15 gezeigt, ist ein Isolationsoxidfilm 111 mittlerer Dicke von etwa 300-800nm auf der Oberfläche eines Silizium-Halbleiter­ substrates 110 gebildet. Ein Element wie ein MOSFET ist im durch den Isolationsoxidfilm 111 isolierten Bereich gebildet. Dieser MOSFET wird aus Fremdatomdiffusionsschichten 114a und 114b ge­ bildet, die als Source und Drain dienen, einem Gateoxidfilm 112 sowie einem als Gate dienenden polykristallinen Si-Film 101.
Die Fremdatomdiffusionsschichten 114a und 114b als Source und Drain sind auf der Oberfläche des Halbleitersubstrates 110 gebildet und umfassen einen Bereich mit niedriger Konzentration 114a und einen Bereich mit hoher Konzentration 114b. Ein Gateoxidfilm 112 ist auf der Oberfläche des Halbleitersubstrates 110 so gebildet, daß er sich über die Fremdatomdiffusions­ schichten 114a und 114b erstreckt. Ein ein Gate implementie­ render polykristalliner Si-Film 101 ist auf der Oberfläche des Gateoxidfilmes 112 gebildet. Ein Si-Film 113 ist auf der Oberfläche des polykristallinen Si-Filmes 101 gebildet. Eine Seitenwand 115a ist an der Seitenoberfläche des polykristallinen Si-Filmes 101 und des Siliziumoxidfilmes 113 gebildet.
Ein dünner Siliziumoxidfilm oder ein Nitridfilm 102 ist über die gesamte Oberfläche des Halbleitersubstrates 110 mit dem darin gebildeten MOSFET gebildet. Ein Verbindungsloch 118 ist in dem dünnen Siliziumoxid/Nitridfilm 102 gebildet. Ein Teil der Ober­ fläche der Fremdatomdiffusionsschicht 114b oder des polykri­ stallinen Si-Filmes 101 ist im Verbindungsloch 118 freigelegt. Ein polykristalliner Si-Film 104a ist auf der Oberfläche des dünnen Siliziumoxid/Nitridfilmes 102 so gebildet, daß er sich in Kontakt mit dem freigelegten Bereich der Fremdatomdif­ fusionsschicht 114b und des polykristallinen Si-Filmes 101 befindet. Ein dünner Film 104b aus wärmebeständigem Metall (feuerfestes Metall) ist auf der Oberfläche des polykristallinen Si-Filmes 104a gebildet. Eine Verbindungsschicht ist aus dem polykristallinen Si-Film 104a und dem dünnen Film aus wärmebeständigem Metall 104b gebildet. Auf der gesamten Ober­ fläche des dünnen Siliziumoxid/Nitridfilmes 102, auf der diese Verbindungsschicht gebildet ist, ist eine Zwischenschicht­ isolationsschicht 103 mit Fremdatomen so gebildet, daß sie die Verbindungsschicht bedeckt. Die Zwischenschichtisolationsschicht 103 wird einem Glättungsprozeß (Planarisierung) ausgesetzt. Ein Verbindungsloch 119 wird in der Zwischenschichtisolationsschicht 103 gebildet. Ein Bereich der Oberfläche des Fremdatomdiffusionsbereiches 114b, der nicht mit dem poly­ kristallinem Si-Film 104a verbunden ist, wird in dem Verbin­ dungsloch 119 freigelegt. Eine Verbindungsschicht 106 aus einer Legierung aus Aluminium und Kupfer ist auf der Oberfläche der Isolationsschicht 103 so gebildet, daß sie einen Kontakt mit dem freigelegten Bereich der Fremdatomdiffusionsschicht 114b bildet.
Eine der Anmelderin bekannte Halbleitervorrichtung weist die oben be­ schriebene Struktur auf.
Nachfolgend wird ein Verfahren zum Herstellen einer solchen Halbleitervorrichtung beschrieben.
Die Fig. 16 bis 28 sind Schnittansichten einer herkömmlichen Halbleitervorrichtung mit einer schematischen Darstellung der Herstellungsschritte. Wie in Fig. 16 gezeigt, wird ein Isola­ tionsoxidfilm 111 mit einer Dicke von etwa 300-800nm durch lokale Oxidation auf der Oberfläche eines Si-Halbleitersubstra­ tes 110 gebildet.
Wie in Fig. 17 gezeigt, wird ein Gateoxidfilm 112 mit einer Filmdicke von 5-30nm durch thermische Oxidation auf einem freigelegten Bereich des Halbleitersubstrates 110 gebildet, der nicht von dem Isolationsoxidfilm 111 bedeckt ist. Dann wird ein polykristalliner Si-Film 101 mit Phosphor und Arsen sowie ein Siliziumoxidfilm 113 auf der Oberfläche des Halbleitersubstrates 110 durch CVD gebildet. Der Gateoxidfilm 112, der polykristal­ line Si-Film 101 sowie der Siliziumoxidfilm 113 werden durch Photolithographie und RIE bemustert.
Wie in Fig. 18 gezeigt, werden Fremdatom-Ionen in das Halblei­ tersubstrat 110 durch Benutzung des polykristallinen Si-Filmes 101, des Siliziumoxidfilmes 113 und des Isolationsoxidfilmes 111 als Maske implantiert. Durch diese Ionen-Implantation wird eine Störstellendiffusionsschicht 114a auf der freigelegten Ober­ fläche des Halbleitersubstrates 110 gebildet.
Wie in Fig. 19 gezeigt, wird ein Siliziumoxidfilm 115 mit einer Dicke von 50-300nm auf der Oberfläche des Halbleitersubstrates 110 durch CVD gebildet.
Wie in Fig. 20 gezeigt, wird der Siliziumoxidfilm 115 durch RIE zum Bilden einer Seitenwand 115a an den Seitenwänden des poly­ kristallinen Si-Filmes 101 und des Siliziumoxidfilmes 113 geätzt. Fremdatom-Ionen werden in das Halbleitersubstrat 110 durch Benutzung der Seitenwand 115a, des Siliziumoxidfilmes 113 und des Isolationsfilmes 111 als Maske implantiert, zum Bilden einer Fremdatomdiffusionsschicht 114b. Eine Zweischicht-Struktur mit einem Abschnitt mit hoher Fremdatomkonzentration und einem Abschnitt mit niedriger Fremdatomkonzentration wird durch diese Fremdatomdiffusionsschichten 114b und 114a gebildet. Durch die Bildung der Fremdatomdiffusionsschichten wird ein MOS-Transistor aus den Fremdatomdiffusionsschichten 114a, 114b, einem Gate­ oxidfilm 112 sowie einem polykristallinen Si-Film 101 realisiert.
Wie in Fig. 21 gezeigt, wird ein dünner Siliziumoxidfilm oder ein Nitridfilm 102 so abgelagert, daß er ein Element wie einen auf der Oberfläche des Halbleitersubstrates 110 gebildeten MOS- Transistor bedeckt.
Wie in Fig. 22 gezeigt, wird ein Verbindungsloch 118 in dem dünnen Siliziumoxidfilm/Nitridfilm 102 durch Photolithographie und RIE gebildet. Ein Abschnitt der Oberfläche der Fremdatom­ diffusionsschicht 114b oder des polykristallinen Si-Filmes 101 wird in dem Verbindungsloch 118 freigelegt. Bei den Freile­ gungsprozeß des polykristallinen Si-Filmes 101 wird der Sili­ ziumoxidfilm 113 auch geätzt.
Wie in Fig. 23 gezeigt, werden ein polykristalliner Si-Film 104a und ein dünner Film 104b aus wärmebeständigem Metall über die gesamte Oberfläche des dünnen Siliziumoxidfilmes/Nitridfilmes 102 durch CVD gebildet. Der polykristalline Si-Film 104a ist elektrisch mit der Fremdatomdiffusionsschicht 114b oder dem polykristallinen Si-Film 101 über das Verbindungsloch 118 verbunden.
Wie in Fig. 24 gezeigt, werden der polykristalline Si-Film 104a und der dünne Film aus wärmebeständigem Material 104b durch Photolithographie und RIE bemustert. Durch diesen Bemusterungs­ prozeß wird eine Verbindungsschicht gebildet, die aus dem poly­ kristallinem Si-Film 104a und dem dünnen Film 104b aus wärme­ beständigem Material besteht.
Wie in Fig. 25 gezeigt, wird ein Oxidfilm 103a mit Fremdatomen auf der Oberfläche des Halbleitersubstrates 110 so aufgebracht, daß er die aus dem polykristallinen Si-Film 104a und dem dünnen Film aus wärmebeständigem Metall 104b bestehende Verbindungs­ schicht bedeckt.
Wie in Fig. 26 gezeigt, wird der Oxidfilm 103a mit den Fremd­ atomen einer thermischen Behandlung ausgesetzt, bei einer Temperatur von 800°C-1000°C, zur Planarisierung. Nach der thermischen Behandlung wird die Dicke des Oxidfilmes 103a mit den Fremdatomen durch Ätzen vermindert. Ein dünner Oxidfilm oder ein Nitridfilm wird auf der Oberfläche des Oxidfilmes 103a mit den Fremdatomen aufgebracht. Dadurch wird eine Zwischenschicht- Isolationsschicht 103a erhalten.
Wie in Fig. 27 gezeigt, wird ein Verbindungsloch 119 in der Zwischenschicht-Isolationsschicht 103 durch Photolithographie und RIE gebildet. Das Verbindungsloch 119 ist so gebildet, daß es die Fremdatomdiffusionsschicht 114b erreicht, die nicht elektrisch mit dem polykristallinen Si-Film 104a verbunden ist.
Wie in Fig. 28 gezeigt, wird ein Aluminium-Kupferlegierungsfilm auf der Oberfläche der Isolations-Zwischenschicht 103 durch Sputtern abgelagert. Durch Bemustern dieses Aluminium-Kupferle­ gierungsfilmes durch Photolithographie und RIE wird eine Ver­ bindungsschicht 106 gebildet. Diese Verbindungsschicht 106 ist elektrisch mit der Fremdatomdiffusionsschicht 114b über das Verbindungsloch 119 verbunden.
Wie oben beschrieben wird eine Halbleitervorrich­ tung gebildet.
Da die Halbleitervorrichtung wie oben beschrieben aufgebaut ist, ist die Oberfläche der Zwischenschicht-Isola­ tionsschicht 103 im Hinblick auf ihre Glattheit (Planarisierung) unzureichend. Eine Isolations-Zwischenschicht 103 mit einer Oberfläche, die nicht plan genug ist, wird zu den im folgenden ausgeführten Problemen führen.
Die Fig. 29 ist ein Schnittdiagramm mit einer schematischen Darstellung eines Belichtungsvorganges eines Resists. Wie in Fig. 29 gezeigt, ist ein Resist 202 auf der Oberfläche einer unterliegenden Schicht 201 aufgebracht. Der Resist 202 wird unter Benutzung einer Maske 203 in eine geeignete Konfiguration bemustert. Bei diesem Bemusterungsvorgang wird das Licht (die Belichtung) in der durch den Pfeil A gezeigten Richtung nur in einen Bereich 202a eingeführt, der zu belichten ist und der durch die Maske 203 bestimmt ist. Allerdings führt das Vorliegen eines gestuften Bereiches in der unterliegenden Schicht 201 dazu, daß das Licht der Belichtung in die durch den Pfeil B angezeigten Richtung reflektiert wird. Dieses reflektierte Licht in Richtung des Pfeiles B wird einen Bereich 202b belichten, der tatsächlich nicht zu belichten ist. Dies bedeutet, daß es schwierig ist, den Resist 202 in einer gewünschten Anordnung zu belichten, wenn ein abgestufter Bereich in der unterliegenden Schicht 201 existiert. Damit ist es schwierig, den Resist 202 in einen gewünschten Aufbau zu bemustern.
Die Fig. 30 zeigt ein Schnittdiagramm mit der schematischen Ansicht der optimalen Fokussierposition beim Belichten eines Resists. Wie in Fig. 30 gezeigt, ist ein Resist 202 auf der Oberfläche einer unterliegenden Schicht 201 aufgebracht. Ein abgestufter Bereich in der unterliegenden Schicht 201 wird dazu führen, daß der Resist 202 in dem entsprechenden Bereich eine unterschiedliche Dicke aufweist. Ein Unterschied in der Dicke bedeutet aber, daß die optimale Fokussierposition des Belich­ tungslichts zum Belichten des Resists 202 ebenfalls verschieden ist. Genauer gesagt, die optimale Fokussierposition des Lichts der Belichtung an den Positionen C und D ist c bzw. d, wie in Fig. 30 gezeigt. Wenn die Belichtung entsprechend der Fokus­ sierung an der Position C erfolgt, ist das Muster an der Posi­ tion D zwangsläufig verschlechtert. Wenn andererseits die Belichtung entsprechend der Fokussierung an der Position D erfolgt, ist das Muster an der Position C, wie in Fig. 32 ge­ zeigt, negativ beeinflußt. Es ist daher schwierig, den Resist 202 in eine gewünschte Konfiguration sauber zu bemustern.
Wie oben beschrieben, der Resist 202 kann nicht in eine gewünschte Position bemustert werden, wenn ein abgestufter Bereich in der unterliegenden Schicht 201 vorliegt. Wenn Ätzen unter Benutzung eines derartigen unbefriedigend konfigurierten Resists als Maske durchgeführt wird, werden die Dimensionen des fertiggestellten Produkts sich von den geplanten Abmessungen unterscheiden. Derartige Unterschiede in den sich ergebenden Dimensionen führen zu einem Nachteil bei dem Versuch, die Größe von Halbleitervorrichtungen zu vermindern, wobei dies zu Schwierigkeiten beim Bilden von Muster der Verbindungslöcher und der metallenen Verbindungsschichten führt.
Auch besteht das nachfolgend zu beschreibende Problem für den Fall des Füllens eines Verbindungsloches mit einem Stopfen, wenn die Oberfläche der Zwischenschichtisolationsschicht aus Fig. 28 nicht hinreichend plan ist.
Die Fig. 33 und 34 zeigen eine Schnittansicht bzw. eine Draufsicht einer Halbleitervorrichtung zur schematischen Dar­ stellung eines Problemes, das auftritt, wenn das Verbindungsloch mit einem Stopfen gefüllt wird. Wie in den Fig. 33 und 34 gezeigt, wird ein Stopfen 202 in einem Verbindungsloch 201 ge­ bildet. Eine obere Leiterschicht 204 ist elektrisch mit einer unteren Leiterschicht 203 über den Stopfen 202 verbunden. Dieser Stopfen 202 wird erhalten, in dem eine Leiterschicht, die über die gesamte Oberfläche der Isolierschicht 205 aufgebracht wird, geätzt wird. Mangelnde Planarisierung der Oberfläche der Isola­ tionsschicht 205 führt dazu, daß ein Rückstand 202a am gestuften Bereich auf der Oberfläche der Isolationsschicht 205 zum Zeit­ punkt der Stopfenbildung verbleibt. Es besteht die Möglichkeit, daß andere Verbindungsschichten 206a und 206b durch diesen Rückstand (Rest) 202a, wie in Fig. 34 gezeigt, kurzgeschlossen werden. Es entsteht das Problem der Verschlechterung der elek­ trischen Zuverlässigkeit, wie dem Verkürzen der Verbindungs­ schichten, durch die Erzeugung derartiger Rückstände in den abgestuften Bereichen, wenn die Planarisierung der Oberfläche der in Fig. 28 gezeigten Zwischenschicht-Isolationsschicht 103 nicht hoch genug ist.
Aus der EP 469 214 A1 ist eine Halbleitervorrichtung mit einer ersten Leiterschicht bekannt, die auf der Oberfläche eines Halbleitersubstrates 19 gebildet ist, mit
einer ersten Isolationsschicht, die die erste Leiterschicht bedeckend gebildet ist, eine planarisierte Oberfläche aufweist und aus einem ersten Material gebildet ist,
einer zweiten Leiterschicht, die auf der Oberfläche der ersten planarisierten Isolationsschicht gebildet ist,
einer zweiten Isolationsschicht, die die zweite Leiterschicht bedeckend gebildet ist und eine planarisierte Oberfläche aufweist, und
einer dritten Leiterschicht, die auf der Oberfläche der zweiten planarisierten Isolationsschicht gebildet ist.
Aufgabe der Erfindung ist es daher, die Bildung von Mustern aus Verbindungslöchern und Metallverbindungsschichten zu verein­ fachen und die Oberflächen-Stufenbereiche einer Isolations­ schicht einer Halbleitervorrichtung zu vermindern. Es soll die elektrische Zuverlässigkeit einer Halbleitervorrichtung ver­ bessert werden.
Die Aufgabe wird durch die Halbleitervorrichtung nach dem Patentanspruch 1 sowie das Verfahren nach den Patentansprüchen 23, 24 gelöst.
Vorteilhafte Weiterbildungen sind in den Unteransprüchen be­ schrieben.
Die Halbleitervorrichtung umfaßt eine erste Isolationsschicht mit einer ersten Glasübergangstemperatur und eine zweite Isola­ tionsschicht mit einer zweiten Glasübergangstemperatur. Es ist daher möglich, einen Planarisierungsprozeß individuell für die erste und die zweite Isolationsschicht durchzuführen, wobei die Stufenabschnitte auf der Oberfläche der zweiten Isolations­ schicht effektiv vermindert werden können. Das bedeutet, daß die Stufe auf der Oberfläche der zweiten Isolationsschicht ver­ gleichsweise vermindert ist, da die zweite Isolationsschicht nach der Planarisierung (Glättung) des ersten Isolationsfilms gebildet wird. Der gestufte Abschnitt auf der Oberfläche des zweiten Isolationsfilms kann weiter vermindert werden, da der zweite Isolationsfilm ebenfalls planarisiert wird. Daher führt der zweite Isolationsfilm zu einer hochgradig planen Oberfläche und vereinfacht das Bemustern des Resists auf der Isolations­ schicht mit einer gewünschten Konfiguration. Ferner wird kein Rückstand an den abgestuften Abschnitten zum Zeitpunkt der Stopfenbildung verbleiben, da die zweite Isolierschicht eine hochgradig plane Oberfläche aufweist. Daher werden mögliche Kurzschlüsse zwischen Leiterschichten, die durch den Rückstand bewirkt würden, nicht erzeugt, so daß die elektrische Zuver­ lässigkeit verbessert ist.
Da die erste Isolationsschicht eine erste Glasübergangstempe­ ratur und die zweite Isolationsschicht eine zweite Glasüber­ gangstemperatur niedriger als die erste Glasübergangstemperatur aufweist, wird die erste Isolationsschicht nicht fließen, wenn die zweite Isolationsschicht oberhalb der ersten Isolations­ schicht einen Planarisierungsprozeß ausgesetzt wird. Daher wird eine Deformation der zweiten Isolationsschicht auf der Ober­ fläche der ersten Isolationsschicht durch ein Fließen der ersten Isolationsschicht nicht eintreten. Mit anderen Worten, die Position der zweiten Leiterschicht wird nicht versetzt. Dadurch wird die elektrische Zuverlässigkeit verbessert, da die zweite Leiterschicht nicht mit einer anderen Leiterschicht durch eine Positionsversetzung verbunden wird.
Bei dem Herstellungsverfahren schmelzen (fließen) die erste und die zweite Isolationsschicht einzeln, so daß ein abgestufter Abschnitt auf der Oberfläche der zweiten Isolationsschicht deutlich vermindert wird. Das heißt, der auf der Oberfläche der zweiten Isolationsschicht erzeugte gestufte Bereich wird relativ verkleinert, da die zweite Isolationsschicht nach der Planari­ sierung der ersten Isolationsschicht gebildet wird. Der gestufte Bereich auf der Oberfläche der zweiten Isolationsschicht kann weiter reduziert werden, da ein Planarisierungsprozeß auch auf die zweite Isolationsschicht ausgeübt wird. Dadurch weist die zweite Isolationsschicht eine hochgradig plane Oberfläche auf und erleichtert das Bemustern des Resists auf der zweiten Iso­ lationsschicht in ein gewünschtes Muster. Ferner gibt es eine geringere Wahrscheinlichkeit, daß Rückstände an den gestuften Abschnitten auf der Oberfläche zum Zeitpunkt einer Stopfen­ bildung verbleiben, da die Oberfläche der zweiten Isola­ tionsschicht eine hochgradig plane Oberfläche aufweist. Daher wird die elektrische Zuverlässigkeit verbessert, ohne daß mögliche Kurzschlüsse zwischen Leiterschichten durch derartige Rückstände entstehen können.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt
Fig. 1 eine Schnittansicht mit der schematischen Struktur einer Halbleitervorrichtung entsprechend einer Ausführungsform;
Fig. 2-6 Schnittansichten der Halbleitervorrichtung aus Fig. 1 mit den entsprechenden Herstellungsschritten;
Fig. 7 eine vergrößerte Schnittansicht einer Halbleitervor­ richtung zum schematischen Verdeutlichen eines Problems, das dadurch erzeugt wird, daß die erste Störstellenkonzentration und die zweite Störstellen­ konzentration identisch sind;
Fig. 8 eine Schnittansicht zum schematischen Darstellen eines Aufbaues einer Halbleitervorrichtung gemäß einer ande­ ren Ausführungsform;
Fig. 9 eine Schnittansicht zum Verdeutlichen eines Aufbaues einer Halbleitervorrichtung gemäß einer noch weiteren Ausführungsform;
Fig. 10 eine Grafik mit der Änderung einer Glasübergangstempe­ ratur entsprechend mit einer Änderung der Fremdatom­ konzentration der Isolationsschicht;
Fig. 11 eine Schnittansicht zum schematischen Verdeutlichen eines Aufbaues einer Halbleitervorrichtung, bei welcher die erste Isolationsschicht aus einem Material gebildet ist, das von dem der zweiten Isolationsschicht ver­ schieden ist;
Fig. 12 eine Grafik mit dem Zusammenhang zwischen Temperatur und Viskosität von verschiedenen Materialien;
Fig. 13 eine Grafik mit dem Fließwinkel R entsprechend mit einer Änderung der Dicke der Isolationsschicht von Fremdatomen;
Fig. 14 den Flußwinkel R entsprechend mit einer Änderung der Umgebung zum Zeitpunkt des Planarisierungsprozesses;
Fig. 15 eine Schnittansicht zum schematischen Verdeutlichen eines Aufbaues einer der Anmelderin bekannten Halbleitervor­ richtung;
Fig. 16-28 Schnittansichten der herkömmlichen Halbleitervorrich­ tung aus Fig. 15 mit den Herstellungsschritten;
Fig. 29 eine Schemaansicht des Zustands zum Belichten eines Resists;
Fig. 30 eine Schnittansicht zum schematischen Verdeutlichen der optimalen Fokussierungsposition beim Belichten eines Resists;
Fig. 31 u. 32 Schnittansichten zum schematischen Verdeutlichen des Problems das bei der Fokussierungsposition beim Be­ lichten des Resists auftritt;
Fig. 33 eine Schnittansicht zum schematischen Verdeutlichen des Problems beim Füllen eines Verbindungslochs mit einem Stopfen; und
Fig. 34 eine Draufsicht zum schematischen Verdeutlichen eines Problems beim Füllen eines Verbindungslochs mit einem Stopfen.
Nachfolgend wird eine Halbleitervorrichtung gemäß einer Ausfüh­ rungsform beschrieben.
Wie in Fig. 1 gezeigt, ist ein Isolationsoxidfilm 11 mit einer Dicke von etwa 300-800nm auf der Oberfläche eines Halbleiter­ substrates 10 aus Silizium gebildet. Ein Element wie ein MOSFET ist in jedem Bereich auf dem Halbleitersubstrat 10 gebildet, der von dem Isolationsoxidfilm 11 isoliert ist. Der MOSFET wird durch Fremdatomdiffusionsschichten 14a und 14b realisiert, die Source und Drain bilden, einen Gateoxidfilm 12 sowie einen polykristallinen Si-Film 1, der ein Gate bildet.
Die als Source und Drain dienenden Fremdatomdiffusionsschichten 14a und 14b werden auf der Oberfläche des Halbleitersubstrates 10 gebildet. Der Gateoxidfilm 12 ist auf der Oberfläche des Halbleitersubstrates 10 sich über Source und Drain der Fremd­ atomdiffusionsschichten 14a und 14b erstreckend gebildet. Der polykristalline Si-Film 1, der als Gate dient, ist auf der Oberfläche des Gateoxidfilmes 12 gebildet. Die erste Leiter­ schicht ist auf den den polykristallinen Si-Film 1 umfassenden MOSFET gebildet. Der Siliziumoxidfilm 13 ist auf der Oberfläche des polykristallinen Si-Filmes 1 gebildet. Eine Seitenwand 15a ist an den Seitenflächen des Gateoxidfilmes 12, des polykri­ stallinen Si-Filmes 1 und des Siliziumoxidfilmes 13 gebildet.
Ein dünner Siliziumoxidfilm oder ein Nitridfilm 2 ist auf der Oberfläche des Halbleitersubstrates 10 mit dem darin gebildeten MOSFET jedes Element bedeckend gebildet. Ein planarisierter Oxidfilm 3 mit einer ersten Konzentration von Fremdatomen ist auf der Oberfläche des dünnen Siliziumoxid/Nitridfilmes 2 gebildet. Dies ist der erste Isolationsfilm. Der Oxidfilm 3 weist eine Glasübergangstemperatur auf, die von der ersten Fremdatomkonzentration abhängt. Eine Glasübergangstemperatur ist als die Temperatur definiert, bei welcher die Isolationsschicht zu schmelzen (zu fließen) beginnt. Ein Verbindungsloch ist in dem dünnen Siliziumoxidfilm/Nitridfilm 2 und dem Oxidfilm 3 gebildet. Ein Abschnitt der Oberfläche der Fremdatomdiffusions­ schicht 14b oder des polykristallinen Si-Filmes 1 wird in dem Verbindungsloch 18 freigelegt. Der Siliziumoxidfilm 13 wird auch geätzt, zum Bilden eines Verbindungsloches, das einen Abschnitt der Oberfläche des polykristallinen Si-Filmes 1 freilegt. Ein Stopfen 7 aus polykristallinem Si-Film ist in das Verbindungs­ loch 18 eingefüllt. Der Stopfen 7 ist elektrisch mit der Fremd­ atomdiffusionsschicht 14b oder dem polykristallinen Si-Film 1 verbunden. Ein polykristalliner Si-Film 4a ist in Kontakt mit dem Stopfen 7 auf der Oberfläche des Fremdatome aufweisenden Oxidfilmes 3 gebildet. Ein wärmebeständiges Metallsilizid 4b ist auf der Oberfläche des polykristallinen Si-Filmes 4a gebildet. Die zweite leitende Schicht ist aus dem polykristallinen Si-Film 4a und dem wärmebeständigen Metallsilizid 4b gebildet. Die zweite Leiterschicht ist elektrisch mit der Störstellendiffu­ sionsschicht 14b oder dem polykristallinen Si-Film 1 über den Stopfen 7 verbunden. Ein Oxidfilm 5 mit einer zweiten Fremd­ atomkonzentration ist auf der Oberfläche des Oxidfilmes 2 so gebildet, daß er die zweite leitende Schicht bedeckt, die aus dem polykristallinen Si-Film 4a und dem wärmebeständigen Me­ tallsilizid 4b besteht. Die zweite Fremdatomkonzentration des Oxidfilmes 5 ist höher als die erste Fremdatomkonzentration des Oxidfilmes 3. Der Oxidfilm 5 ist die zweite Isolationsschicht. Der Oxidfilm 5 weist eine zweite Glasübergangstemperatur auf, die von der zweiten Fremdatomkonzentration abhängt. Ein zweiter dünner Siliziumoxidfilm oder ein Nitridfilm 9 ist über der gesamten Oberfläche des Oxidfilmes 5 gebildet. Ein Verbindungs­ loch 19 ist im ersten Siliziumoxidfilm/Nitridfilm 2, dem Oxidfilm 3, dem Oxidfilm 5 und dem zweiten dünnen Silizium­ oxid/Nitridfilm 9 gebildet. Ein Abschnitt der Oberfläche der Fremdatomdiffusionsschicht 14b, die nicht elektrisch mit dem Stopfen 7 verbunden ist, wird in dem Verbindungsloch 19 freigelegt. Das Verbindungsloch 19 wird mit einem aus Wolfram gebildeten Stopfen 8 gefüllt. Der Stopfen 8 ist elektrisch mit der Fremdatomdiffusionsschicht 14b verbunden. Eine Verbindungs­ schicht 6 aus einer Aluminium-Kupferlegierung, die die dritte Leiterschicht bildet, ist auf der Oberfläche des zweiten Siliziumoxid/Nitridfilmes 9 in Kontakt mit dem Stopfen 8 gebildet. Die Verbindungsschicht 6 bildet die dritte leitende Schicht.
Die Halbleitervorrichtung entsprechend einer Ausführungsform weist den oben beschriebenen Aufbau auf.
Ein Verfahren zum Herstellen dieser Halbleitervorrichtung ent­ sprechend einer Ausführungsform wird nachfolgend beschrieben.
Wie in Fig. 2 gezeigt, entspricht das Verfahren bis zur Bildung eines MOS-Transistors aus den Fremdatomdiffusionsschichten 14a, 14b, dem Gateoxidfilm 12 und dem polykristallinen Si-Film 1 dem im herkömmlichen Fall und wird nicht wiederholt.
Wie in Fig. 3 gezeigt, wird ein erster dünner Silizium­ oxid/Nitridfilm 2 ein Element wie einen MOS-Transistor bedeckend durch CVD gebildet. Ein Oxidfilm 3 mit der ersten Störstellen­ konzentration wird über die gesamte Oberfläche des ersten Sili­ ziumoxid/Nitridfilmes 2 aufgebracht. Die Oberfläche des Oxid­ filmes 3 wird durch thermische Behandlung planarisiert. Dann wird die gesamte Oberfläche des Oxidfilmes 3 geätzt, um ihre Dicke zu vermindern.
Wie in Fig. 4 gezeigt, wird ein Verbindungsloch 18 durch Photo­ lithographie und RIE im Oxidfilm 3 gebildet, der eine vorteil­ haft plane Oberfläche aufweist. Ein polykristalliner Si-Film wird über der gesamten Oberfläche des Oxidfilmes 3 durch CVD gebildet. Dieser polykristalline Si-Film wird durch RIE geätzt, zum Bilden eines polykristallinen Silizium-Stopfens 7, der das Verbindungsloch 18 füllt. Der polykristalline Silizium-Stopfen 7 ist elektrisch mit dem polykristallinen Si-Film 1 verbunden. Der polykristalline Si-Film 4a und der wärmebeständige dünne Metallfilm 4b werden auf der gesamten Oberfläche des Oxidfilmes 3 aufgebracht. Der polykristalline Si-Film 4a und der wärmebe­ ständige dünne Metallfilm 4b werden durch Photolithographie und RIE bemustert, zum Bilden einer zweiten Leiterschicht mit einer geschichteten Struktur aus dem polykristallinen Si-Film 4a und dem wärmebeständigen Metallsilizid 4b in Kontakt mit dem poly­ kristallinen Silizium-Stopfen 7. Die zweite leitende Schicht wird elektrisch mit der Störstellendiffusionsschicht 14b oder dem polykristallinen Si-Film 1 über den polykristallinen Si­ lizium-Stopfen 7 verbunden.
Wie in Fig. 5 gezeigt, wird ein Oxidfilm 5 mit einer zweiten Fremdatomkonzentration höher als die erste Fremdatomkonzentra­ tion auf der Oberfläche des Oxidfilmes 3 mit der ersten Fremd­ atomkonzentration so aufgebracht, daß er die zweite Leiter­ schicht bedeckt. Der Oxidfilm 5 wird einer Planarisierung bei einer thermischen Behandlungstemperatur niedriger als die der Planarisierung des Oxidfilmes 3 ausgesetzt. Nach dem Planari­ sierungsprozeß wird die gesamte Oberfläche des Oxidfilmes 5 geätzt, um diesen in seiner Dicke zu vermindern. Ein zweiter dünner Siliziumoxid/Nitridfilm 9 wird auf der gesamten Ober­ fläche des planarisierten Oxidfilmes 5 aufgebracht. Die Tem­ peratur des thermischen Prozesses zum Planarisieren des Oxid­ filmes 5 mit der zweiten Fremdatomkonzentration muß auf einen niedrigeren Pegel gesetzt werden, so daß der Oxidfilm 3 mit der ersten Fremdatomkonzentration nicht weich wird. Genauer gesagt, die Glasübergangstemperatur des Oxidfilmes 5 muß niedriger sein als die des Oxidfilmes 3.
Wie in Fig. 6 gezeigt, wird ein Verbindungsloch 19 durch Photo­ lithographie und RIE im ersten Siliziumoxid/Nitridfilm 2, dem Oxidfilm 3, dem Oxidfilm 5 und dem zweiten Siliziumoxid/Nitrid­ film 9 gebildet. Ein Abschnitt auf der Oberfläche der Fremd­ atomkonzentrationsschicht 14b, die nicht elektrisch mit dem polykristallinen Silizium-Stopfen 7 verbunden ist, wird im Ver­ bindungsloch 19 freigelegt. Fremdatome werden in das Verbin­ dungsloch 19 implantiert. Eine thermische Behandlung wird zum Aktivieren der implantierten Fremdatome durchgeführt. Dieser thermische Prozeß wird bei einer Temperatur durchgeführt, die niedriger als die Aufweichtemperatur des Oxidfilmes 5 ist. Dann wird ein dünner Wolframfilm mit Wolframfluorid (WF6) durch CVD auf der Oberfläche des zweiten Siliziumoxid/Nitridfilmes 9 gebildet. Der dünne Wolframfilm wird durch RIE geätzt, zum Bilden eines Wolframstopfens 8, der das Verbindungsloch 19 füllt. Ein Aluminium-Kupfer-Legierungsfilm wird durch Sputtern auf der Oberfläche des zweiten Siliziumoxid/Nitridfilmes 9 gebildet. Der Aluminium-Kupfer-Legierungsfilm wird durch Photolithographie und RIE bemustert, zum Bilden einer dritten Leiterschicht 6 aus Aluminium-Kupfer-Legierung, auf der Oberfäche des zweiten Siliziumoxid/Nitridfilmes 9, in Kontakt mit dem Wolframstopfen 8. Die dritte Leiterschicht 6 wird elektrisch mit der Fremdatomdiffusionsschicht 14b über den Wolframstopfen 8 verbunden.
Die Halbleitervorrichtung gemäß einer Ausführungsform wird wie oben beschrieben hergestellt.
Nachfolgend werden die Funktionen des ersten und des zweiten Siliziumoxid/Nitridfilmes 2 und 9 aus Fig. 1 beschrieben.
Wie in Fig. 1 gezeigt, verhindert der erste dünne Silizium­ oxid/Nitridfilm 2, daß die Fremdatome des Oxidfilmes 3 in die unterliegende polykristalline Si-Schicht 1 und die Fremdatom­ diffusionsschichten 14a und 14b während der thermischen Be­ handlung des Planarisierungsprozesses diffundieren. Die thermische Behandlung zur Planarisierung des Oxidfilmes 3 kann in einer Oxidationsumgebung, wie einer Dampfumgebung mit einem Diffusionsofen erfolgen. In diesem Fall verhindert der erste Siliziumoxid/Nitridfilm 2 die Oxidation des polykristallinen Si- Filmes 1 und der Fremdatomdiffusionsschichten 14a und 14b.
Der zweite dünne Siliziumoxid/Nitridfilm 9 verhindert, daß die Fremdatome des Oxidfilmes 5 in die darüberliegende dritte Lei­ terschicht 6 diffundieren. In einer feuchten Umgebung wird Boroxid, was das im Oxidfilm 5 enthaltende Fremdatom ist, an der Oberflächenschicht ausgeschieden und bildet eine Säure. Der zweite Siliziumoxid/Nitridfilm 9 verhindert eine Korrosion der Verbindungsschicht durch diese Säure und verhindert damit eine Verschlechterung der Zuverlässigkeit der Verbindung. Der zweite Siliziumoxid/Nitridfilm 9 hat ferner die Wirkung, daß er das Haften des Resists beim Bemustern der dritten Leiterschicht 6 verbessert.
Das Verfahren zum Bilden des Siliziumoxidfilmes, des Silizium­ nitridfilmes, der leitenden Schicht und des Stopfens ist nicht auf das bei der obigen Ausführungsform beschriebene beschränkt, und andere Verfahren können benutzt werden. Obwohl Beispiele von polykristallinem Silizium und Wolfram als Materialien des Stopfens bei der beschriebenen Ausführungsform aufgeführt wur­ den, kann Aluminium oder dergleichen benutzt werden. Die in der Isolationszwischenschicht des Oxidfilmes 3 enthaltenen Fremd­ atome oder im Oxidfilm 5 enthaltenen Fremdatome können minde­ stens ein Fremdatom aus Phosphor, Bor, Arsen oder dergleichen sein. Das Fremdatom ist vorzugsweise eines, das die Glasüber­ gangstemperatur der Isolations-Zwischenschicht herabsetzt. Da ein höherer Grad an Planarisierung erhalten werden kann, wenn der Film dicker ist, wird die aufgebrachte Filmdicke des Oxid­ filmes 3 und 5 so gesetzt, daß sie im wesentlichen gleich dem abgestuften Bereich ist. Das Verfahren zum Vermindern der Dicke des Oxidfilmes 3 und 5 durch Ätzen kann mit einem Verfahren durch Wasserstoff-Fluorsäure (HF), durch RIE oder durch Schleifen eines Si-Filmes durch chemisch-mechanisches Schleifen durchgeführt werden (Journal of Electrochemical Society, Band 138, Seite 1778). Obwohl bei der obigen Ausführungsform drei leitende Schichten (erste, zweite, dritte) beschrieben wurden, ist die vorliegende Erfindung auf eine Halbleitervorrichtung anwendbar, die mehr als drei Schichten aufweist.
Der Nachteil des Oxidfilmes 3 und des Oxidfilmes 5 aus Fig. 1, wenn diese dieselbe Fremdatomkonzentration aufweisen, wird nachfolgend beschrieben.
Wie in Fig. 7 gezeigt, wird der Oxidfilm 5 mit der zweiten Fremdatomkonzentration einer thermischen Behandlung für die Planarisierung des gestuften Bereiches ausgesetzt, wodurch der Oxidfilm 5 weich gemacht wird und einen Fließzustand (Schmelz­ zustand) erreicht. Wenn die Fremdatomkonzentration des Oxid­ filmes 3 gleich der des Oxidfilmes 5 ist, wird der Oxidfilm 3 auch einen Schmelzzustand während des thermischen Prozesses für die Planarisierung des Oxidfilmes 5 erreichen. Dieses Schmelzen wird den Oxidfilm 3 deformieren. Die auf der Oberfläche des Oxidfilmes 3 gebildeten leitenden Schichten 4a und 4b werden entsprechend der Deformation des Oxidfilmes 3 bewegt und führen zu einem Positions-Versatz. Diese Abweichung in der Position der zweiten Leiterschichten 4a und 4b kann dazu führen, daß es zu einem Kontakt mit dem benachbarten leitenden Bereich 8 kommt. Wenn die zweiten leitenden Schichten 4a und 4b in Kontakt mit dem benachbarten leitenden Bereich 8 kommen, führt dies zu dem Nachteil, daß ein elektrischer Defekt in der Halbleitervorrich­ tung erzeugt wird.
Der Aufbau einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform wird nachfolgend beschrieben.
Wie in Fig. 8 gezeigt, ist ein dritter dünner Siliziumoxidfilm oder ein Nitridfilm 20 über der gesamten Oberfläche des dritten Oxidfilmes 3 mit der ersten Fremdatomkonzentration gebildet. Die zweiten Leiterschichten 4a und 4b sind auf der Oberfläche des dritten Siliziumoxidfilmes/Nitridfilmes 20 gebildet, elektrisch verbunden mit der Fremdatomdiffusionsschicht 14b oder dem polykrstallinen Si-Film 1. Der Aufbau der anderen Komponenten ist identisch mit dem der Halbleitervorrichtung entsprechend der ersten Ausführungsform aus Fig. 1, und die Beschreibung wird nicht wiederholt.
Der dritte dünne Siliziumoxid/Nitridfilm 20 dient dazu, den Oxidfilm 3 zu fixieren, und dient auch dazu, den Positionsver­ satz der zweiten leitenden Schichten 4a und 4b bei der thermi­ schen Behandlung zur Planarisierung des Oxidfilmes 5 zu unter­ drücken. Ferner verhindert der dritte dünne Siliziumoxid/Ni­ tridfilm 20, daß die Fremdatome des Oxidfilmes 3 mit der ersten Fremdatomkonzentration in die zweiten leitenden Schichten 4a und 4b diffundieren, und ebenfalls wird die Korrosion der zweiten leitenden Schichten 4a und 4b durch das hydroskopische Verhalten der Fremdatome verhindert, wodurch das Haften des Resists zum Zeitpunkt der Musterbildung der zweiten leitenden Schichten 4a und 4b verbessert wird.
Der Aufbau einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform wird nachfolgend beschrieben.
Wie in Fig. 9 gezeigt, ist ein dritter Siliziumoxid/Nitridfilm 20 über der Oberfläche des Oxidfilmes 3 mit der ersten Fremd­ atomkonzentration gebildet. Die zweiten leitenden Schichten 4a und 4b auf der Oberfläche des dritten dünnen Siliziumoxid/Ni­ tridfilmes 20 sind elektrisch mit der Fremdatomdiffusionsschicht 14b und dem polykristallinen Si-Film 1 über den Stopfen 7 verbunden. Ein vierter dünner Siliziumoxidfilm oder ein Nitrid­ film 21 ist auf der Oberfläche des dritten dünnen Silizium­ oxid/Nitridfilmes 20 so gebildet, daß er die zweiten leitenden Schichten 4a und 4b bedeckt. Ein Oxidfilm 5 mit der zweiten Fremdatomkonzentration ist auf der Oberfläche des vierten dünnen Siliziumoxid/Nitridfilmes 21 gebildet. Der Aufbau der verblei­ benden Komponenten ist identisch mit dem der Halbleitervorrich­ tung der ersten Ausführungsform aus Fig. 1, und die Beschreibung wird nicht wiederholt.
Der vierte Siliziumoxid/Nitridfilm 21 dient dazu, die zweiten leitenden Schichten 4a und 4b zu fixieren, und auch dazu, den Versatz der Position der zweiten leitenden Schichten 4a und 4b durch den thermischen Prozeß der Planarisierung des Oxidfilmes 5 zu unterdrücken. Ferner verhindert der vierte Siliziumoxid/Ni­ tridfilm 21, daß Fremdatome des Oxidfilmes 5 in die unterlie­ genden zweiten leitenden Schichten 4a und 4b diffundieren, und er verhindert die Oxidation der zweiten leitenden Schichten 4a und 4b während des thermischen Prozesses zur Planarisierung des Oxidfilmes 5, die in einer oxidierenden Umgebung durchgeführt wird, wie beispielsweise eine Dampfumgebung mit einem Diffu­ sionsofen. Daher ist es möglich, eine große Menge von Fremd­ atomen in dem Oxidfilm 5 vorzusehen, so daß der thermische Prozeß zur Planarisierung des Oxidfilmes 5 bei einer niedrigeren Temperatur durchgeführt werden kann.
Bei der vorliegenden Erfindung existieren verschiedene Fremd­ atomkonzentrationen in der ersten Isolationsschicht und in der zweiten Isolationsschicht, um den Planarisierungsprozeß einzeln für die erste und die zweite Isolationsschicht durchführen zu können. Genauer gesagt ist die zweite Isolationsschicht so gewählt, daß sie eine niedrige Glasübergangstemperatur (Auf­ weichpunkt) aufweist, verglichen mit der ersten Isolations­ schicht, durch Vorsehen von verschiedenen Fremdatomkonzentra­ tionen zwischen den ersten und den zweiten Isolierschichten. Eine Änderung der Glasübergangstemperatur entsprechend der Fremdatomkonzentration ist in K. Nassau et al., J. Electrochem. Soc: Solid-State Sience and Technology, Februar 1985, Seiten 409-415 beschrieben, unter Bezug auf den in den Fig. 10(a) und (b) gezeigten Zusammenhang. Wie in den Fig. 10(a) und (b) gezeigt, stehen auf der Abszisse die Fremdatomkonzentration und auf der Ordinate die Glasübergangstemperatur (Glass Transition Temperature, Tg). Die vorliegende Erfindung kann die in Fig. 10 gezeigte Fremdatomkonzentration einsetzen.
Beispielsweise wird 5 Molprozent von B2O3 als erste Fremd­ atomkonzentration in den Oxidfilm 3, der die erste Isolations­ schicht ist, eingebracht. 10 Molprozent von B2O3 wird als zweite Fremdatomkonzentration in den Oxidfilm 5 eingebracht, der die zweite Isolationsschicht ist. In diesem Fall ist die Temperatur von etwa 820°C die Glasübergangstemperatur des Oxidfilmes 3, und eine niedrigere Temperatur von etwa 700°C ist die Glasüber­ gangstemperatur des Oxidfilmes 5, wie in Fig. 10 gezeigt. Die vorliegende Erfindung ist nicht auf die in Fig. 10 gezeigten Fremdatomkonzentrationen beschränkt, und eine beliebige Fremd­ atomdotierung kann genutzt werden, vorausgesetzt, daß die Glas­ übergangstemperatur durch Modifizieren der Fremdatomkonzen­ tration geändert werden kann, und daß ein gewünschter Planari­ sierungsprozeß durchgeführt werden kann.
Obwohl bei der vorliegenden Erfindung die Fremdatomkonzentration geändert worden ist, um die Glasübergangstemperaturen der ersten und der zweiten Schicht zu verändern, kann die Glas­ übergangstemperatur durch das nachfolgend unter (1) aufgeführte Verfahren geändert werden. Ferner können der Grad der Planari­ sierung (Planheit) durch die Verfahren unter (2) und (3) geän­ dert werden.
  • 1) Ändern des Materials oder der Art des Fremdatoms in der ersten und der zweiten Isolationsschicht.
  • 2) Ändern der Dicke der ersten und der zweiten Isolations­ schicht.
  • 3) Ändern der Umgebung der thermischen Behandlung für die Planarisierung der ersten und der zweiten Isolationsschicht.
Das Verfahren von (1) wird unter Bezug auf den Aufbau einer Halbleitervorrichtung in Fig. 11 gezeigt. Wie in Fig. 11 gezeigt, ist eine erste Leiterschicht 51 auf der Oberfläche eines Halbleitersubstrates 61 gebildet. Eine erste Isolations­ schicht 52 ist die erste Leiterschicht 51 bedeckend gebildet. Eine zweite Leiterschicht 53 ist auf der Oberfläche der ersten Isolationsschicht 52 gebildet. Eine zweite Isolationsschicht 54 verschieden von der ersten Isolationsschicht in Material oder Art der enthaltenden Fremdatome wird die zweite leitende Schicht 52 bedeckend gebildet. Eine dritte leitende Schicht 55 ist auf der Oberfläche der zweiten Isolationsschicht 54 gebildet.
Bei diesem Aufbau kann die erste Isolationsschicht 52 eine Siliziumoxidschicht aufweisen, und die zweite Isolationsschicht 54 kann eine BPSG-Schicht aufweisen. Genauer gesagt, wird die erste Isolationsschicht 52 einer Planarisierung durch ein SOG (Spin on Glass)-Verfahren ausgesetzt, wonach die die zweite leitende Schicht 53 auf der ersten Isolationsschicht 52 bedec­ kende zweite Isolationsschicht 54 einer thermischen Behandlung zur Planarisierung ausgesetzt wird.
Ein Unterschied in der Viskosität in Abhängigkeit von einem Material bei derselben Temperatur ist in K. Nassau et. al. J. Electrochem. Soc.: Solid-State Sience and Technology, Februar 1985, Seiten 409-415, wie in Fig. 12 gezeigt, beschrieben. Die Temperatur ist entlang der Abszisse aufgetragen, und die Visko­ sität (Viskositätseinheit, log. Viskositäts-Poise) ist entlang der Ordinate in Fig. 12 aufgetragen. Bei der vorliegenden Er­ findung werden die in Fig. 12 benutzten Materialien oder Arten von Fremdatomen (wie SiO2, P2O3) eingesetzt. Die vorliegende Erfindung ist nicht auf die in Fig. 12 gezeigten Materialien oder Fremdatome beschränkt, und ein beliebiges Material oder Fremdatom kann eingesetzt werden, vorausgesetzt, daß die Glas­ übergangstemperatur geändert werden kann, durch Verändern der Art des Materials oder des Fremdatoms, und daß ein gewünschter Planarisierungsprozeß durchgeführt werden kann.
Das Verfahren von (2), bei welchem der Grad der Planarisierung entsprechend mit der Dicke der Isolationsschicht geändert wird, ist in C. Y. Fu, IEDM 85, Seiten 602-605 offenbart, wie in Fig. 13 gezeigt. Auf der Abszisse ist die Dicke aufgetragen, und die Ordinate zeigt den Grad der Planarisierung der Isolations­ schicht mit dem Flußwinkel R. Das bedeutet, daß bei dem oben beschriebenen Herstellungsverfahren der Oxidfilm 3, die erste Isolationsschicht, mit einer ersten Filmdicke gebildet wird und dann durch eine thermische Behandlung planarisiert wird, und der Oxidfilm 5, die zweite Isolationsschicht, mit einer zweiten Filmdicke größer als die erste Filmdicke gebildet wird, und dann ebenfalls einer thermischen Behandlung zur Planarisierung aus­ gesetzt wird. Aus Fig. 13 ergibt sich, daß der Flußwinkel R kleiner nach der thermischen Behandlung im Verhältnis zu einer größeren Filmdicke ist, selbst wenn die Temperatur der thermi­ schen Behandlung identisch ist. Dies bedeutet, daß der Oxidfilm 5, der dicker als der Oxidfilm 3 ist, bis zu einem Grad iden­ tisch mit dem Oxidfilm planarisiert werden kann (Flußwinkel R), bei einer thermischen Behandlungstemperatur, die niedriger als die thermische Behandlungstemperatur des Oxidfilmes 3 ist. Die benutzte Probe ist Borglas. Die vorliegende Erfindung kann die in Fig. 13 gezeigte Dicke für die Isolationsschicht benutzen. Allerdings ist die Erfindung nicht auch auf die in Fig. 13 ge­ zeigten Dicken beschränkt, und jede Dicke kann benutzt werden, vorausgesetzt, daß der Grad der Planarisierung durch Ändern der Dicken der ersten und der zweiten Isolationsschicht geändert werden kann, und daß ein gewünschter Planarisierungsprozeß durchgeführt werden kann.
Das Verfahren gemäß (3), bei welchem der Grad der Planarisierung sich durch Modifikation der Umgebung der thermischen Behandlung für die Planarisierung der Isolationsschicht ändert, ist in Jacques S. Mercier, Solid State Technology, Juli 1987, Seiten 85-91 beschrieben, wie in den Fig. 14(a) und (b) gezeigt. Der Grad der Planarisierung (Planheit(Flußwinkel R)) ist entlang der Ordinaten der Fig. 14(a) und (b) aufgetragen. Die Dauer der Verarbeitungszeit und die Temperatur der Planarisierung sind entlang der Abszisse von Fig. 14(a) bzw. (b) aufgetragen. Die Probe ist ein BPSG-Film mit hinzugefügtem Bor und Phosphor. Die vorliegende Erfindung kann die in den Fig. 14(a) und (b) beim thermischen Prozeß zur Planarisierung gezeigten Umgebungen (Dampfumgebung, Stickstoffumgebung) einsetzen. Allerdings ist die Erfindung nicht auf die in den Fig. 14(a) und (b) gezeigten Umgebungen beschränkt, und eine beliebige Umgebung kann eingesetzt werden, vorausgesetzt, daß der Grad der Planarisierung der ersten und der zweiten Isolationsschicht durch Modifikation der Umgebung geändert werden kann, und daß ein gewünschter Planarisierungsprozeß durchgeführt werden kann.
Der Passivierungsfilm, der oberhalb der Aluminiumverbindungs­ schicht (A1) gebildet ist, ist generell aus einem PSG-Film gebildet. Allerdings kann dieser Passivierungsfilm keinem Planarisierungsprozeß ausgesetzt werden, der eine thermische Behandlung mit hoher Temperatur benötigt, da eine Temperatur höher als 600°C die Möglichkeit mit sich bringt, daß die unter­ liegende Aluminiumverbindungsschicht schmilzt.
Die beschriebene Halbleitervorrichtung umfaßt eine erste Isola­ tionsschicht mit einer ersten Glasübergangstemperatur und eine zweite Isolationsschicht mit einer zweiten Glasübergangstempe­ ratur. Daher besitzt die zweite Isolationsschicht eine hoch­ gradig plane Oberfläche zum Erleichtern des Bemustern des Re­ sists auf der Isolationsschicht in ein gewünschtes Muster. Auch wird das Problem von Kurzschlüssen mit weiteren leitenden Schichten durch Rückstände verhindert. Ferner wird das Problem des Versatzes der zweiten Leiterschicht, die dadurch elektrisch mit einer weiteren Leiterschicht verbunden werden könnte, verhindert. Damit wird die elektrische Zuverlässigkeit verbessert.
Eine weitere beschriebene Halbleitervorrichtung umfaßt eine erste Isolationsschicht, die aus einem ersten Material gebildet ist, sowie eine zweite Isolationsschicht, die aus einem zweiten Material gebildet ist. Daher tritt eine elektrische Verbindung der zweiten leitenden Schicht mit einer anderen leitenden Schicht durch einen Positionsversatz der zweiten leitenden Schicht nicht auf, was ebenfalls die elektrische Zuverlässigkeit erhöht.
Bei den beschriebenen Verfahren zum Herstellen einer Halblei­ tervorrichtung wird die erste Isolationsschicht so gebildet, daß sie bei einer ersten Temperatur schmilzt, und die zweite Isola­ tionsschicht wird so gewählt, daß sie bei einer zweiten Tempe­ ratur niedriger als die erste Temperatur schmilzt. Dadurch weist die zweite Isolationsschicht eine hochgradig plane Oberfläche auf und erleichtert das Bemustern des Resists auf der Isola­ tionsschicht mit einem gewünschten Muster. Auch wird das Problem von Kurzschlüssen zwischen leitenden Schichten durch Rückstände beseitigt. Da ferner eine elektrische Verbindung der zweiten leitenden Schicht mit einer anderen leitenden Schicht durch einen Positionsversatz der zweiten leitenden Schicht nicht auf­ tritt, wird die elektrische Zuverlässigkeit verbessert.

Claims (28)

1. Halbleitervorrichtung mit
einer ersten Leiterschicht (2), die auf der Oberfläche eines Halbleitersubstrates (10) gebildet ist,
einer ersten Isolationsschicht (3), die die erste Leiterschicht bedeckend gebildet ist, mit einer ersten Glasübertragungstemperatur und einer planarisierten Oberfläche,
einer zweiten Leiterschicht (4a, 4b), die auf der ersten planarisierten Isolationsschicht gebildet ist,
einer zweiten Isolationsschicht (5), die die zweite Leiterschicht bedeckend gebildet ist, mit einer zweiten Glasübergangstemperatur niedriger als die erste Glasübergangstemperatur und einer planarisierten Oberfläche, und
einer dritten leitenden Schicht (6), die auf der Oberfläche der zweiten planarisierten Isolationsschicht gebildet ist.
2. Halbleitervorrichtung nach Anspruch 1 mit
einer ersten bemusterten Schicht (1) aus leitendem Material auf der Oberfläche eines Halbleitersubstrates (10),
einer ersten Isolationsschicht (3), die die erste bemusterte Schicht bedeckt, wobei die erste Isolationsschicht aus einem Material besteht, das bei einer ersten vorgegebenen Temperatur schmilzt und eine obere Oberfläche aufweist, die durch Erwärmen auf die erste vorgegebene Temperatur planarisiert wird,
einer zweiten bemusterten Schicht (4a, 4b) aus leitendem Material auf der ersten Isolationsschicht, und
einer zweiten Isolationsschicht (5), die die zweite bemusterte Schicht bedeckt,
wobei die zweite Isolationsschicht aus einem Material besteht, das bei einer zweiten vorgegebenen Temperatur niedriger als die erste vorgegebene Temperatur fließt und eine obere Oberfläche aufweist, die durch Erwärmen auf die zweite vorgegebene Temperatur planarisiert wird.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Isolationsschicht (3) und die zweite Isolationsschicht (5) Fremdatome aufweisen, wobei die erste Isolationsschicht eine erste Fremdatomkonzentration und die zweite Isolationsschicht eine zweite Fremdatomkonzentration verschieden von der ersten Fremdatomkonzentration aufweist.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Fremdatomkonzentration höher als die erste Fremdatomkonzentration ist.
5. Halbleitervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die in die erste Isolationsschicht (3) eingebrachten Fremdatome und die in die zweite Isolationsschicht (5) eingebrachten Fremdatome vom selben Typ sind.
6. Halbleitervorrichtung nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die Fremdatome aus der Gruppe aus Bortrioxid (B₂O₃), Phosphor­ pentoxid (P2O5) und Germanium (IV) Oxid (GeO₂) ausgewählt werden.
7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Isolationsschicht (3) erste Fremdatome aufweist und die zweite Isolationsschicht (5) zweite Fremdatome eines Typs verschieden von den ersten Fremdatomen aufweist.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die ersten Fremdatome Phosphorpentoxid umfassen und die zweiten Fremdatome Bortrioxid umfassen.
9. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß die erste Isolationsschicht (3) kein Fremdatom aufweist, und die zweite Isolationsschicht (5) Fremdatome aufweist.
10. Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß das erste Material Siliziumoxid aufweist und das zweite Material BPSG (Bor-dotiertes Phosphor-Silikatglas) aufweist.
11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, gekennzeichnet durch eine dritte Isolationsschicht (2), die zwischen dem Halbleitersubstrat (10) und der ersten Isolationsschicht (3) gebildet ist, zum Bedecken der Oberfläche der ersten Leiterschicht (1).
12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeich­ net, daß die dritte Isolationsschicht (2) aus einem Siliziumoxidfilm oder einem Siliziumnitridfilm besteht.
13. Halbleitervorrichtung nach einem der Ansprüche 1 bis 12, gekennzeichnet durch eine vierte Isolationsschicht (9), die zwischen der zweiten Isolationsschicht (5) und der dritten Leiterschicht (6) gebildet ist.
14. Halbleitervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die vierte Isolationsschicht (9) aus einem Siliziumoxidfilm oder einem Siliziumnitridfilm besteht.
15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, gekennzeichnet durch eine fünfte Isolationsschicht (20), die zwischen der ersten Isolationsschicht (3) und der zweiten Leiterschicht (4a, 4b) gebildet ist.
16. Halbleitervorrichtung nach Anspruch 15, dadurch gekenn­ zeichnet, daß die fünfte Isolationsschicht (20) aus einem Siliziumoxidfilm oder einem Siliziumnitridfilm besteht.
17. Halbleitervorrichtung nach einem der Ansprüche 1 bis 16, gekennzeichnet durch eine sechste Isolationsschicht (21), die zwischen der zweiten leitenden Schicht und der zweiten Isolationsschicht (5) gebildet ist, zum Bedecken der Oberfläche der zweiten Leiterschicht (4a, 4b).
18. Halbleitervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die sechste Isolationsschicht (21) aus einem Siliziumoxidfilm oder einem Siliziumnitridfilm besteht.
19. Halbleitervorrichtung nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, daß die erste Isolationsschicht (3) ein Loch (18) aufweist, das sich zur ersten Leiterschicht (1) erstreckt, wobei die erste und die zweite (4a, 4b) Leiterschicht elektrisch über das Loch verbunden sind.
20. Halbleitervorrichtung nach einem der Ansprüche 1 bis 19, dadurch gekennzeichnet, daß die erste Leiterschicht (1) eine Gateelektrode eines Feldeffekttransistors bildet.
21. Halbleitervorrichtung nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, daß die zweite Leiterschicht (4a, 4b) eine Verbindungsschicht bildet, die elektrisch mit einem Source/Drainbereich eines Feldeffekttransistors verbunden ist.
22. Halbleitervorrichtung nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, daß die dritte Leiterschicht (6) eine Verbindungsschicht bildet, die elektrisch mit einem Source/Drainbereich eines Feldeffekttransistors verbunden ist.
23. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten
Bilden einer ersten Leiterschicht (1) auf der Oberfläche eines Halbleitersubstrates (10),
Bilden einer ersten die erste Leiterschicht bedeckenden Isolationsschicht (3) mit einer planaren Oberfläche durch Aufschleudern einer SOG-Schicht,
Bilden einer zweiten Leiterschicht (4a, 4b) auf der planarisierten Oberfläche der ersten Isolationsschicht (3),
Bilden einer zweiten Isolationsschicht (5), die zweite Leiter­ schicht bedeckend,
Planarisieren der Oberfläche der zweiten Isolationsschicht (5) durch Erwärmen bis zu einer vorgegebenen Temperatur, bei der das Material der zweiten Isolationsschicht (5) fließt, und
Bilden einer dritten Leiterschicht (6) auf der planarisierten Oberfläche der zweiten Isolationsschicht (5).
24. Verfahren zum Herstellen einer Halbleitervorrichtung mit den Schritten
Bilden einer ersten bemusterten Schicht (1) aus leitendem Material auf der Oberfläche eines Halbleitersubstrates (10),
Bedecken der ersten bemusterten Schicht mit einer ersten Isola­ tionsschicht (3) eines Materials, das bei einer ersten vorgegebenen Temperatur fließt,
Erwärmen der ersten Isolationsschicht auf die erste vorgegebene Temperatur, zum Erzielen einer planarisierten oberen Oberfläche,
Bilden einer zweiten bemusterten Schicht (4a, 4b) aus leitendem Material auf der ersten Isolationsschicht,
Bedecken der zweiten bemusterten Schicht mit einer zweiten Isolationsschicht (5) aus einem Material, das bei einer zweiten vorgegebenen Temperatur niedriger als die erste vorgegebene Temperatur fließt, und
Erwärmen der zweiten Isolationsschicht auf die zweite vorgegebene Temperatur, zum Erzielen einer planarisierten oberen Oberfläche.
25. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 24, dadurch gekennzeichnet, daß
die erste Isolationsschicht (3) und die zweite Isolationsschicht (5) eingebrachte Fremdatome aufweisen,
wobei die erste Isolationsschicht eine Fremdatomkonzentration und die zweite Isolationsschicht eine zweite Fremdatomkonzentration verschieden von der ersten Fremdatomkonzentration aufweist.
26. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 25, dadurch gekennzeichnet, daß die zweite Fremdatomkonzentration höher als die erste Fremdatomkonzentration ist.
27. Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 24 bis 26, dadurch gekennzeichnet, daß
die erste Isolationsschicht (3) mit einer ersten Dicke gebildet ist, zum Bedecken der ersten Leiterschicht (1), und
die zweite Isolationsschicht (5) mit einer zweiten Dicke verschieden von der ersten Dicke gebildet ist, zum Bedecken der zweiten Leiterschicht (4a, 4b).
28. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 27, dadurch gekennzeichnet, daß die zweite Dicke höher als die erste Dicke ist.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2875093B2 (ja) * 1992-03-17 1999-03-24 三菱電機株式会社 半導体装置
US5545926A (en) * 1993-10-12 1996-08-13 Kabushiki Kaisha Toshiba Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts
JP3015717B2 (ja) * 1994-09-14 2000-03-06 三洋電機株式会社 半導体装置の製造方法および半導体装置
US6744091B1 (en) * 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
US5751165A (en) * 1995-08-18 1998-05-12 Chip Express (Israel) Ltd. High speed customizable logic array device
US20010048147A1 (en) * 1995-09-14 2001-12-06 Hideki Mizuhara Semiconductor devices passivation film
US6268657B1 (en) * 1995-09-14 2001-07-31 Sanyo Electric Co., Ltd. Semiconductor devices and an insulating layer with an impurity
US5640038A (en) * 1995-11-22 1997-06-17 Vlsi Technology, Inc. Integrated circuit structure with self-planarized layers
JPH09172074A (ja) * 1995-12-19 1997-06-30 Toshiba Corp 半導体装置およびその製造方法
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US5861647A (en) * 1996-10-02 1999-01-19 National Semiconductor Corporation VLSI capacitors and high Q VLSI inductors using metal-filled via plugs
US5973385A (en) * 1996-10-24 1999-10-26 International Business Machines Corporation Method for suppressing pattern distortion associated with BPSG reflow and integrated circuit chip formed thereby
JP3015767B2 (ja) * 1996-12-25 2000-03-06 三洋電機株式会社 半導体装置の製造方法及び半導体装置
US6121129A (en) * 1997-01-15 2000-09-19 International Business Machines Corporation Method of contact structure formation
JPH10270555A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5913150A (en) * 1997-04-11 1999-06-15 Nec Corporation Method for manufacturing semiconductor device using spin on glass layer
US5970375A (en) * 1997-05-03 1999-10-19 Advanced Micro Devices, Inc. Semiconductor fabrication employing a local interconnect
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
TW374946B (en) * 1997-12-03 1999-11-21 United Microelectronics Corp Definition of structure of dielectric layer patterns and the manufacturing method
US6051881A (en) * 1997-12-05 2000-04-18 Advanced Micro Devices Forming local interconnects in integrated circuits
EP1042793A1 (de) * 1997-12-16 2000-10-11 Infineon Technologies AG Barriereschicht für kupfermetallisierung
US6051876A (en) * 1998-01-05 2000-04-18 Advanced Micro Devices, Inc. Semiconductor device with a graded passivation layer
US6727170B2 (en) * 1998-02-16 2004-04-27 Renesas Technology Corp. Semiconductor device having an improved interlayer conductor connections and a manufacturing method thereof
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
US7335608B2 (en) * 2004-09-22 2008-02-26 Intel Corporation Materials, structures and methods for microelectronic packaging
KR100746628B1 (ko) * 2006-06-30 2007-08-08 주식회사 하이닉스반도체 반도체 소자의 층간 절연막 및 그 제조 방법
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
US8617986B2 (en) * 2009-11-09 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the integrated circuits
US10651362B2 (en) * 2017-09-26 2020-05-12 Microsoft Technology Licensing, Llc Method of forming superconducting apparatus including superconducting layers and traces

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5750449A (en) * 1980-09-11 1982-03-24 Nec Corp Semiconductor device and manufacture therefor
JPS583494A (ja) * 1981-06-30 1983-01-10 Toshiba Corp クロスポイント制御方式
JPS5834945A (ja) * 1981-08-26 1983-03-01 Nippon Telegr & Teleph Corp <Ntt> 多層配線構造体
JPS5848938A (ja) * 1981-09-18 1983-03-23 Nippon Texas Instr Kk 半導体装置の絶縁被膜の形成方法
US4582745A (en) * 1984-01-17 1986-04-15 Rca Corporation Dielectric layers in multilayer refractory metallization structure
US4631248A (en) * 1985-06-21 1986-12-23 Lsi Logic Corporation Method for forming an electrical contact in an integrated circuit
US4694954A (en) * 1985-10-18 1987-09-22 Moss Ira L Compact disc dispensing and storage assembly
US4723197A (en) * 1985-12-16 1988-02-02 National Semiconductor Corporation Bonding pad interconnection structure
EP0244848A1 (de) * 1986-05-07 1987-11-11 Siemens Aktiengesellschaft Verfahren zum Planarisieren von anorganischen, als Zwischenschichten bei Mehrlagenmetallisierung verwendbaren Isolationsschichten
AU585753B2 (en) * 1986-11-19 1989-06-22 Commonwealth Of Australia, The Distributed array hydrophone
US4843034A (en) * 1987-06-12 1989-06-27 Massachusetts Institute Of Technology Fabrication of interlayer conductive paths in integrated circuits
JPS63313838A (ja) * 1987-06-17 1988-12-21 Hitachi Ltd 半導体装置およびその製造方法
JPH084109B2 (ja) * 1987-08-18 1996-01-17 富士通株式会社 半導体装置およびその製造方法
US4879257A (en) * 1987-11-18 1989-11-07 Lsi Logic Corporation Planarization process
JPH0793354B2 (ja) * 1988-11-28 1995-10-09 株式会社東芝 半導体装置の製造方法
JP2623812B2 (ja) * 1989-01-25 1997-06-25 日本電気株式会社 半導体装置の製造方法
EP0383610B1 (de) * 1989-02-17 1997-10-08 Matsushita Electronics Corporation Verfahren zum Herstellen einer Halbleitervorrichtung
US4920403A (en) * 1989-04-17 1990-04-24 Hughes Aircraft Company Selective tungsten interconnection for yield enhancement
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
EP0469214A1 (de) * 1990-07-31 1992-02-05 International Business Machines Corporation Verfahren zur Herstellung geschichteter Leiter- und/oder Widerstandsbereiche in Multiebenen-Halbleiterbauelementen und daraus resultierende Struktur
US5268333A (en) * 1990-12-19 1993-12-07 Samsung Electronics Co., Ltd. Method of reflowing a semiconductor device
JP2875093B2 (ja) * 1992-03-17 1999-03-24 三菱電機株式会社 半導体装置
US5455205A (en) * 1992-03-25 1995-10-03 Matsushita Electric Industrial Co., Ltd. Method of producing semiconductor device
US5474955A (en) * 1993-08-06 1995-12-12 Micron Technology, Inc. Method for optimizing thermal budgets in fabricating semconductors
EP0677869B1 (de) * 1994-04-12 1999-03-17 STMicroelectronics S.r.l. Planariezierungsverfahren für die Herstellung von integrierten Schaltkreisen, insbesondere für nichtflüssige Halbleiterspeicheranordnungen
US5496776A (en) * 1995-04-27 1996-03-05 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
US5656556A (en) * 1996-07-22 1997-08-12 Vanguard International Semiconductor Method for fabricating planarized borophosphosilicate glass films having low anneal temperatures

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Publication number Publication date
DE4307546A1 (de) 1993-09-30
JPH05267298A (ja) 1993-10-15
HK58997A (en) 1997-05-16
US5479054A (en) 1995-12-26
KR960010062B1 (ko) 1996-07-25
KR930020585A (ko) 1993-10-20
GB9303864D0 (en) 1993-04-14
US5930674A (en) 1999-07-27
GB2265254B (en) 1996-03-13
GB2265254A (en) 1993-09-22
JP2875093B2 (ja) 1999-03-24

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