KR100746628B1 - 반도체 소자의 층간 절연막 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 층간 절연막 및 그 제조 방법에 관한 것으로서, 특히 본 발명의 제조 방법은, 게이트가 형성된 기판 전면에 절연 물질로 이루어지는 확산 방지막을 형성하고, 확산 방지막 표면에 도펀트 이온 주입을 실시하여 막 표면에 도펀트 농도가 풍부하도록 한 후에, 확산 방지막 상부 전면에 막 아래에서 막 위로 순차적으로 BPSG 도펀트 농도를 증가시켜 층간 절연막을 형성한다. 그러므로, 본 발명은 BPSG를 위한 열처리 공정시 막 표면에 증가된 도펀트에 의해 확산 방지막의 산화로 인한 도펀트 손실을 줄이고, 확산 방지막 위의 층간 절연막내 낮은 B, P 도펀트 농도에 의해 확산 방지막을 통해 B, P 도펀트 이온이 기판으로 확산되는 것을 줄일 수 있다.
층간 절연막, BPSG, 확산 방지막, 도펀트 확산
Description
도 1은 종래 기술에 의한 BPSG 층간 절연막의 제조 방법을 설명하기 위한 반도체 장치의 수직 단면도이다.
도 2는 본 발명에 따른 반도체 소자의 BPSG 층간 절연막 구조를 나타낸 수직 단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 층간 절연막 제조 방법을 설명하기 위한 공정 순서도이다.
본 발명은 반도체 소자의 층간 절연막 제조 방법에 관한 것으로서, 특히 고집적 반도체 소자의 층간 절연막으로 사용되는 BPSG(BoroPhosphoSilicate Glass)막의 도펀트 확산을 방지할 수 있는 반도체 소자의 층간 절연막 및 그 제조 방법에 관한 것이다.
현재 반도체 소자로서, DRAM과 같은 휘발성 메모리의 경우 셀 내에 지속적인 데이터를 저장을 위하여 주기적으로 커패시터에 전하를 저장시켜 주어야 하는데, 이를 리프레시 시간(refresh time)이라고 한다. 이러한 리프레시 시간을 확보하는 것은 소자의 개발 단계와 양산 단계에 있어서 가장 중요한 핵심 공정이다.
리프레시 시간을 증가시키기 위해서는 셀 내에 높은 커패시턴스(Cs) 값을 확보하거나 기생 커패시턴스를 감소(Cb)시키는 방법이 있으며, 아울러 누설 전류를 감소시켜 커패시터내에 오랫동안 전하를 저장시키는 방법이 있다.
특히 최근에는 커패시터의 물질을 높은 유전 물질로 바꾸어 커패시턴스를 높이는 방법이 많이 이용되고 있으나 아직까지 많은 투자 문제와 연구 문제를 수반하게 된다. 그리고, Cb를 감소시키는 방법도 새로운 절연막을 적용하거나 새로운 공정 방법을 이용해야한다.
따라서 리프레시 시간을 증가시키기 위한 가장 일반적인 방법이 누설 전류를 감소시키는 방법이다. DRAM에 있어서 누설 전류의 원인은 여러 가지가 있지만, 각각의 누설 경로를 차단하여 누설 전류를 최소화하는 것이 리프레시 시간 확보에 중요한 영향을 미치게 된다.
누설 전류는, 실리콘 기판의 도펀트 농도에 따라 민감하게 변화되고, 도펀트 농도는 이온 주입 농도와 층간 절연막(ILD : Inter Layer Dielectric)의 농도 그리고 열처리 온도에 많은 영향을 받는다.
한편, 게이트 형성 후에 갭필 특성이 좋은 층간 절연막 물질로 사용되는 BPSG는 B 및 P 도펀트 농도가 큰 절연막을 증착한 후에 800℃ 이상의 온도에서 열처리하여 게이트 사이를 보이드 없이 절연시킨다.
도 1은 종래 기술에 의한 BPSG 층간 절연막의 제조 방법을 설명하기 위한 반도체 장치의 수직 단면도이다.
도 1에 도시된 바와 같이, 종래 반도체 장치(예를 들어, DRAM)의 제조 방법은, 반도체 기판(10)으로서 실리콘 기판에 STI 등의 공정을 진행하여 소자분리막(12)을 형성하고, 소자분리막(12) 사이의 기판(10) 위에 게이트 산화막을 개재하여 도전성 게이트(14)를 형성한다. 게이트(14) 측벽에 절연 물질로 이루어진 스페이서(16)를 형성하고, 게이트(14) 및 스페이서(16)를 마스크로 삼아 기판 내에 도펀트 이온을 주입하여 소오스/드레인 영역(18)을 형성하여 셀 트랜지스터를 제조한다.
게이트(14) 및 스페이서(16)가 있는 기판 전면에 확산 방지막(미도시됨)으로서 실리콘 질화막을 얇게 증착하고, 그 위에 갭필 특성이 좋은 BPSG를 증착하고 열처리하여 제 1층간 절연막(20)을 형성하고, 제 1층간 절연막(20) 및 확산 방지막에 콘택홀을 형성하고 이를 도전 물질, 예를 들어 도프트 폴리실리콘으로 갭필하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 연마하여 소오스/드레인 영역(18)에 수직으로 연결되는 콘택 전극(22)을 형성한다.
제 1층간 절연막(20) 위에 알루미늄 등으로 금속을 증착하고 이를 패터닝하여 비트 라인용 콘택 전극(22)과 수직으로 연결되는 비트 라인(26)을 형성한다.
비트 라인(26)이 있는 제 1층간 절연막(20) 위에 USG, PSG, 실리콘 산화막 등을 증착하여 제 2층간 절연막(28)을 형성하고, 제 2층간 절연막(28)에 콘택홀을 형성하고 이를 도전 물질, 예를 들어 텅스텐으로 갭필하고 화학적기계적연마(CMP) 공정으로 연마하여 스토리지노드용 콘택 전극(22)과 수직으로 연결되는 비아(24)를 형성한다.
제 2층간 절연막(28) 위에 실리콘 산화막 등을 증착하여 제 3층간 절연막(30)을 형성하고 이를 패터닝하여 개구부를 형성한 후에, 개구부에 도전 물질, 예를 들어 도프트 폴리실리콘을 증착하고 이를 패터닝하여 스토리지노드 전극(32)을 형성한다. 스토리지노드 전극(32)이 있는 제 3층간 절연막(30) 위에 Ta2O5 등을 증착하여 유전체막(34)을 얇게 증착하고, 그 위에 도전 물질, 예를 들어 티타늄(Ti), 티타늄 질화막(TiN)을 증착하여 플레이트노드 전극(36)을 형성한다.
이와 같이 종래 기술에 의해 게이트 사이를 절연하기 위하여 층간 절연막 물질로 갭필 특성이 좋은 BPSG를 사용할 경우 B 및 P 도펀트의 확산을 방지하기 위한 확산 방지막이 상기 도펀트 농도가 높을수록 산화되어 손실되는 양이 많아져 결국 확산 방지막을 통해 실리콘 기판으로 침투하게 된다.
기판으로 침투된 도펀트 이온에 의해 셀 트랜지스터의 문턱 전압은 변화되고, 문턱 전압을 다시 맞추기 위하여 문턱 전압 조정용 도펀트를 이온 주입해야 된다.
이러한 층간 절연막의 B 또는 P 도펀트 이온이 기판으로 확산되는 것은 셀 트랜지스터의 누설 전류를 증가시키는 주요 원인이 되기 때문에 결국 셀 트랜지스터의 리프레시 시간을 감소시키게 된다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 도펀 트 농도가 증가된 확산 방지막 위에 순차적으로 도펀트 농도가 증가되는 BPSG를 증착시켜 이후 열처리 공정시 BPSG의 도펀트가 확산 방지막을 통해 기판으로 확산되는 막아 소자의 누설 전류를 미연에 방지할 수 있는 반도체 소자의 층간 절연막을 제공하는데 있다.
본 발명의 다른 목적은, 확산 방지막의 도펀트 농도를 증가시킨 후에 BPSG의 도펀트 농도를 순차적으로 증가시켜 증착함으로써 이후 열처리 공정시 BPSG의 도펀트가 확산 방지막을 통해 기판으로 확산되는 막아 소자의 누설 전류를 미연에 방지할 수 있는 반도체 소자의 층간 절연막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 층간 절연막을 갖는 반도체 소자에 있어서, 반도체 기판에 형성된 게이트과, 게이트가 형성된 기판 전면에 절연 물질로 이루어지며 막 표면에 도펀트 농도가 풍부한 확산 방지막과, 확산 방지막 상부 전면에 막 아래에서 막 위로 순차적으로 BPSG 도펀트 농도가 증가되는 층간 절연막을 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 층간 절연막을 갖는 반도체 소자를 제조하는 방법에 있어서, 게이트가 형성된 기판 전면에 절연 물질로 이루어지는 확산 방지막을 형성하는 단계와, 확산 방지막 표면에 도펀트 이온 주입을 실시하여 막 표면에 도펀트 농도가 풍부하도록 하는 단계와, 확산 방지막 상부 전면에 막 아래에서 막 위로 순차적으로 BPSG 도펀트 농도를 증가시켜 층간 절연막을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 반도체 소자의 BPSG 층간 절연막 구조를 나타낸 수직 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 BPSG 층간 절연막을 갖는 반도체 소자(예를 들어, DRAM)는, 반도체 기판(100)으로서 실리콘 기판에 STI 등의 공정에 의해 활성 영역과 비활성 영역을 구분하는 소자분리막(102)이 형성되어 있다.
소자분리막(102) 사이의 기판(100) 위에 게이트 산화막을 개재하여 도전성 물질이 패터닝된 게이트(104)가 형성되어 있다. 이때, 게이트(104) 상부에는 하드마스크막, 예를 들어 실리콘 질화막 등이 추가 적층될 수 있다.
게이트(104) 측벽에 절연 물질로 이루어진 스페이서(108)가 형성되어 있고, 게이트(104) 및 스페이서(108)에 의해 드러난 기판내에 도펀트 이온이 주입된 소오스/드레인 영역(106)이 형성되어 있다. 이때, 소오스/드레인 영역(106)은 LDD 구조로 형성될 수도 있다.
게이트(104) 및 스페이서(108)가 있는 기판 전면에 확산 방지막(110)으로서 실리콘 질화막이 얇게, 예를 들어 140Å∼160Å 두께로 증착되어 있다. 본 발명에서 확산 방지막(110)은 질소(N2) 도펀트가 낮은 에너지로 이온 주입되어 막 표면에 질소(N2) 도펀트가 풍부하게 주입되어 있다.
막 표면에 질소(N2) 도펀트가 주입된 확산 방지막(110) 상부 전면에 낮은 도펀트 농도를 갖으며 제1 두께, 예를 들어, 약 400Å로 증착된 제1 BPSG 층간절연막(112)이 형성되어 있다.
그리고 제1 BPSG 층간절연막(112) 상부 전면에 높은 도펀트 농도를 갖으며 제2 두께, 예를 들어, 약 5400Å로 증착된 제2 BPSG 층간절연막(114)이 형성되어 있다.
본 발명에 따른 반도체 소자의 층간 절연막은, 막 표면에 질소(N2) 도펀트 농도가 증가된 확산 방지막(110) 위에 막 아래에서 막 위로 갈수록 B 및 P 도펀트 농도가 증가되도록 제1 및 제2 BPSG 층간절연막(112, 114)이 증착되어 있기 때문에 BPSG를 위한 열처리 공정시 막 표면에 증가된 질소(N2) 도펀트에 의해 확산 방지막(110)의 산화로 인한 질소(N2) 손실이 줄어들고, 확산 방지막(110) 위의 층간 절연막(112)의 B, P 도펀트 농도가 적기 때문에 결국, 확산 방지막(110)을 통해 B, P 도펀트 이온이 기판으로 확산되는 것을 줄일 수 있다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 층간 절연막 제조 방법을 설명하기 위한 공정 순서도이다.
이들 도면을 참조하면, 본 발명에 따른 반도체 소자, 예를 들어, DRAM 소자의 층간 절연막 제조 공정은 다음과 같이 진행된다.
우선, 도 3a에 도시한 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI 등의 공정을 진행하여 소자분리막(102)을 형성한다.
소자분리막(102) 사이의 기판(100) 위에 게이트 산화막을 개재하여 도전성 물질로 도프트 폴리실리콘, 텅스텐 등을 순차 증착하고 이를 패터닝하여 게이트(104)를 형성한다. 이때, 게이트(104) 상부에는 하드 마스크막, 예를 들어 실리콘 질화막 등을 추가 적층할 수도 있다.
게이트(104)가 형성된 기판(100) 전면에 절연 물질로서 실리콘 질화막을 얇게 증착하고, 이를 반응성 이온 식각(RIE; Reactive Ion Etch)을 실시하여 게이트(104) 측벽에 스페이서(108)를 형성한다.
게이트(104) 및 스페이서(108)를 마스크로 삼아 기판 내에 도펀트 이온을 주입하여 소오스/드레인 영역(106)을 형성하여 셀 트랜지스터를 제조한다. 이때, 소오스/드레인 영역(106)은 LDD(Lightly Doped Drain) 구조로 형성할 수도 있다.
도 3b에 도시한 바와 같이, 게이트(104) 및 스페이서(108)가 있는 기판 전면에 확산 방지막(110)으로서 실리콘 질화막을 얇게 증착한다. 이때, 확산 방지막(110)은 140Å∼160Å 두께로 증착한다.
그리고, 확산 방지막(110) 표면에 질소(N2) 도펀트를 낮은 에너지로 이온 주입하여 질소(N2)가 풍부한 막 표면을 형성한다. 예를 들어, 질소(N2) 이온 주입은, 약 1.3E13 농도와 낮은 12keV 이온 주입 세기로 질소(N2) 도펀트 이온을 이온 주입한다.
그 다음 도 3c에 도시된 바와 같이, 질소(N2) 이온 주입된 확산 방지막(110) 상부 전면에 1차로 낮은 도펀트 농도를 갖는 비피에스지(BPSG, 112)막을 제 1두께 로 증착한다. 여기서, 제 1두께는 약 400Å 두께를 나타낸다.
예를 들어, 1차로 증착되는 비피에스지(BPSG, 112)막의 증착 공정은, 헬륨(He)을 12000sccm, 테트라에톡시실란(TEOS; Tetraetoxysilane)을 950sccm, 오존(O3)을 8000sccm, 트리에틸포스페이트(TEPO; Triethylphosphate)를 80sccm, 트리에틸보론(TEB; Triethylboron)을 142sccm 정도의 비율로 약 480℃에서 비피에스지(BPSG, 112)막을 증착한다. 이때, 트리에틸포스페이트(TEPO)는 P 도펀트의 소스이며 트리에틸보론(TEB)는 B 도펀트의 소스이다.
계속해서, 도 3d에 도시된 바와 같이, 1차 비피에스지(BPSG, 112)막 상부 전면에 2차로 높은 도펀트 농도를 갖는 비피에스지(BPSG, 114)막을 제 2두께로 증착한다. 여기서, 제 2두께는 약 5400Å를 두께를 나타낸다.
예를 들어, 2차로 증착되는 비피에스지(BPSG, 114)막 증착 공정은, 헬륨(He)을 12000sccm, 테트라에톡시실란(TEOS; Tetraetoxysilane)을 950sccm, 오존(O3)을 8000sccm, 트리에틸포스페이트(TEPO; Triethylphosphate)를 118sccm, 트리에틸보론(TEB; Triethylboron)을 410sccm 정도의 비율로 약 480℃에서 비피에스지(BPSG, 114)막을 증착한다. 이때, 트리에틸포스페이트(TEPO)는 P 도펀트의 소오스이며 트리에틸보론(TEB)은 B 도펀트의 소오스이다.
여기서 1차 및 2차의 비피에스지(112, 114)막의 증착 공정은 증착 챔버 내에서 인시튜(in-situ)로 증착한다.
다음에, 1차 및 2차 비피에스지(112, 114)막으로 이루어진 층간 절연막에 열 처리 공정을 실시하여 이온 주입된 B 및 P 도펀트를 활성화시킨다. 여기서, 열처리 공정은 예를 들어, 820℃ 온도에서 O2/H2O를 사용한 습식 열처리로 진행한다.
이후 도면에 도시되지 않았지만, BPSG 층간 절연막(112, 114) 및 확산 방지막(110)에 콘택홀을 형성하고 이를 도전 물질, 예를 들어 도프트 폴리실리콘으로 갭필하고 화학적기계적연마(CMP; Chemical Mechanical Polishing) 방법으로 연마하여 소스/드레인 영역(106)에 수직으로 연결되는 콘택 전극을 형성한다.
계속해서 BPSG 층간 절연막(112, 114) 위에 알루미늄 등으로 금속을 증착하고 이를 패터닝하여 비트 라인용 콘택 전극과 수직으로 연결되는 비트 라인을 형성하고, 비트 라인이 있는 층간 절연막(114) 위에 언도프트실리케이트(USG), PSG, 실리콘 산화막 등을 증착하여 층간 절연막을 형성하고, 층간 절연막에 콘택홀을 형성하고 이를 도전 물질, 예를 들어 텅스텐으로 갭필하고 화학적기계적연마(CMP) 공정으로 연마하여 스토리지노드용 콘택 전극과 수직으로 연결되는 비아를 형성한다.
그 다음 층간 절연막 위에 실리콘 산화막 등을 증착하여 층간 절연막을 형성하고 이를 패터닝하여 개구부를 형성한 후에, 개구부에 도전 물질, 예를 들어 도프트 폴리실리콘을 증착하고 이를 패터닝하여 스토리지노드 전극을 형성하고, 그 위에 유전체막, 및 플레이트노드 전극을 순차적으로 형성하여 커패시터를 제조한다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 상술한 바와 같이 본 발명은, 게이트가 형성된 기판 전체에 막 표면에 N2 도펀트 농도가 증가된 확산 방지막을 형성하고, 그 위에 막 아래에서 막 위로 갈수록 B 및 P 도펀트 농도가 증가되는 적어도 두 개 이상의 BPSG 층간 절연막을 증착함으로써 BPSG를 위한 열처리 공정시 막 표면에 증가된 N2 도펀트에 의해 확산 방지막의 산화로 인한 N2 손실을 줄이고, 확산 방지막 위의 층간 절연막내 낮은 B, P 도펀트 농도에 의해 확산 방지막을 통해 B, P 도펀트 이온이 기판으로 확산되는 것을 줄일 수 있다.
따라서, 본 발명은 BPSG 층간 절연막의 도펀트 이온이 기판으로 침투되는 것을 막아 셀 트랜지스터의 문턱 전압 변화를 최소화하고 이로 인해 누설 전류 원인을 제거하여 결국 DRAM 리프레시 시간을 증가시키게 된다.
Claims (10)
- 층간 절연막을 갖는 반도체 소자에 있어서,반도체 기판에 형성된 게이트;상기 게이트가 형성된 기판 전면에 절연 물질로 이루어지며 막 표면에 질소(N2) 도펀트가 주입된 확산 방지막; 및상기 확산 방지막 상부 전면에 막 아래에서 막 위로 순차적으로 BPSG 도펀트 농도가 증가되는 층간 절연막을 구비하는 것을 특징으로 하는 반도체 소자의 층간 절연막.
- 삭제
- 제1항에 있어서,상기 층간 절연막은, 적어도 두 층 이상의 비피에스지(BPSG)막을 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막.
- 층간 절연막을 갖는 반도체 소자를 제조하는 방법에 있어서,게이트가 형성된 기판 전면에 절연 물질로 이루어지는 확산 방지막을 형성하는 단계;상기 확산 방지막 표면에 질소(N2) 도펀트를 주입하는 이온주입공정을 실시하는 단계; 및상기 확산 방지막 상부 전면에 막 아래에서 막 위로 순차적으로 비피에스지(BPSG) 도펀트 농도를 증가시켜 층간 절연막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.
- 제4항에 있어서,상기 이온주입공정은, 질소(N2) 도펀트 이온을 1.3E13 농도와 12keV 이온 주입 세기로 주입하는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.
- 제4항에 있어서,상기 층간 절연막을 형성하는 단계는, 적어도 두 층 이상의 서로 다른 농도를 갖는 제1 비피에스지(BPSG)막 및 제2 비피에스지(BPSG)막을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.
- 제6항에 있어서,상기 제1 비피에스지(BPSG)막은, 300Å∼500Å 두께를 가지며, 헬륨(He)을 12000sccm, 테트라에톡시실란(TEOS; Tetraetoxysilane)을 950sccm, 오존(O3)을 8000sccm, 트리에틸포스페이트(TEPO; Triethylphosphate)를 80sccm, 트리에틸보론(TEB; Triethylboron)을 142sccm 정도의 비율로 약 480℃에서 증착하는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.
- 제6항에 있어서,상기 제2 비피에스지(BPSG)막은, 4000Å∼7000Å 두께를 가지며, 헬륨(He)을 12000sccm, 테트라에톡시실란(TEOS; Tetraetoxysilane)을 950sccm, 오존(O3)을 8000sccm, 트리에틸포스페이트(TEPO; Triethylphosphate)를 118sccm, 트리에틸보론(TEB; Triethylboron)을 410sccm 정도의 비율로 약 480℃에서 증착하는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.
- 제6항에 있어서,상기 적어도 두 층 이상의 각기 다른 농도를 갖는 비피에스지(BPSG)막을 증착하는 단계는, 인시튜로 진행되는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조 방법.
- 제4항에 있어서, 상기 층간 절연막을 형성하는 단계 이전에, 언도프트실리케이트(USG)막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층 간 절연막 제조 방법.
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