KR0141165B1 - 반도체장치의 트랜지스터 제조방법 - Google Patents

반도체장치의 트랜지스터 제조방법

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KR0141165B1
KR0141165B1 KR1019950004715A KR19950004715A KR0141165B1 KR 0141165 B1 KR0141165 B1 KR 0141165B1 KR 1019950004715 A KR1019950004715 A KR 1019950004715A KR 19950004715 A KR19950004715 A KR 19950004715A KR 0141165 B1 KR0141165 B1 KR 0141165B1
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Abstract

도핑된 실리사이드를 형성하는 반도체장치의 트랜지스터 제조방법에 관해 개시한다. 본 발명의 트랜지스터는 반도체기판상에 필드산화막 및 게이트 산화막을 형성하고 상기 게이트 산화막상에 도핑된 다결정실리콘과 도핑된 제1 실리사이드로 형성되는 폴리사이드 게이트전극 및 상기 반도체기판상에 도전성 불순물을 이온주입하여 드레인 및 소오스를 형성한 다음, 상기 반도체기판상에 게이트 절연막 및 상기 반도체기판 전면에 형성되는 콘택홀을 갖는 층간절연막과 상기 콘택홀의 측벽의 스페이서와 상기 반도체기판상에 도핑된 다결정실리콘을 형성하고 상기 콘택홀을 매립하는 도핑된 제2 실리사이드를 형성하여 완성된다.
본 발명에 의하면, 상기 폴리사이드 게이트전극을 형성하는 실리사이드를 도전성 불순물로 도핑하여 형성함으로써 상기 폴리사이드의 도핑된 다결정실리콘층의 도전성불순물이 열처리 과정에서 외부로 확산되는 것을 억제할 수 있다. 따라서 도핑된 실리사이드의 사용은 상기 폴리사이드 게이트전극의 드레쉬홀드 전압의 증가와, 포화전류의 감소를 억제하는 잇점이 있다.

Description

반도체장치의 트랜지스터 제조방법
제1도는 종래의 기술을 이용하여 제조한 반도체장치의 트랜지스터를 나타낸 도면이다.
제2도는 종래의 폴리실리콘 및 텅스텐폴리사이드 게이트의 드레쉬홀드(threshold)전압과 포화전류값의 비교를 나타낸 도면이다.
제3a도 내지 제 3b도는 본 발명을 이용한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.
제4a도 및 제4b도는 종래의 기술과 본 발명을 이용하여 형성한 폴리사이드내부의 물리적 상태를 비교한 도면들이다.
제5도는 본 발명에 사용한 화학기상증착(CVD)장치를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
5, 34 : 다결정실리콘 15, 40 : 층간 절연막
11, 36 : 제1 실리사이드 21, 46 : 제2 실리사이드
본 발명의 반도체장치의 트랜지스터 제조방법에 관한 것으로, 특히 도핑된 실리사이드를 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법에 관한 것이다.
실리콘기판위에 니켈과 같은 금속막을 입히면 원자들의 상호 확산에 의해 보다 낮은 열역학적 자유에너지(free energy)를 갖는 금속-실리콘 화합물, 즉 실리사이드(silicide)가 형성된다. 이와 같은 실리사이드는 저항이 낮다. 따라서 텅스텐 같은 금속은 실리사이드와 저 저항접촉을 형성할 수 있다.
실리콘 집적회로에서 실리사이드를 형성하는 주된 이유는 실리사이드와 실리콘기판과의 인터페이스(interface)를 평면으로 형성할 수 있고, 800℃이상의 고온에서도 안정성을 유지할 수 있기 때문이다. 따라서 실리사이드 형성동안에는 양호한 진공조건과 오염이 없는 인터페이스(interface)를 형성하는 것이 요구된다. 탄화 수소나 산화물들은 실리사이드 형성과정에서 주입되면 거칠은 인터페이스를 형성할 수 있기 때문에 주의가 요구된다.
대부분의 실리콘함유가 많은 화합물 예컨대 disilicide, MSi2(여기서 M은 내열성금속)은 실리사이드가 분해될 정도의 높은 온도가 아니면 실리콘과 반응을 하지 않는다. 실리사이드는 금속과 실리콘 원자들을 동시에 실리콘기판에 증착하여 형성하는 방법과, 실리콘기판에 금속막을 증착하여 형성하는 방법이 있다. 상기 방법 공히, 후 공정으로서 열처리가 필요하다. 왜냐하면 상기 금속 원자와 실리콘 원자가 동시에 증착되면 일단 비정질의 아몰퍼스(amorphous)상태를 형성한다. 이와 같은 아몰퍼스는 적절한 열처리를 가함으로써 다결정 물질로 바꿀 수 있다.
또한 상기 금속막을 실리콘기판상에 증착하는 경우는 열처리를 가함으로써 금속 원자와 실리콘 원자를 상호 확산시켜서 실리사이드를 형성할 수 있기 때문이다.
금속과 반도체의 계면에서는 숏터키 장벽(Schottky barrier)이라고 하는 새로운 포텐셜 장벽이 형성된다. 이와 같은 포텐셜 장벽에 의해 저농도로 도핑된 반도체기판상에 증착된 금속막은 p-n접합 다이오드와 거의 같은 전류-전압(Ⅰ-Ⅴ)특성을 나타낸다. 또한 고 농도로 도핑된 반도체와 접하는 금속막은 일반적으로 전류흐름에 대해서 임피던스 특성을 나타내지 않는 선형 전류-전압(Ⅰ-Ⅴ)특성을 갖는 오옴접촉(Ohmic contact)을 형성한다.
반도체소자의 실행속도를 향상시키기 위해서 기존의 폴리실리콘 게이트(P-Si Gate)를 폴리사이드 게이트로 대치하고 있다. 왜냐하면 폴리사이드 게이트는 기존의 폴리실리콘게이트에 비해 선저항이 1/20이하로 매우 낮아 게이트에서의 저항 감소에 따른 속도지연을 막아주어 소자의 속도를 향상시켜 주는데 기여하고 있다.
그러나 폴리사이드 게이트를 사용할 경우에는 게이트를 형성한 다음 여러 단계의 열처리를 거치면서 실리사이드 하부에 존재하는 폴리실리콘내에 도핑되어 있는 인(phosphorus)이 실리사이드 방향으로 외부확산(out-diffusion)이 일어나서 폴리실리콘내의 인의 양은 감소하게 된다. 결과적으로 이와 같은 인의 감소는 제2도에 도시된 것처럼 트랜지스터 특성중 포화전류(saturation current, IDSAT)를 감소시키고, 드레쉬홀드(threshold, Vth)전압을 증가시키는 문제점을 갖고 있다. 또한 접촉저항을 증가시키는 문제점도 있다(표1 참조).
게이트에 따른 접촉저항.
폴리실리콘 게이트 텅스텐 폴리사이드 게이트
접촉 사항(OHMS/CONTACT) 4 2 6 1 1 5 0
따라서 이 문제점을 해결하기 위하여 인위적으로 불순물을 주입하여 이를 개선하고자 하는 연구(참조: J JAP, 1984, VOL 23 No.7 PP L493-L495, Deposition of Phosphorus Doped Silicon Films by Thermal Decomposition of Disilane)가 진행되고 있으나, 이 공정은 불순물분포를 갖고 있으므로 불순물주입시 하부에 있는 게이트 산화막에 영향을 줄 가능성이 높다. 따라서 이를 근본적으로 개선하기 위해서는 실리사이드 형성시 인을 도핑하는 방법이 요구된다.
종래의 기술을 이용한 반도체장치의 트랜지스터 제조방법을 첨부된 도면과 함께 상세하게 설명한다.
제1도는 종래기술을 이용하여 제조한 반도체장치의 트랜지스터를 나타낸 도면이다. 그 제조공정을 살펴보면, 반도체기판상(1)에 필드 산화막(field oxide:2)을 형성하여 활성영역과 비활성영역을 구분한다.
상기 활성영역상에 게이트 산화막(3)을 증착한다. 계속해서 상기 게이트 산화막(3) 상에 다결정실리콘을 형성한 다음, 포토레지스트(도시되지 않음)를 얇게 도포한다. 상기 포토레지스트를 마스크로 하여 상기 다결정실리콘을 패터닝한 다음, 게이트 폴리실리콘(5)을 형성한다. 상기 결과물을 포함하는 기판전면에 도전성 불순물을 이온주입하여 소오스영역(7) 및 드레인영역(9)을 형성한다. 계속해서 상기 게이트 폴리실리콘(5) 상에 순수금속을 얇게 증착한 다음 열처리를 실시한다.
이렇게 함으로써 상기 게이트 폴리실리콘과 순수금속의 계면에서 상기 금속 원자와 상기 게이트 폴리실리콘 원자간의 상호 확산에 의해 실리사이드(11)가 형성된다. 상기 결과물상에 게이트보호막(13)을 형성하여 패터닝한다. 계속해서 주변회로 부위에는 도면에 도시된 것처럼 상기 결과물 전면에 콘택홀(16)을 갖는 절연막(15)을 형성한다. 상기 콘택홀을 갖는 절연막상에 비트라인(19)용의 도핑된 다결정실리콘과 상부 실리사이드(21)를 순차적으로 매립하여 형성한다. 이어서 통상적인 방법으로 트랜지스터를 완성한다.
종래의 기술을 이용한 반도체장치의 트랜지스터 제조방법은 도핑된 다결정실리콘상에 순수금속을 형성한 다음, 후속 공정으로서 열처리를 실시한다. 이때, 다결정실리콘내에 도핑된 도전성 불순물이 외부확산(out-diffusion)에 의해 실리사이드로 확산한다. 따라서 상기 도핑된 다결정실리콘내에서 도전성 불순물이 감소하게 된다. 결과적으로 종래의 기술을 이용한 실리사이드 형성방법은 실리사이드로의 도전성 불순물의 확산에 따라 게이트전극의 다수 캐리어가 감소하여, 포화전류치의 감소와 드레쉬홀드(threshold)전압의 증가를 가져온다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로 도핑된 실리사이드를 형성하는 반도체장치의 트랜지스터 제조방법을 제공하는 것이다.
상기 목적달성을 위하여 본 발명은
반도체기판에 필드산화막을 형성하는 단계;
상기 반도체기판상에 게이트 산화막을 형성하는 단계;
상기 게이트 산화막상에 게이트 폴리실리콘을 형성하는 단계;
상기 반도체기판상에 소오스 및 드레인을 형성하는 단계;
상기 게이트 폴리실리콘상에 도핑된 제1 실리사이드를 형성하여 폴리사이드 게이트전극을 형성하는 단계;
상기 게이트전극상에 게이트 절연막을 형성하는 단계;
상기 반도체기판상에 콘택홀을 갖는 층간절연막을 형성하는 단계;
상기 콘택홀의 측벽에 스페이서(spacer)를 형성하는 단계;
상기 반도체기판전면에 도핑된 다결정실리콘을 형성하는 단계; 및
상기 콘택홀에 도핑된 제2 실리사이드를 매립하여 형성하는 단계를 포함하는 반도체장치의 트랜지스터 제조방법을 제공한다.
본 발명에 의하면 상기 제1, 제2 실리사이드는 텅스텐 실리사이드를 사용한다. 상기 텅스텐 실리사이드 형성시 주입되는 도전성 불순물은 포스핀(phosphine:PH3)을 고온 열분해할 때 발생하는 인(P) 또는 삼수소화 비소(ASH3)를 열분해하면 발생하는 비소(AS)를 이용한다. 상기 포스핀은 400℃이상의 온도에서 열분해된다. 따라서 실리사이드를 형성하기 위해서는 그 이상의 온도를 유지할 필요가 있다. 따라서 본 발명에서의 인(P)이 주입된 텅스텐 실리사이드는 520℃의 고온에서 SiH2Cl2와 WF6기체를 화학반응시켜 화학기상증착(Chemical Vapor Deposion: 이하 CVD라한다.)시키면서 동시에 포스핀(PH3)기체를 주입하여 형성한다. 이때, 텅스텐 실리사이드 형성에 사용되는 기체의 사용량은 SiH2Cl2가 1-500SCCM, WF6가 1-10SCCM 정도 사용된다. 또한 포스핀(PH3)기체는 30-400SCCM이 사용되고, Ar이나 He 등의 불활성기체를 혼합기체로 사용한다. 상기 실리사이드는 텅스텐 뿐만 아니라 몰리브데늄, 티타늄, 니켈 및 코발트로 이루어진 일군중 선택된 어느 하나를 이용하여 실리사이드를 형성할 수도 있다. 여기에 포스핀기체를 동시에 주입하여 도전성 불순물이 주입된 실리사이드를 형성하여도 무방하다. 또한, 상기 포스핀(PH3)기체를 대신하여 삼 수소화 비소(ASH3)기체를 사용하여 도전성 불순물이 주입된 실리사이드를 형성할 수도 있다.
본 발명에 의하면 도핑된 실리사이드를 형성함으로써 도핑된 다결정실리콘내에 주입된 도전성 불순물의 실리사이드로의 외부확산을 막을 수 있다. 따라서 게이트전극의 드레쉬홀드(threshold)전압의 증가와 포화전류의 감소를 억제할 수 있다.
이하, 본 발명의 실시예를 첨부된 도면과 함께 보다 상세하게 설명한다.
제3a도 내지 제3b도는 본 발명을 이용한 반도체장치의 트랜지스터 제조방법을 단계별로 나타낸 도면들이다.
제3a도는 제1 실리사이드를 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(30) 상에 질화막(Si3N4: 도시되지 않음)을 증착한 다음, 활성영역과 비활성영역을 패터닝한다. 계속해서 상기 결과물을 산화시키면서 상기 질화막이 제거된 비활성영역에 필드산화막(31)이 두껍게 형성된다. 활성영역에 있는 질화막을 제거한 다음, 상기 결과물을 포함하는 반도체기판상에 게이트 산화막(32)을 형성한다.
상기 게이트 산화막(32) 상에 도전성 불순물이 도핑된 게이트 폴리실리콘(34)을 증착한다. 계속해서 상기 결과물을 포함하는 반도체기판 전면에 도전성 불순물을 이온주입하여 소오스영역(35) 및 드레인영역35a)을 형성한다. 이어서 상기 게이트 폴리실리콘(34) 상에 게이트 폴리실리콘의 도전성 불순물과 같은 도전성 불순물이 도핑된 제1 실리사이드(36)를 형성하여 폴리사이드 게이트전극을 형성한다.
상기 도핑된 제1 실리사이드 뿐만 아니라 하기 제2 도핑된 실리사이드를 형성하는데 사용하는 CVD장치는 제5도면에 도시된 것처럼 반응가스의 화학기상증착을 위한 반응챔버는 반응온도를 유지하기 위한 발열저항체(4a), 혼합가스를 공급하는 샤워헤드(4b) 및 웨이퍼를 지탱하는 서셉터(4c)부위로 크게 나누어진다. 본 발명에서는 상기 발열저항체로서 플레이트형을 사용한다. 그리고 가스공급은 샤워헤드를 통하여 외부에서 혼합된 기체를 반응챔버에 균일하게 공급한다. 또한 발열저항체 상단에 위치한 서셉터(4c)는 기체반응 동안 웨이퍼를 지지하고 반응온도를 유지하기 위하여 그레파이트(탄소)재질을 사용한다.
상기 도전성불순물로는 포스핀(PH3) 기체를 고온에서 열분해하여 사용하거나, 삼 수소화 비소(ASH3)를 열분해하여 사용하여도 무방하다. 상기 인(P)의 생성기체인 포스핀(PH3)기체는 400℃이상의 고온에서 수소와 인(P)으로 분해된다. 따라서 인(P) 도핑된 제1 실리사이드(36)를 형성하는 기체의 화학반응은 520℃의 고온에서 CVD방식을 이용하여 형성된다. 상기 제1 실리사이드는 텅스텐 실리사이드로 형성한다.
그러나 니켈, 코발트, 몰리브데늄 및 티타늄실리사이드로 이루어진 일군중 선택된 어느 하나에 포스핀(PH3)기체의 인(P)이나 삼 수소화 비소(ASH3)의 비소(AS)를 주입하여 실리사이드를 형성하여도 무방하다.
상기 인(P) 도핑된 제1 텅스텐실리사이드(WSi2)는 SiH2Cl2와 WF6기체를 사용하여 형성한다. 그 사용량은 SiH2Cl2가 1-5000SCCM, WF6가 1-10SCCM 정도 사용한다. 그리고 포스핀은 30-400SCCM 정도 사용한다. 또한, Ar 이나 He 등의 불활성기체는 혼합기체로 사용한다.
제3b도는 콘택홀을 갖는 절연막, 비트라인용 다결정실리콘 및 제2 실리사이드를 순차적으로 형성하는 단계를 나타낸다. 구체적으로, 상기 제3a도의 결과물을 갖는 반도체기판(30) 상에 CVD를 이용하여 절연막을 증착한 다음 이 절연막을 패터닝하여 게이트 절연막(38)을 형성한다.
이후, 상기 결과물전면에 층간절연막(40)을 증착한다. 상기 층간 절연막(40) 상에 포토레지스트(도시되지 않음)를 도포한 다음, 패터닝하여 주변회로부위를 나타내는 도면에 도시된 것처럼 게이트전극(34) 상부의 제1 실리사이드(36) 상에 콘택홀(41)을 형성한다. 계속해서 상기 콘택홀의 측벽에 스페이서(spacer:42)를 형성한다. 다음 공정으로서 상기 결과물을 갖는 반도체기판 전면에 인(P) 도핑된 다결정실리콘을 얇게 증착한다. 이렇게함으로써 콘택홀(41)의 바닥 즉, 상기 제1 실리사이드상에 인(P) 도핑된 다결정실리콘(44)이 얇게 형성된다. 계속해서 상기 콘택홀에 인(P) 도핑된 제2 실리사이드(46)를 매립하여 형성한다. 이후 통상적인 제조방법으로 트랜지스터를 완성한다.
제4a도 및 제4b도는 종래의 기술을 이용한 폴리사이드와 본 발명을 이용한 폴리사이드의 형성후의 내부의 물리적 상태를 비교한 도면들이다. 구체적으로, 제3b도의 주변회로부위를 나타내는 도면에서 점선원(A)으로 도시된 층의 내부상태를 종개기술을 사용하여 형성했을 때(4a도)와, 본 발명을 사용하여 형성했을 때(4b도)를 비교하여 나타낸 도면이다. 종래기술을 이용하여 형성한 것을 도시하는 제4a도는 게이트 전극선이나 비트선을 형성하는 폴리사이드 구조에서 하부의 인(P) 도핑된 다결정실리콘막(5, 19)은 일반적인 CMOS공정을 거치면서 열처리를 받게 되고 이 열처리에 의해서 다결정실리콘에 주입된 인(P)이 실리사이드(11, 21)층으로 외부확산(out-diffusion)을 일으켜서 다결정실리콘막(5, 19)에서 인(P)의 농도가 감소하는 것을 나타낸다. 상기 다결정실리콘에서 도전성 불순물인 인(P)의 감소는 게이트전극의 드레쉬홀드 전압의 증가와 포화전류의 감소를 초래하는 바람직하지 못한 결과를 초래한다.
제4b도는 본 발명에 의해 형성된 폴리사이드 구조를 나타낸다. 구체적으로 제1, 제2 실리사이드(36, 46)가 인(P)에 의해 도핑되어 있기 때문에 다결정실리콘(34, 44)의 인(P)이 다음 공정의 열처리에서 더 이상 외부확산을 일으키지 않는 것을 나타낸다. 따라서 다결정실리콘내의 인(P)의 농도는 변화가 없음을 알 수 있다.
이상, 본 발명은 도핑된 실리사이드를 이용함으로써 도핑된 다결정실리콘내부에 있는 인(P)의 외부확산을 막을 수 있다. 따라서 게이트전극의 드레쉬홀드(threshold)전압의 증가와 포화전류의 감소를 억제할 수 있다. 또한, 비트라인과 게이트선과의 콘택홀에서의 접촉저항의 증가도 억제하게 되어 소자의 신뢰성을 향상시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (3)

  1. 반도체기판에 필드산화막을 형성하는 단계; 상기 반도체기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막상에 게이트 폴리실리콘을 형성하는 단계; 상기 반도체기판상에 소오스 및 드레인을 형성하는 단계; 상기 게이트 폴리실리콘상에 도핑된 제1 실리사이드를 형성하여 폴리사이드 게이트전극을 형성하는 단계; 상기 게이트전극상에 게이트 절연막을 형성하는 단계; 상기 반도체기판상에 콘택홀을 갖는 층간절연막을 형성하는 단계; 상기 콘택홀의 측벽에 스페이서(spacer)를 형성하는 단계; 상기 반도체기판전면에 도핑된 다결정실리콘을 형성하는 단계; 및 상기 콘택홀에 도핑된 제2 실리사이드를 매립하여 형성하는 단계를 포함하는 반도체장치의 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 제1, 제2 실리사이드의 도핑은 포스핀(PH3)이나 삼 수소화 비소(AsH3)중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
  3. 제 1 항에 있어서, 상기 제1, 제2 실리사이드는 텅스텐, 티타늄 몰리브덴, 니켈 및 코발트 실리사이드로 이루어진 일군중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체장치의 트랜지스터 제조방법.
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