JPH08264786A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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- JPH08264786A JPH08264786A JP8014077A JP1407796A JPH08264786A JP H08264786 A JPH08264786 A JP H08264786A JP 8014077 A JP8014077 A JP 8014077A JP 1407796 A JP1407796 A JP 1407796A JP H08264786 A JPH08264786 A JP H08264786A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】
【課題】 シリサイドに直接導電性不純物をドーピング
するトランジスタの製造方法を提供する。 【解決手段】 ドーピングされた第１シリサイド３６が
ゲート電極上に形成されたトランジスタを活性領域上に
形成し、半導体基板３０の全面にコンタクトホール４１
を有する層間絶縁膜４０を形成し、コンタクトホール４
１の内壁にスペーサ４２を形成し、半導体基板３０の全
面にドーピングされた多結晶シリコン膜４４を薄く形成
し、ドーピングされた第２シリサイド４６をコンタクト
ホール４１を埋立てて多結晶シリコン膜４４の全面に形
成する。シリサイド３６、４６に導電性不純物を直接ド
ーピングすることにより、多結晶シリコン膜４４の導電
性不純物が熱処理過程で外部へ拡散されることを抑制し
うる。このように、ドーピングされたシリサイド膜を使
用することにより、ポリサイドゲート電極のスレショル
ド電圧の増加と、飽和電流の減少を抑制する利点があ
る。
するトランジスタの製造方法を提供する。 【解決手段】 ドーピングされた第１シリサイド３６が
ゲート電極上に形成されたトランジスタを活性領域上に
形成し、半導体基板３０の全面にコンタクトホール４１
を有する層間絶縁膜４０を形成し、コンタクトホール４
１の内壁にスペーサ４２を形成し、半導体基板３０の全
面にドーピングされた多結晶シリコン膜４４を薄く形成
し、ドーピングされた第２シリサイド４６をコンタクト
ホール４１を埋立てて多結晶シリコン膜４４の全面に形
成する。シリサイド３６、４６に導電性不純物を直接ド
ーピングすることにより、多結晶シリコン膜４４の導電
性不純物が熱処理過程で外部へ拡散されることを抑制し
うる。このように、ドーピングされたシリサイド膜を使
用することにより、ポリサイドゲート電極のスレショル
ド電圧の増加と、飽和電流の減少を抑制する利点があ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のトラ
ンジスタの製造方法に係り、特に、ドーピングされたシ
リサイドで形成することを特徴とする半導体装置のトラ
ンジスタの製造方法に関する。
ンジスタの製造方法に係り、特に、ドーピングされたシ
リサイドで形成することを特徴とする半導体装置のトラ
ンジスタの製造方法に関する。
【０００２】
【従来の技術】シリコン基板上にニッケルのような金属
膜を形成すれば、原子等の相互拡散によって前記ニッケ
ルより低い熱力学的自由エネルギーを有する金属−シリ
コン化合物、すなわち、シリサイドが形成される。この
ようなシリサイドは抵抗が低いので、ニッケルはシリサ
イドと低抵抗接触で形成しうる。
膜を形成すれば、原子等の相互拡散によって前記ニッケ
ルより低い熱力学的自由エネルギーを有する金属−シリ
コン化合物、すなわち、シリサイドが形成される。この
ようなシリサイドは抵抗が低いので、ニッケルはシリサ
イドと低抵抗接触で形成しうる。
【０００３】メモリセルを形成する過程でシリサイドを
形成する理由は、シリサイドとシリコン基板とのインタ
フェースを平面で形成することができ、８００℃以上の
高温でも安定性を維持しうるからである。シリサイドを
形成する間には、良好な真空状態を維持するべきで汚染
粒子が流入されることを防ぐべきである。それだけでな
く、シリサイドの形成過程で炭化水素や酸化物等が注入
されるとシリサイドと基板の間のインタフェースは粗く
なる。多くのシリコンを含有する化合物、例えば、ＭＳ
ｉ2 で示されるdisilicide（ここで、Ｍは耐熱性金属で
ある）は、シリサイドが分解されるほどの高い温度でな
ければ形成されない。シリサイドを形成する方法には２
つがある。第１は金属原子とシリコン原子等を一緒にシ
リコン基板上に形成する方法である。第２はシリコン基
板上に金属膜を蒸着した後、熱拡散によってシリサイド
を形成する方法である。このような方法でシリサイドを
形成する間に熱処理が必要である。これは、前記金属原
子とシリコン原子が同時に蒸着されると、いったん非晶
質のアモルファス状態を形成するためである。アモルフ
ァスは、適切な熱処理を加えることにより多結晶物質に
変えることができる。また、前記金属膜をシリコン基板
上に蒸着する場合には、熱処理を加えることにより金属
原子とシリコン原子を相互拡散させてシリサイドを形成
しうるためである。
形成する理由は、シリサイドとシリコン基板とのインタ
フェースを平面で形成することができ、８００℃以上の
高温でも安定性を維持しうるからである。シリサイドを
形成する間には、良好な真空状態を維持するべきで汚染
粒子が流入されることを防ぐべきである。それだけでな
く、シリサイドの形成過程で炭化水素や酸化物等が注入
されるとシリサイドと基板の間のインタフェースは粗く
なる。多くのシリコンを含有する化合物、例えば、ＭＳ
ｉ2 で示されるdisilicide（ここで、Ｍは耐熱性金属で
ある）は、シリサイドが分解されるほどの高い温度でな
ければ形成されない。シリサイドを形成する方法には２
つがある。第１は金属原子とシリコン原子等を一緒にシ
リコン基板上に形成する方法である。第２はシリコン基
板上に金属膜を蒸着した後、熱拡散によってシリサイド
を形成する方法である。このような方法でシリサイドを
形成する間に熱処理が必要である。これは、前記金属原
子とシリコン原子が同時に蒸着されると、いったん非晶
質のアモルファス状態を形成するためである。アモルフ
ァスは、適切な熱処理を加えることにより多結晶物質に
変えることができる。また、前記金属膜をシリコン基板
上に蒸着する場合には、熱処理を加えることにより金属
原子とシリコン原子を相互拡散させてシリサイドを形成
しうるためである。
【０００４】金属と半導体を接触させると、界面ではシ
ョットキー障壁というポテンシャル障壁が形成される。
このようなポテンシャル障壁によって、低濃度でドーピ
ングされた半導体基板上に蒸着された金属膜はp-n接合
ダイオードとほどんど同じ電流−電圧（I-V）特性を示
す。また、高濃度でドーピングされた半導体と接する金
属膜は一般的に電流の流れに対してインピーダンス特性
が示されない線形の電流−電圧特性を有するオーム接触
を形成する。
ョットキー障壁というポテンシャル障壁が形成される。
このようなポテンシャル障壁によって、低濃度でドーピ
ングされた半導体基板上に蒸着された金属膜はp-n接合
ダイオードとほどんど同じ電流−電圧（I-V）特性を示
す。また、高濃度でドーピングされた半導体と接する金
属膜は一般的に電流の流れに対してインピーダンス特性
が示されない線形の電流−電圧特性を有するオーム接触
を形成する。
【０００５】半導体装置の動作速度を速くするために既
存のポリシリコンゲートをポリサイドゲートに代置して
いる。なぜなら、ポリサイドで形成されたゲートは既存
のポリシリコンゲートに比べて線抵抗が１／２０以下と
非常に低いので半導体装置の動作速度を速くするのに寄
与するからである。しかし、ゲートを形成するのにポリ
サイドを利用する場合、ゲートを形成した後にいろいろ
の段階の熱処理を経る間にシリサイド下部に形成された
多結晶シリコン内に含有されたりんはシリサイド方向へ
外部拡散を起こす。従って、前記多結晶シリコン内のり
んの量は減少することになる。このようなりんの減少
は、図２に示すように、トランジスタの特性等の中で飽
和電流を減少させ、スレショルド電圧を増加させ、また
接触抵抗を増加させる問題点がある。ゲートと接触抵抗
との関係を表１に示す。
存のポリシリコンゲートをポリサイドゲートに代置して
いる。なぜなら、ポリサイドで形成されたゲートは既存
のポリシリコンゲートに比べて線抵抗が１／２０以下と
非常に低いので半導体装置の動作速度を速くするのに寄
与するからである。しかし、ゲートを形成するのにポリ
サイドを利用する場合、ゲートを形成した後にいろいろ
の段階の熱処理を経る間にシリサイド下部に形成された
多結晶シリコン内に含有されたりんはシリサイド方向へ
外部拡散を起こす。従って、前記多結晶シリコン内のり
んの量は減少することになる。このようなりんの減少
は、図２に示すように、トランジスタの特性等の中で飽
和電流を減少させ、スレショルド電圧を増加させ、また
接触抵抗を増加させる問題点がある。ゲートと接触抵抗
との関係を表１に示す。
【０００６】
【表１】
【０００７】従って、この問題点を解決するために人為
的にゲートへ不純物を注入する研究（参照：J JAP,198
4,VOL 23No.7 PP L493-L495,"Deposition of Phosphoru
s Doped Silicon Films by Thermal Decomposition of
Disilane"）が進行されているが、この工程は不純物の
注入時、ゲート下部のゲート酸化膜に影響を与える可能
性が高い。
的にゲートへ不純物を注入する研究（参照：J JAP,198
4,VOL 23No.7 PP L493-L495,"Deposition of Phosphoru
s Doped Silicon Films by Thermal Decomposition of
Disilane"）が進行されているが、この工程は不純物の
注入時、ゲート下部のゲート酸化膜に影響を与える可能
性が高い。
【０００８】図１は、従来の技術によって製造された半
導体装置のトランジスタを示した図面である。その製造
方法を見れば、半導体基板上１にフィールド酸化膜２を
形成して活性領域と非活性領域を区分した後、前記活性
領域上にゲート酸化膜３を蒸着する。次いで、前記ゲー
ト酸化膜３の全面に多結晶シリコンを形成した後、フォ
トレジスト（図示せず）を薄く塗布する。前記フォトレ
ジストをパタニングしてゲート電極を限定するパターン
を形成する。これをマスクとして前記多結晶シリコンを
パタニングする。前記パタニングされた多結晶シリコン
（以下、「第１導電層」という）を包含する基板全面に
導電性不純物をイオン注入してソース領域７およびドレ
イン領域９を形成する。フォトレジストパターンを除去
した後、引続いて前記第１導電層５の全面に純粋金属を
薄く蒸着した後、熱処理を施す。これにより、前記第１
導電層５と純粋金属の界面で前記金属原子と前記第１導
電層５を形成するシリコン原子の間の相互拡散によりシ
リサイド１１が形成される。前記結果物上にゲート保護
膜１３を形成してパタニングする。次いで、周辺回路部
位には、図１に示すように、前記結果物の全面にコンタ
クトホール１６を有する絶縁膜１５を形成する。コンタ
クトホール１６を埋込みながら、前記絶縁膜１５の全面
にドーピングされた多結晶シリコンと上部のシリサイド
２１を順次的に形成する。次いで、通常的な方法でトラ
ンジスタを完成する。
導体装置のトランジスタを示した図面である。その製造
方法を見れば、半導体基板上１にフィールド酸化膜２を
形成して活性領域と非活性領域を区分した後、前記活性
領域上にゲート酸化膜３を蒸着する。次いで、前記ゲー
ト酸化膜３の全面に多結晶シリコンを形成した後、フォ
トレジスト（図示せず）を薄く塗布する。前記フォトレ
ジストをパタニングしてゲート電極を限定するパターン
を形成する。これをマスクとして前記多結晶シリコンを
パタニングする。前記パタニングされた多結晶シリコン
（以下、「第１導電層」という）を包含する基板全面に
導電性不純物をイオン注入してソース領域７およびドレ
イン領域９を形成する。フォトレジストパターンを除去
した後、引続いて前記第１導電層５の全面に純粋金属を
薄く蒸着した後、熱処理を施す。これにより、前記第１
導電層５と純粋金属の界面で前記金属原子と前記第１導
電層５を形成するシリコン原子の間の相互拡散によりシ
リサイド１１が形成される。前記結果物上にゲート保護
膜１３を形成してパタニングする。次いで、周辺回路部
位には、図１に示すように、前記結果物の全面にコンタ
クトホール１６を有する絶縁膜１５を形成する。コンタ
クトホール１６を埋込みながら、前記絶縁膜１５の全面
にドーピングされた多結晶シリコンと上部のシリサイド
２１を順次的に形成する。次いで、通常的な方法でトラ
ンジスタを完成する。
【０００９】前記のように従来の技術によるトランジス
タの製造方法は、ドーピングされた多結晶シリコン上に
純粋金属を形成した後、後続工程で熱処理してシリサイ
ドを形成する。この際、多結晶シリコン内にドーピング
された導電性の不純物が外部拡散によりシリサイドに拡
散する。したがって、前記ドーピングされた多結晶シリ
コン内には導電性の不純物が減少することになる。結果
的に、導電性の不純物がシリサイドに拡散することによ
り、ゲート電極内には多数のキャリヤが減少し、飽和電
流値の減少とスレショルド電圧の増加を齎す。
タの製造方法は、ドーピングされた多結晶シリコン上に
純粋金属を形成した後、後続工程で熱処理してシリサイ
ドを形成する。この際、多結晶シリコン内にドーピング
された導電性の不純物が外部拡散によりシリサイドに拡
散する。したがって、前記ドーピングされた多結晶シリ
コン内には導電性の不純物が減少することになる。結果
的に、導電性の不純物がシリサイドに拡散することによ
り、ゲート電極内には多数のキャリヤが減少し、飽和電
流値の減少とスレショルド電圧の増加を齎す。
【００１０】
【発明が解決しょうとする課題】本発明の目的は、前述
の問題点を解決するためにゲート電極上にドーピングさ
れたシリサイドを形成するトランジスタの製造方法を提
供することにある。
の問題点を解決するためにゲート電極上にドーピングさ
れたシリサイドを形成するトランジスタの製造方法を提
供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に本発明のトランジスタの製造方法は、半導体基板に活
性領域を限定するフィールド酸化膜を形成する段階と、
前記活性領域上にドーピングされた第１シリサイド膜が
ゲート電極上に形成されたトランジスタを形成する段階
と、前記半導体基板の全面にコンタクトホールを有する
層間絶縁膜を形成する段階と、前記コンタクトホールの
内壁にスペーサを形成する段階と、前記半導体基板の全
面に薄くドーピングされた多結晶シリコン膜を形成する
段階と、前記コンタクトホールを埋込みながら前記ドー
ピングされた多結晶シリコン膜の全面にドーピングされ
た第２シリサイド膜を形成する段階を含むことを特徴と
する。
に本発明のトランジスタの製造方法は、半導体基板に活
性領域を限定するフィールド酸化膜を形成する段階と、
前記活性領域上にドーピングされた第１シリサイド膜が
ゲート電極上に形成されたトランジスタを形成する段階
と、前記半導体基板の全面にコンタクトホールを有する
層間絶縁膜を形成する段階と、前記コンタクトホールの
内壁にスペーサを形成する段階と、前記半導体基板の全
面に薄くドーピングされた多結晶シリコン膜を形成する
段階と、前記コンタクトホールを埋込みながら前記ドー
ピングされた多結晶シリコン膜の全面にドーピングされ
た第２シリサイド膜を形成する段階を含むことを特徴と
する。
【００１２】本発明によれば、前記第１、第２シリサイ
ド膜としてはタングステンシリサイドを使用する。前記
タングステンシリサイドの形成時、注入される導電性不
純物はホスフィン（ＰＨ3 ）を高温熱分解する時発生す
るりん（Ｐ）または三水素化砒素（ＡｓＨ3 ）を熱分解
すれば発生する砒素（Ａｓ）を利用する。前記ホスフィ
ンは４００℃以上の温度で熱分解される。したがって、
シリサイドにりんを注入するためには４００℃以上の温
度を維持する必要がある。本発明は、りんが注入された
タングステンシリサイドを形成するために５２０℃の高
温でＳｉＨ2 Ｃｌ2 とＷＦ6 ガスを半導体基板上に化学
気相蒸着（Chemical Vapor Deposion:以下CVDと呼
ぶ。）させながら同時にホスフィン気体を注入した。こ
の際、タングステンシリサイドの形成に使用される気体
の使用量はＳｉＨ2 Ｃｌ2 が１〜５００ＳＣＣＭ、ＷＦ
6 が１〜１０ＳＣＣＭほど使用する。そしてホスフィン
気体は３０〜４００ＳＣＣＭを使用する。アルゴンやヘ
リウム等の不活性気体は混合気体として使用する。前記
シリサイドとしてはタングステンたけではなくモリブデ
ン、チタン、ニッケルおよびコバルトよりなるグループ
の中から選択された少なくとも何れか一つを使用して形
成することもできる。ここにホスフィン気体を同時に注
入して導電性不純物が注入されたシリサイドを形成して
もよい。また、前記ホスフィン気体の代わりに三水素化
砒素気体を使用して導電性不純物が注入されたシリサイ
ドを形成することもできる。
ド膜としてはタングステンシリサイドを使用する。前記
タングステンシリサイドの形成時、注入される導電性不
純物はホスフィン（ＰＨ3 ）を高温熱分解する時発生す
るりん（Ｐ）または三水素化砒素（ＡｓＨ3 ）を熱分解
すれば発生する砒素（Ａｓ）を利用する。前記ホスフィ
ンは４００℃以上の温度で熱分解される。したがって、
シリサイドにりんを注入するためには４００℃以上の温
度を維持する必要がある。本発明は、りんが注入された
タングステンシリサイドを形成するために５２０℃の高
温でＳｉＨ2 Ｃｌ2 とＷＦ6 ガスを半導体基板上に化学
気相蒸着（Chemical Vapor Deposion:以下CVDと呼
ぶ。）させながら同時にホスフィン気体を注入した。こ
の際、タングステンシリサイドの形成に使用される気体
の使用量はＳｉＨ2 Ｃｌ2 が１〜５００ＳＣＣＭ、ＷＦ
6 が１〜１０ＳＣＣＭほど使用する。そしてホスフィン
気体は３０〜４００ＳＣＣＭを使用する。アルゴンやヘ
リウム等の不活性気体は混合気体として使用する。前記
シリサイドとしてはタングステンたけではなくモリブデ
ン、チタン、ニッケルおよびコバルトよりなるグループ
の中から選択された少なくとも何れか一つを使用して形
成することもできる。ここにホスフィン気体を同時に注
入して導電性不純物が注入されたシリサイドを形成して
もよい。また、前記ホスフィン気体の代わりに三水素化
砒素気体を使用して導電性不純物が注入されたシリサイ
ドを形成することもできる。
【００１３】本発明は、直接シリサイドに導電性不純物
をイオン注入することにより、ゲート電極内に注入され
た導電性不純物がシリサイドへ外部拡散することが防げ
る。したがって、ゲート電極のスレショルド電圧の増加
と飽和電流の減少を抑制しうる。
をイオン注入することにより、ゲート電極内に注入され
た導電性不純物がシリサイドへ外部拡散することが防げ
る。したがって、ゲート電極のスレショルド電圧の増加
と飽和電流の減少を抑制しうる。
【００１４】
【発明の実施の形態】以下、本発明の実施例を添付した
図面に基づき詳しく説明する。図３Ａ〜図３Ｂは，本発
明によるトランジスタの製造方法を段階別に示した図面
である。図３Ａは、第１シリサイドを形成する段階を示
す。具体的には、半導体基板３０の上に窒化膜（図示し
ない）を蒸着した後、パタニングして活性領域とフィー
ルド領域を限定する。次いで、前記結果物を酸化させる
と、前記窒化膜が除去された非活性領域にフィールド酸
化膜３１が厚く形成される。次いで、活性領域にある窒
化膜を除去した後、前記結果物を包含する半導体基板上
にゲート酸化膜３２を形成する。
図面に基づき詳しく説明する。図３Ａ〜図３Ｂは，本発
明によるトランジスタの製造方法を段階別に示した図面
である。図３Ａは、第１シリサイドを形成する段階を示
す。具体的には、半導体基板３０の上に窒化膜（図示し
ない）を蒸着した後、パタニングして活性領域とフィー
ルド領域を限定する。次いで、前記結果物を酸化させる
と、前記窒化膜が除去された非活性領域にフィールド酸
化膜３１が厚く形成される。次いで、活性領域にある窒
化膜を除去した後、前記結果物を包含する半導体基板上
にゲート酸化膜３２を形成する。
【００１５】前記ゲート酸化膜３２上に、導電性不純物
がドーピングされたゲートポリシリコン３４を蒸着す
る。次いで、前記結果物を包含する半導体基板の全面に
導電性不純物をイオン注入してソース領域３５およびド
レイン領域３５ａを形成する。続いて、前記ゲートポリ
シリコン３４の上のゲートポリシリコンにドーピングさ
れた導電性不純物と同じ導電性不純物がドーピングされ
た第１シリサイド３６を形成してポリサイドゲート電極
を形成する。
がドーピングされたゲートポリシリコン３４を蒸着す
る。次いで、前記結果物を包含する半導体基板の全面に
導電性不純物をイオン注入してソース領域３５およびド
レイン領域３５ａを形成する。続いて、前記ゲートポリ
シリコン３４の上のゲートポリシリコンにドーピングさ
れた導電性不純物と同じ導電性不純物がドーピングされ
た第１シリサイド３６を形成してポリサイドゲート電極
を形成する。
【００１６】前記ドーピングされた第１シリサイドだけ
ではなく、下記第２ドーピングされたシリサイドを形成
するのに使用するCVD装置内の反応チャンバは、図５に
示されたように、反応温度を維持するための発熱抵抗体
４ａ、混合ガスを供給するシャワーヘッド４ｂおよびウ
ェハーを支えるサセプタ４ｃ部位に大きく分けられる。
本発明では、プレート形の発熱抵抗体４ａを使用して、
シャワーヘッド４ｂを通して外部から混合された気体を
反応チャンバに均一に供給する。また、発熱抵抗体４ａ
の上段に位置したサセプタ４ｃには、ガス反応の間にウ
ェーハを支えて反応温度を維持するためにグラファイト
材質を使用する。
ではなく、下記第２ドーピングされたシリサイドを形成
するのに使用するCVD装置内の反応チャンバは、図５に
示されたように、反応温度を維持するための発熱抵抗体
４ａ、混合ガスを供給するシャワーヘッド４ｂおよびウ
ェハーを支えるサセプタ４ｃ部位に大きく分けられる。
本発明では、プレート形の発熱抵抗体４ａを使用して、
シャワーヘッド４ｂを通して外部から混合された気体を
反応チャンバに均一に供給する。また、発熱抵抗体４ａ
の上段に位置したサセプタ４ｃには、ガス反応の間にウ
ェーハを支えて反応温度を維持するためにグラファイト
材質を使用する。
【００１７】前記導電性の不純物としてはホスフィン気
体を高温で熱分解して使用したり、三水素化砒素を熱分
解して使用しても良い。前記りんの生成気体のホスフィ
ン気体は４００℃くらいの高温で水素とりんに分解され
る。したがって、りんドーピングされた第１シリサイド
３６を形成する気体の化学反応は５２０℃くらいの高温
でCVD方式を利用して行われる。前記第１シリサイドは
タングステンシリサイドである。
体を高温で熱分解して使用したり、三水素化砒素を熱分
解して使用しても良い。前記りんの生成気体のホスフィ
ン気体は４００℃くらいの高温で水素とりんに分解され
る。したがって、りんドーピングされた第１シリサイド
３６を形成する気体の化学反応は５２０℃くらいの高温
でCVD方式を利用して行われる。前記第１シリサイドは
タングステンシリサイドである。
【００１８】なお、ニッケル、コバルト、モリブデンお
よびチタンシリサイドよりなるグループの中から選択さ
れた少なくとも何れか一つにホスフィン気体のりんや三
水素化砒素の砒素を注入してシリサイドを形成してもよ
い。前記りんドーピングされた第１タングステンシリサ
イドはＳｉＨ2 Ｃｌ2 とＷＦ6 気体を使用して形成す
る。その使用量は、ＳｉＨ2 Ｃｌ2 が１〜５００ＳＣＣ
Ｍ、ＷＦ6 が１〜１０ＳＣＣＭほど使用する。そしてホ
スフィンは３０〜４００ＳＣＣＭほど使用する。また、
アルゴンやヘリウム等の不活性気体は混合気体として使
用する。
よびチタンシリサイドよりなるグループの中から選択さ
れた少なくとも何れか一つにホスフィン気体のりんや三
水素化砒素の砒素を注入してシリサイドを形成してもよ
い。前記りんドーピングされた第１タングステンシリサ
イドはＳｉＨ2 Ｃｌ2 とＷＦ6 気体を使用して形成す
る。その使用量は、ＳｉＨ2 Ｃｌ2 が１〜５００ＳＣＣ
Ｍ、ＷＦ6 が１〜１０ＳＣＣＭほど使用する。そしてホ
スフィンは３０〜４００ＳＣＣＭほど使用する。また、
アルゴンやヘリウム等の不活性気体は混合気体として使
用する。
【００１９】図３Ｂはコンタクトホールを有する絶縁
膜、ビットライン用の多結晶シリコンおよび第２シリサ
イドを順次的に形成する段階を示す。具体的には、前記
図３Ａの結果物を有する半導体基板３０の上にCVD方法
で絶縁膜を蒸着した後、この絶縁膜をパタニングしてゲ
ート保護膜３８を形成する。以降、前記結果物の全面に
周辺回路部位を示した図面に示されたようにコンタクト
ホール４１を有する層間絶縁膜４０を蒸着する。前記コ
ンタクトホール４１は、前記第１シリサイド３６の上の
一部分に形成される。引き続き、前記コンタクトホール
４１の内壁にスペーサ４２を形成する。次の工程とし
て、前記結果物を有する半導体基板の全面にりんドーピ
ングされた多結晶シリコン膜４４を薄く蒸着する。これ
により、前記コンタクトホール４１の底、すなわち、第
１シリサイドの上にりんドーピングされた多結晶シリコ
ン膜４４が薄く形成される。引き続き、前記コンタクト
ホール４１を埋込みながら前記多結晶シリコン膜４４の
全面にりんドーピングされた第２シリサイド４６を形成
する。以降、通常の方法でトランジスタを完成する。
膜、ビットライン用の多結晶シリコンおよび第２シリサ
イドを順次的に形成する段階を示す。具体的には、前記
図３Ａの結果物を有する半導体基板３０の上にCVD方法
で絶縁膜を蒸着した後、この絶縁膜をパタニングしてゲ
ート保護膜３８を形成する。以降、前記結果物の全面に
周辺回路部位を示した図面に示されたようにコンタクト
ホール４１を有する層間絶縁膜４０を蒸着する。前記コ
ンタクトホール４１は、前記第１シリサイド３６の上の
一部分に形成される。引き続き、前記コンタクトホール
４１の内壁にスペーサ４２を形成する。次の工程とし
て、前記結果物を有する半導体基板の全面にりんドーピ
ングされた多結晶シリコン膜４４を薄く蒸着する。これ
により、前記コンタクトホール４１の底、すなわち、第
１シリサイドの上にりんドーピングされた多結晶シリコ
ン膜４４が薄く形成される。引き続き、前記コンタクト
ホール４１を埋込みながら前記多結晶シリコン膜４４の
全面にりんドーピングされた第２シリサイド４６を形成
する。以降、通常の方法でトランジスタを完成する。
【００２０】図４Ａ〜図４Ｂは、従来の技術によるポリ
サイドと本発明によるポリサイドの形成後の内部の物理
的状態を比較するために示した図面である。具体的に
は、図３Ｂの周辺回路部位を示す図面で点線円Ａで示さ
れた部分の内部の物理的状態について、従来の技術によ
り形成した場合（図４Ａ）と本発明を使用して形成した
場合（図４Ｂ）とを比較して示した図面である。従来の
技術によって形成されたポリサイドの内部状態を示す図
４Ａは、ゲート電極線やビットラインを形成するポリサ
イド構造で下部のりんドーピングされた多結晶シリコン
膜５、１９は一般的なＣＭＯＳ工程を通しながら熱処理
を受けることになり、この熱処理によって多結晶シリコ
ン膜５、１９に注入されたりんがシリサイド１１、２１
層へ外部拡散を起こして多結晶シリコン膜５、１９中の
りんの濃度が減少することを示す。前記多結晶シリコン
膜中のりんの減少すると、ゲート電極のスレショルド電
圧の増加と飽和電流の減少をもたらすので望ましくな
い。
サイドと本発明によるポリサイドの形成後の内部の物理
的状態を比較するために示した図面である。具体的に
は、図３Ｂの周辺回路部位を示す図面で点線円Ａで示さ
れた部分の内部の物理的状態について、従来の技術によ
り形成した場合（図４Ａ）と本発明を使用して形成した
場合（図４Ｂ）とを比較して示した図面である。従来の
技術によって形成されたポリサイドの内部状態を示す図
４Ａは、ゲート電極線やビットラインを形成するポリサ
イド構造で下部のりんドーピングされた多結晶シリコン
膜５、１９は一般的なＣＭＯＳ工程を通しながら熱処理
を受けることになり、この熱処理によって多結晶シリコ
ン膜５、１９に注入されたりんがシリサイド１１、２１
層へ外部拡散を起こして多結晶シリコン膜５、１９中の
りんの濃度が減少することを示す。前記多結晶シリコン
膜中のりんの減少すると、ゲート電極のスレショルド電
圧の増加と飽和電流の減少をもたらすので望ましくな
い。
【００２１】図４Ｂは本発明によって形成されたポリサ
イド構造を示す。具体的には、前記第１、第２シリサイ
ド３６、４６がりんによってドーピングされていること
により、多結晶シリコン膜３４、４４のりんが次の工程
の熱処理でこれ以上外部拡散を起さないことを示す。し
たがって、多結晶シリコン膜内のりんの濃度は変化され
ないことがわかる。
イド構造を示す。具体的には、前記第１、第２シリサイ
ド３６、４６がりんによってドーピングされていること
により、多結晶シリコン膜３４、４４のりんが次の工程
の熱処理でこれ以上外部拡散を起さないことを示す。し
たがって、多結晶シリコン膜内のりんの濃度は変化され
ないことがわかる。
【００２２】
【発明の効果】以上、本発明によるとシリサイド膜に直
接導電性不純物をドーピングさせる。したがって、ドー
ピングされたシリサイド膜と接する多結晶シリコン膜内
の導電性不純物がシリサイド膜へ拡散することを防げ
る。この結果として、多結晶シリコンで形成されたゲー
ト電極の敷居電圧が増加することと飽和電流が減少する
ことを抑制しうる。また、コンタクトホールで接触抵抗
を低くして半導体装置の信頼性を向上させうる。
接導電性不純物をドーピングさせる。したがって、ドー
ピングされたシリサイド膜と接する多結晶シリコン膜内
の導電性不純物がシリサイド膜へ拡散することを防げ
る。この結果として、多結晶シリコンで形成されたゲー
ト電極の敷居電圧が増加することと飽和電流が減少する
ことを抑制しうる。また、コンタクトホールで接触抵抗
を低くして半導体装置の信頼性を向上させうる。
【００２３】本発明は前記実施例に限定されなく、本発
明の技術的思想内で当分野で通常の知識を有する者によ
り多くの変形が可能であることは明白である。
明の技術的思想内で当分野で通常の知識を有する者によ
り多くの変形が可能であることは明白である。
【図１】従来の技術によって製造されたトランジスタを
示す断面図であり、Ａはセルアレー部位を示し、Ｂは周
辺回路部位を示す。
示す断面図であり、Ａはセルアレー部位を示し、Ｂは周
辺回路部位を示す。
【図２】従来のポリシリコンおよびタングステンポリサ
イドよりなるゲートの敷居電圧と飽和電流値の比較を示
した特性図である。
イドよりなるゲートの敷居電圧と飽和電流値の比較を示
した特性図である。
【図３】Ａ〜Ｃは、本発明の一実施例による半導体装置
のトランジスタの製造方法を段階別に示した断面図であ
る。
のトランジスタの製造方法を段階別に示した断面図であ
る。
【図４】ポリサイド内部の物理的状態を示す模式的断面
図であり、Ａは従来の技術により形成されたポリサイド
内部の物理的状態を示し、Ｂは本発明の一実施例によっ
て形成されたポリサイド内部の物理的状態を示す。
図であり、Ａは従来の技術により形成されたポリサイド
内部の物理的状態を示し、Ｂは本発明の一実施例によっ
て形成されたポリサイド内部の物理的状態を示す。
【図５】本発明の一実施例に使用した化学気相蒸着装置
を示す断面図である。
を示す断面図である。
３０ 半導体基板 ３１ フィールド酸化膜 ３２ ゲート酸化膜 ３４ ゲートポリシリコン ３５ ソース領域 ３５ａ ドレーン領域 ３６ 第１シリサイド（第１シリサイド膜） ３８ ゲート保護膜 ４０ 層間絶縁膜 ４１ コンタクトホール ４２ スペーサ ４４ 多結晶シリコン膜 ４６ 第２シリサイド（第２シリサイド膜）
Claims (3)
- 【請求項１】 半導体基板に活性領域を限定するフィー
ルド酸化膜を形成する段階と、 前記活性領域上にドーピングされた第１シリサイド膜が
ゲート電極上に形成されたトランジスタを形成する段階
と、 前記半導体基板の全面にコンタクトホールを有する層間
絶縁膜を形成する段階と、 前記コンタクトホールの内壁にスペーサを形成する段階
と、 前記半導体基板の全面に薄くドーピングされた多結晶シ
リコン膜を形成する段階と、 前記コンタクトホールを埋込みながら前記ドーピングさ
れた多結晶シリコン膜の全面にドーピングされた第２シ
リサイド膜を形成する段階を含むことを特徴とするトラ
ンジスタの製造方法。 - 【請求項２】 前記第１、第２シリサイド膜はホスフィ
ン、三水素化砒素の中から選択された何れか一つを使用
してドーピングされることを特徴とする請求項１記載の
トランジスタの製造方法。 - 【請求項３】 前記第１、第２シリサイド膜はタングス
テン、チタニウム、モリブデン、ニッケルおよびコバル
トシリサイド膜よりなるグループの中から選択された少
なくとも何れか一つで形成することを特徴とする請求項
１記載のトランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P4715 | 1995-03-08 | ||
| KR1019950004715A KR0141165B1 (ko) | 1995-03-08 | 1995-03-08 | 반도체장치의 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264786A true JPH08264786A (ja) | 1996-10-11 |
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Family
ID=19409412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01407796A Expired - Fee Related JP3664793B2 (ja) | 1995-03-08 | 1996-01-30 | トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5837605A (ja) |
| JP (1) | JP3664793B2 (ja) |
| KR (1) | KR0141165B1 (ja) |
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|---|---|---|---|---|
| JP2000124219A (ja) * | 1998-08-11 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2000150416A (ja) | 1998-09-01 | 2000-05-30 | Tokyo Electron Ltd | タングステンシリサイド膜及びその成膜方法 |
| JP4390616B2 (ja) * | 2004-04-27 | 2009-12-24 | Ｎｅｃエレクトロニクス株式会社 | 洗浄液及び半導体装置の製造方法 |
| KR100741857B1 (ko) | 2006-05-03 | 2007-07-24 | 삼성전자주식회사 | 계면 저항을 줄일 수 있는 게이트 콘택 구조체를 구비하는반도체 장치 및 그 제조 방법 |
| JP2011040513A (ja) * | 2009-08-10 | 2011-02-24 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587865A (ja) * | 1981-07-06 | 1983-01-17 | Hitachi Ltd | 金属とシリコンとの電気的に安定な化合物層の形成方法 |
| US4782033A (en) * | 1985-11-27 | 1988-11-01 | Siemens Aktiengesellschaft | Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate |
| US4818723A (en) * | 1985-11-27 | 1989-04-04 | Advanced Micro Devices, Inc. | Silicide contact plug formation technique |
| KR900003618B1 (ko) * | 1986-05-30 | 1990-05-26 | 후지쓰가부시끼가이샤 | 반도체장치 및 그 제조방법 |
| ATE94688T1 (de) * | 1986-07-04 | 1993-10-15 | Siemens Ag | Integrierte bipolar- und komplementaere mostransistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung. |
| US5113238A (en) * | 1989-01-06 | 1992-05-12 | Wang Chen Chin | Contactless non-volatile memory array cells |
| US5483104A (en) * | 1990-01-12 | 1996-01-09 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| JPH0680638B2 (ja) * | 1990-07-05 | 1994-10-12 | 株式会社東芝 | 半導体装置の製造方法 |
| US5231052A (en) * | 1991-02-14 | 1993-07-27 | Industrial Technology Research Institute | Process for forming a multilayer polysilicon semiconductor electrode |
| US5355010A (en) * | 1991-06-21 | 1994-10-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide |
| KR960002064B1 (ko) * | 1992-11-16 | 1996-02-10 | 현대전자산업주식회사 | 반도체 소자의 콘택 제조방법 |
| US5395784A (en) * | 1993-04-14 | 1995-03-07 | Industrial Technology Research Institute | Method of manufacturing low leakage and long retention time DRAM |
-
1995
- 1995-03-08 KR KR1019950004715A patent/KR0141165B1/ko not_active IP Right Cessation
- 1995-11-27 US US08/563,082 patent/US5837605A/en not_active Expired - Lifetime
-
1996
- 1996-01-30 JP JP01407796A patent/JP3664793B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5837605A (en) | 1998-11-17 |
| KR0141165B1 (ko) | 1998-07-15 |
| JP3664793B2 (ja) | 2005-06-29 |
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