KR20000045890A - 폴리사이드 게이트 전극 형성 방법 - Google Patents
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Abstract
폴리사이드 게이트 전극 형성 방법에 관하여 개시한다. 본 발명은 다결정실리콘층에 1021내지1023원자/㎤ 의 농도로 붕소 또는 인 이온을 주입하는 단계; 상기 주입된 붕소 또는 인 이온이 다결정실리콘과 반응하여 SiPx층 또는 SiBx층이 형성되도록 500 내지 650℃ 에서 상기 다결정실리콘층 상에 실리사이드층을 형성하는 단계; 및 상기 실리사이드층 및 상기 다결정실리콘층을 패터닝하여 폴리사이드 구조의 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 간단한 공정으로 게이트 바이어스 전압의 변화를 수반하지 않으면서 실리사이드층과 다결정실리콘층 사이의 확산방지 기능을 수행할 수 있는 확산방지막을 형성할 수 있다.
Description
본 발명은 폴리사이드 게이트 전극 형성 방법에 관한 것으로, 특히 다결정실리콘층에 SiBx 또는 SiPx 로 이루어진 전도성 확산방지막이 형성되도록 함으로써 실리사이드층과 다결정실리콘층에 존재하는 불순물들의 상호확산을 방지할 수 있는 폴리사이드(polycide) 게이트 전극 형성 방법에 관한 것이다.
종래의 반도체 장치는 게이트 전극으로서 불순물이 도핑된 다결정실리콘을 사용하였으나, 최근에는 신호처리속도의 향상을 위해 다결정실리콘의 장점을 갖춤과 동시에 더 낮은 면저항(sheet resistance)값을 갖는 폴리사이드 구조의 게이트 전극(이하, 폴리사이드 게이트 전극)을 사용하고 있다. 폴리사이드 구조라 함은 다결정실리콘층 상에 실리사이드층이 순차적으로 적층된 구조를 말한다.
그러나, 폴리사이드 게이트 전극을 형성함에 있어서는 다결정실리콘층에 있는 도펀트(dopant)가 후속열처리 공정에서 실리사이드층으로 확산해나가 다결정실리콘층의 저항이 증가하거나, 실리사이드층에 존재하는 불순물이 다결정실리콘층을 통해 게이트 절연막까지 확산해 들어와 문턱전압(threshold voltage)이 변화하는 등의 문제가 지적되고 있다.
예컨대, 텅스텐실리사이드는 통상 SiH4(monosilane, MS)기체를 WF6기체로 환원시키거나, SiH2Cl2(dichlorosilane, 이하 "DCS")기체를 WF6기체로 환원시켜 형성하므로 텅스텐실리사이드층에 플루오르(F)가 원하지 않게 존재하게 된다. 이 플루오르가 후속 열처리 공정에서 다결정실리콘층을 통하여 게이트 절연막으로 확산해 들어가 게이트 절연막의 전기적 특성을 열화시킨다. MS 기체를 이용할 경우 1019내지 1020원자/㎤, DCS 기체를 이용할 경우는 1016내지 1017원자/㎤ 의 플루오르가 텅스텐실리사이드에 존재한다. 텅스텐실리사이드에 플루오르가 적게 함유된다는 점에서 텅스텐실리사이드 형성시 DCS 기체를 이용하는 것이 바람직하다.
도 1 내지 도 6은 종래 기술에 의한 폴리사이드 게이트 전극 형성 방법을 설명하기 위한 도면들이다.
도 1은 게이트 절연막(20) 및 다결정실리콘층(30)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(10) 상에 게이트 절연막(20)을 형성한 후, 화학기상증착(chemical vapor deposition) 방법으로 상기 게이트 절연막(20) 상에 인(P)이 도핑된 다결정실리콘층(30)을 형성한다.
도 2는 텅스텐실리사이드층(40)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 550 내지 650℃ 의 온도범위에서 상기 다결정실리콘층(30) 상에 DCS 기체와 WF6기체를 사용하여 텅스텐실리사이드층(40)을 형성한다. 이때, 상술한 바와 같이 1016내지 1017원자/㎤ 의 플루오르가 상기 텅스텐실리사이드층(40)에 잔류하게 된다. 텅스텐실리사이드가 증착되는 과정에서 상기 다결정실리콘층(30)에 존재하는 인(P)이 상기 다결정실리콘층(30)의 표면으로 확산해나가 상기 다결정실리콘층(30)의 계면에 미세 홈(grooving)이 생기고 이러한 불균일 계면에 의해 트랜지스터의 전기적 특성이 나빠진다. 그리고, 인(P)이 WF6기체의 W와 우선적으로 반응하여 상기 텅스텐실리콘층(40)과 상기 다결정실리콘층(30)의 계면에 텅스텐과 인의 화합물(미도시)이 형성됨으로써 상기 다결정실리콘층(30)과 상기 텅스텐실리사이드층(40) 사이의 접착력이 나빠질 뿐만 아니라, 상기 다결정실리콘층(30)에 인접하는 상기 텅스텐실리사이드층(40)이 실리콘이 상대적으로 부족한 텅스텐 과잉의 상태가 된다. 많은 양의 인(P)이 상기 텅스텐실리사이드층(40)으로 확산해 나가 상기 다결정실리콘층(30)에 있는 인(P)의 농도가 1016원자/㎤ 미만이 되었을 때에는 트랜지스터가 비정상적으로 동작하게 된다.
도 3은 게이트 전극(50)을 형성하는 단계를 설명하기 위한 단면도이다. 상기 게이트 절연막(20)이 노출되도록 상기 텅스텐실리사이드층(40) 및 상기 다결정실리콘층(30)을 순차적으로 이방성식각 함으로써 다결정실리콘층 패턴(30a) 및 텅스텐실리사이드층 패턴(40a)이 순차적으로 적층된 폴리사이드 게이트 전극(50)을 형성한다.
도 4는 산화막(60)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 게이트 전극(50)이 형성된 반도체 기판(10) 전면에 산화막(50)을 형성한다. 산화막 형성 과정에서는 반드시 열공정이 수반되므로 상기 산화막(50) 형성 시에 상기 텅스텐실리사이드층 패턴(40a)에 존재하는 플루오르(F)가 상기 다결정실리콘층 패턴(30a)을 통하여 상기 게이트 절연막(20)쪽으로 확산해 들어간다. 이에, 상기 게이트 절연막(20)의 두께가 증가하거나, 상기 다결정실리콘층 패턴(30a)과 상기 게이트 절연막(20)의 계면에 원하지 않는 전하 에너지 준위(charge center)가 형성되어GOI(gate oxide integrity) 특성이 저하된다. 또한, 상기 다결정실리콘층 패턴(30a)과 인접한 부분의 상기 텅스텐실리사이드층 패턴(40a)은 도 2에서 설명한 바와 같이 텅스텐 과잉 상태로서 상기 산화막(60) 형성 시에 이상산화(abnormal oxidation)현상이 발생하므로 산화막의 형성마진이 감소되게 된다.
도 5는 도 1 내지 도 4에서 설명한 문제점들을 해결하기 위해 제기된 종래의 반도체 장치의 게이트 전극 형성 방법을 설명하기 위한 단면도이다. 도 1 내지 도 4에서 도시한 참조번호와 동일한 참조번호는 동일부분을 나타낸다. 구체적으로, 상기 다결정실리콘층(30)의 표면을 질화시켜 상기 텅스텐실리사이드층 패턴(40a)과 상기 다결정실리콘층 패턴(30a) 사이에 질화층(35a) 예컨대, SiNx층 또는 WNx층을 형성한다. 상기 질화층(35a)은 확산방지막의 역할을 하여 확산에 의해 야기되는 트랜지스터의 전기적 특성 저하를 방지할 수 있다. 그러나, 상기 질화층(35a)의 유전특성에 의해 게이트 바이어스 전압(gate bias voltage)에 편차가 발생하게 되는 문제점이 발생한다.
도 6은 도 5에서 설명된 게이트 전극(50)의 에너지 밴드 다이아 그램으로서, ψ는 각 물질의 일함수(work function)를 나타낸다. 상기 질화층(35a)이 텅스텐실리사이드나 다결정실리콘과는 독립된 양자화된 에너지 준위를 갖기 때문에 게이트 바이어스 전압의 편차가 발생하게 된다.
상술한 바와 같이 종래 기술에 의한 폴리사이드 게이트 전극 형성 방법에 의하면, 다결정실리콘층의 표면을 질화시켜 질화층을 형성시킴으로서 다결정실리콘층에 존재하는 인의 외부확산(out-diffusion) 및 텅스텐실리사이드층에 존재하는 플루오르의 내부확산(in-diffusion)을 차단하여 확산에 따른 전기적 특성의 저하를 방지할 수는 있으나, 게이트 바이어스 전압에 편차가 발생하게 되어 문제이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 유전특성에 의한 게이트 바이어스 전압의 편차가 발생되지 않도록 하면서 확산방지기능을 수행할 수 있는 전도성 확산방지층을 구비한 폴리사이드 게이트 전극 형성 방법을 제공하는데 있다.
도 1 내지 도 6은 종래 기술에 의한 폴리사이드 게이트 전극 형성 방법을 설명하기 위한 도면들이다.
도 7 내지 도 10은 본 발명에 따른 폴리사이드 게이트 전극 형성 방법을 설명하기 위한 도면들이다.
*도면의 주요부분에 대한 참조번호의 설명*
10, 110: 반도체 기판 20, 120:게이트 절연막
30, 130:다결정실리콘층 135: 전도성 확산방지층
35a: 질화층 40, 140:텅스텐실리사이드층
50, 150:게이트 전극 60, 160:산화막
상기 기술적 과제를 달성하기 위하여, 본 발명은 게이트 절연막이 형성된 반도체 기판 상에 불순물이 도핑된 다결정실리콘층을 형성하는 단계; 상기 다결정실리콘층에 1021내지1023원자/㎤ 의 농도로 붕소 또는 인 이온을 주입하는 단계; 상기 주입된 붕소 또는 인 이온이 다결정실리콘과 반응하여 SiPx층 또는 SiBx층이 형성되도록 500 내지 650℃ 에서 상기 다결정실리콘층 상에 실리사이드층을 형성하는 단계; 및 상기 게이트 절연막이 노출되도록 상기 실리사이드층 및 상기 다결정실리콘층을 패터닝하여 폴리사이드 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리사이드 게이트 전극 형성 방법을 제공한다.
본 발명에 따른 폴리사이드 게이트 전극 형성 방법에 있어서, 상기 실리사이드층은 DCS(dichlorosilane, SiH2Cl2)기체와 WF6기체를 이용한 화학기상증착방법으로 형성된 텅스텐실리사이드층이고, 상기 다결정실리콘층 및 상기 텅스텐실리사이드층의 두께가 각각 500 내지 1000Å 인 것을 특징으로 한다.
본 발명에 따른 폴리사이드 게이트 전극 형성 방법에 있어서, 상기 SiPx층 또는 SiBx층의 두께는 40 내지 100Å 인 것을 특징으로 한다.
본 발명에 따른 폴리사이드 게이트 전극 형성 방법에 의하면, 확산방지의 역할을 하는 SiPx 및 SiBx 화합물이 Si 결정격자 내에 형성되므로 텅스텐실리사이드층과 다결정실리콘층 사이에 단지 에너지 준위의 정렬현상만 나타난다. 따라서, 간단한 공정으로 게이트 바이어스 전압의 변화를 수반하지 않으면서 실리사이드층과 다결정실리콘층 사이의 확산방지 기능을 수행할 수 있는 확산방지막을 형성할 수 있다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
도 7 내지 도 10은 본 발명에 따른 폴리사이드 게이트 전극 형성 방법을 설명하기 위한 도면들이다.
도 7은 게이트 절연막(120) 및 다결정실리콘층(130)을 형성하는 단계와 붕소(B) 또는 인(P)을 주입하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(110) 상에 게이트 절연막(120)을 형성한다. 이어서, 500 내지 700℃의 온도에서 SiH4기체와 PH3기체가 1.1 : 1.5 의 비율로 혼합된 혼합기체를 이용한 화학기상증착(chemical vapor deposition) 방법으로 상기 게이트 절연막(120) 상에 인(P)이 도핑된 다결정실리콘층(130)을 500 내지 1000Å 의 두께로 형성한다. 다음에, 상기 다결정실리콘층(130)이 형성된 기판을 습식세정한 후, 상기 다결정실리콘층(130)에 붕소 또는 인 이온을 Si에의 고용한도 이상 예컨대, 1021내지1023원자/㎤ 로, 주입깊이(projected range, Rp)가 50 내지 200Å가 되도록 주입한다. 상기 이온 주입과정에 의해 상기 습식세정공정에서 완전히 제거되지 않은 상기 다결정실리콘층(130) 표면의 자연 산화막이 완전히 제거되므로 후술하는 텅스텐실리사이드층과의 접착력이 좋아지게 된다.
도 8은 텅스텐실리사이드층(140) 및 전도성 확산방지층(135)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 500 내지 650℃에서 DCS 기체와 WF6기체를 사용하여 상기 다결정실리콘층 상에 500 내지 1000Å 의 텅스텐실리사이드층(140)을 형성한다. 이때, 1016내지 1017원자/㎤ 의 플루오르가 상기 텅스텐실리사이드층(140)에 잔류하게 된다. 붕소 또는 인이 500 내지 700℃에서 Si와 반응하여 화합물을 생성하는 데 요구되는 생성자유에너지의 변화(ΔG)는 음의 값이므로 별도의 열공정 없이도 상기 텅스텐실리사이드층(140)의 증착과정에서 상기 다결정실리콘층(130) 상부에 40 내지 100Å의 두께로 전도성확산방지층(135) 즉, SiBx층 또는 SiPx층이 형성된다. 상기 전도성 확산방지층(135)에 의해서 도 2에서 설명한 인(P)의 외부확산(out-diffusion)은 차단된다.
도 9는 게이트 전극(150) 및 산화막(160)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 게이트 절연막(120)이 노출되도록 상기 텅스텐실리사이드층(140), 상기 전도성 확산방지층(135) 및 상기 다결정실리콘층(130)을 순차적으로 이방성식각 함으로써 다결정실리콘층 패턴(130a), 전도성확산방지층 패턴(135a) 및 텅스텐실리사이드층 패턴(140a)이 순차적으로 적층된 폴리사이드 게이트 전극(150)을 형성한다. 다음에, 상기 게이트 전극(150)이 형성된 반도체 기판(110) 전면에 산화막(150)을 형성한다. 상기 산화막(150) 형성과정 및 후속되는 기타 열처리 과정에서도 상기 전도성 확산방지층 패턴(135a)에 의해서 텅스텐실리사이드층에 있는 플루오르의 내부확산(in-diffusion)은 차단된다.
도 10은 도 9에서 설명된 게이트 전극(150)의 에너지 밴드 다이아 그램이다. SiPx 및 SiBx 화합물은 Si 결정격자 내에 형성되므로 도 6과 달리 텅스텐실리사이드층과 다결정실리콘층 사이에 단지 에너지 준위의 정렬현상만 나타난다. 따라서, 게이트 바이어스 전압의 변화가 수반되지 않는다.
상술한 바와 같이 본 발명에 따른 폴리사이드 게이트 전극 형성 방법에 의하면, 유전특성에 의한 게이트 바이어스 전압의 편차를 야기시키지 않고도 텅스텐실리사이드층에 있는 플루오르의 내부확산(in-diffusion)과 다결정실리콘층에 있는 인(P)의 외부확산(out-diffusion)을 차단함으로써 확산에 따른 트랜지스터의 전기적 특성 열화를 방지할 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (8)
- 게이트 절연막이 형성된 반도체 기판 상에 불순물이 도핑된 다결정실리콘층을 형성하는 단계;상기 다결정실리콘층에 붕소 또는 인 이온을 주입하여 다결정실리콘층 상부에 후속 열공정에 의하여 SiPX또는 SiBX층을 형성하는 단계;상기 다결정실리콘층 상에 실리사이드층을 형성하는 단계; 및상기 게이트 절연막이 노출되도록 상기 실리사이드층 및 상기 다결정실리콘층을 패터닝하여 폴리사이드 구조의 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리사이드 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 도핑된 다결정실리콘층은 500 ∼ 700℃에서 CVD법으로 형성하는 것을 특징으로 하는 폴리사이드 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 실리사이드층이 텅스텐실리사이드층인 것을 특징으로 하는 폴리사이드 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 SiPx층 또는 SiBx층의 두께가 40 내지 100Å 인 것을 특징으로 하는 폴리사이드 게이트 전극 형성 방법.
- 제 4 항에 있어서, 상기 붕소 또는 인 이온의 주입 깊이가 50 내지 200Å 인 것을 특징으로 하는 폴리사이드 게이트 전극 형성 방법.
- 제 1 항에 있어서, 상기 붕소 또는 인 이온은 1021내지1023원자/㎤ 의 농도로 주입하는 것을 특징으로 하는 폴리사이드 게이트 전극 형성 방법.
- 제 3 항에 있어서, 상기 텅스텐실리사이드층이 DCS기체와 WF6기체를 이용한 화학기상증착방법으로 형성되는 것을 특징으로 하는 폴리사이드 게이트 전극 형성 방법.
- 제 3 항에 있어서, 상기 다결정실리콘층 및 상기 텅스텐실리사이드층의 두께가 각각 500 내지 1000Å 인 것을 특징으로 하는 폴리사이드 게이트 전극 형성 방법.
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