KR20070007498A - 반도체 장치의 금속 실리사이드 콘택 형성 방법 - Google Patents

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Abstract

반도체 장치의 금속 실리사이드 콘택 형성 방법이 개시되어 있다. 그 표면에 도전성 영역을 갖는 반도체 기판 상에 절연층을 형성한다. 절연층을 식각하여 도전성 영역을 노출하는 콘택홀을 형성한다. 반도체 기판의 표면을 실란(SiH4) 가스로 처리한다. 콘택홀의 측벽 및 바닥면 상에 내화 금속층을 형성함과 동시에, 내화 금속층과 기판과의 계면에 금속 실리사이드를 형성한다. 내화 금속층 상에 내화 금속 질화물층을 형성한다. 내화 금속 질화물층 상에 금속층을 형성한다. 반도체 기판의 표면을 실란(SiH4) 가스로 처리하여 기판의 표면에 생성되어 있는 결함 사이트들을 큐어링함으로써, 금속 실리사이드의 형성시 기판의 피팅 발생을 억제하고 금속 실리사이드의 과도 성장 및 응집 현상을 방지할 수 있다.

Description

반도체 장치의 금속 실리사이드 콘택 형성 방법{Method of forming metal silicide contact in semiconductor device}
도 1은 종래 방법에 의한 반도체 장치의 금속 실리사이드 콘택 형성 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 장치의 금속 실리사이드 콘택 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 절연층
104 : 콘택홀 106 : 실리콘 소오스층
108 : 티타늄층 110 : 티타늄 실리사이드층
112 : 티타늄 나이트라이드층 114 : 텅스텐층
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 금속 실리사이드 콘택 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 소자의 디자인-룰, 예컨대 트랜지스터의 채널 길이, 액티브 간격, 배선 넓이(width), 배선 간격 및 콘택 패드의 크기 등이 축소(scale-down)되고 있다. 이러한 축소된 콘택 패드에서 저 저항 콘택을 얻기 위하여 금속 실리사이드를 사용하여 콘택 패드를 형성하는 것이 일반적이다.
금속 실리사이드는 실리콘 기판과 그 위에 형성된 금속층 사이에 저 저항의 계면을 제공하는 오믹 콘택(ohmic contact)의 역할을 수행한다. 또한, 금속 실리사이드는 금속층과 그 하부의 반도체 영역 사이, 또는 다중 금속 시스템에서 두 개의 금속층들 사이에서 두 물질들이 서로 확산되는 것을 방지하기 위한 확산 장벽층(diffusion barrier layer)의 역할을 수행한다.
금속 실리사이드는 티타늄 실리사이드(TiSi2)나 8족 실리사이드, 예컨대 PtSi2, PdSi2, CoSi2, 및 NiSi2 등의 물질로 형성되는데, 0.25㎛급 이하의 반도체 장치에서는 티타늄 실리사이드나 코발트 실리사이드가 널리 사용되고 있다.
종래에는 스퍼터링 방식으로 내화 금속층을 증착한 후 급속 열처리(rapid thermal annealing; RTA)를 실시하여 내화 금속층과 노출된 실리콘 영역과의 계면에 금속 실리사이드를 형성하였다.
그러나, 콘택홀의 종횡비(aspect ratio; 즉 깊이 대 표면개구 직경)가 증가함에 따라 스퍼터링 방식은 높은 단차에 대한 단차 도포성이 취약하여 콘택홀의 바닥면에 충분한 금속 실리사이드를 형성하기가 어렵다.
이러한 스퍼터링 방식의 단차 도포성 문제를 해결하기 위하여 화학 기상 증착(chemical vapor deposition; CVD) 또는 플라즈마-증대 화학 기상 증착(plasma- enhanced CVD; PE-CVD) 방식으로 내화 금속층을 증착함으로써, 내화 금속층의 증착과 동시에 금속 실리사이드를 형성하는 방법이 사용되고 있다. 이 방법은 높은 종횡비를 갖는 콘택에서도 내화 금속층이 액티브 영역의 실리콘과 직접 반응하여 후속의 열처리 공정이 없어도 금속 실리사이드를 형성할 수 있기 때문에, 단차 도포성이 우수하고 공정 단순화를 도모할 수 있다는 장점이 있다.
도 1은 종래 방법에 의한 반도체 장치의 금속 실리사이드 콘택 형성 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 워드라인으로 제공되는 게이트 전극, 캐패시터 콘택 영역(예컨대, 소오스 영역) 및 비트라인 콘택 영역(예컨대, 드레인 영역)으로 구성된 트랜지스터(도시하지 않음)들을 형성한다. 이때, 상기 트랜지스터들의 소오스 영역 및 드레인 영역 상에 그 위에 형성되어질 콘택홀들의 종횡비를 감소시키기 위한 폴리실리콘 패드를 형성할 수 있다.
이어서, 상기 트랜지스터들을 포함한 기판(10)의 전면에 절연층(12)을 형성한 후, 사진식각 공정으로 상기 절연층(12)을 식각하여 상기 기판(10)의 드레인 영역 또는 상기 드레인 영역과 연결된 폴리실리콘 패드를 노출하는 콘택홀(14)을 형성한다.
상기 콘택홀(14)의 측벽 및 바닥면, 그리고 상기 절연층(12) 상에 내화 금속층으로서, 예컨대 티타늄층(16)을 PE-CVD 방법으로 증착한다. 그러면, 상기 티타늄층(16)의 증착과 동시에 실리콘 원자들과 증착된 티타늄 원자들 간의 반응이 티타늄층(16)과 노출된 실리콘 영역과의 계면에서 일어나 상기 계면에 티타늄 실리사이 드(18)가 형성된다.
이어서, 상기 티타늄층(16) 상에 장벽층으로 제공되는 티타늄 나이트라이드층(20)을 화학 기상 증착 방법으로 증착한 후, 약 800℃ 이상의 고온에서 10분 정도로 NH3 가스를 이용한 급속 열질화(rapid thermal nitridation; RTN) 처리를 실시하여 상기 티타늄 실리사이드(18)가 안정된 상, 즉 TiSi2의 상을 갖도록 상 변이(phase transition)를 강화시킨다.
상기한 바와 같이 RTN 처리를 실시한 후, 상기 티타늄 나이트라이드층(20) 상에 금속층으로, 예컨대 텅스텐층(22)을 화학 기상 증착 방법으로 증착한다. 그런 다음, 사진식각 공정으로 상기 텅스텐층(22), 티타늄 나이트라이드층(20) 및 티타늄층(16)을 패터닝하여 상기 기판(10)의 드레인 영역 또는 상기 드레인 영역과 연결된 폴리실리콘 패드에 전기적으로 연결되는 비트라인을 형성한다.
상술한 종래 방법에 의하면, 반도체 장치의 디자인-룰이 80㎚급 이하로 감소함에 따라 콘택홀(14)의 형성시 기판(10)의 표면이 손상(damage)을 입어 상기 표면 내에 실리콘 결함 사이트(defect site)들이 발생하게 된다.
이에 따라, 기판(10) 상에 티타늄층(16)을 증착할 때 티타늄 실리사이드(18)가 티타늄층(16)과 기판(10)과의 계면 뿐만 아니라 상기 결함 사이트들에서도 형성되어 기판(10)의 피팅을 유발하게 된다. 또한, 상기 피팅을 따라 티타늄 실리사이드(18)가 과도 성장(overgrowth)하는 문제가 발생할 수 있다. 기판(10)의 피팅 발생 및 티타늄 실리사이드(18)의 과도 성장 현상은 콘택의 미스얼라인 발생시 더욱 심각해져서 콘택 접합(contact junction)을 파괴하여 누설 전류를 발생시키고 소자의 불량(fail)을 유발하게 된다.
또한, 종래 방법에 의하면 티타늄 나이트라이드층(20)의 증착 후 RTN 처리에 의해 티타늄 실리사이드(18)의 상을 안정화시키기 때문에, 고온에서의 열 다발에 의해 티타늄 실리사이드(18)의 응집(agglomeration) 현상이 발생하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 콘택 접합의 특성 불량을 방지할 수 있는 반도체 장치의 금속 실리사이드 콘택 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 금속 실리사이드 콘택 형성 방법에 의하면, 그 표면에 도전성 영역을 갖는 반도체 기판 상에 절연층을 형성한다. 상기 절연층을 식각하여 상기 도전성 영역을 노출하는 콘택홀을 형성한다. 상기 반도체 기판의 표면을 실란(SiH4) 가스로 처리한다. 상기 콘택홀의 측벽 및 바닥면 상에 내화 금속층을 형성함과 동시에, 상기 내화 금속층과 반도체 기판과의 계면에 금속 실리사이드를 형성한다. 상기 내화 금속층 상에 내화 금속 질화물층을 형성한다. 상기 내화 금속 질화물층 상에 금속층을 형성한다.
상기 반도체 기판의 표면을 SiH4 가스로 처리하는 단계에서, 상기 콘택홀의 측벽 및 바닥면 상에 SiH4 단층(SiH4 monolayer), 비정질실리콘 핵 또는 비정질실리 콘 박막 중의 어느 하나로 이루어진 실리콘 소오스층이 형성된다.
바람직하게는, 상기 내화 금속층은 티타늄층이고, 상기 내화 금속 질화물층은 티타늄 나이트라이드층이다.
상기 내화 금속층은 플라즈마-증대 화학 기상 증착(PE-CVD) 공정에 의해 증착한다. 상기 반도체 기판의 표면을 SiH4 가스로 처리하는 단계는 상기 내화 금속층을 증착하기 위한 PE-CVD 반응 챔버에서 실시한다.
본 발명에 의하면, SiH4 가스에 의한 표면 처리로 반도체 기판의 표면에 SiH4단층, 비정질실리콘 핵 또는 비정질실리콘 박막과 같은 실리콘 소오스층을 형성하여 기판의 표면 내에 생성되어 있는 실리콘 결함 사이트들을 큐어링한 후, 상기 기판 상에 내화 금속층을 증착함으로써 상기 내화 금속층과 기판과의 계면에 안정적인 상을 갖는 금속 실리사이드를 균일하게 형성한다.
따라서, 기판의 피팅 발생을 억제하고, 금속 실리사이드의 과도 성장 및 응집 현상을 방지할 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발 명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 장치의 금속 실리사이드 콘택 형성 방법을 설명하기 위한 단면도이다.
도 2a는 반도체 기판(100)의 표면을 SiH4 가스로 처리하는 단계를 도시한다. 반도체 기판(100) 상에 워드라인으로 제공되는 게이트 전극, 캐패시터 콘택 영역(예컨대, 소오스 영역) 및 비트라인 콘택 영역(예컨대, 드레인 영역)으로 구성된 트랜지스터(도시하지 않음)들을 형성한다. 이때, 상기 트랜지스터들의 소오스 영역 및 드레인 영역 상에 그 위에 형성되어질 콘택홀들의 종횡비를 감소시키기 위한 폴리실리콘 패드를 형성할 수 있다.
이어서, 상기 트랜지스터들을 포함한 기판(100)의 전면에 실리콘 산화물을 증착하여 절연층(102)을 형성한 후, 사진식각 공정으로 상기 절연층(102)을 식각하여 상기 기판(100)의 표면에 형성되어 있는 도전성 영역, 즉 상기 트랜지스터의 드레인 영역이나 상기 드레인 영역과 연결된 폴리실리콘 패드를 노출하는 콘택홀(104)을 형성한다.
상기와 같이 콘택홀(104)을 형성한 후, 콘택 저항을 감소시키기 위하여 상기 콘택홀(104)을 통해 노출된 기판(100)의 표면에 선택적으로 불순물 이온을 주입한 후, 상기 주입된 이온을 활성화시킴과 동시에 상기 이온 주입으로 인하여 발생되는 기판(100)의 격자 결함 등을 보상하기 위한 열처리 공정을 수행한다.
이어서, 예비-세정(pre-cleaning) 공정을 통해 상기 콘택홀(104)을 통해 노출된 기판(100)의 표면에 형성된 자연 산화막을 제거한 다음, 상기 기판(100)의 노출된 표면을 SiH4 가스로 처리한다. 그 결과, 상기 콘택홀(104)의 측벽 및 바닥면과 상기 절연층(102)의 표면에 SiH4 단층(SiH4 monolayer), 비정질실리콘 핵 또는 비정질실리콘 박막으로 이루어진 실리콘 소오스층(106)이 형성된다.
상기 실리콘 소오스층(106)은 50∼100Å 정도의 두께로 얇게 형성한다.
바람직하게는, 상기 SiH4 가스 처리는 후속 공정에서 형성할 티타늄층(108)을 증착하기 위한 PE-CVD 장치에서 진행한다. 즉, PE-CVD 장치 내에 SiH4 가스의 공급 라인을 설치한 후, 콘택홀(104)이 형성된 반도체 기판(100)을 상기 PE-CVD 장치의 반응 챔버로 이송한다. 그런 다음, 상기 반응 챔버 내에 SiH4 가스를 공급하여 상기 기판(100)의 표면에 실리콘 소오스층(106)을 형성한다.
상기 실리콘 소오스층(106)은 상기 콘택홀(104)의 형성시 기판(100)의 표면에 생성된 결함 사이트들에 실리콘을 공급하여 상기 결함 사이트들을 큐어링함으로써, 후속 공정에서 내화 금속층의 증착과 동시에 금속 실리사이드가 형성될 때 내화 금속층과 기판(100)과의 계면에서 기판(100)의 피팅 발생을 억제하고 상기 피팅을 따라 금속 실리사이드가 과도 성장하는 것을 방지할 수 있다.
또한, 상기 실리콘 소오스층(106)은 상기 결함 사이트들에 실리콘을 공급하여 콘택 계면, 즉 후속 공정에서 형성되어질 내화 금속층과 기판(100)과의 계면을 안정화시키기 때문에, 상기 계면에 안정적인 상을 갖는 금속 실리사이드가 균일하게 형성된다. 따라서, 내화 금속층을 증착한 후 별도의 고온 RTN 처리를 실시하지 않아도 되므로, 고온의 열 다발에 의한 금속 실리사이드의 응집 현상을 방지할 수 있다.
도 2b는 티타늄 실리사이드(110)를 형성하는 단계를 도시한다. 상기한 바와 같이 PE-CVD 장치의 반응 챔버 내에서 상기 반도체 기판(100)의 표면을 SiH4 가스로 처리한 다음, 상기 반응 챔버 내에 사염화티탄(TiCl4) 가스를 공급하여 상기 콘택홀(104)의 측벽 및 바닥면, 그리고 상기 절연층(102) 상에 내화 금속층, 예컨대 티타늄층(108)을 증착한다.
따라서, 상기 SiH4 가스 처리와 상기 티타늄층(108)의 증착은 인-시튜(in-situ)로 진행한다.
바람직하게는, 상기 티타늄층(108)은 약 500∼650℃의 온도에서 PE-CVD 방법에 의해 약 50∼100Å의 두께로 증착한다.
그러면, 상기 티타늄층(108)의 증착과 동시에 실리콘 원자들과 증착된 티타늄 원자들 간의 반응이 티타늄층(108)과 노출된 실리콘 영역과의 계면에서 일어나 상기 계면에 금속 실리사이드, 즉 티타늄 실리사이드(110)가 형성된다.
도 2c는 금속층(114)을 형성하는 단계를 도시한다. 상기한 바와 같이 티타늄 층(108) 및 티타늄 실리사이드(110)를 형성한 후, 상기 반도체 기판(100)을 화학 기상 증착 장치의 반응 챔버로 이송한다.
그런 다음, 상기 반응 챔버 내에 TiCl4 및 NH3 가스를 공급하고 약 700℃의 온도에서 화학 기상 증착 방법에 의해 티타늄 나이트라이드층(112)을 200∼300Å 정도의 두께로 상기 티타늄층(108) 상에 증착한다.
상기 티타늄 나이트라이드층(112)은 그 위에 형성되어질 금속층, 예컨대 텅스텐층과 실리콘 영역과의 계면을 통해 실리콘 원자가 상기 텅스텐층 내로 확산되어 스파이크(spike) 현상을 일으키는 것을 방지하는 장벽층으로 제공된다.
상기와 같이 티타늄 나이트라이드층(108)을 형성한 후, 텅스텐 헥사플루오라이드(WF6)와 실란(SiH4) 또는 수소(H2) 가스를 사용한 화학 기상 증착 방법으로 텅스텐층(114)을 상기 콘택홀(104)을 충분히 매립할 수 있을 정도의 두께로 증착한다.
종래 방법에 의하면, 상기 텅스텐층을 증착하기 전에 800℃ 이상의 고온에서 RTN 처리를 실시하여 티타늄 실리사이드가 안정적인 상을 갖도록 상 변이를 강화시켰다. 그러나, 이 경우 고온 열 다발에 의해 티타늄 실리사이드의 응집 현상이 발생하는 문제가 있었다.
이에 반하여, 본 발명에서는 SiH4 가스 처리에 의한 실리콘의 충분한 공급으로 티타늄 실리사이드(110)가 초기에 안정적인 상으로 형성되기 때문에, 티타늄층(108) 및 티타늄 나이트라이드층(112)을 증착한 후 별도의 고온 RTN 처리를 실시하 지 않아도 된다. 따라서, 고온의 RTN 처리 공정을 생략하여 티타늄 실리사이드의 응집 현상을 방지할 수 있다.
상기와 같이 텅스텐층(114)을 형성한 후, 도시하지는 않았으나, 사진식각 공정으로 상기 텅스텐층(114), 티타늄 나이트라이드층(112) 및 티타늄층(106)을 패터닝하여 상기 콘택홀(104)을 통해 기판(100)의 도전성 영역, 즉 트랜지스터의 드레인 영역이나 상기 드레인 영역과 연결된 폴리실리콘 패드와 전기적으로 연결되는 비트라인을 형성한다.
상술한 바와 같이 본 발명에 의하면, 반도체 기판의 표면을 SiH4 가스로 처리하여 SiH4 단층, 비정질실리콘 핵 또는 비정질실리콘 박막과 같은 실리콘 소오스층을 형성한 후, 상기 기판 상에 내화 금속층을 증착하여 상기 내화 금속층과 기판과의 계면에 금속 실리사이드를 형성한다.
따라서, 상기 콘택홀 바닥의 기판 표면에 생성되어 있던 실리콘 결함 사이트들에 실리콘을 공급하여 상기 결함 사이트들을 큐어링한 상태에서 내화 금속층을 증착하기 때문에, 금속 실리사이드의 형성시 기판의 피팅 발생을 억제하고 상기 금속 실리사이드의 과도 성장을 방지할 수 있다.
또한, SiH4 가스 처리에 의한 실리콘의 충분한 공급으로 금속 실리사이드가 안정적인 상으로 균일하게 형성되기 때문에, 내화 금속층을 증착한 후 별도의 고온 RTN 처리를 실시하지 않아도 된다. 따라서, 고온의 RTN 처리 공정을 생략하여 티타 늄 실리사이드의 응집 현상을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 그 표면에 도전성 영역을 갖는 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 식각하여 상기 도전성 영역을 노출하는 콘택홀을 형성하는 단계;
    상기 반도체 기판의 표면을 실란(SiH4) 가스로 처리하는 단계;
    상기 콘택홀의 측벽 및 바닥면 상에 내화 금속층을 형성함과 동시에, 상기 내화 금속층과 상기 반도체 기판의 계면에 금속 실리사이드를 형성하는 단계;
    상기 내화 금속층 상에 내화 금속 질화물층을 형성하는 단계; 및
    상기 내화 금속 질화물층 상에 금속층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속 실리사이드 콘택 형성 방법.
  2. 제1항에 있어서, 상기 반도체 기판의 표면을 실란(SiH4) 가스로 처리하는 단계에서, 상기 콘택홀의 측벽 및 바닥면 상에 실란 단층(SiH4 monolayer), 비정질실리콘 핵 또는 비정질실리콘 박막 중의 어느 하나로 이루어진 실리콘 소오스층이 형성되는 것을 특징으로 하는 반도체 장치의 금속 실리사이드 콘택 형성 방법.
  3. 제2항에 있어서, 상기 실리콘 소오스층은 약 50∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 금속 실리사이드 콘택 형성 방법.
  4. 제1항에 있어서, 상기 내화 금속층은 티타늄층이고, 상기 내화 금속 질화물층은 티타늄 나이트라이드층인 것을 특징으로 하는 반도체 장치의 금속 실리사이드 콘택 형성 방법.
  5. 제1항에 있어서, 상기 내화 금속층은 플라즈마-증대 화학 기상 증착(PE-CVD) 공정에 의해 증착하는 것을 특징으로 하는 반도체 장치의 금속 실리사이드 콘택 형성 방법.
  6. 제5항에 있어서, 상기 반도체 기판의 표면을 실란(SiH4) 가스로 처리하는 단계는 상기 내화 금속층을 증착하기 위한 PE-CVD 반응 챔버에서 실시하는 것을 특징으로 하는 반도체 장치의 금속 실리사이드 콘택 형성 방법.
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