JPS631071A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPS631071A JPS631071A JP61143045A JP14304586A JPS631071A JP S631071 A JPS631071 A JP S631071A JP 61143045 A JP61143045 A JP 61143045A JP 14304586 A JP14304586 A JP 14304586A JP S631071 A JPS631071 A JP S631071A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は薄膜半導体装置に係り、特に安定性の高いMO
SFETに関する。
SFETに関する。
大画面の液晶表示装置では、アクテブマトリクス方式が
不可欠であり、多数の薄膜素子即ち、MOSFETを形
成することが必要である。低価格で大画面を実現するに
は、ガラス板のような基板を使うことが必要であり、こ
のためには、ガラスの歪温度以下(数百℃)で薄膜素子
を形成することが不可欠となる。
不可欠であり、多数の薄膜素子即ち、MOSFETを形
成することが必要である。低価格で大画面を実現するに
は、ガラス板のような基板を使うことが必要であり、こ
のためには、ガラスの歪温度以下(数百℃)で薄膜素子
を形成することが不可欠となる。
また、半導体LSIにおいても、高集櫃化、多機能化と
いう観点から、三次元構造が必要とされてきている。三
次元素子においても、上層の素子は下層の素子より低温
で形成することが不可欠となる。
いう観点から、三次元構造が必要とされてきている。三
次元素子においても、上層の素子は下層の素子より低温
で形成することが不可欠となる。
以上の様に、低温素子製造技術は今後のエレクトロニク
スにおいて重要な課題である。
スにおいて重要な課題である。
ところで、液晶アクティブマトリクス基板やLSIでは
主としてFETが使われているが、低温で形成した場合
、心臓部であるゲート絶縁膜に不安定さが残り、十分な
信頼性が得られないという問題がある。
主としてFETが使われているが、低温で形成した場合
、心臓部であるゲート絶縁膜に不安定さが残り、十分な
信頼性が得られないという問題がある。
を示す。ガラス基板1に多結晶シリコン2.ゲート絶縁
膜3.多結晶シリコンゲート4.リース5゜ドレイン6
、保護膜7.ソース電極8.ドレイン電極9が形成され
ている。
膜3.多結晶シリコンゲート4.リース5゜ドレイン6
、保護膜7.ソース電極8.ドレイン電極9が形成され
ている。
第7図において、基本的な製造法を説明する。
(a)において、ガラス基板1に、約600℃で多結晶
シリコン2を形成し、島状に加工する。
シリコン2を形成し、島状に加工する。
(b)において、気相反応により5in2のゲート絶縁
膜3.多結晶シリコン4を、それぞれ1000人、30
00人の厚さに形成する。
膜3.多結晶シリコン4を、それぞれ1000人、30
00人の厚さに形成する。
(c)において、ゲートを加工し、リンイオンを約70
K e Vで5 X 10’δa1−2°の濃度でイ
オン注入して、600℃で約10時間熱アニールし、ソ
ース5.ドレイン6を形成する。このとき多結晶シリコ
ンゲート4にもリンが注入される。
K e Vで5 X 10’δa1−2°の濃度でイ
オン注入して、600℃で約10時間熱アニールし、ソ
ース5.ドレイン6を形成する。このとき多結晶シリコ
ンゲート4にもリンが注入される。
(d)において、リンガラスの保護膜7を約5000人
形成後、コンタクト窓を開けてアルミニウム5000人
を蒸着して、ソース電極8とドレイン電極9を形成して
いる。
形成後、コンタクト窓を開けてアルミニウム5000人
を蒸着して、ソース電極8とドレイン電極9を形成して
いる。
第8図は典型的な低温薄膜MO3FETのゲート電圧と
ドレイン電流との関係を示す。特性曲線Aは素子形成直
後にゲート電圧を負から正へ走査した特性を示し、Bは
ゲート電圧を正から負へ走査して測定後の特性を示す。
ドレイン電流との関係を示す。特性曲線Aは素子形成直
後にゲート電圧を負から正へ走査した特性を示し、Bは
ゲート電圧を正から負へ走査して測定後の特性を示す。
すなわち、従来の低温薄膜MO5FETの特性上の問題
点は安定性が悪く、オフ電流の増加、しきい値の増加、
オン電流の低下等、特性の変動を示す点にある。逆に強
性的に捕獲中心を形成し、電荷を蓄積させて利用する不
揮発性メモリがある。しかしこの不安定性は通常の素子
では問題となる。
点は安定性が悪く、オフ電流の増加、しきい値の増加、
オン電流の低下等、特性の変動を示す点にある。逆に強
性的に捕獲中心を形成し、電荷を蓄積させて利用する不
揮発性メモリがある。しかしこの不安定性は通常の素子
では問題となる。
この不安定性の主因はゲート絶縁膜との界面や絶縁膜自
体の不安定性にあると考えられる。すなわち、5iOz
は良質の絶縁膜であり、高温熱酸化で形成された膜は高
い安定性を示す。また、高温のプロセスを使用した場合
1例えば第7図CQ)でイオン注入したリンはすべて活
性化し、また熱処理によって拡散してゲート絶縁膜まで
達し、ゲッタリング(浄化)作用を示す。これによって
。
体の不安定性にあると考えられる。すなわち、5iOz
は良質の絶縁膜であり、高温熱酸化で形成された膜は高
い安定性を示す。また、高温のプロセスを使用した場合
1例えば第7図CQ)でイオン注入したリンはすべて活
性化し、また熱処理によって拡散してゲート絶縁膜まで
達し、ゲッタリング(浄化)作用を示す。これによって
。
ナトリウム等の可動イオンはリンガラス(P2O3)届
なかに取り込まれ固定化され、ゲート電圧が加わっても
移動しなくなり、素子は安定となる。ところが、約60
0℃程度の低温でアニールした場合、少数のリンが活性
化されるのみであり、また拡散もほとんど起らないため
、ゲッタリング作用が発生しない。このため、単なる従
来構造のままでは、安定な低温薄膜素子は得られないこ
とになる。
なかに取り込まれ固定化され、ゲート電圧が加わっても
移動しなくなり、素子は安定となる。ところが、約60
0℃程度の低温でアニールした場合、少数のリンが活性
化されるのみであり、また拡散もほとんど起らないため
、ゲッタリング作用が発生しない。このため、単なる従
来構造のままでは、安定な低温薄膜素子は得られないこ
とになる。
本発明は、ゲート絶縁膜の構成を工夫することにより、
安定な薄膜半導体装置を提供することを目的とする。
安定な薄膜半導体装置を提供することを目的とする。
本発明では、ゲート絶縁膜をゲッタリング作用のある絶
縁層を含むように構成することを特徴としている。
縁層を含むように構成することを特徴としている。
第1図において、具体的な実施例を説明する。
ガラス基板1に、多結晶シリコン2.ゲート絶獄膜3a
、3b、3c、多結晶シリコンゲート4゜ソース5.ド
レイン6、保護膜7.ソース電極8゜ドレイン電極9か
ら構成されている。特徴はゲート絶縁膜が3y?jで構
成されていることであり、具体的には、従来製法の薄い
5iOz3a、;J度の高い薄いリンガラス3b、従来
製法の厚いSi○23cで構成されている。ゲート絶縁
膜3aは、清浄な界面を得るため、例えば薄い熱酸化膜
か、光化学気相反応によるドープされないSiO2から
なる。厚さは50人〜500人とする。ゲート絶縁膜3
bは本発明の特徴を示し、ゲッタリング効果のあるリン
ガラスから成る。リンの濃度は5〜30moΩ%で、厚
さは10〜500人で気相法又は熱反応法で形成しであ
る。ゲート絶縁膜3Cは、ゲート耐圧を向上させるため
、従来の気相法で、厚さ100〜200o人形成する。
、3b、3c、多結晶シリコンゲート4゜ソース5.ド
レイン6、保護膜7.ソース電極8゜ドレイン電極9か
ら構成されている。特徴はゲート絶縁膜が3y?jで構
成されていることであり、具体的には、従来製法の薄い
5iOz3a、;J度の高い薄いリンガラス3b、従来
製法の厚いSi○23cで構成されている。ゲート絶縁
膜3aは、清浄な界面を得るため、例えば薄い熱酸化膜
か、光化学気相反応によるドープされないSiO2から
なる。厚さは50人〜500人とする。ゲート絶縁膜3
bは本発明の特徴を示し、ゲッタリング効果のあるリン
ガラスから成る。リンの濃度は5〜30moΩ%で、厚
さは10〜500人で気相法又は熱反応法で形成しであ
る。ゲート絶縁膜3Cは、ゲート耐圧を向上させるため
、従来の気相法で、厚さ100〜200o人形成する。
次に第2図において、具体的な実施例を示す。
(a)において、ガラス基板1に、気相法で多結晶シリ
コン2を形成する。温度は600℃で、厚さは500〜
5000人とする。形成後加工して島状とする。
コン2を形成する。温度は600℃で、厚さは500〜
5000人とする。形成後加工して島状とする。
(b)において、本発明の特徴であるゲート絶縁膜を形
成する。まず、熱酸化により、水蒸気中600℃で約3
0時間加熱シテ約300人ノ5iOz膜を形成し、ゲー
ト絶縁膜3aとする。熱酸化法では、低温では厚い膜を
形成することは困難で、この膜だけで1000人程度0
ゲート絶縁膜を形成するのは非現実的である。ただし、
第1層口の薄い酸化膜として清浄な界面を持つように形
成することは可能であり、本発明の目的には十分である
。この第1層目の厚さは、次に形成するリンガラスのゲ
ッタリング効果が及ぶ厚さであること、すなわち約50
0Å以下とすること、又リンガラスに含まれるリンが、
多結晶シリコン2に到達しないように阻止できる厚さ、
すなわち約50Å以上であることが必要である。第2層
のリンガラスは、低温でもリンゲッタリング効果がある
ように、比較的高濃度であることが必要であり、5〜3
0man%が必要である。形成法として、約600℃で
、気相法によりモノシラン(SiH4)とフォスフイン
(PHg)を酸素と反応させて形成する方法、又はオキ
シ塩化リン(POCI2++)を酸素中で熱反応させる
方法が可能である。これらの方法で厚さ10〜500人
とする。リンガラスは。
成する。まず、熱酸化により、水蒸気中600℃で約3
0時間加熱シテ約300人ノ5iOz膜を形成し、ゲー
ト絶縁膜3aとする。熱酸化法では、低温では厚い膜を
形成することは困難で、この膜だけで1000人程度0
ゲート絶縁膜を形成するのは非現実的である。ただし、
第1層口の薄い酸化膜として清浄な界面を持つように形
成することは可能であり、本発明の目的には十分である
。この第1層目の厚さは、次に形成するリンガラスのゲ
ッタリング効果が及ぶ厚さであること、すなわち約50
0Å以下とすること、又リンガラスに含まれるリンが、
多結晶シリコン2に到達しないように阻止できる厚さ、
すなわち約50Å以上であることが必要である。第2層
のリンガラスは、低温でもリンゲッタリング効果がある
ように、比較的高濃度であることが必要であり、5〜3
0man%が必要である。形成法として、約600℃で
、気相法によりモノシラン(SiH4)とフォスフイン
(PHg)を酸素と反応させて形成する方法、又はオキ
シ塩化リン(POCI2++)を酸素中で熱反応させる
方法が可能である。これらの方法で厚さ10〜500人
とする。リンガラスは。
湿式法では比較的エツチングが速く、後の工程でオーバ
ーハング状になる場合があり、厚さはゲッタリング効果
のある最少限の厚さとすることが必要である6ドライ加
工する場合はこれらの限定は緩和される。次に第3[目
のゲート絶縁膜3cを形成する。第1層及び第2層は本
発明を達成するための特徴ある膜であるが、厚さは限定
され、薄く形成される。したがって、ゲート耐圧を上げ
るには、第3層のゲート絶縁膜3Cを厚く形成する。
ーハング状になる場合があり、厚さはゲッタリング効果
のある最少限の厚さとすることが必要である6ドライ加
工する場合はこれらの限定は緩和される。次に第3[目
のゲート絶縁膜3cを形成する。第1層及び第2層は本
発明を達成するための特徴ある膜であるが、厚さは限定
され、薄く形成される。したがって、ゲート耐圧を上げ
るには、第3層のゲート絶縁膜3Cを厚く形成する。
この膜は通常の気相法で約500〜2000人とする0
通常約1000人で十分である。この3層ゲート絶縁)
33a、3b、3cを形成後、ゲッタリング効果を十分
にするために、60℃で約20時間アニールする。
通常約1000人で十分である。この3層ゲート絶縁)
33a、3b、3cを形成後、ゲッタリング効果を十分
にするために、60℃で約20時間アニールする。
以下の(Q)、(d)の工程は、従来技術と同じに処理
することができる。ただし、(b)にお化アニーリング
でも代用できる。
することができる。ただし、(b)にお化アニーリング
でも代用できる。
第3図は本発明を実施した低温薄膜MO5FETのゲー
ト電圧とドレイン電流との関係を示す。特性は安定して
おり、第8図と同じくゲート電圧の走査方向、ABで差
はほとんどなくなる。また、界面。
ト電圧とドレイン電流との関係を示す。特性は安定して
おり、第8図と同じくゲート電圧の走査方向、ABで差
はほとんどなくなる。また、界面。
膜の清浄・安定化により、オフ電流の低減、しきい値電
圧の低減も達成される。
圧の低減も達成される。
次に本発明の応用例を示す。
第4図は、ゲート酸化膜として、熱酸化膜3a。
リンガラス3b、そして比較的リン濃度の低い(4mo
n%)リンガラス3dを使った例である。
n%)リンガラス3dを使った例である。
この例では、比較的融点の低いリンガラス3dを使うこ
とにより、高いゲート耐圧を得るための最も厚い第3層
の安定性も改善できる。
とにより、高いゲート耐圧を得るための最も厚い第3層
の安定性も改善できる。
第5図は、ゲート酸化膜として、熱酸化膜3a。
リンガラス3b、fIt化膜3Cと積層し、さらに、第
3層の酸化膜3cをゲッタリングするため、第4層目の
リンガラス3bを追加したことを特徴とする。
3層の酸化膜3cをゲッタリングするため、第4層目の
リンガラス3bを追加したことを特徴とする。
また本発明では、第1層目の酸化膜形成に、熱酸化法あ
るいは通常の気相成長法について例示したが、光励起法
による気相反応法あるいは光励起法にオゾンを用いた方
法で形成した絶縁膜、酸素や窒素のイオン注入法で形成
した絶縁膜も利用でき、同様な効果を得られる。
るいは通常の気相成長法について例示したが、光励起法
による気相反応法あるいは光励起法にオゾンを用いた方
法で形成した絶縁膜、酸素や窒素のイオン注入法で形成
した絶縁膜も利用でき、同様な効果を得られる。
また本発明では3〜4層のゲート絶縁膜について述べた
が2層あるいは同一反応炉での連続多層膜等任意の組合
せは可能である。またゲッタ作用のある膜としてリンガ
ラスについて述べたが、すンとボロンの混合ガラス膜な
ど、他のゲッタ作用を持つ膜も利用でき、同様な効果を
得られる。またゲッタ層の形成には、リンなどのイオン
注入法も応用できる。
が2層あるいは同一反応炉での連続多層膜等任意の組合
せは可能である。またゲッタ作用のある膜としてリンガ
ラスについて述べたが、すンとボロンの混合ガラス膜な
ど、他のゲッタ作用を持つ膜も利用でき、同様な効果を
得られる。またゲッタ層の形成には、リンなどのイオン
注入法も応用できる。
また、本発明はMOSFETについてのみ例示したが、
バイポーラ素子等の低温表面安定法としても応用できる
。
バイポーラ素子等の低温表面安定法としても応用できる
。
また本発明ではガラス基板上のMOSFETについての
み例示したが、石英板、半導体基板上の絶縁膜上に形成
した場合にも応用できる。
み例示したが、石英板、半導体基板上の絶縁膜上に形成
した場合にも応用できる。
また、本発明は、アモルファスなどの他の非単結晶半導
体を用いたMOSFETにも応用できる。
体を用いたMOSFETにも応用できる。
本発明によれば、ゲッタリング効果を利用することがで
き、MOSFET等の薄膜半導体装置の特性の安定化、
改善を達成することができる。
き、MOSFET等の薄膜半導体装置の特性の安定化、
改善を達成することができる。
第1図は本発明によるMO8FET断面図、第2図は本
発明の詳細な説明するためのMO5FET断面図、第3
図は本発明によるMOSFETのゲート電圧とドレイン
電流との関係図、第4図及び第5図は本発明の応用例を
示すためのMO5FET断面図を示す。第6図は従来技
術を説明するためのMO5FET断面図、第7図は従来
技術の工程を説明するためのMO5FET断面図、第8
図は従来技術によるMOSFETのゲート電圧とドレイ
ン電流との関係図を示す。 1・・・ガラス基板、2・・・多結晶シリコン、3.3
a。 3b、3c、3d・・・ゲートM緑膜、4・・・多結晶
シリコンゲート、5・・・ソース、6・・・ドレイン、
7・・・保護膜、8・・・ソース電極、9・・・ドレイ
ン電極。 “’7.−”。 代理人 弁理士 小川勝男゛こν 箭2図 (CL) ? 躬4−図 筋6図 (α)
発明の詳細な説明するためのMO5FET断面図、第3
図は本発明によるMOSFETのゲート電圧とドレイン
電流との関係図、第4図及び第5図は本発明の応用例を
示すためのMO5FET断面図を示す。第6図は従来技
術を説明するためのMO5FET断面図、第7図は従来
技術の工程を説明するためのMO5FET断面図、第8
図は従来技術によるMOSFETのゲート電圧とドレイ
ン電流との関係図を示す。 1・・・ガラス基板、2・・・多結晶シリコン、3.3
a。 3b、3c、3d・・・ゲートM緑膜、4・・・多結晶
シリコンゲート、5・・・ソース、6・・・ドレイン、
7・・・保護膜、8・・・ソース電極、9・・・ドレイ
ン電極。 “’7.−”。 代理人 弁理士 小川勝男゛こν 箭2図 (CL) ? 躬4−図 筋6図 (α)
Claims (1)
- 【特許請求の範囲】 1、絶縁性基板上の薄い半導体膜にMOSFETが形成
された薄膜半導体装置において、ゲート絶縁膜が、ゲツ
タリング効果を有する絶縁膜を含む多層構造となつてい
ることを特徴とする薄膜半導体装置。 2、特許請求の範囲第1項において、半導体が非単結晶
半導体であることを特徴とする薄膜半導体装置。 3、特許請求の範囲第1項において、基板がガラス基板
であることを特徴とする薄膜半導体装置。 4、特許請求の範囲第1項において、ゲート絶縁膜が最
下層は不純物をドープしない酸化膜、その上に積層され
る絶縁膜はゲツタ効果のある絶縁膜を含む絶縁膜で構成
されることを特徴とする薄膜半導体装置。 5、特許請求の範囲第1項において、ゲツタリング効果
を有する絶縁膜がリンガラスであることを特徴とする薄
膜半導体装置。 6、特許請求の範囲第1項において、少なくとも下地の
絶縁膜が光励起気相反応で形成されたものであることを
特徴とする薄膜半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61143045A JPS631071A (ja) | 1986-06-20 | 1986-06-20 | 薄膜半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61143045A JPS631071A (ja) | 1986-06-20 | 1986-06-20 | 薄膜半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS631071A true JPS631071A (ja) | 1988-01-06 |
Family
ID=15329623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61143045A Pending JPS631071A (ja) | 1986-06-20 | 1986-06-20 | 薄膜半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS631071A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04177765A (ja) * | 1990-11-10 | 1992-06-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US5591989A (en) * | 1990-11-16 | 1997-01-07 | Seiko Epson Corporation | Semiconductor device having first and second gate insulating films |
US7781271B2 (en) | 1992-03-26 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Process for laser processing and apparatus for use in the same |
-
1986
- 1986-06-20 JP JP61143045A patent/JPS631071A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04177765A (ja) * | 1990-11-10 | 1992-06-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US5591989A (en) * | 1990-11-16 | 1997-01-07 | Seiko Epson Corporation | Semiconductor device having first and second gate insulating films |
US5811323A (en) * | 1990-11-16 | 1998-09-22 | Seiko Epson Corporation | Process for fabricating a thin film transistor |
US7781271B2 (en) | 1992-03-26 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Process for laser processing and apparatus for use in the same |
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