JP3701549B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3701549B2 JP3701549B2 JP2000197258A JP2000197258A JP3701549B2 JP 3701549 B2 JP3701549 B2 JP 3701549B2 JP 2000197258 A JP2000197258 A JP 2000197258A JP 2000197258 A JP2000197258 A JP 2000197258A JP 3701549 B2 JP3701549 B2 JP 3701549B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- silicon
- halogen element
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、信頼性および量産性に優れ、歩留りの高い、薄膜トランジスタ等の薄膜状半導体装置およびその製造方法に関する。本発明は、その応用分野として、例えば、液晶ディスプレーや薄膜イメージセンサー等の駆動回路あるいは3次元集積回路等を構成せんとするものである。
【0002】
【従来の技術】
従来、半導体集積回路は、シリコン等の半導体基板上に形成されたモノリシック型が中心であったが、近年、ガラスやサファイヤ等の絶縁基板上に形成することが試みられている。その理由としては、基板と配線間の寄生容量が低下して動作速度が向上することと、特に石英その等のガラス材料は、シリコンウェファーのような大きさの制限がなく、安価であること、素子間の分離が容易で、特にCMOSのモノリシック集積回路で問題となるようなラッチアップ現象がおこらないこと等のためである。また、以上のような理由とは別に液晶ディスプレーや密着型イメージセンサーにおいては、半導体素子と液晶素子あるいは光検出素子とを一体化して構成する必要から、透明な基板上に薄膜トラジスター(TFT)等を形成する必要がある。
【0003】
このような理由から絶縁性基板上に薄膜状の半導体素子が形成されるようになった。従来の薄膜状半導体素子の例として、TFTを図5に示す。図に示されるように、絶縁性基板501上に、パッシベーション膜として、酸化珪素等の被膜503が形成され、その上にTFTが他のTFTとは独立して形成される。TFTは、モノリシック集積回路のMOSFETと同様に、ソース(ドレイン)領域507とドレイン(ソース)領域509、それらに挟まれたチャネル形成領域(単にチャネル領域ともいう)508、ゲイト絶縁膜504、ゲイト電極510、そして、ソース(ドレイン)電極511とドレイン(ソース)電極512を有している。また、多層配線が可能なようにPSG等の層間絶縁物506が設けられる。
【0004】
図5の例は、順コプラナー型と呼ばれるものであるが、TFTでは、ゲイト電極とチャネル領域の配置の様子によって、これ以外に逆コプラナー型、順スタガー型、逆スタガー型とよばれる形態があるが、その詳細については他の文献に任せるとして、ここではこれ以上、言及しない。
【0005】
【発明が解決しようとする課題】
モノリシック集積回路においても、ナトリウムやカリウムのようなアルカリイオン、あるいは鉄、銅、ニッケル等の遷移金属イオンによる汚染は深刻な問題であり、これらのイオンの侵入を食い止めるために、非常な注意が払われてきた。TFTでも、それらのイオンの問題は同様に重大なもので、極力、汚染がないように生産工程の清浄化には注意が向けられている。また、素子にもこれらの汚染が及ばないように対策が講じられている。
【0006】
薄膜状半導体素子がモノリシック集積回路と異なることは、基板中の汚染イオンの濃度が比較的高いということである。すなわち、モノリシック集積回路に使用される単結晶シリコンは、長年の技術の蓄積によって、これらの有害な汚染元素を排除するようにして生産されており、現在市販されているものでは、これらの汚染元素は1010cm-3以下である。
【0007】
しかしながら、一般に薄膜状半導体素子用の絶縁性基板の汚染元素濃度は低くない。もちろん、スピネル基板やサファイヤ基板のような単結晶基板では、上記汚染源となる異元素の濃度を低減することが理論的には可能であるが、採算面から現実的ではない。また、石英基板は、高純度シランガスと酸素を原料として、気相反応で製造すれば、理想的には異元素の侵入を食い止めることが可能であるが、構造がアモルファスであるので、いったん異元素が取り込まれた場合にこれを外部に吐き出すことが困難である。また、液晶ディスプレーに使用される基板は特にコストの問題が優先するため、価格の低いものを用いる必要があり、そのようなものでは製造・加工を容易にするため、最初から、各種の異元素を含有している。これらの異元素自体が半導体素子にとって好ましくないものもあるし、これらの異元素を添加する過程で、外部から混入し、あるいは添加材料に不純物として含まれる場合がある。
【0008】
例えば、TNガラスは安価なガラス基板で耐熱性がよく、熱膨張率等がシリコンに近いため、液晶ディスプレー用の基板として好ましいものであるが、リチウムを5%程度含有している。このリチウムの一部はイオン化し、可動イオンとして半導体素子に侵入し、素子の劣化をもたらす。また、このリチウムは99%以上の高純度のものを製造することが難しく、通常、0.7%程度のナトリウムが含まれている。ナトリウムのイオン化率は10%程度で、極めて大きく、このナトリウムイオンは素子の特性に極めて深刻な影響をもたらす。
【0009】
従来の薄膜状半導体素子では、図5に示すように、この可動イオンの侵入に対しては、酸化珪素等をパッシベーション膜として使用し、また、層間絶縁物をPSGやBPSGとすることによってこれらの可動イオンをゲッタリングすることによって対処されてきた。しかしながら、これらの方法では汚染を十分に防ぐことは困難であった。本発明は、これらの汚染元素・イオンを侵入によって素子が劣化することを抑制することを目的とする。
【0010】
【課題を解決する手段】
本発明では、以上のような汚染を抑制するために薄膜半導体素子の下部と上部にそれぞれ窒化珪素、酸化アルミニウム、酸化タンタル等の可動イオンに対するブロッキング作用を有する膜(ブロッキング膜)を形成し、さらに、TFTを構成する半導体被膜(チャネル領域)あるいはゲイト絶縁被膜のいずれか一方、あるいは双方に、塩素、弗素等のハロゲン元素を1×1018〜5×1020個/cm 3 、好ましくは1×1019〜1×1020個/cm 3 含有させたことを特徴とする。ハロゲン元素は半導体被膜中あるいは絶縁被膜中において、ナトリウム等の可動イオンと強く結合し、その効果を著しく低下せしめる作用を有する。
【0011】
【発明の実施の形態】
本発明の典型的な例は図1に示される。図1では本発明を用いたTFTが示されている。すなわち、絶縁性基板101上に第1のブロッキング膜として第1の窒化珪素膜102が形成されている。第1の窒化珪素皮膜は基板からの汚染を防ぐ効果を有する。そして、第1の窒化珪素膜上に、例えば酸化珪素のようなシリコン材料と密着性のよい皮膜103を形成する。この皮膜103を形成せずして、直接、半導体皮膜を第1の窒化珪素上に形成し、TFTを作製すると、窒化珪素と半導体材料の界面に生ずるトラップ準位によってチャネル領域が導通化し、TFTが動作しなくなる。したがって、このような緩衝体を設けることは重要である。
【0012】
皮膜103上にはTFTが形成される。TFTは、ソース(ドレイン)領域107とドレイン(ソース)領域109、それらに挟まれたチャネル領域108、ゲイト絶縁膜104、ゲイト電極110を有する。TFTのソース、ドレイン、チャネル各領域は単結晶もしくは多結晶、あるいはアモルファスの半導体材料で形成される。半導体材料としては、例えば、シリコン、ゲルマニウム、炭化珪素、およびこれらの合金が使用されうる。
【0013】
そして、このTFTを覆って、第2のブロッキング膜として第2の窒化珪素皮膜105が形成される。ここで、第2の窒化珪素皮膜が、TFTの作製の後で、かつ、ソースおよび/またはドレインに電極が形成される前に形成されることが本発明の特徴とするところである。従来の技術では、電極形成後にファイナルパッシベーション膜としての窒化珪素膜が形成されたが、本発明はそのような意味で形成される窒化珪素膜とは目的が異なる。すなわち、本発明における第2の窒化珪素膜は、第1の窒化珪素膜とともにTFTを包み込んでしまうために形成されるのであり、TFT形成後の電極形成の工程での汚染をも防ぐことを意図するものである。したがって、本発明によってTFTとそれに付随する電極や配線を形成した後、従来のようにファイナルパッシベーション膜として窒化珪素膜を形成してもよい。
【0014】
さて、第2の窒化珪素膜形成後に、層間絶縁材料、例えばPSG等によって、層間絶縁膜106を形成し、ソース(ドレイン)電極111とドレイン(ソース)電極112を形成する。ブロッキング膜としては、窒化珪素以外に、酸化アルミニウムや酸化タンタルを用いてもよいことは先に述べたとおりである。
【0015】
図1の例では、しかしながら、ゲイト絶縁膜が遠方に延びており、その端部から可動イオン等がTFT内部に侵入する可能性がある。これを改良したものが、図2に示される例で、ゲイト絶縁膜はTFT上にしかないため、図1のような問題はない。しかしながら、この場合はチャネル領域に隣接した部分のソース領域およびドレイン領域が窒化珪素膜に接触しているため、この部分の窒化珪素がゲイト電圧によって分極し、あるいは電子をトラップして、TFTの動作を妨げることがある。
【0016】
その問題を克服した例が図3に示される。ここでは、チャネル領域に隣接したソース領域およびドレイン領域は窒化珪素膜に隣接していない。したがって、窒化珪素の分極や電子トラップという困難は解決される。しかしながら、ソースおよびドレイン領域の形成にあたって、ゲイト電極をマスクとするセルフアラインプロセスを採用する場合には、この例では図1の例と同様に、ゲイト絶縁膜を通して、アクセプターあるいはドナー元素を注入しなければならず、そのためイオン注入法を採用するのであれば、イオンの加速エネルギーを高める必要がある。その際、高速イオンが注入される結果、その2次散乱によってソースおよびドレイン領域が広がることがある。
【0017】
図2において、201は絶縁性基板、202は第1の窒化珪素膜、203は酸化珪素等の緩衝用絶縁膜、204はゲイト絶縁膜、205は第2の窒化珪素膜、206は層間絶縁膜、207はソース(ドレイン)領域、208はチャネル領域、209はドレイン(ソース)領域、210はゲイト電極、211はソース(ドレイン)電極、212はドレイン(ソース)電極である。また、図3において、301は絶縁性基板、302は第1の窒化珪素膜、303は酸化珪素等の緩衝用絶縁膜、304はゲイト絶縁膜、305は第2の窒化珪素膜、306は層間絶縁膜、307はソース(ドレイン)領域、308はチャネル領域、309はドレイン(ソース)領域、310はゲイト電極、311はソース(ドレイン)電極、312はドレイン(ソース)電極である。
【0018】
本発明において、ブロッキング膜として窒化珪素膜を使用する場合、化学式でSiNx で表したとき、x=1.0からx=1.7が適し、特に、x=1.3からx=1.35の化学量論的組成(x=1.33)のもの、あるいはそれに近いのものでよい結果が得られた。したがって、本発明では、窒化珪素は減圧CVD法によって形成する方が良かった。しかしながら、プラズマCVD法や光CVD法で形成された窒化珪素皮膜であっても、本発明を使用しない場合に比べて素子の信頼性が向上することは言うまでもない。
【0019】
減圧CVD法によって、窒化珪素膜を形成しようとすれば、原料ガスとしてジクロールシラン(SiCl2H2 )とアンモニア(NH3 )を用い、圧力10〜1000Paで500〜800℃、好ましくは550〜750℃で反応させればよい。もちろん、シラン(SiH4 )やテトラクロロシラン(SiCl4 )を用いてもよい。
【0020】
また、本発明において、酸化アルミニウム膜や酸化タンタル膜を用いる場合においても、化学量論的組成、Al2O3 やTa2O5 に近い組成のものほどよい結果が得られた。これらの被膜はCVD法やスパッタ法によって形成される。例えば、酸化アルミニウム膜は、トリメチルアルミニウムAl(CH3 )3 を酸化窒素(N2O、NO、NO2 )によって酸化させればよい。
【0021】
本発明をより効果的に実施せんとすれば、TFT等の薄膜状半導体素子の半導体被膜中の水素原子の濃度は、添加されるハロゲン原子の濃度の4倍以下、好ましくは1倍以下であることが望まれ、また、炭素、窒素、酸素等の有害元素の濃度は7×1019cm-3以下、好ましくは1×1019cm-3以下であることが望まれる。さらに、半導体被膜中に含まれるナトリウム、リチウム、カリウム等の可動イオンについても、その濃度は5×1018cm-3以下であることが望まれる。以上のような目的を達成するためにも、原料ガスには十分な注意を払い、5N以上の高純度ガスを使用することが望まれる。さらに、本発明では可動イオン源を多く含有する絶縁性基板を用いることを念頭に置いているが、より本発明を効果的に実施せんとすれば、そのような基板において、第1の窒化珪素膜を形成する際に、基板の周囲をもれなく窒化珪素膜で覆ってしまうとよい。そのような状態では、以後の取扱において、基板を源泉とする可動イオンが素子領域に混入する確率を著しく低下せしめることができる。
【0022】
図4には、本発明を使用して、公知の技術である低不純物濃度ドレイン(LDD)を形成する例を示した。まず、石英あるいはANガラス等の絶縁性基板401上に減圧CVD法によって窒化珪素膜402を厚さ50〜1000nm形成する。このときには、先に述べたように、基板の裏面も窒化珪素膜で覆ってしまうと、後の工程において、裏面から発生した可動イオンが表面に到達する確率が著しく低くなり、また、製造装置の清浄度を保つうえでも好ましい。窒化珪素膜の上に緩衝用の酸化珪素皮膜403を同じく減圧CVD法によって、厚さ50〜1000nm形成する。この際、原料ガス中に体積比で3%から6%、例えば5%ほどの塩化水素(HCl)、弗化窒素(NF3 あるいはN2F4 )、塩素(Cl2 )、弗素(F2 )、各種フロンガス、四塩化炭素(CCl4 )等のハロゲンを含むガスを混入させておくと、得られる酸化珪素膜中に塩素、弗素等のハロゲン元素が取り込まれる。
【0023】
このハロゲンはナトリウム等のアルカリイオンと結合して、ナトリウムを固定するので、ナトリウム汚染を防ぐうえでより大きな効果が得られる。しかし、過剰なハロゲンの添加は膜を粗にし、密着性や表面の平坦性を損なうので好ましくない。また、減圧CVD法のかわりに光CVD法やプラズマCVD法によって該被膜を形成する場合にも、原料ガス中に上記のハロゲン元素を有するガスを、2〜5体積%混入するとよい。さらに、スパッタ法によって該被膜を形成する場合には、上記ハロゲンガスをスパッタ雰囲気中に、2〜20体積%混入するとよい。スパッタ法による場合には、雰囲気中のガス組成は被膜の組成に反映されにくいので、CVD法の場合よりやや濃度を多くする必要がある。
【0024】
次に非晶質シリコン膜あるいは微結晶または多結晶シリコン膜を減圧CVD法、あるいはプラズマCVD法、あるいはスパッタ法によって厚さ20〜500nmだけ形成する。そして、これを島上にエッチングする。このシリコン膜を形成する際にも、先に被膜403を形成する場合と同様にハロゲン元素を被膜中に導入するとよい。ハロゲン元素の導入の方法は先の被膜403の場合と同様に被膜形成時の雰囲気中にハロゲンを含有するガスを混入させてもよいし、また、被膜形成後、イオン注入法によって導入してもよい。このとき、ハロゲン元素の被膜中での濃度は、1×1018〜5×1020個/cm3 、好ましくは1×1019〜1×1020個/cm3 となるように原料ガスの濃度を制御しなければならない。
【0025】
さらにまた、同時に被膜中の水素原子の濃度は、このハロゲンの濃度の4倍以下、好ましくは1倍以下であると、ハロゲン添加の効果がより向上する。この効果は以下のように説明される。水素原子は、シリコンのダングリングボンドをターミネイトする上で必要であるが、その結合は弱く、簡単に結合が切れてしまう。一方、ハロゲン元素はシリコンと強く結合する。もし、シリコン中に水素が過剰に存在する場合には(それは被膜中にダングリングボンドが多いということでもあるが)、ほとんどのハロゲンはシリコンと結合し、その結果、被膜中を移動する可動イオンをゲッタリングすることができない。したがって、水素濃度の大きいシリコン中では、ハロゲン添加の効果が小さく、水素濃度の小さいシリコン中では、ハロゲン添加の効果が大きいものと推測される。
【0026】
また、シリコン等の半導体被膜では、可動イオン以外の有害元素として、炭素、窒素、酸素の濃度がいずれも7×1019個/cm3 以下、好ましくは1×1019個/cm3 以下であるあることが望まれる。これらの元素はハロゲン添加によっても除去されないものであるからである。
【0027】
さらに、ハロゲン添加によってナトリウムやリチウム、カリウム等の可動イオンがゲッタリングできるとはいえ、過剰に存在する場合にはその効果も打ち消されてしまうので、これら可動イオンの濃度は、いずれも5×1018個/cm3 以下であるあることが望まれる。
【0028】
さて、このようにして形成されたシリコン被膜上に、ゲイト絶縁膜として、厚さ10〜200nmの酸化珪素膜を減圧CVD法、あるいはスパッタ法によって形成する。この際も、先のように、原料ガス中、あるいはスパッタガス中にハロゲン材料ガスを混入させておくとよい。
【0029】
そして、その上に減圧CVD法、あるいはプラズマCVD法によって、リンが1021cm-3程度にドープされた多結晶あるいは微結晶シリコン膜を形成する。そして、このシリコン膜およびその下のゲイト絶縁膜(酸化珪素)をパターニングし、ゲイト電極410とゲイト絶縁膜404を形成する。
【0030】
さらに、このゲイト電極をマスクとしてセルフアライン的にイオン注入をおこない、比較的不純物濃度の小さい(1017〜1019cm-3程度)ソース(ドレイン)領域407、ドレイン(ソース)領域408を形成する。不純物の注入されなかった部分がチャネル領域408として残る。こうして、図4(A)が得られる。
【0031】
次に、図4(B)に示すように減圧CVD法によって、全体にPSG膜413が形成される。そして、これを公知の方向性エッチングによってエッチングし、ゲイト電極の横に側壁414を形成する。その後、再び、イオン注入をおこない、不純物濃度の高いソース(ドレイン)領域407aとドレイン(ソース)領域409aを形成する。不純物濃度の低い領域はソース(ドレイン)領域407bとドレイン(ソース)領域409bとなって、LDDを形成する。こうして、図4(C)を得る。
【0032】
その後、図4(D)に示すように、減圧CVD法によって、全体に窒化珪素膜405を、厚さ50〜1000nm形成する。その後、例えば、600℃程度の低温アニールによってシリコン膜の結晶化をおこない、ソース、ドレイン領域の活性化をおこなう。この工程はレーザーアニールでおこなってもよい。このようにして、TFTの中間体が得られる。
【0033】
図4の例は、本発明の例を示したに過ぎず、本発明が、上記の工程に制約されないことは明らかであろう。図4の例では、図3の例と同様に、窒化珪素膜とゲイト電極とソースあるいはドレイン領域が隣接する部分がない。すなわち、図2の場合とは違って、側壁414が存在するため、図2で懸念されたような問題はない。さらに、図3とは異なって、ドナーやアクセプターの添加は絶縁膜を通さず容易におこなえるという特徴を有する。
【0034】
【実施例】
本発明を用いたTFTの特性について記述する。本実施例で使用したTFTは石英ガラス基板上に図4のプロセスに従って作製したLDD型TFTである。まず、石英ガラス基板401上および、その基板の裏面に減圧CVD法によって窒化珪素膜402を厚さ100nm形成し、さらに、連続的に減圧CVD法によって酸化珪素膜(低温酸化膜(LTO膜)ともいう)403を厚さ200nm形成し、最後に、やはり減圧CVD法によって非晶質シリコン膜を厚さ30nm形成した。このときの最高プロセス温度は600℃であった。そして、以上の工程では、連続的に配置された3つの反応室よりなるCVD装置において成膜されたが、酸化珪素膜と非晶質シリコン膜の成膜の際には、材料ガス以外にハロゲン添加ガスとして塩化水素ガス(HCl)を5体積%添加して反応させた。その結果、酸化珪素膜と非晶質シリコン膜の中に塩素を添加することができた。2次イオン質量分析法による分析では、酸化珪素膜中および非晶質シリコン膜中の塩素の濃度は、それぞれ、2.3×1019個/cm3 、3.1×1019個/cm-3であった。なお、窒化珪素膜の原料ガスとしては、ジクロールシラン(SiCl2H2 )とアンモニア(NH3 )、酸化珪素膜の原料ガスとしては、ジシラン(Si2H6 )と酸素(O2 )と塩化水素、非晶質シリコン膜の原料ガスとしては、ジシランと塩化水素をそれぞれ用いた。純度はいずれも6Nのものを用いた。このようにして得られた酸化珪素膜と非晶質シリコン膜中の水素原子の量は、いずれも1×1019個/cm3 以下であることが確認された。また、成膜は大気に触れることなく連続的におこなったため、シリコン膜においては、炭素、窒素、酸素の濃度は1×1018個/cm3 以下であることが確認された。
【0035】
次に、非晶質シリコン膜を島状にパターニングした。そして、その非晶質シリコン膜の表面のごく薄い部分、厚さ2〜10nmを陽極酸化法によって酸化した。陽極酸化はKNO2 を添加したNメチルアセトアミド(NMA)あるいはテトラハイドロフルフリルアルコール(THF)を電解液とし、白金電極をカソードとして、10〜50℃で定電圧法によっておこなった。陽極酸化終了後、アルゴン雰囲気中600℃で12時間アニールした。その後、スパッタ法によって酸化珪素膜を100nm形成した。ここで、スパッタ雰囲気は酸素とアルゴンもしくは他の希ガスと塩化水素の混合気体とし、かつ、酸素の分圧を80%以上とした。塩化水素ガスの濃度は10%とした。スパッタ成膜においては、スパッタ衝撃によって、下地の膜に欠陥が生じる。例えば、下地がシリコン膜であった場合には、シリコン中に酸素原子が打ち込まれ、酸素の濃度が増加する。このような状態ではシリコンは極在準位の多いものとなってしまう。すなわち、シリコンと酸化珪素の境界がはっきりしないものとなってしまう。しかし、本実施例のように予め薄い陽極酸化膜を形成しておけば、スパッタの際には既に酸化珪素が存在しているため、上記のような原子の混合が避けられ、シリコン膜と酸化珪素膜の境界は保たれる。
【0036】
この酸化珪素膜の形成後、減圧CVD法によって、リンを1021cm-3程度含んだn+ 型の微結晶珪素膜を厚さ300nm形成した。以上の被膜形成の最高プロセス温度は650℃であった。その後、ゲイト電極のパターニングをおこないゲイト電極410とゲイト絶縁膜404を形成した。さらに、イオン打ち込みによって砒素イオンを2×1018cm-3だけ注入し、ソースおよびドレイン領域407、409を形成した。こうして、図4(A)を得た。
【0037】
次いで、図4(B)のように減圧CVD法によってPSG膜413を形成し、方向性エッチングによって、図4(C)に示される側壁414を形成した。さらに、イオン打ち込み法によって砒素イオンを領域407aおよび409aに5×1020cm-3注入した。
【0038】
その後、全体に窒化珪素膜405を減圧CVD法によって形成した。こうして、図4(D)を得た。その後、真空中620℃で48時間アニールして、領域407a、407b、408、409a、409bを活性化させた。そして、減圧CVD法によって層間絶縁物として、全体にPSG膜を形成し、電極用の穴を開け、アルミ電極をソース領域およびドレイン領域に形成した。そして、最後に、パッシベーションの目的で全体に再び、減圧CVD法によって窒化珪素膜を形成した。
【0039】
このようにして形成されたTFTは極めて信頼性の高いものであった。いわゆるバイアス−温度処理(BT処理)によっても素子の動作特性が変化しないことが示された。BT処理とは、加温状態でソース、ドレイン間とゲイト電極に電圧を加える処理のことで、正常な素子であれば何ら問題が生じないが、例えば可動イオンが含まれているような素子では、特性の変化が見られる。その様子を図6に示す。
【0040】
図6(A)には、可動イオンがゲイト絶縁膜中とチャネル領域に存在するTFTが示されている。チャネル領域にアルカリの可動イオン(図中にA+ と示される)が存在し、アルカリイオンはドナーとなるので、チャネル領域は弱いN型(N- 型)となる。この状態を状態1とする。このTFTのゲイト電極とソース、ドレイン間に、図6(B)に示すように正のバイアス電圧を加えると、まず、チャネル領域の可動イオン(正イオン)がゲイト電極から遠ざかり、チャネル領域は真性化(I型化)する。この状態を状態2とする。この結果、TFTのID (ドレイン電流)−VG (ゲイト電圧)特性は、図6(D)に示すように、右側に大きく移動する。
【0041】
しかしながら、ゲイト絶縁膜にも可動イオンが存在する場合には、ゲイト電極にかかるバイアス電圧のために、可動イオンがゲイト電極の下部(チャネル領域側)に集まり、結果として、チャネル領域は正の電界を感じるようになる。そのため、チャネル領域には電子があつまり、再び、弱くN型化する。この状態を状態3とすると、図6(E)に示されるように、状態2から状態3へID −VG 特性曲線は左へ移動する。結局、バイアス電圧によって、TFTの特性は最初のものに比べて右に移動したものとなる。
【0042】
また、逆に負のバイアスをかけた場合にはチャネル領域に可動イオンが集まり、その結果、チャネル領域のN型化が進行し、ゲイト電圧によってドレイン電流を制御できない状態となる。
【0043】
本実施例では、具体的には、作製後直ちに室温でTFTのゲイト電圧−ドレイン電流特性を測定し(VB =0)、その後、150℃で1時間、ゲイト電極に+20Vの電圧を加え、室温でTFTのゲイト電圧−ドレイン電流特性を測定し(VB =+20V)、次に、再び、150℃で1時間、ゲイト電極に今度は−20Vの電圧を加え、その後、室温でTFTのゲイト電圧−ドレイン電流特性を測定し(VB =−20V)、TFTのしきい値電圧の変動を調べた。
【0044】
図7(B)が以上に記載した方法によって作製したTFTの特性である。このように、バイアス電圧VB に全く特性が影響されず、精密な測定の結果、しきい値電圧の変動は0.2V以下であった。
【0045】
一方、図7(A)に示されるものは、窒化珪素膜402と405を設けず、かつ、TFTのいずれの皮膜のハロゲンの濃度をも1×1014cm-3以下としたもので、それらの点以外は本実施例に示した方法と全く同じプロセスで作製したものであるが、図から明らかなように特性がVB に大きく依存してしまっている。図7(B)のしきい値電圧の変動幅から本実施例で作製したTFTのゲイト電極中の可動イオンの量は8×1010cm-3程度であると推定される。以上の測定後、本実施例で製作したTFTのシリコン膜(チャネル領域)とゲイト絶縁膜中のナトリウム、カリウム、リチウムの濃度を調べたところ、それぞれ、3×1017cm-3、7×1015cm-3、5×1015cm-3であった。このようにかなり多量のアルカリ元素が存在していたにも関わらず、可動イオンの量が少ないのは、ハロゲン(この場合は塩素)によって、固定化されてしまったためであろうと推測される。対比のために作製したTFTでは、ナトリウム、カリウム、リチウムの濃度を調べたところ、それぞれ、7×1018cm-3、2×1016cm-3、4×1019cm-3というように多量に含まれていた。このことから、本発明の窒化珪素膜によるブロッキングの効果も推測される。すなわち、本発明のように窒化珪素膜を設け、かつ、ハロゲン元素をTFT(この場合はチャネル領域を含むシリコン膜とゲイト絶縁膜)中に添加することによって、TFTの特性を著しく改善し、信頼性を向上せしめることが可能であることが示された。
【0046】
【発明の効果】
本発明によって、ナトリウム等の可動イオンの影響の少ないTFT等の薄膜状半導体素子を作製することができる。従来、可動イオンが存在するため素子が形成できなかった基板においても、TFTを形成することが可能となった。本発明を実施するには、図1ないし図4のようにコプラナ型であっても、また、逆コプラナ型やスタガ型、逆スタガ型のTFTを用いても構わない。また、本発明は、薄膜状半導体素子の動作について制約を加えるものではないので、トランジスタのシリコンはアモルファスであっても、多結晶であっても、微結晶であっても、またそれらの中間状態のものであっても、さらには単結晶であっても構わないことは明らかであろう。
【図面の簡単な説明】
【図1】本発明によるTFTの例を示す。
【図2】本発明によるTFTの例を示す。
【図3】本発明によるTFTの例を示す。
【図4】本発明によるTFTの作製例を示す。
【図5】従来のTFTの例を示す。
【図6】可動イオンによるTFTの特性への影響を示す。
【図7】本発明を利用したTFTと利用しないTFTの特性を示す。
【符号の説明】
101 絶縁性基板
102 第1のブロッキング膜
103 緩衝絶縁膜
104 ゲイト絶縁膜
105 第2のブロッキング膜
106 層間絶縁膜
107 ソース(ドレイン)領域
108 チャネル領域
109 ドレイン(ソース)領域
110 ゲイト電極
111 ソース(ドレイン)電極
112 ドレイン(ソース)電極
Claims (18)
- 可動イオンを含有する絶縁性基板と、
前記絶縁性基板に接して形成された第1の窒化珪素膜と、
前記第1の窒化珪素膜上に接して形成され、可動イオンによる汚染を防ぐための第1のハロゲン元素を含む酸化珪素膜と、
前記第1の酸化珪素膜上に接して形成されたハロゲン元素を含む半導体膜と、
前記半導体膜上に接して形成された第2のハロゲン元素を含む酸化珪素膜と、
前記第2のハロゲン元素を含む酸化珪素膜を介して、前記半導体膜上に形成されたゲイト電極と、
前記ゲイト電極の表面を覆い、前記第2のハロゲン元素を含む酸化珪素膜上に接して形成された第2の窒化珪素膜と、
を有し、
前記半導体膜には、チャネル形成領域、ソース領域およびドレイン領域が設けられ、
前記半導体膜は、前記第1のハロゲン元素を含む酸化珪素膜と前記第2のハロゲン元素を含む酸化珪素膜とに接し、前記第1の窒化珪素膜と前記第2の窒化珪素膜とに接していないことを特徴とする半導体装置。 - 可動イオンを含有する絶縁性基板と、
前記絶縁性基板に接して形成された第1の窒化珪素膜と、
前記第1の窒化珪素膜上に接して形成され、可動イオンによる汚染を防ぐための第1のハロゲン元素を含む酸化珪素膜と、
前記第1の酸化珪素膜上に接して形成されたハロゲン元素を含む半導体膜と、
前記半導体膜上に接して形成された第2のハロゲン元素を含む酸化珪素膜と、
前記第2の酸化珪素膜を介して、前記半導体膜の上方に形成されたゲイト電極と、
前記第2の酸化珪素膜および前記ゲイト電極上に接して形成された第2の窒化珪素膜と、
を有し、
前記半導体膜には、チャネル形成領域、ソース領域およびドレイン領域が設けられ、
前記チャネル形成領域は、前記第1の酸化珪素膜と前記第2の酸化珪素膜とに接し、前記第1の窒化珪素膜と前記第2の窒化珪素膜とに接していないことを特徴とする半導体装置。 - 請求項1又は2において、前記半導体膜は、前記ハロゲン元素の濃度が1×1018〜5×1020個/cm3であることを特徴とする半導体装置。
半導体装置。 - 請求項1乃至3のいずれか1項において、前記ハロゲン元素は塩素であることを特徴とする半導体装置。
- 請求項1乃至3のいずれか1項において、前記ハロゲン元素は弗素であることを特徴とする半導体装置。
- 請求項1乃至5のいずれか1項において、前記半導体膜は、アモルファス、多結晶または単結晶の半導体でなることを特徴とする半導体装置。
- 請求項1乃至6のいずれか1項において、前記半導体膜は、シリコン、ゲルマニウム、またはシリコンとゲルマニウムの合金でなることを特徴とする半導体装置。
- 請求項1乃至7のいずれか1項において、前記第1の窒化珪素膜および前記第2の窒化珪素膜は、それぞれ、膜厚が50〜1000nmであることを特徴とする半導体装置。
- 可動イオンを含有する絶縁性基板と、
前記絶縁性基板に接して形成された可動イオンによる汚染を防ぐための第1のブロッキング膜と、
前記第1のブロッキング膜の上に形成され、可動イオンによる汚染を防ぐためのハロゲン元素を含む酸化珪素膜と、
前記ハロゲン元素を含む酸化珪素膜の上に形成され、薄膜トランジスタのチャネル形成領域、ソース領域およびドレイン領域が設けられたハロゲン元素を含む半導体膜と、
前記半導体膜上に形成され、ハロゲン元素を含む前記薄膜トランジスタのゲイト絶縁膜と、
前記ゲイト絶縁膜上に形成された前記薄膜トランジスタのゲイト電極と、
前記ゲイト電極上に形成された可動イオンによる汚染を防ぐための第2のブロッキング膜と、
を有し、
前記ゲイト電極、前記ゲイト絶縁膜及び前記半導体膜は前記第1のブロッキング膜と前記第2のブロッキング膜とにより包み込まれていることを特徴とする半導体装置。 - 請求項9において、前記第2のブロッキング膜は、前記半導体膜に接することなく設けられていることを特徴とする半導体装置。
- 請求項9又は10において、前記第1のブロッキング膜および前記第2のブロッキング膜は、それぞれ、窒化珪素膜、酸化アルミニウム膜または酸化タンタル膜のいずれかの膜であることを特徴とする半導体装置。
- 請求項9又は10において、前記第1のブロッキング膜および前記第2のブロッキング膜は、それぞれ、窒化珪素膜であることを特徴とする半導体装置。
- 請求項9乃至12のいずれか1項において、前記半導体膜は、前記ハロゲン元素の濃度が1×1018〜5×1020個/cm3であることを特徴とする半導体装置。
- 請求項9乃至13のいずれか1項において、前記ゲイト絶縁膜は、前記ハロゲン元素の濃度が1×1018〜5×1020個/cm3であることを特徴とする半導体装置。
- 請求項9乃至14のいずれか1項において、前記ハロゲン元素は塩素であることを特徴とする半導体装置。
- 請求項9乃至14のいずれか1項において、前記ハロゲン元素は弗素であることを特徴とする半導体装置。
- 請求項9乃至16のいずれか1項において、前記半導体膜は、アモルファス、多結晶または単結晶の半導体でなることを特徴とする半導体装置。
- 請求項9乃至17のいずれか1項において、前記半導体膜は、シリコン、ゲルマニウム、またはシリコンとゲルマニウムの合金でなることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000197258A JP3701549B2 (ja) | 1991-08-26 | 2000-06-29 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000166266A JP3310654B2 (ja) | 1991-08-26 | 2000-06-02 | 半導体装置 |
JP2000197258A JP3701549B2 (ja) | 1991-08-26 | 2000-06-29 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000166266A Division JP3310654B2 (ja) | 1991-08-26 | 2000-06-02 | 半導体装置 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000225050A Division JP3375938B2 (ja) | 2000-07-26 | 2000-07-26 | 半導体装置 |
JP2005165903A Division JP3970891B2 (ja) | 2005-06-06 | 2005-06-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001028449A JP2001028449A (ja) | 2001-01-30 |
JP3701549B2 true JP3701549B2 (ja) | 2005-09-28 |
Family
ID=18695604
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000197258A Expired - Lifetime JP3701549B2 (ja) | 1991-08-26 | 2000-06-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3701549B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101442523B1 (ko) * | 2007-05-31 | 2014-09-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 그 제작 방법 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002368009A (ja) * | 2001-06-05 | 2002-12-20 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタおよび液晶表示装置 |
JP2010056541A (ja) * | 2008-07-31 | 2010-03-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
2000
- 2000-06-29 JP JP2000197258A patent/JP3701549B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101442523B1 (ko) * | 2007-05-31 | 2014-09-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 그 제작 방법 |
KR101442522B1 (ko) * | 2007-05-31 | 2014-09-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 그 제작 방법 |
Also Published As
Publication number | Publication date |
---|---|
JP2001028449A (ja) | 2001-01-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3187086B2 (ja) | 半導体装置および半導体装置の作製方法 | |
US7855106B2 (en) | Semiconductor device and method for forming the same | |
US7301211B2 (en) | Method of forming an oxide film | |
JP3483581B2 (ja) | 半導体装置 | |
US6228692B1 (en) | Thin film semiconductor device, method for fabricating the same and semiconductor device | |
JP3923458B2 (ja) | 半導体装置 | |
JP2903134B2 (ja) | 半導体装置 | |
JP3701549B2 (ja) | 半導体装置 | |
JP3970891B2 (ja) | 半導体装置 | |
JPH0637314A (ja) | 薄膜トランジスタ及びその製造方法 | |
JP3375938B2 (ja) | 半導体装置 | |
JP3310654B2 (ja) | 半導体装置 | |
JP3958349B2 (ja) | 半導体装置の作製方法 | |
JP3352998B2 (ja) | 半導体装置の作製方法 | |
KR960000231B1 (ko) | 박막형 반도체소자 및 그 제작방법 | |
JP3390731B2 (ja) | 半導体装置 | |
JP2925007B2 (ja) | 薄膜トランジスタの製造方法 | |
JP2898365B2 (ja) | 絶縁ゲイト型電界効果トランジスタのゲイト絶縁膜の作製方法及び該作製方法で作製された絶縁ゲイト型電界効果トランジスタのゲイト絶縁膜 | |
JP2003197638A (ja) | 薄膜トランジスタ及びその製造方法 | |
JP3016486B2 (ja) | 薄膜トランジスタ | |
JP2960742B2 (ja) | 薄膜トランジスタ素子 | |
JP2001135822A (ja) | 薄膜トランジスタとその製造方法および液晶表示装置 | |
JP3461348B2 (ja) | 薄膜トランジスタアレイの製造方法と液晶表示装置の製造方法 | |
JP2002009297A (ja) | 薄膜トランジスタとその製造方法および液晶表示装置 | |
JPH08172201A (ja) | 薄膜の製造方法および薄膜トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050607 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050713 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090722 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100722 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100722 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110722 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120722 Year of fee payment: 7 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120722 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120722 Year of fee payment: 7 |