KR101442522B1 - 반도체 장치, 및 그 제작 방법 - Google Patents

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Abstract

본 발명은, 비교적 낮은 온도(600℃ 미만)의 프로세스에 있어서, 제조되는 소자를 유리 기판으로부터 분리(즉, 박리)하고, 가요성 기판(대표적으로는, 플라스틱 필름)에 배치(즉, 전치)하는 기술을 개시한다. 유리 기판 위에 플라즈마 CVD법을 사용하여 할로겐 원소를 포함하는 박리층을 형성하고, 그 박리층 위에 반도체 소자를 형성한 후, 박리층의 층 내, 또는 계면에서 박리를 행하여, 대면적의 유리 기판과 반도체 소자를 분리한다. 또한, 유리 기판과 박리층의 계면에서 분리시키기 위하여, 박리층에 있어서 불소의 농도 구배(勾配)를 가지게 하여도 좋고, 박리층에 있어서의 유리 기판과의 계면에 할로겐 원소를 다른 개소보다 많이 포함시킨다.

Description

반도체 장치, 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터(이하, TFT 라고 한다)로 구성된 회로를 가지는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 액정표시 패널로 대표되는 전자 광학 장치나 유기 발광 소자를 가지는 발광 표시 장치를 부품으로서 탑재한 전자 기기에 관한 것이다.
또한, 본 명세서에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
최근, 절연 표면을 가지는 기판 위에 형성된 반도체 박막(두께 수 nm 내지 수백 nm 정도)을 사용하여, 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 광범위하게 응용되어, 특히 화상 표시 장치의 스위칭 소자로서 개발이 시급해지고 있다.
이러한 화상 표시 장치를 이용한 다양한 어플리케이션이 고안되고 있지만, 특히 휴대 기기에의 이용이 주목을 받고 있다. 유리 기판이나 석영 기판이 흔히 사용되지만, 이러한 기판은 부서지기 쉽고, 무겁다는 단점을 가진다. 그래서, 가요성을 가지는 기판, 대표적으로는 플렉시블(flexible)한 플라스틱 필름 위에 TFT 소자를 형성하도록 시도되고 있다.
따라서, 유리 기판 위에 형성한 소자를 기판으로부터 박리하고, 다른 기재, 예를 들면, 플라스틱 필름 등에 전사하는 기술이 제안되어 있다.
또한, 본 출원인은, 특허 문헌 1에 기재된 박리 및 전치 기술을 제안하고 있다. 특허 문헌 1에는, 기판에 금속층(Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Ru, Rh, Pd, Os, Ir)을 형성하고, 그 위에 산화물 층을 적층 형성할 때, 상기 금속층의 산화 금속층을 금속층과 산화물층의 계면에 형성하고, 이 산화 금속층을 이용하여 그 후의 공정에서 박리를 행하는 기술이 기재되어 있다.
[특허 문헌 1] 특개2003-174153
본 발명은, 비교적 낮은 온도(600℃ 미만)에서의 프로세스에 있어서, 제조되는 소자, 대표적으로는 아모퍼스 실리콘 막 등을 사용한 TFT나, 유기 반도체 막을 사용한 TFT나, 발광 소자나 수동 소자(센서 소자, 안테나, 저항 소자, 용량 소자 등)를 유리 기판으로부터 분리(즉, 박리)하고, 가요성 기판(대표적으로는 플라스틱 필름)에 배치(즉, 전치)하는 기술을 개시한다.
아모퍼스 실리콘 막 등을 사용한 TFT나, 유기 반도체 막을 사용한 TFT는, 플라스틱 필름 위에 직접 형성할 수도 있지만, 플라스틱 필름은 부드럽기 때문에, 취급할 때는, 전용 장치를 사용할 필요가 있다. 대량 생산을 행할 경우에는, 플라스틱 필름은 롤-투-롤(roll-to-roll) 방식으로 공급되는 제조 장치가 사용된다.
또한, 아모퍼스 실리콘 막 등을 사용한 TFT나, 유기 반도체 막을 사용한 TFT를 플라스틱 필름 위에 직접 형성할 경우, TFT 제조 프로세스의 과정에서 사용되는 용재나 에칭 가스에 노출되어 플라스틱 필름 자체가 변질할 우려가 있다. 또한, ZnO를 사용한 TFT를 플라스틱 필름 위에 직접 형성할 경우, 스퍼터링법 등에 의하여 발생하는 플라즈마가 플라스틱 필름에 조사되면, 플라스틱 필름 자체가 변질해 버린다. 또한, TFT 제조 프로세스의 과정에서 플라스틱 필름이 수분 등을 흡수, 또는 방출함으로써 소자를 오염할 우려도 있다. 또한, 플라스틱 필름은 유리 기판에 비교하여, 내열성이 낮고, 열에 대한 신축도 크기 때문에, 제조 프로세스 중의 모든 처리 온도를 세심하게 제어하기는 어렵다.
또한, 특허 문헌 1에 기재된 박리 방법을 사용할 경우, 유리 기판 위에 스퍼터링 장치로 금속층을 형성한 후, 산화물 층을 형성하기 때문에 적어도 2층의 형성이 필요하다. 또한, 금속층에 불순물이 포함된 경우, 그 불순물이 그 후에 형성하는 반도체 층에 확산할 우려가 있다.
또한, 금속층의 형성에 스퍼터링 장치를 사용할 경우, 타깃(target)이라고 불리는 부재를 사용하지만, 금속의 종류나 순도, 크기에 따라 다르지만, 고가이다. 특히, 대면적을 가지는 유리 기판에 대응하는 대형 타깃은, 고가이다. 또한, 타깃은 정기적으로 교환할 필요가 있다. 본 발명은, 박리법을 사용한 디바이스의 제조 비용의 삭감도 과제로 한다.
대면적의 유리 기판 위에 플라즈마 CVD법을 사용하여 할로겐 원소를 포함하는 박리층을 형성하고, 그 박리층 위에 반도체 소자를 형성한 후, 박리층의 층 내 또는 계면에서 박리를 행하고, 대면적의 유리 기판과 반도체 소자를 분리한다. 다만, 반도체 소자의 제작 프로세스 온도의 상한은, 박리층 중의 할로겐 원소가 탈리(脫離)하는 온도 미만으로 한다. 또한, 할로겐 원소로서는, 불소 또는 염소를 사용할 수 있다. 불소나 염소는, 약 600℃ 이상의 온도로 박리층으로부터 탈리한다.
또한, 박리층으로서는, 플라즈마 CVD법을 사용하는 반도체 층을 사용한다. 그 반도체 층은, 대표적으로는, 비정질 반도체 막인 아모퍼스 실리콘 막을 사용한다. 플라즈마 CVD법을 사용하여 할로겐 원소를 반도체 층에 포함하게 하는 경우, 성막에 있어서의 기판 온도에 따르지 않고, 일정한 농도로 포함하게 할 수 있다. 한편, 플라즈마 CVD법을 사용하여 수소를 반도체 층에 포함하게 하는 경우에는, 기판 온도에 따라 농도 분포가 생긴다. 이에 따라, 일정의 농도로 포함하게 할 수 있는 할로겐 원소는, 수율 좋게 박리를 행할 수 있다.
또한, 유리 기판과 박리층의 계면에서 분리시키기 위하여, 박리층에 있어서 불소의 농도 구배를 가지게 하여도 좋고, 박리층에 있어서의 유리 기판과의 계면 근방에 할로겐 원소를 다른 개소보다 많이 포함하게 할 수 있다. 예를 들면, 플라즈마 CVD 장치의 성막실내를 할로겐 원소를 포함하는 분위기로 한 후에, 아모퍼스 실리콘 막을 성막함으로써, 유리 기판과 박리층의 계면 근방에 할로겐 원소를 포함하게 할 수 있다. 이 경우, 유리 기판과 박리층의 계면 근방에 할로겐 원소의 농도 피크가 생겨, 성막됨에 따라, 할로겐 원소의 농도가 감소한다. 즉, 특히 박리층 중에 할로겐 원소를 균일한 농도로 포함하게 할 필요는 없고, 적어도 유리 기판과 박리층의 계면 근방에 할로겐 원소를 포함하게 할 수 있으면, 그 계면을 벽개면(劈開面)으로서 그 후의 공정에서 분리할 수 있다.
또한, 박리층에 있어서의 할로겐 원소의 농도는, 1×1017cm-3 이상 2×1020cm-3 이하로 한다. 1×1017cm-3 미만이면, 박리를 생기게 하기 어렵다. 또한, 2×1020cm-3보다 높은 농도로 하면, 그 후의 공정에서 박리될 우려가 있다.
또한, 박리층에는, 할로겐 원소에 가하여, 다른 원소를 포함하게 하여도 좋고, 예를 들면, 수소, 탄소, 산소, 질소 등을 포함하게 하여도 좋다. 다만, 각각의 농도는, 그 후의 공정에서 박리되지 않는 범위로 하는 것이 바람직하다.
또한, 박리층의 막 두께는, 10nm 이상 500nm 미만으로 한다. 플라즈마 CVD 장치의 성막실내를 할로겐 원소를 포함하는 분위기로 한 후에, 아모퍼스 실리콘 막을 성막하는 경우, 100nm보다 막 두께가 두꺼운 경우에는, 아모퍼스 실리콘 막내에 있어서, 할로겐 원소를 포함하는 영역과 할로겐 원소를 포함하지 않는 영역(할로겐 원소가 2차 이온 질량분석(Secondary Ion Mass Spectroscopy. 이하, SIMS라고 한다.)으로 검출 하한 이하의 영역)을 가져도 좋다.
유리 기판 위에 할로겐 원소를 포함하는 반도체 층의 단층을 형성함으로써, 그 위에 형성하는 반도체 소자와 유리 기판을 분리할 수 있다. 본 발명에 의하여, 제작 프로세스가 간략해진다.
또한, 할로겐 원소를 포함하는 반도체 층의 막응력(membrane stress)을 완화하기 위하여, 반도체 소자와 박리층 사이에 제 1 버퍼 층을 형성하여도 좋다. 제 1 버퍼 층으로서는, 산화규소막, 질화규소막 등의 절연층을 사용한다. 또한, 제 1 버퍼 층을 플라즈마 CVD법으로 형성하는 경우에는, 동일의 플라즈마 CVD 장치를 사용하여 불소를 포함하는 아모퍼스 실리콘 막과, 그 위에 산화규소막을 대기에 노출하지 않고, 성막을 행할 수 있다. 동일의 플라즈마 CVD 장치를 사용함으로써, 상이한 성막 장치 간에서의 반송 시에 있어서의 불순물의 혼입 등을 방지할 수 있다.
또한, 플라즈마 CVD 장치의 성막실내를 할로겐 원소를 포함하는 분위기로 하기 위하여, 성막실내의 클리닝을 행하는 가스, 대표적으로는 삼불화 질소를 사용하여 클리닝함으로써, 메인터넌스를 위한 클리닝과 박리층의 형성을 겸한 공정으로 할 수 있다. 따라서, 별도 클리닝하는 공정을 절약할 수 있다. 또한, 클리닝 직후에 박리층을 형성할 수 있다.
또한, 박리층과 제 1 버퍼 층의 계면에서 분리시키는 경우에는, 박리층에 있어서의 제 1 버퍼 층과의 계면 근방에 할로겐 원소를 다른 개소보다 많이 포함하게 할 수 있다. 유리 기판과 박리층의 계면에서 분리시키면 박리층을 제거하는 공정을 행하는 경우도 있지만, 박리층과 제 1 버퍼 층의 계면에서 분리시키는 경우에는, 제거 공정이 불필요하게 된다.
본 명세서에서 개시하는 발명의 구성은, 절연 표면을 가지는 기판 위에 할로겐 원소를 포함하는 반도체 층을 형성하고, 반도체 층 위에 제 1 버퍼 층을 형성하고, 상기 제 1 버퍼 층 위에 반도체 소자 또는 발광 소자를 형성하고, 상기 기판과 상기 반도체 층의 계면, 상기 반도체 층내, 또는 상기 반도체 층과 제 1 버퍼 층의 계면에서 분리시키는 반도체 장치의 제작 방법이다.
상기 구성에 있어서, 상기 반도체 층에서 상기 기판과의 계면 근방에 있어서의 할로겐 원소 농도는, 상기 제 1 버퍼 층과의 계면 근방에 있어서의 할로겐 원소 농도보다 높게 되도록 성막함으로써, 상기 기판과 상기 반도체 층의 계면에서 분리시킬 수 있다. 예를 들면, 삼불화 질소를 사용하여 플라즈마를 발생시킨 후, 반도체 층의 성막을 행함으로써, 상기 기판과의 계면 근방에 있어서의 할로겐 원소 농도를 상기 제 1 버퍼 층과의 계면에 있어서의 할로겐 원소 농도보다 높게 할 수 있다. 또한, 이온 주입법이나 이온 도핑법에 의하여, 반도체 층의 성막 후에 할로겐 원소의 도핑을 행하여, 상기 기판과의 계면 근방에 있어서의 할로겐 원소 농도를 상기 제 1 버퍼 층과의 계면 근방에 있어서의 할로겐 원소 농도보다 높게 하여도 좋다.
또한, 상기 반도체 층에 있어서, 상기 제 1 버퍼 층과의 계면에 있어서의 할로겐 원소 농도는, 상기 기판과의 계면에 있어서의 할로겐 원소 농도보다 높게 되도록 성막함으로써, 상기 반도체 층과 상기 제 1 버퍼 층과의 계면에서 분리시킬 수 있다. 예를 들면, 반도체 층의 성막 후에 불소 플라즈마 처리를 행함으로써, 상기 제 1 버퍼 층과의 계면에 있어서의 할로겐 원소 농도를 상기 기판과의 계면에 있어서의 할로겐 원소 농도보다 높게 되도록 성막할 수 있다. 또한, 이온 주입법이나 이온 도핑법에 의하여, 반도체 층의 성막 후에 할로겐 원소의 도핑을 행하여, 상기 제 1 버퍼 층과의 계면에 있어서의 할로겐 원소 농도를 상기 기판과의 계면에 있어서의 할로겐 원소 농도보다 높게 하여도 좋다.
본 발명은, 상기 과제 중의 적어도 하나를 해결한다.
또한, 유리 기판과 박리층 사이에 제 2 버퍼 층을 형성하여도 좋다. 제 2 버퍼 층으로서는, 산화규소막을 사용한다. 제 2 버퍼 층으로서 질화규소막을 사용하면, 박리해 버린다. 다만, 산화규소막이라도 조성비율 Si＝32%, O＝27%, N＝24%, H＝17%인 막은, 박리해 버린다. 또한, 산화규소막이 조성비율 Si＝32%, O＝59%, N＝7%, H＝2%이면, 제 2 버퍼 층으로서 사용할 수 있다. 또한, 조성비율에 질소가 포함되어 있으면, 산화질화규소막이라고도 불리지만, 본 명세서에서는, 조성비율에 질소가 포함되어 있어도, 산소가 질소보다 많은 조성비율이라면, 산화규소막이라고 부른다. 또한, 본 명세서에서는, 조성비율에 산소가 포함되어 있어도 질소가 산소보다 많은 조성비율이라면, 잘화규소막이라고 부른다.
유리 기판 위에 이 산화규소막(조성비율 Si＝32%, O＝59%, N＝7%, H＝2%)을 막 두께 100nm로 형성하고, 챔버 내에 삼불화 질소를 도입하여 플라즈마를 발생시키고, 챔버 내에 불소를 잔류시킨 상태로, 막 두께 0.5μｍ의 아모퍼스 실리콘 막을 성막한 직후, 캡톤 테이프를 접착하여 박리를 행하는 테이프 박리 실험을 실시한 결과, 도 17a에 도시하는 바와 같이, 아모퍼스 실리콘 막의 박리가 확인된다. 즉, 열 처리를 행하지 않아도, 박리할 수 있다. 도 17a는, 테이프(1703)를 접착하여 박리를 행하고, 기판(1701) 위에 형성된 아모퍼스 실리콘 막의 일부가 박리한 박리 개소(1702)를 나타내는 사진이고, 도 17b는 그 모식도이다.
또한, 상기 테이프 박리 실험의 박리하기 전의 샘플의 SIMS 측정 결과를 도 15에 도시한다. 또한, 박리한 후의 샘플의 SIMS 측정결과를 도 16에 도시한다.
또한, 본 발명은, 기존의 대형 유리 기판의 제조 장치를 사용하여 TFT 등의 소자를 형성한 후, 플라스틱 기판으로 대표되는 가요성 기판에 전치할 수 있다. 따라서, 설비 비용을 대폭으로 저감할 수 있다.
또한, 유리 기판으로부터 반도체 소자를 분리시킨 후, 박리층은 제거하여도 좋지만, 그대로 남겨 불소를 포함하는 반도체 층을 블로킹 층으로서도 기능시킬 수 있다.
다른 발명의 구성은, 플라스틱 기판 위에 할로겐 원소를 포함하는 반도체 층과, 상기 할로겐 원소를 포함하는 반도체 층 위에 반도체 소자 또는 발광 소자를 가지고, 상기 반도체 층에 포함되는 할로겐 원소의 농도는, 1×1017cm-3 이상 2×1019cm-3 이하인 반도체 장치이다.
상기 구성에 있어서, 할로겐 원소는, 불소 또는 염소이다. 상기 구성으로 함으로써, 불소 또는 염소를 포함하는 반도체 층은, 박리한 후에 플라스틱 기판에 반도체 소자를 점착한 후에 있어서도, 외부로부터의 불순물의 침입을 방지할 수 있다. 또한, 유리 기판에는 알칼리 금속이 포함되어 있고, 반도체 소자로서 TFT를 사용하는 경우, 유리 기판으로부터 확산한 알칼리 금속이 TFT의 동작 특성이나 신뢰성을 저하시킬 우려가 있다. 따라서, 불소 또는 염소를 포함하는 반도체 층은, 박리하기 전의 공정에 있어서, 반도체 소자에의 알칼리 금속의 확산을 블록하는 블로킹 층으로서도 기능시킬 수 있기 때문에 유효하다.
또한, 상기 구성에 있어서, 상기 플라스틱 기판과 상기 할로겐 원소를 포함하는 반도체 층 사이에 접착층을 가진다.
또한, 상기 반도체 소자 또는 상기 발광 소자와 상기 할로겐 원소를 포함하는 반도체 층 사이에 버퍼 층을 가져도 좋다.
또한, 반도체 소자의 소자 구조, 예를 들면, TFT 구조와 관계 없이 본 발명을 적용할 수 있고, 예를 들면, 탑 게이트형 TFT나 보텀-게이트형(역 스태거형)TFT나, 순 스태거형 TFT를 사용할 수 있다. 또한, 싱글 게이트 구조의 트랜지스터에 한정되지 않고, 복수의 채널 형성영역을 가지는 멀티 게이트형 트랜지스터, 예를 들면, 더블 게이트형 트랜지스터로 하여도 좋다.
또한, 본 발명에 의하여, 가요성 기판을 사용하는 대형 표시 장치를 제작할 수 있고, 패시브 매트릭스 형의 액정 표시장치, 패시브 매트릭스 형의 발광 장치에 한정되지 않고, 액티브 매트릭스 형의 액정 표시장치나 액티브 매트릭스 형의 발광 장치도 제작할 수 있다.
또한, 가요성 기판이란, 필름 상태의 플라스틱 기판, 예를 들면, 폴리에틸렌 테레프탈레이트(PET), 폴리에테르 설폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리알리레이트(PAR), 폴리부틸렌테레프탈레이트(PBT) 등의 플라스틱 기판을 가리킨다.
평행 평판형 플라즈마 CVD장치(이하, PCVD 장치라고 기재한다.)에 있어서, 기판 사이즈가 대면적이어도 불소를 포함하는 아모퍼스 실리콘 막을 형성함으로써, 제조 비용이 낮은 박리층을 제공할 수 있다.
도 1a 내지 도 1e는 액정 표시 장치의 제작 공정을 도시하는 단면도.
도 2a 내지 도 2d는 발광 장치의 제작 공정을 도시하는 단면도.
도 3a 및 도 3b는 유기 TFT의 단면 구조의 일례를 도시하는 단면도.
도 4는 용량 결합형 플라즈마 CVD 장치의 단면도.
도 5a 내지 도 5c는 패시브 매트릭스 형 발광 장치의 상면도 및 단면도.
도 6은 패시브 매트릭스 형 발광 장치의 사시도.
도 7은 패시브 매트릭스 형 발광 장치의 상면도.
도 8a 및 도 8b는 패시브 매트릭스 형 발광 장치의 상면도.
도 9는 패시브 매트릭스 형 발광 장치의 단면도.
도 10a 내지 도 10d는 안테나의 제작 공정을 도시하는 단면도이고, 도 10e는 반도체 장치의 제작 공정을 도시하는 사시도.
도 11a 내지 도 11d는 무선 칩으로서 기능하는 반도체 장치를 도시하는 상면도.
도 12a는 본 발명에 의하여 얻어지는 반도체 장치를 설명하는 불록도이고, 도 12b는 전자 기기의 일례를 도시하는 도면.
도 13a 내지 도 13g는 반도체 장치의 일례를 도시하는 도면.
도 14a 내지 도 14c는 전자 기기의 일례를 도시하는 도면.
도 15는 박리하기 전의 SIMS의 측정 결과를 도시하는 도면.
도 16은 박리한 후의 SIMS의 측정 결과를 도시하는 도면.
도 17a는 테이프 박리한 후의 박막의 사진도이고, 도 17b는 그 모식도를 도시한다.
이하, 본 발명의 실시형태 및 실시예에 대하여 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 상세한 사항을 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
여기서는, 액정 표시장치를 제작하는 예를 도 1a 내지 도 1e, 및 도 4를 사용하여 설명한다.
우선, 기판(101) 위에 불소를 포함하는 아모퍼스 실리콘 막(102)을 형성한다. 기판(101)으로서는, 유리 기판을 사용한다. 또한, 불소를 포함하는 아모퍼스 실리콘 막(102)으로서는, PCVD법에 의하여 얻어지는 10nm 이상 500nm 미만의 막을 사용한다. 불소를 포함하는 재료 가스(CF4, CHF3, C2F6, SF6)를 사용하여 불소를 포함하는 아모퍼스 실리콘 막(102)을 형성하여도 좋지만, 여기서는, 용량 결합형 플라즈마 CVD법을 사용하여 처리 실내를 불소계 가스에 의하여 에칭(예를 들면, 삼불화 질소의 유량: 100SCCM, 아르곤의 유량: 50SCCM, 27MHz의 RF출력: 300W, 처리 실내 압력: 13Pa, 기판 온도: 250℃)한다. 즉, 챔버 클리닝한 후에, 처리 실내에 잔류하는 불소를 이용한 오토 도핑 방법에 의하여 퇴적한다. 여기서는, 불소를 포함하는 아모퍼스 실리콘 막(102)의 성막 조건을 모노실란 가스 유량: 100SCCM, 27MHz의 RF출력: 20W, 처리 실내 압력: 33Pa, 기판 온도: 250℃, 퇴적 막 두께: 약 50nm로 한다.
또한, 불소에 한정되지 않고, 다른 할로겐 원소를 사용하여도 좋고, 예를 들면, 재료 가스로서 Cl2, CCl4, BCl3, ClF3 등을 사용하여도 좋다.
도 4는, 용량 결합형 플라즈마 CVD 장치의 모식도이다. 도 4에 도시하는 용량 결합형 플라즈마 CVD 장치(1000)는, 기판 전극판(1002), 고주파 전극판(1004), 가스 도입부(1006), 배기구(1008)를 가지는 처리실(1012)을 구비한다. 기판 전극판(1002) 및 고주파 전극판(1004)은, 평행하게 배치되어 있다. 기판 전극판(1002)은, 접지 전위이고, 고주파 전극판(1004)은 접지 전위와 상이한 전위이다. 피 처리체(도 4에서는 기판(101)에 상당)는, 기판 전극판(1002)에 의하여 유지된다. 용량 결합형 플라즈마 CVD 장치(1000)는, 교류 전원(1010)에 의하여, 방전이 행해지고, 기판 전극판(1002) 및 고주파 전극판(1004) 사이에서 플라즈마를 발생시킨다.
이런 식으로 얻어진 불소를 포함하는 아모퍼스 실리콘 막(102)은, 불소가 1×1017cm-3 이상 2×1020cm-3 이하, 수소 농도가 1×1021cm-3 이상 1×1022cm-3 이하, 탄소 농도가 1×1015cm-3 이상 2×1018cm-3 이하, 질소 농도가 1×1018cm-3 이상 1×1020cm-3 이하, 산소 농도가 1×1015cm-3 이상 1×1019cm-3 이하이다.
또한, 여기서는, 유리 기판 위에 불소를 포함하는 아모퍼스 실리콘 막(102)을 형성한 예를 나타냈지만, 유리 기판과 불소를 포함하는 아모퍼스 실리콘 막(102) 사이에 버퍼 층을 형성하여도 좋다. 버퍼 층으로서는, 산화규소막을 사용하면 좋다.
또한, 그 후의 반송 공정 등에서 기판의 단부로부터 박리가 발생되지 않도록, 기판의 주연(周緣)부 부근에 형성된 불소를 포함하는 아모퍼스 실리콘 막(102)을 선택적으로 제거하여도 좋다. 이 경우, 박리층이 되는 불소를 포함하는 아모퍼스 실리콘 막을 선택적으로 제거한 기판의 주연부는, 그 후의 박리 공정에서 박리가 발생되지 않으므로, 레이저 광이나 커터 등으로 박리의 트리거(trigger)를 형성하고, 그 트리거를 형성한 개소로부터 박리시키면 된다.
다음, 불소를 포함하는 아모퍼스 실리콘 막(102) 위에 에칭 스토퍼 막이 되는 제 1 절연막(103)을 형성한다. 그 후의 공정에서 불소를 포함하는 아모퍼스 실리콘 막(102)을 제거하므로, 제 1 절연막(103)으로서는 산화규소막, 질화규소막 등의 절연막을 사용한다. 또한, 제 1 절연막(103)으로서 폴리실라잔이나 실록산 중합체를 포함하는 용액을 도포 소성하여 얻어지는 막, 광 경화성 유기 수지막, 열 경화성 유기 수지막 등을 사용하여도 좋다.
다음, 제 1 절연막(103) 위에 제 1 도전막을 형성하고, 제 1 도전막 위에 마스크를 형성한다. 제 1 도전막은, Ta, W, Ti, Al, Cu, Cr, Nd 등으로 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료, 혹은 화합물 재료의 단층, 또는 이들의 적층으로 형성한다. 또한, 제 1 도전막의 형성 방법으로서는, 스퍼터링법, 증착법, CVD법, 도포법 등을 적절히 사용한다. 다음, 마스크를 사용하여 제 1 도전막을 에칭하여 게이트 전극(104)을 형성한다.
다음, 게이트 전극(104) 위에 게이트 절연막으로서 기능하는 제 2 절연막(105)을 형성한다. 제 2 절연막(105)으로서는, 산화규소막, 질화규소막 또는 산화질화규소막 등의 절연막을 사용한다. 또한, 제 2 절연막(105)으로서 폴리실라잔이나 실록산 중합체를 포함하는 용액을 도포 소성하여 얻어지는 막, 광 경화성 유기 수지막, 열 경화성 유기 수지막 등을 사용하여도 좋다.
다음, 제 2 절연막(105) 위에 비정질 구조를 가지는 반도체 막(106)을 형성한다. 비정질 구조를 가지는 반도체 막(106)은, 실란이나 게르만으로 대표되는 반도체 재료 가스를 사용하여 기상 성장법, 스퍼터링법, 열 CVD법을 사용하여 제작되는 아모퍼스 반도체 막, 혹은 미결정 반도체 막으로 형성한다. 본 실시형태에서는, 반도체 막으로서 아모퍼스 실리콘 막을 사용한 예를 나타낸다. 또한, 반도체 막으로서 스퍼터링법이나 PLD(Pulsed Laser Deposition)법을 사용하여 제작되는 ZnO나 아연갈륨인듐의 산화물을 사용하여도 좋지만, 그런 경우에는 게이트 절연막은 알루미늄이나 티탄을 포함하는 산화물로 형성하는 것이 바람직하다.
다음, 일 도전형의 불순물 원소를 함유하는 반도체 막으로서 n형을 부여하는 불순물 원소를 함유하는 비정질 반도체 막(107)을 20nm 내지 80nm의 막 두께로 형성한다. n형을 부여하는 불순물 원소를 함유하는 비정질 반도체 막(107)은, 플라즈마 CVD법이나 스퍼터링법 등의 공지된 방법을 사용하여 전면에 형성한다. 여기까지의 공정을 종료한 단계의 단면 공정도를 도 1b에 도시한다.
다음, 공지된 포토리소그래피 기술을 사용한 패터닝을 행하여, 섬 형상의 반도체 층 및 도전성을 가지는 반도체 층을 얻는다. 또한, 공지된 포토리소그래피 기술 대신에, 액적 토출법이나 인쇄법(볼록(凸)판, 평판, 오목(凹)판, 스크린 등)을 사용하여 마스크를 형성하고, 선택적으로 에칭을 행하여도 좋다.
다음, 액적 토출법에 의하여 도전성 재료(은, 금, 구리, 텅스텐, 알루미늄 등)를 포함하는 조성물을 선택적으로 토출하여, 소스 전극(112) 및 드레인 전극(113)을 형성한다. 또한, 액적 토출법 대신에, 스퍼터링법으로 금속 막(Ta, W, Ti, Al, Cu, Cr, Nd 등)을 형성하고, 공지된 포토리소그래피 기술을 사용한 패터닝을 행함으로써 소스 전극(112) 및 드레인 전극(113)을 형성하여도 좋다.
다음, 소스 전극(112) 및 드레인 전극(113)을 마스크로서 도전성을 가지는 반도체 층(110, 111)을 형성한다. 또한, 소스 전극(112) 및 드레인 전극(113)을 마스크로서 반도체 층의 상부를 에칭함으로써 반도체 층의 일부를 노출시켜, 또한 일부를 제거하여 반도체 층(109)을 형성한다. 반도체 층(109)의 노출시킨 부분은, TFT의 채널 형성영역으로서 기능하는 개소이다.
다음, 반도체 층(109)의 채널 형성영역의 불순물 오염을 방지하기 위한 보호막(114)을 형성한다. 보호막(114)으로서는, 스퍼터링법 또는 PCVD법에 의하여 얻어지는 질화규소 또는 질화산화규소를 주성분으로 하는 재료를 사용한다. 본 실시형태에서는, 보호막을 형성한 후에 수소화 처리를 행한다. 이와 같이 하여, TFT(108)가 제작된다.
다음, 보호막(114) 위에 층간 절연막(115)을 형성한다. 또한, 층간 절연막(115)은, 에폭시 수지, 아크릴 수지, 페놀 수지, 노볼락 수지, 멜라민 수지, 우레탄 수지 등의 수지 재료를 사용한다. 또한, 벤조시클로부텐, 파릴렌, 광 투과성을 가지는 폴리이미드 등의 유기 재료, 실록산계 폴리머 등의 중합에 의하여 생산된 화합물 재료, 수용성 호모폴리머 및 수용성 공중합체 등을 포함하는 조성물 재료 등을 사용할 수 있다. 또한, 층간 절연막(115)으로서는, 산화규소막, 질화규소막 또는 산화질화규소막 등의 절연막을 사용할 수도 있고, 이들의 절연막과 수지 재료를 적층하여도 좋다.
다음, 공지된 포토리소그래피 기술을 사용한 패터닝을 행하여, 보호막(114) 및 층간 절연막(115)을 선택적으로 제거하여 드레인 전극(113)에 도달하는 콘택트 홀을 형성한다.
다음, 액적 토출법을 사용하여 도전성 재료(은, 금, 구리, 텅스텐, 알루미늄 등)를 포함하는 조성물을 선택적으로 토출하고, 드레인 전극(113)과 전기적으로 접속하는 제 1 전극(116)을 형성한다. 또한, 제 1 전극(116)과 기판 면에 평행한 방향의 전장을 형성하는 제 2 전극(117)도 액적 토출법에 의하여 형성한다. 또한, 제 1 전극(116)과 제 2 전극(117)은, 일정한 간격으로 배치하는 것이 바람직하고, 전극의 상면 형상을 빗살형상으로 하여도 좋다.
다음, 제 1 전극(116)과 제 2 전극(117)을 덮는 배향막(118)을 형성한다. 여기까지의 공정을 종료한 단계의 단면 공정도를 도 1c에 도시한다.
다음, 액정 재료, 여기서는 고분자 분산형 액정을 사용하여 가요성 기판(121)을 기판(101)에 대향하도록 고정시킨다. 고분자 분산형 액정은, 액정과 고분자 재료의 분산 상태에 따라 2개 타입으로 크게 나눌 수 있다. 하나는, 액정의 소적(小滴)이 고분자 재료에 분산하고, 액정이 불연속인 타입(PDLC라고 불린다), 또 하나는 액정 중에 고분자 재료가 네트 워크를 형성하고, 액정이 연속하는 타입(PNLC라고 불린다)이다. 또한, 본 실시형태에 있어서, 어느 타입을 사용하여도 좋지만, 여기서는 PDLC를 사용한다. 본 실시형태에서는, 액정(120)을 포함하는 고분자 재료(119)가 가요성 기판(121)을 고정한다. 필요하면, 고분자 재료(119)를 둘러싸도록 씰재를 배치하여도 좋다. 또한, 필요하면 고분자 재료(119)의 두께를 제어하는 간극(間隙)재(비드(bead) 스페이서, 컬럼(column)형성 스페이서, 섬유(fiber) 등)를 사용하여도 좋다.
다음, 기판(101)으로부터 TFT(108) 및 가요성 기판(121)을 박리한다. 도 1d에서는, 기판(101)과 불소를 포함하는 아모퍼스 실리콘 막(102)의 계면에서 분리하는 도면을 도시했지만, 분리하는 장소는 TFT가 피괴되지 않으면 특히 한정되지 않고, 불소를 포함하는 아모퍼스 실리콘 막 내에서 분리하여도 좋고, 제 1 절연막(103)과 불소를 포함하는 아모퍼스 실리콘 막(102)의 계면에서 분리하여도 좋다.
다음, 불소를 포함하는 아모퍼스 실리콘 막(102)을 제거한다. 제 1 절연막(103)을 에칭 스토퍼로서 드라이 에칭 또는 웨트 에칭을 행한다. 본 실시형태에서는, 투과형 액정 표시장치를 제작하는 예가 있기 때문에, 빛의 투과율을 저하시키게 하는 불소를 포함하는 아모퍼스 실리콘 막(102)을 제거하지만, 반사형의 액정 표시장치를 제작하는 경우에는 그대로 불소를 포함하는 아모퍼스 실리콘 막(102)을 반사형의 액정 표시장치에 설치하여도 좋다.
또한, 본 실시형태에서는, 기판과 불소를 포함하는 아모퍼스 실리콘 막의 계면 근방에 불소를 많이 포함하게 한 예를 나타냈지만, 제 1 절연막(103)과 불소를 포함하는 아모퍼스 실리콘 막의 계면 근방에 불소를 많이 포함하게 하면, 제 1 절연막(103)과 불소를 포함하는 아모퍼스 실리콘 막의 계면 근방에서 분리시킬 수 있다. 이 경우, 불소를 포함하는 아모퍼스 실리콘 막을 제거하는 공정은 불필요하게 된다.
다음, 도 1e에 도시하는 바와 같이, 액정 표시장치의 기계 강도를 증대시키기 위하여 제 1 절연막(103)의 면에 접착층(122)을 사용하여 가요성 기판(123)을 고정한다. 또한, 온도 변화에 관계없이 기판 간격을 유지하기 위하여, 가요성 기판(121)과 가요성 기판(123)은 같은 열 팽장 계수의 재료를 사용하는 것이 바람직하다. 또한, 액정 표시장치의 기계 강도가 충분하면, 특히 가요성 기판(123)을 사용하지 않아도 좋다.
이상의 공정에서 아모퍼스 실리콘 TFT를 사용한 액티브 매트릭스 형의 액정 표시장치를 제작할 수 있다. 액적 토출법으로 형성된 도전층은, 밀착성은 약하지만, 불소를 포함하는 아모퍼스 실리콘 막(102)을 사용한 본 발명의 박리법을 사용하는 경우, 일부의 배선에 액적 토출법으로 형성된 도전층을 사용하여도 박리할 수 있다.
또한, 고분자 분산형 액정 대신에 전자 잉크를 사용하여, 전기 영동 디스플레이를 제작하여도 좋다. 그 경우에는, 제 1 전극(116)과 제 2 전극(117)을 형성한 후, 인쇄법에 의하여 전자 잉크를 도포한 후에 소성하고, 가요성 기판(121)으로 고정하면 좋다. 또한, 기판을 박리하고, 또 1장의 가요성 기판을 사용하여 밀봉하면 좋다.
(실시형태 2)
여기서는, 유기 TFT를 사용한 액티브 매트릭스형의 발광 장치를 제작하는 예를 도 2a 내지 도 2d를 사용하여 설명한다.
우선, 기판(201) 위에 플라즈마 CVD법에 의하여, SiH4 및 N2O를 재료 가스로서 115nm의 두께로 제 1 산화규소막(202)(조성비율 Si＝32%, O＝59%, N＝7%, H＝2%)을 형성한다.
다음, 삼불화 질소를 사용하여 플라즈마를 발생시킨다. 그리고, 성막실에 불소를 잔류시킨 상태의 성막실을 사용하여 플라즈마 CVD법에 의하여 아모퍼스 실리콘 막을 형성한다. 이런 식으로, 제 1 산화규소막(202) 근방에 불소의 농도 피크를 가지는 아모퍼스 실리콘 막(203)을 얻는다.
다음, 아모퍼스 실리콘 막(203) 위에 플라즈마 CVD법에 의하여 SiH4, NH3, 및 N2O를 재료 가스로서 성막되는 제 2 산화규소막(204)을 10nm 내지 200nm(바람직하게는, 50nm 내지 100nm)로 형성한다. 여기서는, 막 두께 50nm의 제 2 산화규소막(204)(조성비율 Si＝32%, O＝27%, N＝24%, H＝17%)을 형성한다. 여기까지의 공정을 종료한 단계의 단면 공정도를 도 2a에 도시한다.
다음, 제 2 산화규소막(204) 위에 게이트 전극이 되는 도전층을 형성한다. 도전층에 사용하는 재료는, 질화 및/또는 산화함으로써 절연성을 가지는 금속이면 좋고, 특히, 탄탈, 니오브, 알루미늄, 구리, 또는 티타늄이 바람직하다. 또한, 텅스텐, 크롬, 니켈, 코발트, 마그네슘 등을 들 수 있다. 도전층의 형성 방법에 대하여, 특히 한정은 없고, 스퍼터링법이나 증착법 등에 의하여 성막한 후, 에칭 등의 방법에 의하여 원하는 형상에 가공하면 좋다. 또한, 도전물을 포함하는 액적을 사용하여 잉크 젯법 등에 의하여 형성하여도 좋다.
다음, 도전층을 질화 및/또는 산화함으로써 상기 금속의 질화물, 산화물, 또는 산화질화물로 이루어지는 게이트 절연막(212)을 형성한다. 또한, 도전층 중, 절연화한 게이트 절연막(212) 이외는, 게이트 전극(211)으로서 기능한다.
다음, 게이트 절연막(212)을 덮는 반도체 층(213)을 형성한다. 반도체 층(213)을 형성하는 유기 반도체 재료는, 캐리어 수송성이 있고, 또 전계 효과에 의하여 캐리어 밀도의 변조가 일어날 가능성이 있는 유기 재료라면, 저분자, 고분자 어느 쪽이라도 사용할 수 있고, 그 종류는 특히 한정되는 것이 아니지만, 다환 방향족 화합물, 공역 이중 결합 화합물, 금속 프탈로시아닌 착체, 전하 이동 착체. 축합환 테트라카르복시산 디이미드 류, 올리고 티오펜 류, 풀러린 류, 카본 나노 튜브 등을 들 수 있다. 예를 들면, 폴리피롤(polypyrrole), 폴리디오펜(polythiophene), 폴리(3-알킬티오펜), 폴리페닐렌비닐렌(polyphenylenevinylene), 폴리(p-페닐렌비닐렌), 폴리아닐린(polyaniline), 폴리디아세틸렌(polydiacetylene), 폴리아줄렌(polyazulene), 폴리피렌(polypyrene), 폴리카르바졸(polycarbazole), 폴리셀리노펜(polyselenophene), 폴리퓨란(polyfuran), 폴리(p-페닐렌), 폴리인돌(polyindole), 폴리피리다진(polypyridazine), 나프타센(naphthacene), 헥사센(hexacene), 헵타센(heptacene), 피렌(pyrene), 크리센(chrysene), 페릴렌(perylene), 코로넨(coronene), 테릴렌(terrylene), 오발렌(ovalene), 쿼터릴렌(quaterrylene), 서컴안트라센(circumanthracene), 트리페노디옥사진(triphenodioxazine), 트리페노디티아진(triphenodithiazine), 헥사센-6,15-퀴논(hexacene-6,15-quinone), 폴리비닐카르바졸(polyvinylcarbazole), 폴리페닐렌술파이드(polyphenylenesulfide), 폴리비닐렌술파이드(polyvinylenesulfide), 폴리비닐피리딘(polyvinylpyridine), 나프탈렌테트라카르복실산 디이미드(naphthalenetetracarboxylic acid diimide), 안트라센테트라카르복실산 디이미드(anthracenetetracarboxylic acid diimide), C6O, C70, C76, C78, C84, 또는 이들의 유도체를 사용할 수 있다. 또한, 이들의 구체 예로서는, 일반적으로 p형 반도체로 불리는 테트라센(tetracene), 펜타센(pentacene), 섹시티오펜(sexithiophene)(6T), 구리 프탈로시아닌(copper phthalocyanine), 비스-(1,2,5-티아디아졸로)-p-퀴노비스(1,3-디티올), 루브렌(rubrene), 폴리(2,5-티에닐렌비닐렌)(PTV), 폴리(3-헥실티오펜-2,5-디일)(P3HT), 폴리(9,9'-디옥틸플루오렌-co-비티오펜)(F8T2), 일반적으로 n형 반도체로 불리는 7,7,8,8-테트라시아노퀴노디메탄(TCNQ), 3,4,9,10-페릴렌테트라카르복실릭 디안하이드라이드(PTCDA), 1,4,5,8-나프탈렌테트라카르복실릭 디안하이드라이드(NTCDA), N,N'-디옥틸-3,4,9,10-페릴렌테트라카르복실릭디이미드 (PTCDI-C8H), 구리 헥사데카플루오로프탈로시아닌(F16CuPc), N,N'-비스(2,2,3,3,4,4,5,5,6,6,7,7,8,8,8-펜타데카플루오로옥틸)-1,4,5,8-나프탈렌테트라카르복실산 디이미드(NTCDI-C8F), 3',4'-디부틸-5,5"-비스(디시아노메틸렌)-5,5"-디하이드로-2,2':5',2"-테르티오펜)(DCMT), 메타노플러렌[6,6]-페닐C61부탄산 메틸에스테르(PCBM) 등이 있다. 또한, 유기 반도체에 있어서, p형이나 n형의 특성은 그 물질이 고유한 성질이 아니고, 캐리어를 주입하는 전극과의 관계나 주입할 때의 전계의 강도에 의존하여, 그들 중 어느 하나로 쉽게 되는 경향을 가지지만, p형 반도체로서도 n형 반도체로서도 사용할 수 있다. 또한, 본 실시형태에 있어서는, p형 반도체가 보다 바람직하다.
이들의 유기 반도체 재료는, 증착법이나 스핀코팅법, 액적 토출법 등의 방법에 의하여 성막할 수 있다.
다음, 반도체 층(213) 위에 밀착성이나 계면의 화학 안정성을 향상시키기 위하여 버퍼 층(214)을 형성한다. 버퍼 층(214)으로서는, 도전성을 가지는 유기재료(전자 수용성을 나타내는 유기 화합물, 예를 들면, 7,7,8,8-테트라시아노퀴노디메탄(TCNQ), 또는 2,3,5,6-테트라플루오로-7,7,8,8,8-테트라시아노퀴노디메탄(F4-TCNQ) 등), 또는 유기 화합물 및 금속 산화물의 복합 재료를 사용하면 좋다. 또한, 버퍼 층(214)은 필요하지 않으면 생략하여도 좋다.
다음, 버퍼 층(214) 위에 소스 전극 또는 드레인 전극으로서 기능하는 도전층(215)을 형성한다. 도전층(215)에 사용하는 재료는, 특히 한정되지 않지만, 금, 백금, 알루미늄, 텅스텐, 티타늄, 구리, 탄탈, 니오븀, 크롬, 니켈, 코발트, 마그네슘 등의 금속 또는 그들을 포함하는 합금을 사용할 수 있다. 또한, 도전층(215)에 사용하는 다른 재료로서는, 폴리아닐린, 폴리피롤, 폴리티오펜, 폴리아세틸렌, 폴리디아세틸렌 등의 도전성 고분자 화합물 등을 들 수 있다. 또한, 도전층(215)의 형성방법은, 반도체 층(213)이 분해하지 않는 것이면 특히 한정되지 않고, 스퍼터링법이나 증착법 등에 의하여 성막한 후, 에칭 등의 방법에 의하여 원하는 형상으로 가공하여 제작하면 좋다. 또한, 도전물을 포함하는 액적을 사용하여 잉크 젯법 등에 의하여 도전층(215)을 형성하여도 좋다. 이상의 공정으로 유기 트랜지스터(227)를 제작할 수 있다.
또한, 반도체 층(213)의 하면에 접하여, 폴리이미드, 폴리아미드산, 또는 폴리비닐페닐 등 유기 절연 재료를 성막하여도 좋다. 이러한 구성에 의하여, 유기 반도체 재료의 배향을 보다 높이는 것뿐만 아니라, 게이트 절연막(212)과 반도체 층(213)의 밀착성을 더욱 향상시킬 수 있다.
계속하여, 유기 트랜지스터(227)를 사용한 발광 장치의 제작 방법에 대하여 설명한다.
다음, 유기 트랜지스터(227)를 덮는 층간 절연막(228)을 형성한다. 다음, 층간 절연막(228)을 선택적으로 에칭하여, 한 쪽의 도전층(215)에 도달하는 콘택트 홀을 형성한다. 다음, 한 쪽의 도전층(215)에 전기적으로 접속하는 제 1 전극(210)을 형성한다. 다음, 제 1 전극(210)의 단부를 덮는 격벽(221)을 형성한다. 격벽(221)은 절연 재료를 사용하여 형성되어, 인접하여 복수 배치되는 제 1 전극(210)의 사이를 절연시키는 기능을 달성한다.
다음, 제 1 전극(210)에 있어서, 격벽(221)과 접하지 않는 영역 위에 발광 층(222)을 형성한다. 발광 층(222)에 사용하는 재료로서는, 유기 화합물의 단층 또는 적층, 혹은 무기 화합물의 단층 혹은 적층으로 사용하는 경우가 많지만, 본 명세서에 있어서는, 유기 화합물로 이루어지는 막의 일부에 무기 화합물을 사용하는 구성도 포함하는 것으로 한다. 발광 소자 중의 각 층에 대해서는, 적층 법을 한정하는 것이 아니다. 적층이 가능하면, 진공증착법이나 스핀코팅법, 잉크 젯법, 딥 코팅법 등, 어느 수단을 선택하여도 좋다.
다음, 발광층(222) 위에 제 2 전극(223)을 형성한다. 제 1 전극(210)과, 제 2 전극(223)과, 발광층(222)이 겹치는 개소에서 발광 소자를 구성한다. 또한, 이 발광 소자는, 전장을 가함으로써, 발생하는 일렉트로루미네선스(Electro Luminescence)가 얻어지는 유기 화합물을 포함하는 층 혹은 무기 화합물을 포함하는 층(이하, EL층이라고 기재한다)과, 양극과 음극을 가진다. 특히, ZnS:Mn의 무기 박막을 사용한 무기 EL와, 유기 증착 박막을 사용한 유기 EL는 밝고, 고효율의 EL 발광을 나타내고 디스플레이에의 응용에 적합하다. 또한, 발광 소자의 구성에 대하여 특히 한정은 없다.
본 실시형태에서는, 제 1 전극(210)으로서 광을 반사하는 금속재료, 예를 들면, 알루미늄, 은, 또는 이들을 포함하는 합금을 사용하여, 제 2 전극(223)으로서 투명 도전막을 사용한다.
다음, 제 2 전극(223) 위에 보호막(224)을 형성한다. 보호막(224)은, 투광성을 가지는 절연막을 사용한다. 또한, 필요가 없으면, 보호막(224)은 생략하여도 좋다.
다음, 보호막(224) 위에 접착층(226)으로 가요성 기판(225)을 고정한다. 밀봉을 강화하기 위하여, 접착층(226)을 둘러싸도록 씰재를 배치하여도 좋다. 여기까지의 공정을 종료한 단계의 단면 공정도를 도 2b에 도시한다.
다음, 제 1 산화규소막(202)과 아모퍼스 실리콘 막(203)의 계면, 또는 아모퍼스 실리콘 막(203)의 층 내에서 분리시키고, 기판(201)으로부터 유기 트랜지스터(227) 및 가요성 기판(225)을 박리한다. 도 2c에서는, 제 1 산화규소막(202)과 아모퍼스 실리콘 막(203)의 계면에서 분리하는 도면을 도시한다.
다음, 도 2d에서 도시하는 바와 같이, 발광 장치의 기계 강도를 증대시키기 위하여 박리한 면, 즉 아모퍼스 실리콘 막(203)에 접착층(205)을 사용하여 가요성 기판(206)을 고정한다. 또한, 발광 장치의 기계 강도가 충분하면, 특히 가요성 기판(206)을 사용하지 않아도 좋다.
이상의 공정으로, 유기 트랜지스터를 사용한 액티브 매트릭스 형의 발광 장치를 제작할 수 있다. 본 실시형태에서는, 발광을 가요성 기판(225)에 통과시키는 발광 장치의 예이기 때문에 아모퍼스 실리콘 막(203)을 그대로 발광 장치에 형성한다.
또한, 제 1 전극(210)으로서 투명 도전막을 사용하고, 제 2 전극(223)으로서 광을 반사하는 금속재료, 예를 들면, 알루미늄, 은, 또는 이들을 포함하는 합금을 사용하여도 좋고, 그 경우, 아모퍼스 실리콘 막(203)은 박리 공정 이후에 제거하는 것이 바람직하다.
또한, 도 2c에 도시한 유기 트랜지스터의 구조로 한정되지 않고, 도 3a 또는 도 3b에 도시하는 구조로 하여도 좋다.
도 3a는 보텀 콘택트형 구조라고 불리는 구조이다. 또한, 도 2a 내지 도 2d와 공통의 부분에는 동일의 부호를 사용한다. 보텀 콘택트형 구조를 사용한 경우, 소스 배선 및 드레인 배선의 미세 가공을 실시하기 위하여 포토리소그래피 등의 공정을 용이하게 사용할 수 있다. 따라서, 유기 트랜지스터의 구조는 그 장점, 단점에 따라 적절히 선택하면 좋다.
기판(201) 위에는, 제 1 산화규소막(202), 아모퍼스 실리콘 막(203), 제 2 산화규소막(204)을 적층한다. 제 2 산화규소막(204)에 게이트 전극(331)을 형성한다. 게이트 전극(331)에 사용하는 재료는, 특히 한정은 없고, 예를 들면, 금, 백금, 알루미늄, 텅스텐, 티타늄, 구리, 몰리브덴, 탄탈, 니오븀, 크롬, 니켈, 코발트, 마그네슘 등의 금속, 및 그들을 포함하는 합금, 폴리아닐린, 폴리피롤, 폴리티오펜, 폴리아세틸렌, 폴리디아세틸렌 등의 도전성 고분자 화합물, 불순물이 도핑된 폴리실리콘 등을 들 수 있다. 게이트 전극(331)의 형성 방법은 특히 한정은 없고, 스퍼터링법이나 증착법 등에 의하여 성막한 후, 에칭 등의 방법에 의하여 원하는 형상으로 가공하여 제작하면 좋다. 또한, 도전물을 포함하는 액적을 사용하여 잉크 젯법 등에 의하여 형성하여도 좋다.
다음, 게이트 전극(331)을 덮는 게이트 절연막(332)을 형성한다. 게이트 절연막(332)은, 산화규소, 질화규소, 산질화규소 등의 무기 절연 재료를 사용한다. 또한, 이들의 절연막(332)은, 딥핑법, 스핀코팅법, 액적 토출법 등의 도포법이나, CVD법, 스퍼터링법 등의 방법에 의하여 성막할 수 있다. 이 절연막(332)에 대하여, 고밀도 플라즈마를 사용하여 질화 및/또는 산화 처리를 행하여도 좋다. 고밀도 플라즈마 질화를 행함으로써, 보다 높은 농도의 질소를 함유하는 질화규소막을 얻을 수도 있다. 고밀도 플라즈마는, 높은 주파수의 마이크로파, 예를 들면, 2.45GHz를 사용함으로써 생성된다. 이러한 고밀도 플라즈마를 사용하여, 산소(혹은 산소를 포함하는 가스)나 질소(혹은 질소를 포함하는 가스) 등을 플라즈마 여기에 의하여 활성화하여, 이들을 절연막과 반응시킨다. 저전자 온도가 특징인 고밀도 플라즈마는, 활성종의 운동 에너지가 낮기 때문에, 종래의 플라즈마 처리에 비교하여 플라즈마 데미지(damage)가 적고, 결함이 적은 막을 형성할 수 있다. 또한, 고밀도 플라즈마를 사용하면, 전연막(332)의 표면의 거칠기를 작게 할 수 있기 때문에, 캐리어 이동도를 크게 할 수 있다. 또한, 게이트 절연막으로서 기능하는 절연막(332) 위에 형성되는 반도체 층을 구성하는 유기 반도체 재료의 배향이 일치하기 쉽게 된다.
다음, 절연막(332) 위에 소스 전극(314) 및 드레인 전극(315)을 형성한다. 다음, 소스 전극(314) 및 드레인 전극(315)의 사이에 반도체 층(313)을 형성한다. 반도체 층(313)은, 상술한 도 2b에 도시한 반도체 층(213)과 같은 재료를 사용할 수 있다. 이러한 구성을 가지는 유기 트랜지스터를 형성한 후, 박리를 행하여 가요성 기판에 전치한다.
또한, 도 3b의 구조에 대하여 설명한다. 도 3b는 톱 게이트형 구조라고 불리는 구조이다. 또한, 도 2a 내지 도 2d와 동일의 부분에는 동일의 부호를 사용한다.
기판(201) 위에는, 제 1 산화규소막(202), 아모퍼스 실리콘 막(203), 제 2 산화규소막(204)을 적층한다. 제 2 산화규소막(204) 위에 소스 전극(414) 및 드레인 전극(415)을 형성한다. 다음, 소스 전극(414) 및 드레인 전극(415)의 사이에 반도체 층(413)을 형성한다. 다음, 반도체 층(413)과 소스 전극(414) 및 드레인 전극(415)을 덮는 게이트 절연막(442)을 형성한다. 다음, 절연막(442) 위에 게이트 전극(441)을 형성한다. 게이트 전극(441)은, 절연막(442)을 통하여 반도체 층(413)과 겹친다. 이러한 구조를 가지는 유기 트랜지스터를 형성한 후, 박리를 행하고 가요성 기판에 전치한다.
이런 식으로, 다양한 유기 트랜지스터의 구조로 하여도, 본 발명에 의하여, 박리를 행하고, 가요성 기판에 전치할 수 있다.
또한, 유기 트랜지스터 대신에, 스퍼터링법이나 PLD법으로 제작되는 ZnO나 아연갈륨인듐의 산화물을 반도체 층에 사용한 트랜지스터를 사용할 수도 있다. 그 경우, 도 3a나 도 3b의 구조를 적용할 수 있다. 또한, ZnO나 아연갈륨인듐의 산화물을 반도체 층에 사용하는 경우에는, 게이트 절연막을 알루미늄이나 티타늄을 포함하는 산화물로 하는 것이 바람직하다. 이런 식으로, 플라즈마가 기판에 조사되는 프로세스를 가지는 트랜지스터를 형성할 때에도, 본 발명은 유용하며, 플라즈마에 견딜 수 있는 기판 위에 트랜지스터를 형성한 후, 박리를 행하고, 가요성 기판에 전치할 수 있다.
또한, 본 실시형태는, 실시형태 1과 자유롭게 조합할 수 있다. 예를 들면, 실시형태 1에 나타낸 아모퍼스 TFT 대신에, 실시형태 2에 나타낸 유기 트랜지스터를 사용하여 액정 표시장치를 제작할 수 있다. 또한, 실시형태 2에 나타낸 유기 트랜지스터 대신에, 실시형태 1에 나타낸 아모퍼스 TFT를 사용하여 발광 장치를 제작할 수도 있다.
(실시형태 3)
여기서는, 가요성 기판에 패시브 매트릭스형의 발광 장치를 제작하는 예를 도 5a 내지 도 9를 사용하여 설명한다.
패시브 매트릭스형(단순 매트릭스형) 발광 장치는, 스트라이프 형상(띠 형상)으로 병렬된 복수의 양극과, 스트라이프 형상으로 병렬된 복수의 음극이 서로 직교하도록 형성되어, 그 교차부에 발광층 혹은 형광층이 끼워진 구조가 된다. 따라서, 선택된(전압이 인가된) 양극과 선택된 음극의 교점에 상당하는 화소가 점등한다.
도 5a는 밀봉하기 전에 있어서의 화소부의 상면도를 도시하는 도면이며, 도 5a 중의 쇄선(鎖線) A-A'로 절단한 단면도가 도 5b이며, 쇄선 B-B'로 절단한 단면도가 도 5c이다.
제 1 기판(501) 위에는, 실시형태 2와 마찬가지로 제 1 산화규소막(502), 불소를 포함하는 아모퍼스 실리콘 막(503), 제 2 산화규소막(504)을 적층한다. 제 2 산화규소막(504) 위에는, 스트라이프 형상으로 복수의 제 1 전극(513)이 동일의 간격으로 배치된다. 또한, 제 1 전극(513) 위에는, 각 화소에 대응하는 개구부를 가지는 격벽(514)이 형성되고, 개구부를 가지는 격벽(514)은 절연 재료(감광성 또는 비감광성의 유기 재료(폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 또는 벤조시클로부텐), 또는 SOG막(예를 들면, 알킬기를 포함하는 SiOx 막))로 구성된다. 또한, 각 화소에 대응하는 개구부가 발광영역(521)이 된다.
개구부를 가지는 격벽(514) 위에, 제 1 전극(513)과 교차하는 서로 평행한 복수의 역 테이퍼 형상의 격벽(522)이 형성된다. 역 테이퍼 형상의 격벽(522)은 포토리소그래피 법에 따라, 미노광부분이 패턴으로서 남는 포지티브형 감광성 수지를 사용하여, 패턴의 아래부분이 보다 많게 에칭되도록 노광량 또는 현상시간을 조절함으로써 형성한다.
또한, 평행한 복수의 역 테이퍼 형상의 격벽(522)을 형성한 직후에 있어서의, 사시도를 도 6에 도시한다. 또한, 도 5a 내지 도 5c와 동일의 부분에는 동일의 부호를 사용한다.
역 테이퍼 형상의 격벽(522)의 높이는, 발광층을 포함하는 적층막 및 도전막의 막 두께보다 크게 설정한다. 도 6에 도시하는 구성을 가지는 제 1 기판에 대하여 발광층을 포함하는 적층막과, 도전막을 적층 형성하면, 도 5a 내지 도 5c에 도시하는 바와 같이, 전기적으로 독립한 복수의 영역으로 분리되어, 발광 층을 포함하는 적층막(515R, 515G, 515B)과, 제 2 전극(516)이 형성된다. 제 2 전극(516)은, 제 1 전극(513)과 교차하는 방향으로 신장(伸長)하는 서로 평행한 스트라이프 형상의 전극이다. 또한, 역 테이퍼 형상의 격벽(522) 위에도 발광층을 포함하는 적층막 및 도전막이 형성되지만, 발광층을 포함하는 적층막(515R, 515G, 515B), 및 제 2 전극(516)과는 분단된다.
여기서는, 발광층을 포함하는 적층막(515R, 515G, 515B)을 선택적으로 형성하여, 3종류(R, G, B)의 발광이 얻어지는 풀 컬러 표시를 할 수 있는 발광 장치를 형성하는 예를 나타낸다. 발광층을 포함하는 적층막(515R, 515G, 515B)은 각각 서로 평행한 스트라이프 패턴으로 형성된다.
또한, 전면에 같은 발광색을 발광하는 발광층을 포함하는 적층막을 형성하고, 단색의 발광 소자를 형성하여도 좋고, 단색 표시를 할 수 있는 발광 장치, 혹은 에어리어(area) 컬러 표시를 할 수 있는 발광 장치로 하여도 좋다. 또한, 백색 발광이 얻어지는 발광 장치로서 컬러 필터와 조합함으로써, 풀 컬러 표시를 할 수 있는 발광 장치로 하여도 좋다.
다음, FPC 등을 실장한 발광 모듈의 상면도를 도 7에 도시한다.
또한, 본 명세서 중에 있어서의 발광 장치란, 화상 표시 디바이스, 발광 디바이스, 또는 광원(조명 장치를 포함한다)을 가리킨다. 또한, 발광 장치에 커넥터, 예를 들면, FPC(Flexible Printed Circuit), 또는 TAB(Tape Automated Bonding) 테이프, 또는 TCP(Tape Carrier Package)가 설치된 모듈, TAB 테이프나 TCP의 선단부에 프린트 배선판이 형성된 모듈, 또는 발광 장치에 COG(Chip On Glass) 방식에 의하여 IC(집적회로)가 직접 실장된 모듈도 모두 발광 장치에 포함한다.
도 7에 도시하는 바와 같이, 화상 표시를 구성하는 화소부는, 주사선 군과 데이터선 군이 서로 직교하도록 교차한다.
도 5a 내지 5c에 있어서의 제 1 전극(513)이 도 7의 주사선(603)에 상당하고, 제 2 전극(516)이 데이터 선(602)에 상당하고, 역 테이퍼 형상의 격벽(522)이 격벽(604)에 상당한다. 데이터 선(602)과 주사선(603)의 사이에는 발광층이 끼워져, 영역(605)에서 표시된 교차부가 화소 1개분이 된다.
또한, 주사선(603)은 배선의 단부이며, 접속 배선(608)과 전기적으로 접속되고, 접속 배선(608)이 입력 단자(607)를 통하여 FPC(609b)에 접속된다. 또한, 데이터 선은 입력 단자(606)를 통하여 FPC(609a)에 접속된다.
다음, 제 1 접착층을 사용하여 제 1 가요성 기판을 고정한다.
다음, 제 1 기판(601)으로부터 발광 소자를 박리한다. 다음, 발광 장치의 밀봉을 보다 강고하게 행하기 위하여, 박리한 면에 제 2 접착층을 사용하여 제 2 가요성 기판을 고정한다.
또한, 필요하다면, 사출면에 편광판, 또는 원형 편광판(타원형 편광판을 포함한다), 위상차판(λ/4 판, λ/2 판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 형성하여도 좋다. 예를 들면, 표면의 요철(凹凸)에 의하여 반사광을 확산하여, 눈부심을 저감할 수 있는 눈부심 방지(anti-glare) 처리를 행할 수 있다.
이상의 공정으로 플렉시블한 패시브 매트릭스형의 발광장치를 제작할 수 있다. FPC를 실장할 때는, 열 압착을 행하기 때문에, 단단한 기판 위에서 행하는 것이 바람직하다. 본 발명에 의하여, FPC를 실장한 후에 박리를 행함으로써, 가요성 기판에 전치할 수 있다.
또한, 도 7에서는, 구동 회로를 기판 위에 형성하지 않는 예를 나타내지만, 이하에 구동 회로를 가지는 IC 칩을 실장시킨 발광 모듈의 제작 방법의 일례를, 도 8a 내지 도 8b를 사용하여 설명한다.
우선, 제 1 기판(701) 위에, 실시형태 2와 마찬가지로 제 1 산화규소막, 불소를 포함하는 아모퍼스 실리콘 막, 제 2 산화규소막을 적층한다. 제 2 산화규소막 위에, 하층은 반사성을 가지는 금속막, 상층은 투명한 산화물 도전막으로 한 적층구조를 가지는 데이터 선(702)(양극으로서도 기능한다)을 형성한다. 동시에, 접속 배선(708, 709a, 709b) 및 입력 단자도 형성한다.
다음, 각 화소(705)에 대응하는 개구부를 가지는 격벽을 형성한다. 다음, 개구부를 가지는 격벽 위에, 데이터 선(702)과 교차하는 서로 평행한 복수의 역 테이퍼 형상의 격벽(704)을 형성한다. 이상에 나타내는 공정을 종료한 단계의 상면도를 도 8a에 도시한다.
다음, 발광층을 포함하는 적층막과, 투명 도전막을 적층하여 형성하면, 도 8b에 도시하는 바와 같이, 전기적으로 독립한 복수의 영역으로 분리되어, 발광층을 포함하는 적층층과, 투명 도전막으로 이루어지는 주사 선(703)이 형성된다. 투명 도전막으로 이루어지는 주사 선(703)은, 데이터 선(702)과 교차하는 방향으로 신장하는 서로 평행한 스트라이프 형상의 전극이다.
다음, 화소부의 주변(외측)의 영역에, 화소부에 각 신호를 전송하는 구동회로가 형성된 데이터 선 측 IC(706), 주사 선 측 IC(707)를 COG 방식에 의하여 각각 실장한다. COG 방식 이외의 실장 기술로서, TCP나 와이어 본딩(wire bonding) 방식을 사용하여 실장하여도 좋다. TCP는 TAB 테이프에 IC를 실장한 것이며, TAB 테이프를 소자 형성 기판 위의 배선에 접속하여 IC를 실장한다. 데이터 선 측 IC(706), 및 주사 선 측 IC(707)는, 규소 기판을 사용한 것이라도 좋고, 유리 기판, 석영 기판 혹은 플라스틱 기판 위에 TFT로 구동 회로를 형성한 것이라도 좋다. 또한, 한 쪽에 1개의 IC를 형성한 예를 나타내지만, 한 쪽에 복수 개로 분할하여 형성하여도 좋다.
또한, 주사 선(703)은 배선의 단부에서 접속배선(708)과 전기적으로 접속되어, 접속배선(708)이 주사 선측 IC(707)와 접속된다. 이것은 주사 선 측 IC(707)를 역 데이퍼 형상의 격벽(704) 위에 형성하기 어렵기 때문이다.
이상과 같은 구성으로 형성된 데이터 선 측 IC(706)는, 접속 배선(709a) 및 입력 단자(710)를 통하여 FPC(711)에 접속된다. 또한, 주사 선 측 IC(707)는 접속 배선(709b) 및 입력 단자를 통하여 FPC에 접속된다.
또한, IC칩(712)(메모리 칩, CPU 칩, 전원 회로 칩 등)을 실장하여 집적화를 도모한다.
다음, 화소부를 덮도록 제 1 접착층을 사용하여 제 1 가요성 기판을 고정한다.
다음, 제 1 기판(701)으로부터 발광 소자를 박리한다. 다음, 발광 장치의 밀봉을 보다 강고하게 행하기 위하여, 박리한 면에 제 2 접착층을 사용하여 제 2 가요성 기판을 고정한다.
또한, 제 2 가요성 기판을 고정한 후, 도 8b의 쇄선(鎖線) C-D로 절단한 단면 구조의 일례를 도 9에 도시한다.
제 2 가요성 기판(810) 위에는, 제 2 접착층(819)으로 불소를 포함하는 아모퍼스 실리콘 막(802)과 제 2 산화규소막(811)이 형성된다. 하층(812)은 반사성을 가지는 금속막이며, 상층(813)은 투명한 산화물 도전막이다. 상층(813)은 일함수가 큰 도전막을 사용하는 것이 바람직하고, 인듐주석산화물 이외에도, 예를 들면, Si 원소를 포함하는 인듐주석산화물이나 산화 인듐에 산화아연(ZnO)을 혼합한 IZO(indium Zinc Oxide) 등의 투명 도전 재료, 혹은 이들을 조합한 화합물을 포함하는 막을 사용할 수 있다. 또한, 하층(812)은, 알루미늄, 또는 알루미늄 합금막을 사용한다.
인접하는 데이터 선들을 절연화하기 위한 격벽(814)은 수지로 형성되고, 격벽으로 둘러싸인 영역이 발광 영역과 대응하여 동일한 면적으로 된다.
주사 선(816)(음극)은, 데이터 선(양극)과 교차하도록 형성된다. 주사선(816)(음극)은, 인듐주석산화물이나 Si 원소를 포함하는 인듐주석산화물이나, 산화 인듐에 산화아연을 혼합한 IZO 등의 투명 도전막을 사용한다. 본 실시형태에서는, 발광이 제 1 가요성 기판(820)을 통과하는 상방 사출 형의 발광 장치의 예이기 때문에, 주사 선(816)은 투명인 것이 중요하다.
또한, 발광층을 가지는 적층막(815)을 끼워 주사선과 데이터 선의 교점에 위치하는 발광 소자를 복수 배치한 화소부는, 제 1 가요성 기판(820)으로 밀봉되어 제 1 접착층(817)으로 충전된다. 제 1 접착층(817)으로서는, 자외선 경화 수지, 열 경화 수지, 실리콘(silicone) 수지, 에폭시 수지, 아크릴 수지, 폴리이미드 수지, 페놀 수지, PVC(polyvinyl chloride), PVB(polyvinyl butyral), 또는 EVA(ethylene vinyl acetate)를 사용할 수 있다.
한편, 제 2 가요성 기판(810)의 단부에는, 단자 잔극이 형성되어, 이 부분에서 외부 회로와 접속하는 FPC(832)(플렉시블 프린트 배선판)를 점착한다. 단자 전극은, 반사성을 가지는 금속막(830)과 투명한 산화물 도전막(829)과, 제 2 전극으로부터 연장한 산화 도전막의 적층으로 구성하지만, 특히 한정되지 않는다.
FPC(832)를 실장하는 방법은, 이방성 도전성 재료 혹은 메탈 범프를 사용한 접속 방법 또는 와이어 본딩 방식을 채용할 수 있다. 도 9에서는, 이방성 도전 접착재(831)를 사용하여 접속한다.
또한, 화소부의 주변에는, 화소부에 각 신호를 전송하는 구동회로가 형성된 IC 칩(823)을 이방 도전성 재료(824, 825)에 의하여 전기적으로 접속한다. 또한, 컬러 표시에 대응한 화소부를 형성하기 위해서는, XGA 클래스로 데이터 선의 개수가 3072개이며, 주사선이 768개 필요하다. 이러한 개수로 형성된 데이터 선 및 주사 선은 화소부의 단부에서 수 블록마다 구분하여 리드(lead)선을 형성하여, IC의 출력 단자의 피치에 따라 모은다.
이상의 공정에서, 제 2 가요성 기판(810)과 제 1 가요성 기판(820)으로 밀봉된, IC 칩이 실장된 발광모듈을 제작할 수 있다. IC 칩을 실장할 때는, 열 압착을 행하기 때문에, 단단한 제 1 기판 위에서 행하는 것이 바람직하고, 본 발명에 의하여 IC 칩을 실장한 후에 박리를 행하고, 가요성 기판에 전치할 수 있다.
또한, 본 실시형태에서는, 불소를 포함하는 아모퍼스 실리콘 막(802)을 가지는 발광 장치의 예를 나타냈지만, 특히 한정되지 않고, 박리한 후에 불소를 포함하는 아모퍼스 실리콘 막(802)을 제거하여도 좋다. 또한, 불소를 포함하는 아모퍼스 실리콘 막(802)을 형성할 때, 이후에 형성하는 제 2 산화규소막(811)과의 계면 근방에 불소의 농도 피크를 가지도록 아모퍼스 실리콘 막을 형성하면, 아모퍼스 실리콘 막과 제 2 산화규소막(811)과의 계면에서 분리할 수도 있다.
본 실시형태는, 실시형태 1과 자유롭게 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 무선 칩으로서 기능하는 반도체 장치를 제작하는 예를 나타낸다. 본 실시형태에서 나타내는 반도체 장치는, 비접촉으로 데이터의 판독과 기록을 할 수 있는 것을 특징으로 하고, 데이터의 전송 형식은, 한 쌍의 코일을 대향으로 배치하여 상호유도에 의하여 교신하는 전자결합(Electromagnetic Coupling)방식, 유도전자계에 의하여 교신하는 전자유도 방식, 전파를 이용하여 교신하는 전파 방식의 3개로 나눌 수 있지만, 어느 방식을 사용하여도 좋다.
또한, 데이터의 전송에 사용하는 안테나는 2종류의 설치 방법이 있고, 하나는 복수의 소자 및 기억 소자가 형성된 소자 기판 위에 안테나를 형성하는 경우, 또 하나는, 복수의 소자 및 기억 소자가 형성된 소자 기판에 단자부를 형성하고, 상기 단자부에 다른 기판에 형성된 안테나를 접속하여 형성하는 경우가 있다.
본 실시형태에서는, 다른 기판에 형성된 안테나를 소자 기판의 단자부에 접속하여 형성하는 경우의 제작 방법을 이하에 나타낸다.
우선, 실시형태 1과 마찬가지로, 내열성 기판(901) 위에 불소를 포함하는 아모퍼스 실리콘 막(902)을 형성한다. 불소를 포함하는 아모퍼스 실리콘 막(902)의 표면에 불소 농도의 피크를 가지도록 성막한다. 여기까지의 공정을 종료한 기판의 단면도를 도 10a에 도시한다. 내열성 기판(901)으로서는, 무기 성분과 유기 성분이 분자 레벨로 복합된 기판을 사용한다. 이 내열성 기판으로서는, 투광성을 가지는 기판에 한정되지 않고, 도포법으로 형성하는 도전층의 소성 온도(300℃정도)에 견딜 수 있는 기판이며, 형상이 크게 변형되지 않는 기판이면 좋다. 물론, 내열성 기판으로서 반도체 기판이나, 유리 기판이나, 석영 기판이나, 세라믹스 기판을 사용할 수 있다. 다만, 300℃로 30분 동안에 걸쳐 열 처리를 행하면, 내열성이 낮은 플라스틱 기판은 만곡할 우려가 있기 때문에 내열성 기판(901)으로서는 적합하지 않다.
다음, 도 10b에 도시하는 바와 같이, 불소를 포함하는 아모퍼스 실리콘 막(902) 위에 안테나로서 기능하는 도전층(904)을 형성한다. 안테나로서 기능하는 도전층(904)은, 금, 은, 구리 등의 도전체를 가지는 액적이나 페이스트를 액적 토출법(잉크 젯법, 디스펜서법 등)에 의하여 토출한 후, 건조 및 소성하여 형성한다. 액적 토출법에 의하여 도전층(904)을 형성함으로써, 공정수의 삭감이 가능하고, 그것에 따른 비용 삭감이 가능하다. 또한, 스크린 인쇄법을 사용하여 도전층(904)을 형성하여도 좋다. 스크린 인쇄법을 사용하는 경우, 안테나로서 기능하는 도전층(904)의 재료로서는, 입경이 수nm 내지 수십㎛의 도전체 입자를 유기 수지로 용해 또는 분산시킨 도전성의 페이스트를 선택적으로 인쇄한다. 도전체 입자로서는, 은, 금, 구리, 니켈, 백금, 팔라듐, 탄탈, 몰리브덴, 및 티탄 등의 어느 하나 이상의 금속입자나 할로겐화 은의 미립자, 또는 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는, 금속입자의 바인더, 용매, 분산제 및 피복재로서 기능하는 유기 수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘(silicone) 수지 등의 유기 수지를 들 수 있다. 또한, 도전층의 형성에 있어서, 도전성의 페이스트를 압출한 후에 소성하는 것이 바람직하다. 또한, 땜납이나 납 프리(free)의 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는, 입경 20㎛이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납 프리 땜납은, 저비용인 이점을 가진다. 또한, 상술한 재료이외에도, 세라믹이나 페라이트(ferrite) 등을 안테나로 적용하여도 좋다.
스크린 인쇄법이나 액적 토출법을 사용하여 안테나를 제작하는 경우, 원하는 형상으로 형성한 후, 소성을 행한다. 이 소성 온도는 200℃ 내지 300℃이다. 200℃ 미만으로도 소성할 수 있지만, 200℃ 미만의 경우, 안테나의 도전성이 확보할 수 없는 것뿐만 아니라, 안테나의 통신거리도 짧아질 우려가 있다. 이들의 점을 고려하면, 안테나는 다른 기판, 즉 내열성 기판 위에 형성한 후, 박리하여 소자 기판에 전치하는 것이 바람직하다. 또한, 소자 기판에 형성하는 기억 소자로서 유기 재료를 사용하는 기억 소자를 사용하는 경우, 안테나의 소성 온도로 기억 소자가 변질되어, 데이터의 기록 등에 영향을 줄 우려가 있다. 이 점에서도 다른 기판에 형성된 안테나를 소자 기판의 단자부에 접속하여 형성하는 것이 바람직하다.
또한, 안테나는, 스크린 인쇄법 이외에도, 그라비아 인쇄 등을 사용하여도 좋고, 도금법 등을 사용하여 도전성 재료에 의하여 형성할 수 있다. 도금 재료나 도금 조건에 따르면, 도금법으로 형성되는 안테나는 밀착성이 약할 수도 있기 때문에, 본 발명의 불소를 포함하는 아모퍼스 실리콘 막을 사용한 박리 방법을 사용하는 것이 유효하다.
다음, 도 10c에 도시하는 바와 같이, 도전층(904)을 보호하기 위하여, 수지층(905)을 사용하여 가요성 기판(906)을 접착한다.
다음, 도 10d에 도시하는 바와 같이 박리를 행함으로써, 내열성 기판(901) 및 불소를 포함하는 아모퍼스 실리콘 막(902)과 도전층(904)과 수지층(905) 및 가요성 기판(906)을 분리시킬 수 있다. 또한, 불소를 포함하는 아모퍼스 실리콘 막과 도전층(904)과의 계면, 즉 불소가 많이 포함되는 아모퍼스 실리콘 막 계면에서 분리시킨다. 가요성 기판(906)이 수지층(905)으로 도전층(904)과 충분한 밀착성이 확보되면, 수지층(905)을 고정한 후, 가요성 기판(906)을 인장하면 박리할 수 있다. 본 발명의 불소를 포함하는 아모퍼스 실리콘 막을 사용한 박리 방법은, 비교적 약한 힘을 가함으로써 박리를 할 수 있기 때문에 수율이 향상된다. 또한, 본 발명의 불소를 포함하는 아모퍼스 실리콘 막을 사용한 박리 방법은, 비교적 약한 힘을 가할 뿐이기 때문에, 박리를 할 때에 가요성 기판(906)의 변형을 억제할 수 있고, 도전층(904)에의 데미지도 적어질 수 있다. 또한, 본 발명의 불소를 포함하는 아모퍼스 실리콘 막을 사용한 박리 방법은, 도전층(904)을 노출시킬 수 있기 때문에, 다른 소자와 접속시키는 경우에 다른 소자와 도통시키기 쉽다.
다음, 이방성 도전 재료를 사용하여 압착함으로써, 소자 기판의 단자부와 도전층(904)을 전기적으로 도통시킨다. 도 10e에 도시하는 바와 같이, 소자 기판(907)을 도전층(904)이 형성되는 면에 접하도록 배치한다.
또한, 도 10e에서는 가요성 기판(906)에 비교하여 작은 면적의 소자 기판(907)을 형성한 예를 도시했지만, 특히 한정되지 않고, 가요성 기판(906)과 대략 같은 면적의 소자 기판을 형성하여도 좋고, 가요성 기판(906)보다 큰 면적의 소자 기판을 형성하여도 좋다.
마지막에, 보호하기 위해서 안테나와 소자 기판(907)을 덮도록, 또 1장의 가요성 기판을 점착하면, 무선 칩으로서 기능하는 반도체 장치가 완성된다. 또한, 또 1장의 가요성 기판을 점착할 필요가 없으면, 점착하지 않아도 좋다.
여기서는, 반도체 장치에 있어서의 신호의 전송 방식으로서, 전자결합방식 또는 전자유도(Electromagnetic Induction)방식(예를 들면, 13.56MHz 대역)을 적용한다. 자계 밀도의 변화에 의한 전자유도를 이용하기 위하여, 도 10d에서는, 안테나로서 기능하는 도전층의 상면 형상을 고리 형상(예를 들면, 루프 안테나), 나선 형상(예를 들면, 스파이럴 안테나)으로 형성하지만, 특히 형상은 한정되지 않는다.
또한, 반도체 장치에 있어서의 신호의 전송 방식으로서, 마이크로파 방식(예를 들면, UHF 대역(860MHz 내지 960MHz 대역), 2.45GHz 대역 등)을 적용할 수도 있다. 그 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나로서 기능하는 도전층의 길이 등의 형상을 적절히 설정하면 좋다. 가요성 기판(911) 위에 형성된 안테나로서 기능하는 도전층(912), 집적회로를 가지는 칩 형상의 반도체 장치(913)의 예를 도 11a 내지 도 11d에 일례를 도시한다. 예를 들면, 안테나로서 기능하는 도전층의 상면 형상을 선 형상(예를 들면, 다이폴 안테나(도 11a 참조)), 평탄한 형상(예를 들면, 패치 안테나(도 11b 참조)), 또는 리본 형상(도 11c, 도 11d 참조) 등으로 형성할 수 있다. 또한, 안테나로서 기능하는 도전층의 형상은 선 형상으로 한정되지 않고, 전자파의 파장을 고려하여 곡선 형상이나 지그재그 형상 또는 이들을 조합한 형상으로 형성하여도 좋다.
또한, 이상의 공정에 의하여 얻어진 반도체 장치의 구성에 대하여, 도 12a를 참조하여 설명한다. 도 12a에 도시하는 바와 같이, 본 발명에서 얻어지는 반도체 장치(1120)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 전원회로(1111), 클록 발생회로(1112), 데이터 복조 회로 또는 데이터 변조 회로(1113), 다른 회로를 제어하는 제어회로(1114), 인터페이스 회로(1115), 기억회로(1116), 데이터 버스(1117), 안테나(1118), 센서(1121), 센서회로(1122)를 가진다.
전원회로(1111)는, 안테나(1118)로부터 입력된 교류신호에 의거하여 반도체 장치(1120)의 내부의 각 회로에 공급하는 각종 전원을 생성하는 회로이다. 클록 발생회로(1112)는, 안테나(1118)로부터 입력된 교류신호에 의거하여, 반도체 장치(1120)의 내부의 각 회로에 공급하는 각종 클록신호를 생성하는 회로이다. 데이터 복조 회로 또는 데이터 변조 회로(1113)는, 리더/라이터(1119)와 교신하는 데이터를 복조 또는 변조하는 기능을 가진다. 제어회로(1114)는, 기억회로(1116)를 제어하는 기능을 가진다. 안테나(1118)는, 전파의 송수신을 행하는 기능을 가진다. 리더/라이터(1119)는, 반도체 장치와의 교신, 제어 및 그 데이터에 관한 처리를 제어한다. 또한, 반도체 장치란, 상기 구성에 제약되지 않고, 예를 들면, 전원전압의 리미터 회로나 암호처리 전용 하드웨어라고 하는 다른 요소를 추가한 구성이라도 좋다.
기억회로(1116)는, 한 쌍의 도전층 간에 유기 화합물 층 또는 상변화(相變化) 층이 끼워진 기억소자를 가지는 것을 특징으로 한다. 또한, 기억회로(1116)는, 한 쌍의 도전층 간에 유기 화합물 층 또는 상변화 층이 끼워진 기억소자만 가져도 좋고, 다른 구성의 기억회로를 가져도 좋다. 다른 구성의 기억회로란, 예를 들면, DRAM, SRAM, FeRAM, 마스크ROM, PROM, EPROM, EEPROM 및 플래시 메모리로부터 선택되는 하나 또는 복수에 상당한다.
센서(1121)는 저항 소자, 용량 결합 소자, 유도 결합 소자, 광 기전력 소자, 광전 변환 소자, 열 기전력 소자, 트랜지스터, 서미스터(thermistor), 또는 다이오드 등의 반도체 소자로 형성된다. 센서 회로(1122)는 임피던스, 리액턴스, 인덕턴스, 전압 또는 전류의 변화를 검출하고, 신호를 아날로그/디지털 변환(A/D 변환)하여 제어 회로(1114)로 신호를 출력한다.
본 실시형태는, 실시형태 1이나 실시형태 2와 자유롭게 조합할 수 있다. 예를 들면, 실시형태 1이나 실시형태 2에서 얻어지는 TFT를 사용하여 집적회로를 형성하여, 박리를 행한 소자기판(가요성 기판)과, 본 실시형태에서 얻어지는 안테나가 형성된 가요성 기판을 점착하여 전기적인 도통을 행할 수 있다.
본 발명에 의하여, 프로세서 회로를 가지는 칩(이하, 프로세서 칩, 무선 칩, 무선 프로세서, 무선 메모리, 무선 태그라고도 부른다)으로서 기능하는 반도체 장치를 형성할 수 있다. 본 발명의 박리 방법에 의하여 얻어지는 반도체 장치의 용도는 광범위하고, 예를 들면, 지폐, 동전, 유가증권류, 증명서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 신변용품, 탈 것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류, 및 전자기기 등에 형성하여 사용할 수 있다.
지폐, 동전이란, 시장에 유통하는 돈이고, 특정 지역에서 화폐와 같이 통용하는 것(금권), 기념 코인 등을 포함한다. 유가증권이란, 수표, 증권, 약속 어음 등을 의미하며, 프로세서 회로를 가지는 칩(90)를 형성할 수 있다(도 13a 참조). 증서류란, 운전 면허증, 주민등록증 등을 의미하며, 프로세서 회로를 가지는 칩(91)을 형성할 수 있다(도 13b 참조). 신변용품이란, 가방, 안경 등을 의미하며, 프로세서 회로를 가지는 칩(97)을 형성할 수 있다(도 13c 참조). 무기명 채권류란, 우표, 쌀 쿠폰, 다양한 상품권 등을 의미한다. 포장용 용기류란 도시락 등의 포장지, 페트보틀 등을 의미하고, 프로세서 회로를 가지는 칩(93)를 형성할 수 있다(도 13d 참조). 서적류란, 책을 의미하며, 프로세서 회로를 가지는 칩(94)을 형성할 수 있다(도 13e 참조). 기록 매체란, DVD 소프트웨어, 비디오 테이프 등을 의미하고, 프로세서 회로를 가지는 칩(95)를 형성할 수 있다(도 13f 참조). 탈 것류란, 자전거 등의 차량, 선박 등을 의미하며, 프로세서 회로를 가지는 칩(96)를 형성할 수 있다(도 13g 참조). 식품류란 식료품, 음료 등을 의미한다. 의류란 옷, 신발 등을 의미한다. 보건용품란 의료 기구, 건강 기구 등을 의미한다. 생활 용품류란 가구, 조명 기구 등을 의미한다. 약품류란 의약 제품, 농약 등을 의미한다. 전자 기기란, 액정 표시장치, EL 표시장치, 텔레비전 장치(TV 수상기, 박형 텔레비전 수상기), 휴대전화 등을 의미한다.
본 발명의 박리 방법에 의하여 얻어지는 반도체 장치는 프린트 기판에의 실장, 표면에의 부착, 또는 내장 등에 의하여, 물품에 고정된다. 예를 들면, 책의 경우, 종이에 내장하거나, 또는 유기 수지로 이루어지는 패키지의 경우는, 상기 유기 수지에 반도체 장치를 내장하거나 하여, 각 물품에 고정된다. 본 발명의 반도체 장치는, 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 상실시키지 않는다. 또한, 지폐, 경화, 유가증권류, 무기명 채권류, 증명서 등에 본 발명에서 얻어진 반도체 장치를 형성함으로써, 인증 기능을 구비할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명에서 얻어진 반도체 장치를 형성함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
다음, 본 발명의 박리 방법에 의하여 얻어지는 반도체 장치를 실장한 전자 기기의 일 형태에 대하여 도면을 참조하여 설명한다. 여기서 예시하는 전자기기는, 휴대전화기이며, 케이스(2700, 2706), 패널(2701), 하우징(2702), 프린트 배선 기판(2703), 조작 버튼(2704), 배터리(2705)를 가진다(도 12b 참조). 패널(2701)은 하우징(2702)에 탈착자재로 내장되고, 하우징(2702)은, 프린트 배선 기판(2703)에 끼워 붙여진다. 하우징(2702)은, 패널(2701)이 내장되는 전자기기에 맞추도록 형상이나 치수가 적절히 변경된다. 프린트 배선 기판(2703)에는, 패키징된 복수의 반도체 장치가 실장되어, 이들 중의 하나로서 본 발명에서 얻어지는 반도체 장치를 사용할 수 있다. 프린트 배선 기판(2703)에 실장되는 복수의 반도체 장치는, 컨트롤러, 중앙처리 유닛(CPU, Central Processing Unit), 메모리, 전원회로, 음성처리회로, 송수신회로 등의 어느 한 기능을 가진다.
패널(2701)은 접속 필름(2708)을 통하여, 프린트 배선 기판(2703)과 접속된다. 상기의 패널(2701), 하우징(2702), 프린트 배선 기판(2703)은, 조작 버튼(2704)이나 배터리(2705)와 함께, 케이스(2700, 2706)의 내부에 수납된다. 패널(2701)이 포함하는 화소 영역(2709)은, 케이스(2700)에 형성된 개구 창을 통하여 시인(視認)할 수 있도록 배치된다.
상기와 같이, 본 발명의 박리 방법에 의하여 얻어지는 반도체 장치는, 가요성 기판을 사용하기 때문에, 박형, 경량인 것을 특징으로 하여, 상기 특징에 의하여 전자기기의 케이스(2700, 2706)의 내부의 한정된 공간을 유효하게 이용할 수 있다.
또한, 반도체 장치는, 한 쌍의 도전층 간에 유기 화합물 층이 끼워진 단순한 구조의 기억 소자를 가지기 때문에, 저렴한 반도체 장치를 사용한 전자 기기를 제공할 수 있다.
또한, 케이스(2700, 2706)는, 휴대전화기의 외관 형상을 일례로서 나타낸 것이며, 본 실시형태에 관한 전자기기는, 그 기능이나 용도에 따라, 다양한 형태로 변경할 수 있다.
또한, 본 실시형태는 실시형태 1과 자유롭게 조합할 수 있다.
이상의 구성으로 이루어지는 본 발명에 대하여, 이하에 나타내는 실시예를 사용하여, 보다 자세한 설명을 행하기로 한다.
[실시예 1]
본 발명에 의하여 얻어지는 액정 표시장치나 발광장치는 다양한 모듈(액티브 매트릭스형 액정 모듈, 액티브 매트릭스형 EL 모듈, 액티브 매트릭스형 EC 모듈)에 사용할 수 있다. 즉, 그들을 표시부에 내장한 모든 전자기기에서 본 발명이 실시될 수 있다.
그러한 전자기기로서는, 비디오 카메라, 디지털 카메라 등의 카메라, 헤드 실장 디스플레이(고글 형 디스플레이), 카 네비게이션 시스템, 프로젝터, 카 스테레오 컴포넌트, 퍼스널 컴퓨터, 휴대 정보 단말(모바일 컴퓨터, 휴대전화 또는 전자 서적 등) 등을 들 수 있다. 그들의 일례를 도 14a 내지 도 14c에 도시한다
도 14a 및 도 14b는 텔레비전 장치이다. 표시 패널에는, 화소부만이 형성되어 주사선 측 구동회로와 신호선 측 구동회로가 TAB 방식에 의하여 실장되는 경우와, COG 방식에 의하여 실장되는 경우와, TFT를 형성하여, 화소부와 주사선 측 구동회로를 기판 위에 일체 형성하여, 신호선 측 구동회로를 별도 드라이버 IC로서 실장하는 경우, 또는 화소부와 신호선 측 구동회로와 주사선 측 구동회로를 기판 위에 일체 형성하는 경우 등이 있지만, 어느 형태로 하여도 좋다.
그 이외의 외부 회로의 구성으로서, 영상신호의 입력 측에서는, 튜너로 수신한 신호 중의, 영상 신호를 증폭하는 영상 신호 증폭회로와, 그곳으로부터 출력되는 신호를 적색, 녹색, 청색의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리회로와, 그 영상 신호를 드라이버 IC의 입력 방법으로 변환하기 위한 컨트롤 회로 등으로 된다. 컨트롤 회로는, 주사선 측과 신호선 측에 각각 신호가 출력한다. 디지털 구동하는 경우에는, 신호선 측에 신호 분할 회로를 형성하여, 입력 디지털 신호를 복수로 분할하여 공급하는 구성으로 하여도 좋다.
튜너에서 수신한 신호 중에서, 음성 신호는, 음성 신호 증폭 회로에 송신되어, 그 출력은 음성 신호 처리 회로를 통하여 스피커에 공급된다. 제어회로는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부로부터 받고, 튜너나 음성 신호 처리 회로에 신호를 송출한다.
표시 모듈을 도 14a와 도 14b에 도시하는 바와 같이, 하우징에 내장하여, 텔레비전 장치를 완성시킬 수 있다. FPC까지 구비된 표시 패널을 표시 모듈이라고도 부른다. 표시 모듈에 의하여 주화면(2003)이 형성되고, 그 이외의 부족 설비로서 스피커 부(2009), 조작 스위치 등이 구비된다. 이와 같이, 텔레비전 장치를 완성시킬 수 있다.
도 14a에 도시하는 바와 같이, 케이스(2001)에 표시소자를 이용한 표시용 패널(2002)이 내장되어, 수신기(2005)에 의하여 일반의 텔레비전 방송의 수신을 비롯하여 모뎀(2004)을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리)의 정보통신도 행할 수 있다. 텔레비전 장치의 조작은, 하우징에 내장된 스위치 또는 별체의 리모트 컨트롤 조작기(2006)에 의하여 행할 수 있고, 이 리모트 컨트롤러 장치에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어도 좋다.
또한, 텔레비전 장치에도, 주화면(2003) 이외에 서브 화면(2008)을 제 2 표시용 패널로 형성하여, 채널이나 음량 등을 표시하는 구성이 부가되어도 좋다. 이 구성에 있어서, 주화면(2003)을 시야각이 뛰어난 EL 표시용 패널로 형성하여, 서브 화면을 저소비 전력으로 표시할 수 있는 액정 표시용 패널로 형성하여도 좋다. 또한, 저소비 전력화를 우선시키기 위하여는, 주화면(2003)을 액정 표시용 패널로 형성하여, 서브 화면을 EL표시용 패널로 형성하여, 서브 화면은 점멸 가능한 구성으로 하여도 좋다.
도 14b는, 예를 들면, 20 인치 내지 80 인치의 대형의 표시부를 가지는 텔레비전 장치이며, 케이스(2010), 조작부인 키보드부(2012), 표시부(2011), 스피커 부(2013) 등을 포함한다. 본 발명은, 표시부(2011)의 제작에 적용된다. 도 14b의 표시부는, 만곡할 수 있는 가요성 기판을 사용하기 때문에, 표시부가 만곡한 텔레비전 장치로 된다. 이와 같이, 표시부의 형상을 자유롭게 설계할 수 있기 때문에, 원하는 형상의 텔레비전 장치를 제작할 수 있다.
본 발명에 의하여, 간략한 공정으로 표시장치를 형성할 수 있기 때문에, 코스트 다운도 달성할 수 있다. 따라서, 본 발명을 사용한 텔레비전 장치에 있어서는, 대화면의 표시부를 가져도 낮은 비용으로 형성할 수 있다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터뿐만 아니라, 철도의 역이나, 공항 등에 있어서의 정보 표시판이나, 길가에 있어서의 광고 표시판 등 대면적의 표시매체로서 다양한 용도로 적용될 수 있다.
또한, 도 14c는 휴대 정보 단말(전자 서적)이며, 본체(3001), 표시부(3002, 3003), 기억 매체(3004), 조작 스위치(3005), 안테나(3006) 등을 포함한다. 본 발명의 박리 방법은, 표시부(3002, 3003)에 적용할 수 있다. 가요성 기판을 사용하여 휴대 정보 단말의 경량화를 도모할 수 있다. 또한, 도 14c에 도시한 안테나 대신에, 평면 기판에 안테나를 형성하여 내장된 경우에는, 본 발명의 박리 방법을 사용할 수 있다.
본 실시예는, 실시형태 1 내지 실시형태 4 중의 어느 하나와 자유롭게 조합할 수 있다.
[실시예 2]
본 실시형태에서는, 실시형태 1에 기재된 표시부로서 전기 영동 표시장치를 사용하는 예를 나타낸다. 대표적으로는, 도 14c에 도시하는 휴대 정보단말(전자서적)의 표시부(3002), 또는 표시부(3003)에 적용한다.
전기 영동 표시장치(전기 영동 디스플레이)는, 전자 페이퍼라고도 불리며, 종이처럼 읽기 쉽다는 장점, 다른 표시장치에 비교하여 저소비 전력이며, 얇고 가벼운 형상으로 할 수 있는 이점을 가진다.
전기 영동 디스플레이는, 다양한 형태를 취할 수 있지만, 플러스의 전하를 가지는 제 1 입자와, 마이너스의 전하를 가지는 제 2 입자를 가지는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이며, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜, 한 쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하여, 전계가 없는 경우에 있어서, 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함한다)으로 한다.
이와 같이, 전기 영동 디스플레이는 유전 상수가 높은 물질이 높은 전계영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다. 전기 영동 디스플레이는, 액정 표시장치에는 필요한 편광판, 대향기판도 전기 영동 표시장치에는 필요가 없고, 두께나 무게가 반감된다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크라고 불리는 것이며, 이 전자 잉크는 유리, 플라스틱, 피륙, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 사용함으로써, 컬러 표시도 가능하다.
또한, 기판 위에 적절히, 2개의 전극의 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면 표시장치가 완성되어, 마이크로 캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들면, 실시형태 1에서 얻어지는 액티브 매트릭스 기판을 사용할 수 있다. 플라스틱 기판에 전자 잉크를 직접 인쇄할 수도 있지만, 액티브 매트릭스형으로 하는 경우, 열이나 유기용제에 약한 플라스틱 기판 위에 소자를 형성하는 것보다, 유리 기판 위에 소자 및 전자 잉크를 형성한 후, 실시형태 1 또는 실시형태 2에 따라 유리 기판을 박리하고, 가요성 기판인 플라스틱 기판에 점착하는 쪽이 제작 프로세스에 있어서 광범위한 조건으로 제작할 수 있으므로 바람직하다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성(磁性) 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네선스 재료, 일렉트로크로믹 재료, 자기 영동 재료 중으로부터 선택된 일종의 재료, 또는, 이들의 복합 재료를 사용하면 좋다.
본 실시예는, 실시형태 1 내지 실시형태 4, 또는 실시예 1의 어느 하나와 자유롭게 조합할 수 있다.
[산업상 이용가능성]
본 발명에 의하여, 기존의 대형 유리 기판의 제조 장치를 사용하여 TFT 등의 소자를 형성한 후, 가요성 기판에 전치할 수 있다. 따라서, 설비 비용을 대폭으로 저감시킬 수 있다.
101: 기판 102: 불소를 포함하는 아모퍼스 실리콘 막
103: 제 1 절연막 104: 게이트 전극
105: 제 2 절연막 106: 비정질 구조를 가지는 반도체 막
107: 일 도전형의 불순물 원소를 함유하는 반도체 막
108: TFT 109: 반도체 층
110: 도전성을 가지는 반도체 층
111: 도전성을 가지는 반도체 층
112: 소스 전극 113: 드레인 전극
114: 보호막 115: 층간 절연막
116: 제 1 전극 117: 제 2 전극
118: 배향막 119: 고분자 재료
120: 액정 121: 가요성 기판
122: 접착층 123: 가요성 기판

Claims (17)

  1. 반도체 장치에 있어서,
    플라스틱 기판 위의 할로겐 원소를 포함하는 반도체 층과;
    상기 할로겐 원소를 포함하는 상기 반도체 층 위의 반도체 소자를 포함하고,
    상기 반도체 층에 포함되는 상기 할로겐 원소의 농도는, 1×1017cm-3 이상 2×1019cm- 3이하인, 반도체 장치.
  2. 제 1 항에 있어서,
    버퍼 층은 상기 할로겐 원소를 포함하는 상기 반도체 층과 상기 반도체 소자 사이에 더 형성되는, 반도체 장치.
  3. 반도체 장치에 있어서,
    플라스틱 기판 위의 할로겐 원소를 포함하는 반도체 층과;
    상기 할로겐 원소를 포함하는 상기 반도체 층 위의 발광 소자를 포함하고,
    상기 반도체 층에 포함되는 상기 할로겐 원소의 농도는, 1×1017cm-3 이상 2×1019cm- 3이하인, 반도체 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 할로겐 원소는 불소 또는 염소인, 반도체 장치.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 반도체 층은 아모퍼스 실리콘 막인, 반도체 장치.
  6. 제 1 항 또는 제 3 항에 있어서,
    접착층은 상기 플라스틱 기판과 상기 할로겐 원소를 포함하는 상기 반도체 층 사이에 형성되는, 반도체 장치.
  7. 제 3 항에 있어서,
    버퍼 층은 상기 할로겐 원소를 포함하는 상기 반도체 층과 상기 발광 소자 사이에 더 형성되는, 반도체 장치.
  8. 반도체 장치에 있어서,
    플라스틱 기판 위에 실리콘을 포함하는 막으로서, 할로겐 원소를 포함하는 상기 막과;
    상기 막 위에, 아연, 갈륨 및 인듐을 포함한 산화물을 포함한 채널형성영역을 포함한 트랜지스터를 포함하는, 반도체 장치.
  9. 반도체 장치에 있어서,
    플라스틱 기판 위에 실리콘을 포함하는 막으로서, 할로겐 원소를 포함하는 상기 막과;
    상기 막 위에, 아연, 갈륨 및 인듐을 포함한 산화물을 포함한 채널형성영역을 포함한 트랜지스터와;
    상기 막 위의 발광소자를 포함하는, 반도체 장치.
  10. 반도체 장치에 있어서,
    플라스틱 기판 위에 실리콘을 포함하는 막으로서, 할로겐 원소를 포함하는 상기 막과;
    상기 막 위에, 아연, 갈륨 및 인듐을 포함한 산화물을 포함한 채널형성영역을 포함한 트랜지스터를 포함하고,
    상기 플라스틱 기판에 인접한 상기 막의 제1영역에 포함된 상기 할로겐 원소의 농도가, 상기 트랜지스터에 인접한 상기 막의 제2영역에 포함된 상기 할로겐 원소의 농도보다 높은, 반도체 장치.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 막에 포함된 상기 할로겐 원소의 농도가 1×1017cm-3 이상 2×1019cm- 3이하인, 반도체 장치.
  12. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 할로겐 원소는 불소 또는 염소인, 반도체 장치.
  13. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 막은 아모퍼스 실리콘 막인, 반도체 장치.
  14. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    접착층은 상기 플라스틱 기판과 상기 막 사이에 형성되는, 반도체 장치.
  15. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    버퍼 층은 상기 막과 상기 트랜지스터 사이에 더 형성되는, 반도체 장치.
  16. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 트랜지스터는, 게이트 전극과, 상기 게이트 전극 위에 절연막이 개재된 반도체 층을 포함하는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 트랜지스터는, 상기 반도체 층 아래에 소스 전극과 드레인 전극을 포함하는, 반도체 장치.
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