JP4993822B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は結晶構造を有する半導体膜で活性領域を形成した半導体装置に関する。特に、薄膜トランジスタ、或いは、該薄膜トランジスタで回路を形成した半導体装置に関する。尚、本明細書において半導体装置とは、半導体特性を利用して機能しうる装置全般を指し、半導体集積回路、電気光学装置、電子機器は半導体装置の範疇に含まれるものとする。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
厚さ数ｎｍから数百ｎｍ程度の結晶構造を有する半導体膜（以下、結晶質半導体膜という）を用いて、薄膜トランジスタ（以下、ＴＦＴという）を作製する技術が開発されている。ＴＦＴは液晶表示装置に用いるスイッチング素子として実用化が進み、近年においてはガラス基板上に半導体集積回路を形成することも可能になっている。
【０００４】
ＴＦＴに用いる結晶質半導体膜の材料は、主としてシリコンが用いられている。結晶構造を有するシリコン膜（以下、結晶質シリコン膜という）は、プラズマＣＶＤ法や減圧ＣＶＤ法により、ガラスまたは石英などの基板上に堆積した非晶質シリコン膜を、加熱処理、或いはレーザー光の照射（以下、本明細書中においてレーザー処理という）により結晶化したものが利用されてきた。
【０００５】
しかし、加熱処理による場合には、非晶質シリコン膜を結晶化させるために６００℃以上の温度で１０時間以上の加熱処理が必要とされている。この処理温度と処理時間は、ＴＦＴの生産性を考慮すると必ずしも適切な方法とは考えられていない。ＴＦＴを用いた応用製品として液晶表示装置を考慮すると、基板の大面積化に対応するために大型の熱処理炉が必要となり、生産工程における消費エネルギーが増大するばかりか、広い面積に渡って一様な結晶を得ることが困難となる。また、レーザー処理による場合には、レーザー発振器の出力の不安定さのために、やはり均質な結晶を得ることが困難である。このような結晶の品質のばらつきはＴＦＴの特性ばらつきの原因となり、液晶表示装置やＥＬ表示装置の表示品質を低下させる要因として憂慮されていた。
【０００６】
一方、非晶質シリコン膜にシリコンの結晶化を助長する金属元素を導入し、従来よりも低い温度の加熱処理で結晶質シリコン膜を作製する技術が開示されている。例えば、特開平７−１３０６５２号公報、特開平８−７８３２９号公報では、非晶質シリコン膜にニッケルなどの金属元素を導入し、５５０℃、４時間の熱処理により結晶質シリコン膜を得ている。
【０００７】
また、こうして作製された結晶質シリコン膜を用いたＴＦＴは、単結晶シリコン基板を用いたＭＯＳトランジスタの特性と比べ、依然劣っていた。ガラスや石英などの異種材料上に厚さ数ｎｍから数百ｎｍ程度の半導体膜を結晶化させたとしても、複数の結晶粒が集合して成る多結晶構造しか得ることが出来ず、結晶粒中及び結晶粒界に多数存在する欠陥によりキャリアがトラップされ、ＴＦＴの性能を拘束する要因となっていた。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の方法で作製される結晶質シリコン膜は、その結晶方位面がランダムに存在し、特定の結晶方位に対する配向率が低かった。加熱処理またはレーザー処理により得られる結晶質シリコン膜は、複数の結晶粒が析出し、｛１１１｝に配向する傾向があるが、その面方位に配向する割合が全体の２０％を越えることはなかった。
【０００９】
配向率が低い場合、異なる方位の結晶がぶつかる結晶粒界で、格子の連続性を保持することが殆ど不可能となり、不対結合手が多く形成されると推定できる。粒界にできる不対結合手はキャリア（電子・ホール）の捕獲中心となり、輸送特性を低下させている。即ち、キャリアが散乱されたり、トラップされたりするため、このような結晶質半導体膜でＴＦＴを作製しても高い電界効果移動度を有するＴＦＴを期待することができない。また、結晶粒界はランダムに存在するため、チャネル形成領域を特定の結晶方位をもつ結晶粒で形成することが不可能であり、ＴＦＴにおける電気的特性のバラツキの要因となる。
【００１０】
本発明はこのような問題点を解決する手段を提供することを目的とし、非晶質半導体膜を結晶化して得られる結晶質半導体膜の配向性を高め、そのような結晶質半導体膜を活性層に用いたＴＦＴを提供することを目的とする。
【００１１】
【課題を解決するための手段】
結晶方位の分布は反射電子回折パターン（ＥＢＳＰ：Electron Backscatter diffraction Pattern）により求める。ＥＢＳＰは走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscopy）に専用の検出器を設け、一次電子の後方散乱から結晶方位を分析する手法である（以下、この手法を便宜上ＥＢＳＰ法と呼ぶ）。本明細書中において、走査型電子顕微鏡としては、日立サイエンスシステムズ社製のＳ−４３００ＳＥ形走査顕微鏡を用い、専用の検出器には、ＴＳＬ社製の「Ｏrientation Imaging Microscopy」を用いる。ＥＢＳＰ法の測定方法は図６により説明される。電子銃（ショットキー型電界放出電子銃）１０１、鏡体１０２、試料室１０３は通常の走査型電子顕微鏡と同じ構成である。ＥＢＳＰを測定するにはステージ１０４を６０度程度の傾きを設け試料１０９を設置する。この状態で試料に向かい合うように検出器１０６のスクリーン１０５を挿入する。
【００１２】
ここで、結晶構造を持った試料に電子線が入射すると、後方にも非弾性散乱が起こり、その中には試料中でブラッグ回折による結晶方位に特有の線状パターン(一般に菊地像と呼ばれる)も合わせて観察される。ＥＢＳＰ法は検出器スクリーンに映った菊地像を解析することにより試料の結晶方位を求めている。
【００１３】
図７は基板１２１上に形成された多結晶構造の結晶質半導体膜１２２を示している。多結晶構造は各結晶粒が異なった結晶方位を持っていることを前提としている。試料の電子線の当たる位置を移動させつつ方位解析を繰り返す(マッピング測定)ことで、面状の試料について結晶方位または配向の情報を得ることができる。入射電子線の太さは、走査型電子顕微鏡の電子銃のタイプにより異なるが、ショットキー電界放射型の場合、スポット径が１０〜２０ｎｍの非常に細い電子線１２３が照射される。マッピング測定では、測定点数が多いほど、また測定領域が広いほど、結晶配向のより平均化した情報を得ることができる。実際には、１００×１００μｍ2の領域で、１００００点（１μｍ間隔）〜４００００点（０．５μｍ間隔）の程度の測定を行っている。
【００１４】
マッピング測定により各結晶粒の結晶方位がすべて求まると、膜に対する結晶配向の状態を統計的に表示できる。図８（Ａ）にＥＢＳＰ法により求められる逆極点図の例を示す。逆極点図は多結晶体の優先配向を表示する際によく用いられるもので、試料のある特定の面(ここでは膜表面)が、どの格子面に一致しているかを集合的に表示したものである。
【００１５】
図８（Ａ）の扇形状の枠は一般に標準三角形と呼ばれるもので、この中に立方晶系における全ての指数が含まれている。またこの図中における長さは、結晶方位における角度に対応している。たとえば｛００１｝と｛１０１｝の間は４５度、｛１０１｝と｛１１１｝の間は３５．２６度、｛１１１｝と｛００１｝の間は５４．７４度である。また、白抜きの点線は｛１０１｝からのずれ角５度及び１０度の範囲を示している。
【００１６】
図８（Ａ）は、マッピングにおける全測定点(この例では１１６５５点)を標準三角形内にプロットしたものである。｛１０１｝付近で点の密度が濃くなっていることがわかる。図８（Ｂ）は、このような点の集中度を等高線表示したものである。ここで数値は各結晶粒が完全に無秩序な配向だと仮定した場合、すなわち標準三角形内に点を偏りなく分布させた場合に対する倍率を示しており無次元数である。
【００１７】
このように特定の指数（ここでは｛１０１｝）に優先配向している事がわかった場合、その指数近傍にどの程度の結晶粒が集まっているか、その割合を数値化することで、優先配向の度合いをよりイメージしやすくなる。例えば図８（Ａ）に例示した逆極点図において｛１０１｝からのずれ角５度及び１０度の範囲（図中に白点線で示す）に存在する点数の全体に対する割合を配向率として次式により求めて示すことができる。
【００１８】
【数１】
【００１９】
この割合は、次のように説明することもできる。図８（Ａ）のように｛１０１｝付近に分布が集中している場合、実際の膜においては図１０のように、各粒の＜１０１＞方位は基板に概略垂直であるが、その周りにやや揺らぎを持って並んでいることが予想される。この揺らぎの角に許容値を５度、１０度と設け、それより小さいものの割合を数値で示してゆくのである。たとえば図９では、ある結晶粒の＜１０１＞方位は、許容５度の範囲には含まれないが、許容１０度の範囲には含まれていることになる。後述のデータにおいては、以上に説明したように許容ずれ角を５度及び１０度と定め、それを満たす結晶粒の割合を表示してゆく。
【００２０】
本明細書で開示する発明の構成は、
電極を覆う絶縁膜上に半導体層を有する薄膜トランジスタが形成されている半導体装置において、
チャネル形成領域と、一導電型の不純物が添加された不純物領域とを含む半導体層を有し、
前記チャネル形成領域は、反射電子線回折パターン法で検出される｛１０１｝面の前記半導体層の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝面の前記半導体層の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記半導体層の表面となす角が１０度以内である割合が５％以下であり、かつ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18／ｃｍ3未満であり、酸素の濃度が１×１０19／ｃｍ3未満であることを特徴とする半導体装置である。
【００２１】
また、上記本発明を言いかえると、電極を覆う絶縁膜上にチャネル形成領域、ソース領域、及びドレイン領域を含む半導体層を有する薄膜トランジスタが形成されている半導体装置において、
前記チャネル形成領域は、シリコンを主成分としてゲルマニウムを含有し、且つ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18／ｃｍ3未満、且つ、酸素の濃度が１×１０19／ｃｍ3未満であり、
前記チャネル形成領域は、スポット径２０ｎｍ以下の電子線を複数の異なる箇所に照射する反射電子線回折パターン法で測定される複数の結晶面を有し、
且つ、それぞれの結晶面と基板面とのなす角が１０度以下である結晶面の前記複数の結晶面の中での割合は、｛１０１｝面が２０％以上であり、｛００１｝面が３％以下であり、｛１１１｝面が５％以下であることを特徴とする半導体装置である。
【００２２】
また、上記構成において、前記チャネル形成領域は、シリコンを主成分とし、ゲルマニウムを含有する半導体であり、前記チャネル形成領域に含まれるゲルマニウムの含有量は、０．１原子％以上１０原子％以下であることを特徴としている。また、前記半導体層の厚さは２０ｎｍ〜１００ｎｍであることを特徴としている。
【００２３】
また、上記構成において、前記電極はゲート電極であり、前記絶縁膜はゲート絶縁膜であって、前記薄膜トランジスタの構造は逆スタガ型ＴＦＴである。なお、本明細書中でチャネル形成領域と呼んでいる領域は、キャリアが流れる部分（チャネルと呼ばれる）を含む領域を指しており、例えば、逆スタガ型ＴＦＴの場合には、ゲート電極の上方に位置するゲート絶縁膜と半導体膜との界面近傍でチャネルが形成されるが、半導体膜の界面近傍を含み半導体膜を覆う絶縁膜とゲート絶縁膜に挟まれた領域全体をチャネル形成領域と呼んでいる。
【００２４】
また、上記構成において、半導体層は、非晶質半導体膜に金属元素を添加して、加熱処理とレーザー処理により作製された結晶構造を有していることを特徴としている。また、このレーザー処理の後、さらにハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどの光を照射してもよい。
【００２５】
また、上記構成において、前記金属元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種を用いることができる。また、結晶質半導体膜の形成後に金属元素のゲッタリングを行い、前記チャネル形成領域に含まれる金属元素の濃度が１×１０17／ｃｍ3未満とすることが好ましい。
【００２６】
また、上記構成において、前記チャネル形成領域は、前記絶縁膜（ゲート絶縁膜）との界面から膜厚方向に遠ざかるにつれてゲルマニウムの濃度が高くなる濃度勾配を有している。なお、図１３には、シリコンを主成分とし、ゲルマニウムを含有する半導体層にレーザー処理を行った場合、半導体層中にゲルマニウムの濃度勾配が生じることが示されたデータである。図１３（Ａ）は１０ｐｐｍのＮｉ水溶液を用いてＮｉを半導体膜（シリコンを主成分とし、ゲルマニウムを含有する半導体膜）に導入した後、加熱処理（５５０℃、４時間）を施した試料に対して深さ方向のＳＩＭＳデータを測定した結果である。また、図１３（Ｂ）は、図１３（Ａ）の試料にさらにレーザー処理（４７１ｍＪ／ｃｍ2）を施して、深さ方向のＳＩＭＳデータを測定した結果である。また、図１３（Ｃ）は、図１３（Ａ）の試料にレーザー処理（５２１ｍＪ／ｃｍ2）を施した試料に対して深さ方向のＳＩＭＳデータを測定した結果である。
【００２７】
また、画素部及び駆動回路を同一の絶縁表面上に形成した半導体装置において、前記画素部及び前記駆動回路における薄膜トランジスタの全てをＮチャネル型で構成することができる。なお、この薄膜トランジスタは、逆スタガ型であって、半導体層は、上述した各特徴を有する同様の｛１０１｝格子面の配向率が高い半導体膜である。
【００２８】
また、画素部及び駆動回路を同一の絶縁体上に形成した半導体装置において、前記画素部及び前記駆動回路における薄膜トランジスタの全てをＰチャネル型で構成することができる。なお、この薄膜トランジスタは、逆スタガ型であって、半導体層は、上述した各特徴を有する同様の｛１０１｝格子面の配向率が高い半導体膜である。
【００２９】
また、画素部及び駆動回路を同一の絶縁体上に形成した半導体装置において、前記画素部及び前記駆動回路における薄膜トランジスタをＮチャネル型またはＰチャネル型で構成することができる。なお、この薄膜トランジスタは、逆スタガ型であって、半導体層は、上述した各特徴を有する同様の｛１０１｝格子面の配向率が高い半導体膜である。
【００３０】
また、画素部を絶縁表面上に形成した半導体装置において、前記画素部における薄膜トランジスタの半導体層は、電極を覆う絶縁膜上に形成された逆スタガ型であって、半導体層は、上述した各特徴を有する同様の｛１０１｝格子面の配向率が高い半導体膜である。
【００３１】
また、上記各構成において、前記半導体層の表面に対して水平に存在する格子面の間隔と、前記半導体層の表面に対して６０°傾いて存在する格子面の間隔との差は、格子定数に換算した場合、０を越え０．００２ｎｍ以下であることを特徴としている。
【００３２】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００３３】
本発明は｛１０１｝格子面の配向率が高い半導体膜でＴＦＴを形成することに特徴を有している。配向率の高い結晶質半導体膜は、シリコンを主成分とし、ゲルマニウムを０．１原子％以上１０原子％以下含有する半導体材料によりはじめて実現することができる。このような半導体膜を得る典型的な一実施形態は、シリコン原子及びゲルマニウム原子の水素化物またはフッ化物または塩化物によるガスを用い、プラズマＣＶＤ法または減圧ＣＶＤ法により作製される非晶質半導体膜の表面に該非晶質半導体膜の結晶化を助長する金属元素を導入し、当該金属元素を利用して加熱処理により結晶質半導体膜を形成する。
【００３４】
本発明において、半導体膜を形成するための基板は、アルミナホウケイ酸ガラスやバリウムホウケイ酸ガラスなどの無アルカリガラス基板が適している。代表的にはコーニング社の＃７０５９ガラス基板や＃１７３７ガラス基板を用いる。その他に石英基板やサファイア基板を用いても良い。或いは、シリコン、ゲルマニウム、ガリウム・砒素などの半導体基板の表面に絶縁膜を形成し、これを基板としても良い。
【００３５】
また、基板として上記ガラス基板を用いる場合には、非晶質半導体膜とガラス基板との間に窒化シリコン、酸化シリコン、または酸化窒化シリコンなどでブロッキング層を形成する。こうして、ガラス基板中に含まれるアルカリ金属元素などの不純物元素が半導体膜中に拡散することを防ぐ。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2を反応ガスとして用い、窒化シリコン膜を形成する。または、ＳｉＨ4、Ｎ2Ｏ、ＮＨ3を反応ガスとして用い、酸化窒化シリコン膜を形成する。ブロッキング層の厚さは２０〜２００ｎｍで形成する。
【００３６】
非晶質半導体膜の形成は、プラズマＣＶＤ法または減圧ＣＶＤ法、その他適宣の方法により行う。プラズマＣＶＤ法を適用する場合には、ＳｉＨ4とＧｅＨ4とから成る反応ガス、或いは、ＳｉＨ4とＨ2で希釈したＧｅＨ4成る反応ガスを加えて反応室に導入し、１〜２００ＭＨｚの高周波放電により分解し基板上に非晶質半導体膜を堆積させる。反応ガスは、ＳｉＨ4の代わりにＳｉ2Ｈ6またはＳｉＦ4を、ＧｅＨ4の代わりにＧｅＦ4を採用しても良い。減圧ＣＶＤ法を用いる場合にも同様な反応ガスを適用することが可能であり、好ましくはＨｅで反応ガスを希釈して、４００〜５００℃の温度で基板上に非晶質半導体膜を堆積する。いずれにしても、本発明で用いる上記ガスは、堆積される非晶質半導体膜に取り込まれる酸素、窒素、炭素などの不純物元素の濃度を低減するために高純度に精製されたものを用いる。堆積される非晶質半導体膜の厚さは２０〜１００ｎｍの範囲とする。
【００３７】
本発明に用いる非晶質半導体膜は、シリコンを主成分としゲルマニウムを０．１原子％〜１０原子％未満、好ましくは１〜５原子％の範囲で含有している。ゲルマニウムの含有量は、代表的な反応ガスとして用いられるＳｉＨ4とＧｅＨ4の混合比により調節することができる。また、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とし、非晶質半導体膜の結晶化の過程において、作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【００３８】
上記のように形成した非晶質半導体膜の表面に、該非晶質半導体膜の結晶化を助長する金属元素を導入する。金属元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスニウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の金属元素を用いる。これら金属元素は、本明細書に記載する何れの発明においても非晶質半導体膜の結晶化を助長する金属元素として使用することができる。上記いずれの金属元素を用いても同質、同様の効果を得ることができるが、代表的にはニッケルを用いる。
【００３９】
これら金属元素を導入する箇所は、非晶質半導体膜の全面、或いは非晶質半導体膜の膜面における適宣箇所のスリット状の面または点状の面などとする。前者の場合には、当該非晶質半導体膜の基板側に位置する面または基板側とは反対の面のいずれであっても良い。後者の場合には、好ましくは非晶質半導体膜上に絶縁膜が形成され、その絶縁膜に設けられた開孔を利用して金属元素を導入することができる。開孔の大きさに特に限定はないが、その幅は１０〜４０μｍとすることができる。また、その長手方向の長さは任意に決めれば良く、数十μｍ〜数十ｃｍの範囲とすることができる。
【００４０】
これらの金属元素を導入する方法は、当該金属膜を非晶質半導体膜の表面又は内部に存在させる手法であれば特に限定はなく、例えば、スパッタ法、蒸着法、プラズマ処理法（含むプラズマＣＶＤ法）、吸着法、金属塩の溶液を塗布する方法などを使用することができる。プラズマ処理法は、不活性ガスによるグロー放電雰囲気において、陰極からスパッタされる当該金属元素を利用する。また、金属塩の溶液を塗布する方法は簡易であり、金属元素の濃度調整を行いやすい点で有用である。
【００４１】
金属塩としては各種塩を用いることが可能であり、溶媒としては水、アルコール類、アルヒデト類、エーテル類その他の有機溶媒、または水とこれらの有機溶媒の混合物を用いることができる。また、それらの金属塩が完全に溶解した溶液とは限らず、金属塩の一部または全部が懸濁状態で存在する溶液であっても良い。いずれの方法を採用するにしても、当該金属元素は非晶質半導体膜の表面又は内部に分散させて導入する。
【００４２】
上記何れかの方法で金属元素を導入した後、当該金属元素を利用して非晶質半導体膜の結晶化を行う。結晶化は加熱処理、レーザー光または紫外線、赤外線などの強光の照射によって行う。加熱処理のみでも｛１０１｝に優先的に配向する結晶質シリコン膜を得ることができるが、好ましくは、加熱処理を行いその後レーザー光などの強光の照射を行う方法を適用する。加熱処理後のレーザー処理は、結晶粒内に残される結晶欠陥を修復し消滅させることができ、作製される結晶の品質を向上させる目的に対して有効な処置となる。また、レーザー処理のみでも｛１０１｝に優先的に配向する結晶質シリコン膜を得ることができるが、好ましくは、レーザー処理を行いその後ハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどを光源とした強光の照射を行う方法を適用することも可能である。
【００４３】
加熱処理は４５０〜１０００℃の範囲で行うことが可能であるが、温度の上限は使用する基板の耐熱温度が一つの上限として考慮される。ガラス基板の場合にはその歪み点以下が上限温度の一つの根拠となる。例えば、歪み点６６７℃のガラス基板に対しては、６６０℃程度が限度と見るべきである。必要とされる時間は加熱温度や、その後の処理条件（例えばレーザー光を照射する処理の有無など）により適宣設定するが、好適には５５０〜６００℃にて４〜２４時間の加熱処理を行う。また、その後レーザー処理を行う場合には、５００〜５５０℃にて４〜８時間の熱処理を行う。以上の加熱処理は空気中や水素雰囲気中でも良いが、好適には窒素或いは不活性ガス雰囲気中にて行う。
【００４４】
また、ゲート電極とゲート絶縁膜を形成した後に非晶質半導体膜を上記結晶化方法で加熱する場合には、温度の上限は使用するゲート電極材料の耐熱温度を考慮する必要がある。
【００４５】
また、レーザー処理は、波長４００ｎｍ以下のエキシマレーザーや、ＹＡＧレーザーまたはＹＶＯ4レーザーの第２高調波（波長５３２ｎｍ）〜第４高調波（波長２６６ｎｍ）を光源として用いて行う。これらのレーザー光は光学系にて線状またはスポッ状に集光し、そのエネルギー密度を１００〜７００ｍＪ／ｃｍ2として照射し、上記のように集光したレーザービームを基板の所定の領域に渡って走査させ処理を行う。その他、レーザーの代わりに、ハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどを光源としても良い。また、レーザー処理の後、ハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどの光を照射してもよい。
【００４６】
以上のような工程により、本発明の如き｛１０１｝面の配向率が高い結晶質半導体膜が得られるメカニズムは、現段階で必ずしも明らかではないが、概略以下のように推測することができる。
【００４７】
まず、結晶化は４００〜５００℃の加熱処理により金属元素とシリコンが反応してシリサイドが形成され、これが結晶核となりその後の結晶成長に寄与する。例えば、代表的な金属元素としてニッケルを用いた場合、ニッケルシリサイド（以下、ＮｉＳｉ2と記する）が形成される。ＮｉＳｉ2の構造はホタル石型構造であり、ダイアモンド型構造のシリコン格子間にニッケル原子を配置した構造となっている。ＮｉＳｉ2からニッケル原子が無くなるとシリコンの結晶構造が残ることになる。数々の実験の結果から、ニッケル原子は非晶質シリコン側に移動していくことが判明しており、この理由は非晶質シリコン中の固溶度の方が結晶シリコン中のそれよりも高いためであると考えられる。従って、あたかもニッケルが非晶質シリコン中を移動しながら結晶シリコンを形成するようなモデルを立案することができる。
【００４８】
ＮｉＳｉ2は特定の配向性を持たないが、非晶質半導体膜の厚さを２０〜１００ｎｍとすると基板表面に対し平行な方向しか成長することが許されなくなる。この場合、ＮｉＳｉ2と結晶シリコンの[１１１]面とが接する界面エネルギーが最も小さいので、結晶質シリコン膜の表面と平行な面は[１０１]面となり、この格子面が優先的に配向する。結晶成長方向が基板表面に対し平行な方向に、しかも柱状に成長する場合には、その柱状結晶を軸とした回転方向には自由度が存在するため、必ずしも[１０１]面が配向するとは限らないため、その他の格子面も析出すると考えられる。
【００４９】
本発明は、結晶質半導体膜の｛１０１｝格子面の配向を高めるために、柱状結晶の回転方向に制約を与え、自由度を低減させる手段として非晶質シリコンに０．１原子％以上１０原子％以下のゲルマニウムを含有させる手段を見いだしたものである。
【００５０】
まず、非晶質シリコンに０．１原子％以上１０原子％以下のゲルマニウムを含有させると結晶核の発生密度が低下することが観測されている。図５はその結果を示し、非晶質シリコン膜の成膜時に添加するＧｅＨ4の量が増加するに従い、即ち、非晶質シリコン膜に取り込まれるゲルマニウムの濃度が増加するに従い、結晶核密度が低下している傾向が示されている。結晶核であるＮｉＳｉ2が形成されるとき、原子間距離の違いによりゲルマニウムは排除されつつ上述の結晶成長が起こっていることが予想される。従って、ゲルマニウムは柱状結晶の外側に偏析するような形となり、その存在が柱状結晶を軸とした回転方向の自由度を低下させていると推定する。その結果、[１０１]面の配向率の高い結晶質半導体膜を得ることが可能となる。
【００５１】
次に上述の本発明に基づいて作製される結晶質半導体膜について、その作製条件とＥＢＳＰ法で観測される結晶の配向性との関連について示す。表１はプラズマＣＶＤ法で作製する非晶質半導体膜の作製条件を示す。高周波電力は０．３５Ｗ／ｃｍ2（２７ＭＨｚ）であるが、繰り返し周波数１０ｋＨｚ（デューティ比３０％）のパルス放電に変調して平行平板型のプラズマＣＶＤ装置の陰極に給電した。その他、共通条件として反応圧力３３．２５Ｐａ、基板温度３００℃、電極間隔３５ｍｍとした。
【００５２】
【表１】
【００５３】
そして、シリコンに対するゲルマニウムの含有量を変化させるために、合計流量が一定になるようにして、ＳｉＨ4とＨ2で１０％に希釈したＧｅＨ4のガス流量の混合比を変化させている。表１に記載の条件において、成膜条件#ＳＧＮ３０、#ＳＧＮ１０、#ＳＧＮ５ではＨ2で１０％に希釈したＧｅＨ4の流量を３０、１０、５ＳＣＣＭと変化させている。ＳｉＨ4の純度は９９．９９９９％以上のものを、またＧｅＨ4は窒素、炭化水素化合物が１ｐｐｍ以下、ＣＯ2が２ｐｐｍ以下の高純度品を用いた。また、#ＳＮはＧｅＨ4を添加しない条件である。堆積する非晶質半導体膜の厚さは全ての試料において５０ｎｍとした。
【００５４】
このような条件で作製される非晶質半導体膜に含まれる窒素、炭素、酸素のそれぞれの含有量は二次イオン質量分析法（ＳＩＭＳ）によって測定されている。図４はその結果を示す。測定に用いた試料は、シリコン基板上に#ＳＮ、#ＳＧＮ５、#ＳＧＮ１０の順に積層したものであるが、いずれの成膜条件においても窒素、炭素の含有量は５×１０18／ｃｍ3未満、酸素の含有量は1×１０19／ｃｍ3未満である。
【００５５】
こうして作製された非晶質半導体膜の結晶化は、金属元素としてニッケルを用い、窒素雰囲気中５５０℃にて４時間の加熱処理及びレーザー処理で行った。ニッケルは酢酸ニッケルを含有する水溶液を用い、スピナーで塗布した。また、レーザー処理はＸｅＣｌエキシマレーザー（波長３０８nm）を用い、照射エネルギー密度３００〜６００ｍＪ／ｃｍ2、重ね合わせ率９０〜９５％で照射した。レーザー処理は加熱処理により結晶化した膜の未結晶化部分の結晶化や、結晶粒内に欠陥を補修するために行った。
【００５６】
結晶質半導体膜に残存する欠陥は水素化処理により、０．０１〜１原子％程度の水素を含有させることにより効果的に低減させることができる。水素化は水素を含む雰囲気中で３５０〜５００℃の加熱処理により行うことができる。また、プラズマにより生成された水素を用いて水素化を行うことも可能である。また、ＳｉＦ4、ＧｅＦ4などのフッ化物により堆積された膜は０．００１〜１原子％程度のフッ素が膜中に残存し、欠陥を補償する元素となる。
【００５７】
図３は、こうして結晶化した#ＳＧＮ１０と#ＳＧＮ３０のゲルマニウム濃度をＳＩＭＳにより評価した結果を示す。シリコンに対してゲルマニウムの含有量は、#ＳＧＮ５で１．５原子％、#ＳＧＮ１０では３.５原子％、#ＳＧＮ１０では１１.０原子％の濃度で含まれている。ＳｉＨ4に対するＧｅＨ4の流量比から換算すると、シリコンに対してゲルマニウムは３〜４倍の割合で膜中に取り込まれている。これは、ＳｉＨ4に対しＧｅＨ4の方がグロー放電にて分解するエネルギーが小さいためである。
【００５８】
結晶方位の詳細はＥＢＳＰ法により求めている。図１は表１に示した#ＳＧＮ１０の条件で作製した非晶質シリコン膜を用い、添加する酢酸ニッケルを含有する水溶液のニッケル濃度を１ｐｐｍ、３ｐｐｍ、１０ｐｐｍ、３０ｐｐｍとした場合の結晶質シリコン膜の逆極点図をそれぞれ示している。結晶化の条件は、５８０℃にて４時間の加熱処理を行ったものである。結晶の配向率は｛１０１｝に強く配向して、その他に｛００１｝と｛１１１｝の中間にある｛１１３｝面に配向している傾向が見られる。｛１０１｝の配向率はニッケルの濃度依存性が見られ、低濃度になるに従い配向率が高くなっている。図２は｛１０１｝配向率のニッケル濃度依存性を示すグラフであり、ＧｅＨ4の添加量が５ｓｃｃｍと１０ｓｃｃｍである場合を示している。配向率は#ＳＧＮ１０の場合にニッケル濃度と強い相関を示し、ニッケル濃度０．１ｐｐｍの時に６１％の配向率、ニッケル濃度０．３ｐｐｍの時に６０％の配向率が得られている。
【００５９】
一方、図４４は、Ｇｅを含まない非晶質シリコン膜（＃ＳＮ）を用い、添加する酢酸ニッケルを含有する水溶液のニッケル濃度を１０ｐｐｍとして、５５０℃、４時間の加熱処理及びレーザー処理で得られた場合の結晶質シリコン膜の逆極点図をそれぞれ示している。また、レーザー処理はＸｅＣｌエキシマレーザー（波長３０８nm）を用い、照射エネルギー密度３００〜６００ｍＪ／ｃｍ2、重ね合わせ率９０〜９５％で照射した。図４４から、試料では｛１０１｝面と、｛００１｝と｛１１１｝の中間にある｛１１３｝面に配向している傾向が見られる。
【００６０】
表２は逆極点図を基にして、各種試料について｛１０１｝、｛００１｝、｛１１１｝、｛１１３｝の配向率を、各格子面が膜表面となす角度が５度以内、及び１０度以内の範囲にある割合を求めた結果を示している。
【００６１】
【表２】
【００６２】
表２において試料（#ＨＳ）では｛１１３｝と｛１１１｝の配向率が高く、それぞれ１８％（１０度以内）、１２％（１０度以内）となっている。また、#ＳＮでは｛１０１｝と｛１１３｝の配向率が高くなっている。｛１１３｝は対称性の立場から等価な格子面の数が他と比較して最も多く、ランダムに配向する多結晶体では発生する確率がその分高くなる。
【００６３】
一方、ゲルマニウムを添加した#ＳＧＮ３０、#ＳＧＮ１０、#ＳＧＮ５においても試料内の比較において傾向が見られ、膜中に含有するゲルマニウム濃度により結晶の配向が変化することを示している。#ＳＧＮ１０、#ＳＧＮ５で特に注目される傾向は、他の格子面に対して｛１０１｝格子面の配向が強く、#ＳＧＮ１０ではずれ角１０度以内が３１％、５度以内でも１４％となっている。また、#ＳＧＮ５ではずれ角１０度以内が２０％、５度以内で６％となっている。このような｛１０１｝格子面に対する高い配向率はゲルマニウムを添加しない他の試料では達成されない新規な効果が得られている。
【００６４】
しかし、#ＳＧＮ３０において、膜中に含有するゲルマニウムの含有量が１１原子％に増加すると｛１０１｝格子面の配向率は低下してしまうことが示されている。また、#ＳＧＮ５において１．５原子％に低下しても配向率が２０％低下している。従って、この結果が意味するところは、｛１０１｝の配向率を高めるためには非晶質シリコン膜中に含有させるゲルマニウムの濃度には適した範囲があり、その濃度範囲は０．１原子％から１０原子％、好ましくは１〜５原子％程度であることがわかる。
【００６５】
勿論、このような｛１０１｝格子面に対して高い配向性を示す結晶質半導体膜は、添加するゲルマニウムの濃度を０．１原子％以上１０原子％以下の範囲で添加するだけでなく、膜中に含まれる酸素、窒素、炭素の元素の濃度を１×１０19／ｃｍ3未満にすること、及び膜厚を２０〜１００ｎｍの範囲として、基板表面と平行な方向の成長が支配的となるようにすることの相乗効果により達成される。
【００６６】
このような｛１０１｝格子面の配向率の高い結晶質半導体膜はＴＦＴのチャネル形成領域、光起電力素子の光電変換層など素子の特性を決定付けるチャネル形成領域に好適に用いることができる。
【００６７】
また、格子面間隔の測定はＸ線回折法により求めている。
【００６８】
Ｘ線回折法では、回折角2θをスキャンしながら回折強度の測定を行う。このとき強度がピークとなった2θの測定からブラッグの式(2d sinθ=λ、λはＸ線の波長)格子面間隔ｄを求めることができる。ここで2θスキャンを遅くしてピーク位置を精密に求めると、格子に加わっている歪についての情報も得ることができる。
【００６９】
多結晶シリコン膜（試料Ｂ）と、Ｇｅを含ませた(成膜時ガス流量10sccm)シリコン膜（試料Ａ）について測定を行い、ｄ値を比較した結果が表３である。
【００７０】
【表３】
【００７１】
両試料とも石英基板を使用し、膜厚５４ｎｍとして各条件をそれぞれ、Ｎｉ添加１０ｐｐｍ水溶液、結晶化（500℃で1時間の加熱処理と、580℃で8時間の加熱処理）とした。測定は半導体膜に平行な格子面のほか、図４２及び図４３に示すように試料にあおり角を持たせることにより、半導体膜から60°の角を持った格子面についても行った。この様子を模式的に図４３（ａ）及び図４３（ｂ）に示す。
【００７２】
また、２θの大きい回折を用いたほうが測定精度は向上する。両試料で配向の違いにより測定できる回折が異なっていたが、それぞれについて予備測定により２θの最も大きい回折を調べ、それらについて測定を行った。本測定に用いた回折は、試料Ｂでは（440）、試料Ａでは（220）であった。
【００７３】
あおり角を持たせた場合、2θの値には装置のＸ線光学系に特有の系統的なずれが生じる。このずれはわずかであるが、本測定ではその影響が無視できなくなるため、あらかじめ標準試料(無配向のタングステン粉末)を用いてあおり角0°、60°で2θ値の測定を行い、そのときのずれ量を用いて補正を行った。標準試料の測定結果を表４に示す。
【００７４】
【表４】
【００７５】
ここでは多結晶試料の本測定における指数と2θが近い回折を選んでいる。すなわち試料Ａでは（440）回折(2θ=106°付近)を測定したので、タングステンの（310）回折(2θ=100.628°)で補正を行った。一方、試料Ｂでは（220）回折(2θ=47°付近) を測定したので、タングステンの（１０１）回折(2θ=40.2444°)で補正を行った。
【００７６】
また、表３に示したように、あおり角Psiで比較すると、どちらの試料も0°に比べ60°の場合のほうがd値は大きく、従って格子が膜に水平方向に伸びた歪を有していることがわかる。格子定数aに換算して試料間の比較を行うと、Geを含ませた試料では両者の差は0.00164ｎｍであるのに対して、含ませていないものでは0.00272ｎｍと、より大きい値になっている。従って非晶質シリコン膜成膜時にＧｅを含ませておくことにより、結晶化後の膜の歪を緩和させることができる。
【００７７】
以下に、上記ゲルマニウムを含む結晶質シリコン膜の作製方法を詳細に説明する。
【００７８】
（実施の形態１）
図１１で説明する結晶質半導体膜の作製方法は、ゲルマニウムを含む非晶シリコン膜の全面にシリコンの結晶化を助長する金属元素を添加して結晶化を行う方法である。まず、図１１において、ガラス基板２０１はコーニング社の#１７３７ガラス基板に代表されるガラス基板を用いる。基板２０１の表面には、ブロッキング層２０２としてプラズマＣＶＤ法でＳｉＨ4とＮ2Ｏを用い酸化窒化シリコン膜を１００ｎｍの厚さに形成する。ブロッキング層２０２はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設ける。
【００７９】
ゲルマニウムを含む非晶質シリコン膜２０３はプラズマＣＶＤ法により作製し、ＳｉＨ4と、Ｈ2で１０％に希釈されたＧｅＨ4ガスとを反応室に導入し、グロー放電分解して基板２０１上に堆積させる。その詳細な条件は表１に従うが、ここで採用される条件は#ＳＧＮ５または#ＳＧＮ１０の条件、或いはその中間的な条件である。このゲルマニウムを含む非晶質シリコン膜２０３の厚さは５０ｎｍの厚さで形成する。ゲルマニウムを含む非晶質シリコン膜２０３の酸素、窒素、炭素などの不純物を極力低減するために、ＳｉＨ4は純度９９．９９９９％以上のものを、ＧｅＨ4は純度９９．９９％以上のガスを用いる。また、プラズマＣＶＤ装置の仕様としては、反応室の容積１３Ｌの反応室に対し、一段目に排気速度３００Ｌ／秒の複合分子ポンプ、二段目に排気速度４０ｍ3／ｈｒのドライポンプを設け、排気系側から有機物の蒸気が逆拡散してくるのを防ぐと共に、反応室の到達真空度を高め、非晶質半導体膜の形成時に不純物元素が膜中に取り込まれることを極力防いでいる。
【００８０】
そして図１１（Ｂ）で示すように、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層２０４を形成する。この場合、当該溶液の馴染みをよくするために、ゲルマニウムを含む非晶質シリコン膜２０３の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。シリコンの表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。
【００８１】
次に、５００℃にて１時間の加熱処理を行い、ゲルマニウムを含む非晶質シリコン膜中の水素を放出させる。そして、５５０℃にて４時間に加熱処理を行い結晶化を行う。こうして、｛１０１｝格子面の配向率の高い結晶質半導体膜２０５が形成される。（図１１（Ｃ））
【００８２】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜２０５に対してレーザー光２０６を照射するレーザー処理を行う。レーザーは波長３０８ｎｍにて３０Ｈｚで発振するエキシマレーザー光を用いる。当該レーザー光は光学系にて４００〜６００ｍＪ／ｃｍ2に集光し、９０〜９５％のオーバーラップ率をもってレーザー処理を行う。こうして図１１（Ｄ）に示す結晶質半導体膜２０７を得ることができる。
【００８３】
（実施の形態２）
非晶質半導体膜の結晶化を助長する金属元素を選択的に形成する方法を図１２（Ａ）を用いて説明する。図１２（Ａ）において、基板２２０は前述のガラス基板または石英基板を採用する。ガラス基板を用いる場合には、実施の形態１と同様にブロッキング層を設ける。
【００８４】
ゲルマニウムを含む非晶質シリコン膜２２１は実施の形態と同様にプラズマＣＶＤ法で形成しても良いし、イオン注入法またはイオンドープ法によりゲルマニウムを導入しても良い。また、減圧ＣＶＤ法で、Ｓｉ2Ｈ6とＧｅＨ4を４５０〜５００℃の温度で分解して形成する方法も採用可能である。
【００８５】
そして、ゲルマニウムを含む非晶質シリコン膜２２１上に１５０ｎｍの厚さの酸化シリコン膜２２２を形成する。酸化シリコン膜の作製方法は限定されないが、例えば、オルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させ形成する。
【００８６】
次に、酸化シリコン膜２２２に開孔部２２３を形成し、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層７２４が形成され、ニッケル含有層２２４は開孔部２２３の底部のみでゲルマニウムを含む非晶質シリコン膜２２１と接触する。
【００８７】
結晶化は、加熱処理の温度５００〜６５０℃で４〜２４時間、例えば５７０℃にて１４時間の熱処理を行う。この場合、結晶化はニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから基板の表面と平行な方向に結晶化が進行する。こうして形成された結晶質シリコン膜２２５は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。その後、酸化シリコン膜２２２を除去すれば結晶質シリコン膜２２５を得ることができる。
【００８８】
（実施の形態３）
実施の形態１及び実施の形態２で説明した方法に従って作製される結晶質シリコン膜には結晶化において利用した金属元素が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19／ｃｍ3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体装置のチャネル形成領域に用いることが可能であるが、より好ましくは、ゲッタリングにより当該金属元素を除去することが望ましい。
【００８９】
本実施の形態はゲッタリング方法の一例を図１２（Ｂ）を用いて説明する。図１２（Ｂ）の（ａ）において、基板２３０はガラス基板、或いは石英基板が採用される。ガラス基板を用いる場合には、実施の形態１と同様にブロッキング層を設ける。結晶質シリコン膜２３１の表面には、マスク用の酸化シリコン膜２３２が１５０ｎｍの厚さに形成され、開孔部２３３が設けられ結晶質シリコン膜が露出した領域が設けられている。実施の形態２に従う場合には、図１２（Ａ）の（ａ）で示した酸化シリコン膜２２２をそのまま利用することが可能であり、図１２（Ａ）の（ｂ）工程の後からそのまま本実施の形態の工程（図１２（Ｂ）の（ａ））に移行することもできる。そして、イオンドープ法によりリンを添加して、１×１０19〜１×１０22／ｃｍ3の濃度のリン添加領域２３５を形成する。
【００９０】
そして、図１２（Ｂ）の（ｂ）に示すように、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃にて１２時間の熱処理を行うと、リン添加領域２３５がゲッタリングサイトとして働き、結晶質シリコン膜２３１に残存していた金属元素はリン添加領域２３５に偏析させることができる。
【００９１】
その後、図１２（Ｂ）の（ｃ）で示すようにマスク用の酸化シリコン膜２３２と、リンが添加領域２３５とをエッチングして除去することにより、結晶化の工程で使用した金属元素の濃度が１×１０17／ｃｍ3未満にまで低減された結晶質シリコン膜２３６を得ることができる。
【００９２】
なお、本明細書で例示するＴＦＴは逆スタガ型のＴＦＴであるため、非晶質半導体膜を形成する前にあらかじめゲート電極と、ゲート電極を覆うゲート絶縁膜を形成している。このゲート絶縁膜上に非晶質半導体膜を形成し、上記実施の形態１〜３のいずれかを自由に組み合わせて｛１０１｝格子面の配向率の高い結晶質半導体膜を形成すればよい。
【００９３】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００９４】
【実施例】
［実施例１］
ここでは、Ｎチャネル型の逆スタガ型ＴＦＴを作製する例について図１４を用い、以下に説明する。
【００９５】
まず、基板１１を用意する。基板１１としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板等を用いることができる。なお、基板からの不純物の拡散を防止してＴＦＴの電気特性を向上させるための下地膜を設ける構成としてもよい。下地膜を設ける場合、その下地膜の材料としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、またはこれらの積層膜等を１００〜５００ｎｍの膜厚範囲で用いることができ、形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等の形成方法を用いることができる。或いは、シリコン、ゲルマニウム、ガリウム・砒素などの半導体基板の表面に絶縁膜を形成し、これを基板としても良い。
【００９６】
次いで、単層構造または積層構造を有するゲート配線（ゲート電極含む）１２を形成する。ゲート配線１２の形成手段としてはスパッタ法、蒸着法、熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法等を用いて１０〜１０００ｎｍ、好ましくは３０〜３００ｎｍの膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線１２の材料としては、導電性材料または半導体材料を主成分とする材料、例えばＴａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タングステン）、クロム（Ｃｒ）等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、Ｎ型又はＰ型の導電性を有するポリシリコン等の材料、低抵抗金属材料Ｃｕ（銅）、Ａｌ（アルミニウム）等を主成分とする材料層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。なお、ゲート配線の下層を低抵抗金属材料とし上層を高融点金属材料とした積層構造が好ましく、例えばＡｌ（下層）とＴａ（上層）の積層構造、Ａｌ（下層）とＷ（上層）の積層構造、Ａｌ（下層）とＣｕ（上層）の積層構造が望ましい。また、ゲート配線を保護するための陽極酸化膜または酸化膜を形成する構成としてもよい。
【００９７】
次いで、ゲート絶縁膜を形成する。ゲート絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテン）膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。ゲート絶縁膜の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法、塗布法等の形成方法を用いることができる。ここでは図１４（Ａ）に示すように、積層構造のゲート絶縁膜１３ａ、１３ｂを用いた。下層のゲート絶縁膜１３ａは、基板やゲート配線からの不純物の拡散を効果的に防止する窒化シリコン膜等を膜厚１０ｎｍ〜６０ｎｍの膜厚範囲で形成する。
【００９８】
次いで、非晶質半導体膜を成膜する。非晶質半導体膜としては、シリコンを主成分としゲルマニウムを０．１原子％〜１０原子％未満、好ましくは１〜５原子％の範囲で含有している非晶質シリコンゲルマニウム膜または非晶質シリコン膜との積層膜を２０〜１００ｎｍ、より好ましくは２０〜６０ｎｍの膜厚範囲で用いることができる。非晶質半導体膜の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法等の形成方法を用いることができる。
【００９９】
なお、上記ゲート絶縁膜１３ａ、１３ｂと非晶質半導体膜とを大気にさらすことなく連続成膜すれば、不純物がゲート絶縁膜と非晶質半導体膜との界面に混入しないため良好な界面特性を得ることができる。
【０１００】
次いで、非晶質半導体膜の結晶化処理を行い、結晶質半導体膜を形成した後、得られた結晶質半導体膜を所望の形状にパターニングする。（図１４（Ａ））なお、半導体膜のパターニングを行う工程順序は特に限定されず、例えば不純物元素の添加後に行ってもよい。結晶化処理としては、実施の形態１及び２に示した方法のうちいずれか一を用いればよい。さらに実施の形態３を用いて結晶質半導体膜中に含まれる金属元素をゲッタリングしてもよい。また、この結晶化処理の直前に非晶質半導体膜表面の自然酸化膜をバッファーフッ酸等のフッ酸系のエッチャントで除去すると、表面付近のシリコンの結合手が水素終端されて不純物と結合しにくくなり、良好な結晶質半導体膜を形成することができるため好ましい。
【０１０１】
次いで、結晶質半導体層１４上に絶縁層１５を形成する。この絶縁層１５は不純物元素の添加工程時にチャネル形成領域を保護する。この絶縁層１５としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。絶縁層１５は、公知のパターニング技術、例えば通常の露光や裏面露光等を用いて形成する。（図１４（Ｂ））
【０１０２】
次いで、フォトマスクを用いてレジストマスク１６を形成し、結晶質半導体膜にｎ型を付与する不純物元素を添加するドーピング工程を行ない、第１の不純物領域（ｎ+ 領域）１７ａ、１８ａを形成する。（図１５（Ｃ））半導体材料に対してｎ型を付与する不純物元素としては、１５族に属する不純物元素、例えばＰ、Ａｓ、Ｓｂ、Ｎ、Ｂｉ等を用いることができる。この工程では、プラスマドーピング法によりドーピング条件（ドーズ量、加速電圧等）を適宜設定して表面が露出している結晶質半導体膜にＰ（リン）を添加する。他のドーピング方法としてイオン注入法を用いることもできる。また、この第１の不純物領域１７ａは高濃度不純物領域であり、後のソース／ドレイン領域となるのでＴＦＴ作製完了時のシート抵抗が 500Ω以下（好ましくは 300Ω以下）となるように、ドーズ量を設定する。
【０１０３】
次いで、レジスト１６を除去した後、絶縁層１５をマスクとしてｎ型を付与する不純物元素を添加する２回目のドーピング工程を行ない、第２の不純物領域（ｎ- 領域）１９、２０を形成する。こうして形成される第２の不純物領域１１２は低濃度不純物領域（以下、ＬＤＤ領域）として機能するものである。なお、第２の不純物領域１９、２０のリンの濃度は、ＳＩＭＳ分析で１×１０15〜１×１０17atoms ／ｃｍ3の範囲とすることが望ましい。この工程において、第１の不純物領域１７ａ、１８ａには、さらに不純物が添加されて第１の不純物領域１７ｂ、１８ｂが形成され、絶縁層１５の直下には実質的に真性な結晶質半導体領域２１（以下、チャネル形成領域）が残る。なお、本明細書中で実質的に真性とは、シリコンのフェルミレベルを変化させうる量の不純物元素を含まない領域、即ち、しきい値制御が可能な濃度範囲でＮ型またはＰ型を付与する不純物を含む領域、または意図的に逆導電型不純物を添加することにより導電型を相殺させた領域を示す。
【０１０４】
また、２回目のドーピングを行う前に絶縁膜を半導体層上に形成して、その絶縁膜の膜厚によりドーピング量を低濃度に制御してもよい。
【０１０５】
次いで、全面に層間絶縁膜２２を形成する。層間絶縁膜２２としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機性樹脂膜（ポリイミド膜、ＢＣＢ膜等）のいずれか或いはそれらの積層膜を用いることができる。
【０１０６】
次いで、層間絶縁膜２２の形成後、または層間絶縁膜２２形成前にファーネスアニール、レーザーアニールまたはランプアニールにより不純物イオンの活性化およびドーピング時の損傷の回復を図る。この工程の際、同時に、結晶化の際に触媒として使用したニッケルがリンを含む不純物領域（１７ｂ、１８ｂ、１９、２０）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１０７】
そして、公知の技術を用いてコンタクトホールを形成した後、配線２３、２４を形成して、図１４（Ｆ）に示す状態を得る。この配線２３、２４はソース配線またはドレイン配線として機能する。最後に水素雰囲気中で熱処理を行い、全体を水素化してＮチャネル型ＴＦＴが完成する。
【０１０８】
なお、本実施例は上記ドーピング順序（ｎ+ 領域→ｎ- 領域）とする工程に限定されず、例えば、ｎ- 領域→ｎ+ 領域の順とする工程、またはｎ+領域のみを形成する工程とすることも可能である。
【０１０９】
また、上記本実施例においては、活性層のパターニングを絶縁層１５の形成前に行う例を示したが、特に限定されず、例えば結晶化工程前、またはドーピング前、または活性化工程の後に行ってもよい。
【０１１０】
また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行ない、ＴＦＴのしきい値制御を行う工程（チャネルドーピング工程とも呼ぶ）を加えてもよい。
【０１１１】
また、プラスチック基板を用いて軽量化を図る場合には、基板とゲート絶縁膜の間に分離層と下地絶縁膜を形成し、結晶化工程での熱処理後に固定基板を利用して基板と下地絶縁膜を分離した後、下地絶縁膜とプラスチック基板を貼り合わせればよい。
【０１１２】
本実施例で示すＮチャネル型ＴＦＴを用いてＮＡＮＤ回路、ＮＯＲ回路のような基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、オペアンプ、γ補正回路など）をも構成することができる。
【０１１３】
なお、本実施例に示すＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【０１１４】
また、Ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【０１１５】
ここでＥＥＭＯＳ回路の例を図１５（Ａ）に、ＥＤＭＯＳ回路の例を図１５（Ｂ）に示す。図１５（Ａ）において、３１、３２はどちらもエンハンスメント型のＮチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。また、図１５（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のＮチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１１６】
なお、図１５（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１１７】
さらに、図１５（Ａ）に示したＥＥＭＯＳ回路もしくは図１５（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図１６に示す。図１６において、４０、４１はフリップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回路であり、図１６（Ｂ）に示すように、図１５（Ａ）に示したＥＥＭＯＳ回路もしくは図１５（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、液晶表示装置の駆動回路を全てＮチャネル型ＴＦＴで構成することも可能である。
【０１１８】
また、本実施例で示すＮチャネル型ＴＦＴを用いて画素部の画素ＴＦＴを形成することができる。図１７（Ａ）は、画素部の画素の一つを拡大した上面図であり、図１７（Ａ）において、点線Ａ−Ａ'で切断した部分が、図１７（Ｂ）の画素部の断面構造に相当する。
【０１１９】
画素部において、画素ＴＦＴ部はＮチャネル型ＴＦＴで形成されている。基板上５１にゲート電極５２が形成され、その上に窒化珪素からなる第１絶縁膜５３ａ、酸化珪素からなる第２絶縁膜５３ｂが設けられている。また、第２絶縁膜上には、活性層としてｎ+ 領域５４〜５６と、チャネル形成領域５７、５８と、前記ｎ+ 型領域とチャネル形成領域の間にｎ- 型領域５９、６０が形成される。また、チャネル形成領域５７、５８は絶縁層６１、６２で保護される。絶縁層６１、６２及び活性層を覆う第１の層間絶縁膜６３にコンタクトホールを形成した後、ｎ+ 領域５４に接続する配線６４が形成され、ｎ+ 領域５６に配線６５が接続され、さらにその上にパッシベーション膜６６が形成される。そして、その上に第２の層間絶縁膜６７が形成される。さらに、その上に第３の層間絶縁膜６８が形成され、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極６９が配線６５と接続される。また、７０は画素電極６９と隣接する画素電極である。
【０１２０】
本実施例では一例として透過型の液晶表示装置の例を示したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型の液晶表示装置を作製することが可能である。
【０１２１】
なお、本実施例では、画素部の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【０１２２】
また、画素部の容量部は、第１絶縁膜及び第２絶縁膜を誘電体として、容量配線７１と、ｎ+ 領域５６とで形成されている。
【０１２３】
なお、図１７で示した画素部はあくまで一例に過ぎず、特に上記構成に限定されないことはいうまでもない。
【０１２４】
従って、図１５、図１６に示した回路を用いた駆動回路と、図１７に示した画素部とを同一基板上に形成することによって、アクティブマトリクス基板上の全てのＴＦＴをＮチャネル型ＴＦＴとすることができる。アクティブマトリクス基板上の全てのＴＦＴをＮチャネル型ＴＦＴで構成すれば、Ｐチャネル型ＴＦＴを形成する工程を省略できるため、液晶表示装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し、液晶表示装置の製造コストを下げることができる。
【０１２５】
こうして得られるアクティブマトリクス基板を用いて液晶表示装置を作製する例を以下に示す。
【０１２６】
図１８に示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子、外部入力端子と各回路の入力部までを接続する配線８１などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板８２とがシール材８３を介して貼り合わされている。
【０１２７】
ゲート側駆動回路８４と重なるように対向基板側に遮光層８６ａが設けられ、ソース側駆動回路８５と重なるように対向基板側に遮光層８６ｂが形成されている。また、画素部８７上の対向基板側に設けられたカラーフィルタ８８は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１２８】
ここでは、カラー化を図るためにカラーフィルタ８８を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【０１２９】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層８６ａ、８６ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【０１３０】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【０１３１】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ８９が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【０１３２】
以上のようにして作製される液晶表示装置は各種電子機器の表示部として用いることができる。
【０１３３】
また、上記液晶表示装置におけるブロック図を図１９に示す。なお、図１９はアナログ駆動を行うための回路構成である。本実施例では、ソース側駆動回路９０、画素部９１及びゲート側駆動回路９２を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１３４】
ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。なお、シフトレジスタ９０ａ、９２ａとしては図１６に示したシフトレジスタを用いれば良い。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１３５】
また、本実施例において、画素部９１は複数の画素を含み、その複数の画素に各々ＴＦＴ素子が設けられている。
【０１３６】
これらソース側駆動回路９０およびゲート側駆動回路９２は全てＮチャネル型ＴＦＴで形成され、全ての回路は図１５（Ａ）に示したＥＥＭＯＳ回路を基本単位として形成されている。ただし、従来のＣＭＯＳ回路に比べると消費電力は若干上がってしまう。
【０１３７】
なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらにゲート側駆動回路を設けても良い。
【０１３８】
また、デジタル駆動させる場合は、図２０に示すように、画素部９４を設け、その周りに設けるサンプリング回路の代わりにラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。なお、シフトレジスタ９３ａ、９５ａとしては図１６に示したシフトレジスタを用いれば良い。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。
【０１３９】
なお、上記構成は、図１４に示した製造工程に従って実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
【０１４０】
［実施例２］
ここでは、Ｐチャネル型の逆スタガ型ＴＦＴを作製する例について図２１を用い、以下に説明する。
【０１４１】
本実施例は、実施例１とドーピング工程が異なるだけであり、他の工程は同一であるので、同一である工程の説明は簡略に示す。
【０１４２】
まず、実施例１と同様に、基板３０１上にゲート配線３０２を形成した後、ゲート絶縁膜３０３ａ、３０３ｂを形成する。次いで、実施例１に従って半導体層３０４を形成する。（図２１（Ａ））
【０１４３】
次いで、実施例１に従って絶縁層３０５を形成する。（図２１（Ｂ））
【０１４４】
次いで、絶縁層３０５をマスクとして半導体層にｐ型を付与する不純物元素を添加する工程を行ない、不純物領域（ｐ+ 領域）３０６、３０７を形成する。（図２１（Ｃ））半導体材料に対してｐ型を付与する不純物元素としては、１３族に属する不純物元素、例えばＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ等を用いることができる。本実施例ではプラズマドーピング法を用い、ｐ型を付与する不純物元素としてＢ（ボロン）を用いた。ドーピングガスには水素で１〜１０％に希釈されたジボラン（Ｂ2Ｈ6）を用いた。他のドーピング方法としてイオン注入法を用いることもできる。
【０１４５】
次いで、実施例１に従って全面に層間絶縁膜３０７を形成する。（図２１（Ｃ））
【０１４６】
次いで、層間絶縁膜３０７の形成後、または層間絶縁膜３０７形成前にファーネスアニール、レーザーアニールまたはランプアニールにより不純物イオンの活性化およびドーピング時の損傷の回復を図る。
【０１４７】
そして、公知の技術を用いてコンタクトホールを形成した後、配線３０８、３０９を形成して、図２１（Ｅ）に示す状態を得る。この配線３０８、３０９はソース配線またはドレイン配線として機能する。最後に水素雰囲気中で熱処理を行い、全体を水素化してＰチャネル型ＴＦＴが完成する。
【０１４８】
なお、本実施例では、１回のドーピング工程しか行っておらず、ＬＤＤ領域を形成していないが、レジストを利用して実施例１と同様にＬＤＤ領域を形成してもよい。
【０１４９】
また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行ない、ＴＦＴのしきい値制御を行う工程（チャネルドーピング工程とも呼ぶ）を加えてもよい。
【０１５０】
本実施例で示すＰチャネル型ＴＦＴを用いて基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。例えば、液晶表示装置の駆動回路を全てＰチャネル型ＴＦＴで構成することも可能である。
【０１５１】
また、実施例１の画素部の画素ＴＦＴに用いたＮチャネル型ＴＦＴに代えて、本実施例のＰチャネル型ＴＦＴを用いることも可能である。
【０１５２】
従って、駆動回路と画素部とを同一基板上に形成したアクティブマトリクス基板上の全てのＴＦＴをＰチャネル型ＴＦＴとすることもできる。アクティブマトリクス基板上の全てのＴＦＴをＰチャネル型ＴＦＴで構成すれば、Ｎチャネル型ＴＦＴを形成する工程を省略できるため、液晶表示装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し、液晶表示装置の製造コストを下げることができる。
【０１５３】
また、こうして得られるアクティブマトリクス基板を用いて、実施例１と同様に図１８に示す液晶表示装置を形成することもできる。
【０１５４】
また、本実施例は実施例１と組み合わせることができる。
【０１５５】
［実施例３］
ここでは、同一基板上にＮチャネル型逆スタガ型ＴＦＴ及びＰチャネル型の逆スタガ型ＴＦＴを作製する例について図２２、図２３を用い、以下に説明する。
【０１５６】
本実施例は、実施例１とドーピング工程が異なるだけであり、他の工程は同一であるので、同一である工程の説明は簡略に示す。
【０１５７】
まず、実施例１と同様に、基板４００上にゲート配線４０１、４０２を形成した後、ゲート絶縁膜４０３ａ、４０３ｂを形成する。次いで、実施例１に従って半導体層４０４、４０５を形成する。（図２２（Ａ））
【０１５８】
次いで、実施例１に従って絶縁層４０６、４０７を形成する。（図２２（Ｂ））
【０１５９】
次いで、フォトマスクを用いてＮチャネル型ＴＦＴとなる半導体層の一部を覆うレジストマスク４０８及びＰチャネル型ＴＦＴとなる半導体層を覆うレジストマスク４０９を形成し、半導体層にｎ型を付与する不純物元素を添加するドーピング工程を行ない、第１の不純物領域（ｎ+ 領域）４１０ａを形成する。（図２２（Ｃ））
【０１６０】
次いで、レジストマスク４０８、４０９を除去した後、絶縁層４０６、４０７をマスクとして半導体層にｎ型を付与する不純物元素を添加する２回目のドーピング工程を行ない、第２の不純物領域（ｎ- 領域）４１２を形成する。（図２２（Ｄ））この工程において、さらに不純物が添加されて第１の不純物領域４１０ｂが形成される。
【０１６１】
次いで、フォトマスクを用いてＮチャネル型ＴＦＴを覆うレジストマスク４１４を形成し、半導体層にｐ型を付与する不純物元素を添加する工程を行ない、第３の不純物領域（ｐ+ 領域）４１３を形成する。（図２３（Ａ））
【０１６２】
次いで、レジストマスク４１４を除去した後、ファーネスアニール、レーザーアニールまたはランプアニールにより不純物イオンの活性化およびイオン添加時の損傷の回復を図る。この工程の際、同時に、結晶化の際に触媒として使用したニッケルがリンを含む不純物領域（４１０ｂ、４１２、４１３）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１６３】
以上の工程を経て、Ｎチャネル型ＴＦＴのソース領域、ドレイン領域、低濃度不純物領域、及びチャネル形成領域が形成され、Ｐチャネル型ＴＦＴのソース領域、ドレイン領域、及びチャネル形成領域が形成される。
【０１６４】
次いで、実施例１に従って全面に層間絶縁膜４１５を形成する。（図２３（Ｂ））
【０１６５】
そして、公知の技術を用いてコンタクトホールを形成した後、配線４１６〜４１９を形成して、図２３（Ｃ）に示す状態を得る。この配線４１６〜４１９はソース配線またはドレイン配線として機能する。最後に水素雰囲気中で熱処理を行い、全体を水素化してＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴが完成する。
【０１６６】
なお、本実施例でのドーピング順序（ｎ+ 領域→ｎ- 領域→ｐ+ 領域）に限定されず、例えば、ｐ+ 領域→ｎ- 領域→ｎ+ 領域の順とすることも可能である。
【０１６７】
また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行ない、ＴＦＴのしきい値制御を行う工程（チャネルドーピング工程とも呼ぶ）を加えてもよい。
【０１６８】
本実施例で示すＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを用いて相補的に結合させた回路はＣＭＯＳ回路と呼ばれ、半導体回路を構成する基本回路である。
【０１６９】
ここで、ＣＭＯＳ回路の一例を図２４に示す。
【０１７０】
図２４で示すＣＭＯＳ回路はインバータ回路とも呼ばれ、半導体回路を構成する基本回路である。
【０１７１】
図２４（Ａ）は図２４（Ｂ）の上面図に相当する図であり、図２４（Ａ）において、点線Ａ−Ａ'で切断した部分が、図２４（Ｂ）のＣＭＯＳ回路の断面構造に相当する。また、図２４（Ｃ）は、図２４（Ａ）及び図２４（Ｂ）に対応する回路図である。
【０１７２】
図２４（Ｂ）において、いずれのＴＦＴ（薄膜トランジスタ）も基板５０１上に形成されている。ＣＭＯＳ回路のＰチャネル型ＴＦＴには、ゲート電極５０２が形成され、その上に窒化珪素からなる第１絶縁膜５０３、酸化珪素からなる第２絶縁膜５０４が設けられている。第２絶縁膜上には、活性層としてｐ+ 領域５１２（ドレイン領域）、５１５（ソース領域）とチャネル形成領域５１４とが形成される。本実施例では工程数を低減するため、Ｐチャネル型ＴＦＴに前記高濃度不純物領域と前記チャネル形成領域の間に低濃度不純物領域（ＬＤＤ領域）を設けていないが、特に限定されず作製してもよい。チャネル形成領域５１４は絶縁層５１３で保護される。絶縁層５１３及び半導体層を覆う第１の層間絶縁膜５１７にコンタクトホールが形成され、ｐ+ 領域５１２、５１５に配線５１８、５２０が接続され、さらにその上にパッシベーション膜５１９が形成される。
【０１７３】
また、Ｎチャネル型のＴＦＴは、活性層としてｎ+ 領域（ソース領域）５０５、ｎ+ 領域５１１（ドレイン領域）と、チャネル形成領域５０９と、前記ｎ+ 型領域とチャネル形成領域の間にｎ- 型領域５０６、５１０が形成される。なお、ドレイン領域に接するｎ- 型領域５１０はｎ- 型領域５０６より幅を大きく形成して信頼性を向上させた。絶縁膜５０８の上を覆う第１の層間絶縁膜５１７にコンタクトホールが形成され、ｎ+ 型領域５０５、５１１には配線５１６、５１８が形成され、さらにその上にパッシベーション膜５１９が形成される。なお、半導体層以外の部分は、上記Ｐチャネル型ＴＦＴと概略同一構造であり簡略化のため説明を省略する。５０７は５１３と同じ機能を有する絶縁膜である。
【０１７４】
このようなＣＭＯＳ回路を組み合わせることで基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１７５】
例えば、本実施例のＣＭＯＳ回路を備えた駆動回路とＮチャネル型ＴＦＴからなる画素ＴＦＴを備えた画素部とを同一基板上に形成したアクティブマトリクス基板を形成することができる。また、本実施例のＣＭＯＳ回路を備えた駆動回路とＰチャネル型ＴＦＴからなる画素ＴＦＴを備えた画素部とを同一基板上に形成したアクティブマトリクス基板を形成することができる。
【０１７６】
また、こうして得られるアクティブマトリクス基板を用いて、実施例１に従えば、同様に図１８に示す液晶表示装置を形成することもできる。
【０１７７】
また、本実施例は実施例１または実施例２と自由に組み合わせることができる。
【０１７８】
［実施例４］
ここでは、上記実施例１〜３で得られるＴＦＴを用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について図２５、図２６を用い、以下に説明する。
【０１７９】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前の状態）を図２５に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。このＣＭＯＳ回路は実施例３に従えば得ることができる。
【０１８０】
図２５において、６００は絶縁体であり、その上にはＮチャネル型ＴＦＴ６０１、Ｐチャネル型ＴＦＴ６０２、Ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ６０３およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ６０４が形成されている。また、本実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。
【０１８１】
Ｎチャネル型ＴＦＴ６０１およびＰチャネル型ＴＦＴ６０２の説明は実施例３を参照すれば良いので省略する。また、スイッチングＴＦＴ６０３はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例２でのＰチャネル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１８２】
また、電流制御ＴＦＴ６０４のドレイン領域６０５の上には第２層間絶縁膜６０７が設けられる前に、第１層間絶縁膜６０６にコンタクトホールが設けられている。これは第２層間絶縁膜６０７にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。第２層間絶縁膜６０７にはドレイン領域６０５に到達するようにコンタクトホールが形成され、ドレイン領域６０５に接続された画素電極６０８が設けられている。画素電極６０８はＥＬ素子の陰極として機能する電極であり、周期表の１族もしくは２族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。
【０１８３】
次に、６１３は画素電極６０８の端部を覆うように設けられた絶縁膜であり、本明細書中ではバンクと呼ぶ。バンク６１３は珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。
【０１８４】
また、ＥＬ素子６０９は画素電極（陰極）６０８、ＥＬ層６１１および陽極６１２からなる。陽極６１２は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。
【０１８５】
なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をＥＬ層と定義する。
【０１８６】
ＥＬ層は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。
【０１８７】
なお、ここでは図示しないが陽極６１２を形成した後、ＥＬ素子６０９を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化シリコン膜もしくは窒化酸化シリコン膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１８８】
次いで、ＥＬ素子を保護するための封止（または封入）工程まで行った後のＥＬ表示装置について図２６（Ａ）、（Ｂ）を用いて説明する。
【０１８９】
図２６（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図２６（Ｂ）は図２６（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された７０１は画素部、７０２はソース側駆動回路、７０３はゲート側駆動回路である。また、７０４はカバー材、７０５は第１シール材、７０６は第２シール材である。
【０１９０】
なお、７０７はソース側駆動回路７０２及びゲート側駆動回路７０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）７０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。
【０１９１】
次に、断面構造について図２６（Ｂ）を用いて説明する。絶縁体７００の上方には画素部、ソース側駆動回路７０９が形成されており、画素部は電流制御ＴＦＴ７１０とそのドレインに電気的に接続された画素電極７１１を含む複数の画素により形成される。また、ソース側駆動回路７０９はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。なお、絶縁体７００には偏光板（代表的には円偏光板）を貼り付けても良い。
【０１９２】
また、画素電極７１１の両端にはバンク７１２が形成され、画素電極７１１上にはＥＬ層７１３およびＥＬ素子の陽極７１４が形成される。陽極７１４は全画素に共通の配線としても機能し、接続配線７１５を経由してＦＰＣ７１６に電気的に接続されている。さらに、画素部及びソース側駆動回路７０９に含まれる素子は全てパッシベーション膜（図示しない）で覆われている。
【０１９３】
また、第１シール材７０５によりカバー材７０４が貼り合わされている。なお、カバー材７０４とＥＬ素子との間隔を確保するためにスペーサを設けても良い。そして、第１シール材７０５の内側には空隙７１７が形成されている。なお、第１シール材７０５は水分や酸素を透過しない材料であることが望ましい。さらに、空隙７１７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。
【０１９４】
なお、カバー材７０４の表面および裏面には保護膜として炭素膜（具体的にはダイヤモンドライクカーボン膜）を２〜３０ｎｍの厚さに設けると良い。このような炭素膜（ここでは図示しない）は、酸素および水の侵入を防ぐとともにカバー材７０４の表面を機械的に保護する役割をもつ。
【０１９５】
また、カバー材７０４を接着した後、第１シール材７０５の露呈面を覆うように第２シール材７０６を設けている。第２シール材７０６は第１シール材７０５と同じ材料を用いることができる。
【０１９６】
以上のような構造でＥＬ素子を封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。
【０１９７】
［実施例５］
本実施例では、実施例４で得られるＥＬ表示装置において、画素部のさらに詳細な上面構造を図２７（Ａ）に、回路図を図２７（Ｂ）に示す。図２７（Ａ）及び図２７（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１９８】
スイッチングＴＦＴ８０２のソースはソース配線８１５に接続され、ドレインはドレイン配線８０５に接続される。また、ドレイン配線８０５は電流制御ＴＦＴ８０６のゲート電極８０７に電気的に接続される。また、電流制御ＴＦＴ８０６のソースは電流供給線８１６に電気的に接続され、ドレインはドレイン配線８１７に電気的に接続される。また、ドレイン配線８１７は点線で示される画素電極（陰極）８１８に電気的に接続される。
【０１９９】
このとき、８１９で示される領域には保持容量が形成される。保持容量８１９は、電流供給線８１６と電気的に接続された半導体膜８２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極８０７との間で形成される。また、ゲート電極８０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線８１６で形成される容量も保持容量として用いることが可能である。
【０２００】
［実施例６］
本実施例では実施例４または実施例５に示したＥＬ表示装置の回路構成例を図２８に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路９０１、画素部９０６及びゲート側駆動回路９０７を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０２０１】
ソース側駆動回路９０１は、シフトレジスタ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）９０４、バッファ９０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路（トランスファゲート）を設ければ良い。また、ゲート側駆動回路９０７は、シフトレジスタ９０８、バッファ９０９を設けている。
【０２０２】
また、本実施例において、画素部９０６は複数の画素を含み、その複数の画素にＥＬ素子が設けられている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴのドレインに電気的に接続されていることが好ましい。
【０２０３】
これらソース側駆動回路９０１およびゲート側駆動回路９０７は実施例１〜３で得られるＮチャネル型ＴＦＴまたはＰチャネル型ＴＦＴで形成されている。
【０２０４】
なお、図示していないが、画素部９０６を挟んでゲート側駆動回路９０７の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。
【０２０５】
なお、上記構成は、実施例１乃至３のいずれか一に示した製造工程に従ってＴＦＴを作製することによって実現することができる。
【０２０６】
［実施例７］
本実施例では、画素部及び駆動回路に使用するＴＦＴを全てＮチャネル型ＴＦＴで構成したＥＬ表示装置の例を図２９に示す。
【０２０７】
図２９において、１０００は絶縁体であり、その上にはＮチャネル型ＴＦＴ１００１、Ｎチャネル型ＴＦＴ１００２、Ｎチャネル型ＴＦＴからなるスイッチングＴＦＴ１００３およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１００４が形成されている。また、本実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。なお、Ｎチャネル型ＴＦＴの説明は実施例１を参照すれば良いので省略する。また、ＥＬ表示装置の説明は実施例４を参照すれば良いので省略する。
【０２０８】
以下に、全てＥ型ＮＴＦＴでソース側駆動回路およびゲート側駆動回路を形成した場合について図３０〜図３２を用いて説明する。本実施例ではシフトレジスタの代わりにＮチャネル型ＴＦＴのみを用いたデコーダを用いる。
【０２０９】
図３０はゲート側駆動回路の例である。図３０において、１１００がゲート側駆動回路のデコーダ、１１０１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０２１０】
まずゲート側デコーダ１１００を説明する。まず１１０２はデコーダ１１００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０２１１】
選択線１１０２は図３１のタイミングチャートに示す信号を伝送する。図３１に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０２１２】
また、１１０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１１０３bは第２段のＮＡＮＤ回路、１１０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本実施例ではデコーダ１１００が複数のＮＡＮＤ回路からなる。
【０２１３】
また、ＮＡＮＤ回路１１０３a〜１１０３cは、Ｎチャネル型ＴＦＴ１１０４〜１１０９が組み合わされてＮＡＮＤ回路を形成している。また、Ｎチャネル型ＴＦＴ１１０４〜１１０９の各々のゲートは選択線１１０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０２１４】
また、ＮＡＮＤ回路１１０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するＮチャネル型ＴＦＴ１１０４〜１１０６は、互いに並列に接続されており、共通のソースとして負電源線（ＶDL）１１１０に接続され、共通のドレインとして出力線１１１１に接続されている。
【０２１５】
本実施例において、ＮＡＮＤ回路は直列に接続されたｎ個のＮチャネル型ＴＦＴおよび並列に接続されたｎ個のＮチャネル型ＴＦＴを含む。
【０２１６】
次に、バッファ部１１０１はＮＡＮＤ回路１１０３a〜１１０３cの各々に対応して複数のバッファ１１１３a〜１１１３cにより形成されている。但しバッファ１１１３a〜１１１３cはいずれも同一構造で良い。
【０２１７】
また、バッファ１１１３a〜１１１３cはＮチャネル型ＴＦＴ１１１４〜１１１６を用いて形成される。
【０２１８】
本実施例において、バッファ１１１３a〜１１１３cは第１のＮチャネル型ＴＦＴ（Ｎチャネル型ＴＦＴ１１１４）および第１のＮチャネル型ＴＦＴに直列に接続され、且つ、第１のＮチャネル型ＴＦＴのドレインをゲートとする第２のＮチャネル型ＴＦＴ（Ｎチャネル型ＴＦＴ１１１５）を含む。
【０２１９】
また、Ｎチャネル型ＴＦＴ１１１６（第３のＮチャネル型ＴＦＴ）はリセット信号線（Reset）をゲートとし、負電源線（ＶDL）１１１９をソースとし、ゲート配線１１１８をドレインとする。なお、負電源線（ＶDL）１１１９は接地電源線（ＧＮＤ）としても構わない。
【０２２０】
なお、Ｎチャネル型ＴＦＴ１１１６は正電圧が加えられたゲート配線１１１８を強制的に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線１１１８の選択期間が終了したら。リセット信号を入力してゲート配線１１１８に負電圧を加える。但しＮチャネル型ＴＦＴ１１１６は省略することもできる。
【０２２１】
次に、ソース側駆動回路の構成を図３２に示す。図３２に示すソース側駆動回路はデコーダ１１２１、ラッチ１１２２およびバッファ部１１２３を含む。
【０２２２】
図３２に示すソース側駆動回路の場合、ラッチ１１２２は第１段目のラッチ１１２４および第２段目のラッチ１１２５からなる。また、第１段目のラッチ１１２４および第２段目のラッチ１１２５は、各々ｍ個のＮチャネル型ＴＦＴ１１２６a〜１１２６cで形成される複数の単位ユニット１１２７を有する。デコーダ１１２１からの出力線１１２８は単位ユニット１１２７を形成するｍ個のＮチャネル型ＴＦＴ１１２６a〜１１２６cのゲートに入力される。なお、ｍは任意の整数である。
【０２２３】
そして、Ｎチャネル型ＴＦＴ１１２６a〜１１２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１１２９に接続される。即ち、出力線１１２８に正電圧が加えられると一斉にＮチャネル型ＴＦＴ１１２６a〜１１２６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Ｎチャネル型ＴＦＴ１１２６a〜１１２６cの各々に接続されたコンデンサ１１３０a〜１１３０cに保持される。
【０２２４】
また、第２段目のラッチ１１２５も複数の単位ユニット１１２７bを有し、単位ユニット１１２７bはｍ個のＮチャネル型ＴＦＴ１１３１a〜１１３１cで形成される。Ｎチャネル型ＴＦＴ１１３１a〜１１３１cのゲートはすべてラッチ信号線１３２に接続され、ラッチ信号線１１３２に負電圧が加えられると一斉にＮチャネル型ＴＦＴ１１３１a〜１１３１cがオン状態となる。
【０２２５】
その結果、コンデンサ１１３０a〜１１３０cに保持されていた信号が、Ｎチャネル型ＴＦＴ１１３１a〜１１３１cの各々に接続されたコンデンサ１１３３a〜１１３３cに保持されると同時にバッファ１１２３へと出力される。そして、バッファを介してソース配線１１３４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０２２６】
以上のように、Ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてＮチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０２２７】
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチップとする場合にも本実施例は実施できる。
【０２２８】
また、本実施例では、Ｅ型ＮＴＦＴのみを用いて駆動回路を構成したがＥ型ＮＴＦＴおよびＤ型ＮＴＦＴを組み合わせて形成してもよい。
【０２２９】
［実施例８］
本実施例では、画素部及び駆動回路に使用するＴＦＴを全てＰチャネル型ＴＦＴで構成したＥＬ表示装置の例を図３３に示す。
【０２３０】
図３３において、１２００は絶縁体であり、その上にはＰチャネル型ＴＦＴ１２０１、Ｐチャネル型ＴＦＴ１２０２、Ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ１２０３およびＰチャネル型ＴＦＴからなる電流制御ＴＦＴ１２０４が形成されている。また、本実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。なお、Ｐチャネル型ＴＦＴの説明は実施例２を参照すれば良いので省略する。
【０２３１】
本実施例では、電流制御ＴＦＴ１２０４の上には層間絶縁膜１２０５、１２０６が形成され、その上に電流制御ＴＦＴ１２０４のドレインと電気的に接続する画素電極１２０７が形成される。本実施例では、仕事関数の大きい透明導電膜からなる画素電極１２０７がＥＬ素子の陽極として機能する。
【０２３２】
そして、実施例４と同様に画素電極１２０７の上にはバンク１２０８が形成される。
【０２３３】
次ぎに、画素電極１２０７の上にはＥＬ層１２０９が形成される。そのＥＬ層１２０９の上には周期表の１族または２族に属する元素を含む導電膜からなる陰極１２１０が設けられる。こうして、画素電極（陽極）１２０７、ＥＬ層１２０９及び陰極１２１０からなるＥＬ素子１２１１が形成される。
【０２３４】
但し、本実施例は実施例４とはＥＬ素子からの光の放射方向が異なり、絶縁体１２００は透明でなければならない。
【０２３５】
次ぎに、一般的なシフトレジスタの代わりに図１に示すようなＰチャネル型ＴＦＴを用いたデコーダを用いて駆動回路を形成した例を示す。なお、図３４はゲート側駆動回路の例である。
【０２３６】
図１において、１３００がゲート側駆動回路のデコーダ、１３０１がゲート側駆動回路のバッファ部である。
【０２３７】
まずゲート側デコーダ１３００を説明する。まず１３０２はデコーダ１００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。
【０２３８】
選択線１３０２は図３５のタイミングチャートに示す信号を伝送する。図３５に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０２３９】
また、１３０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１３０３bは第２段のＮＡＮＤ回路、１３０３cは第ｎ段のＮＡＮＤである。
【０２４０】
また、ＮＡＮＤ回路１３０３a〜１３０３cは、Ｐチャネル型ＴＦＴ１３０４〜１３０９が組み合わされてＮＡＮＤ回路を形成している。
【０２４１】
また、ＮＡＮＤ回路１３０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するＰチャネル型ＴＦＴ１３０４〜１３０６は、互いに並列に接続されており、共通のソースとして正電源線（ＶDH）１３１０に接続され、共通のドレインとして出力線１３１１に接続されている。
【０２４２】
次に、バッファ１０１はＮＡＮＤ回路１３０３a〜１３０３cの各々に対応して複数のバッファ１３１３a〜１３１３cにより形成されている。但しバッファ１３１３a〜１３１３cはいずれも同一構造で良い。また、バッファ１３１３a〜１３１３cは一導電型ＴＦＴとしてＰチャネル型ＴＦＴ１３１４〜１３１６を用いて形成される。
【０２４３】
また、Ｐチャネル型ＴＦＴ１３１６はリセット信号線（Reset）をゲートとし、正電源線１３１９をソースとし、ゲート配線１３１８をドレインとする。なお、接地電源線１３１７は負電源線（但し画素のスイッチング素子として用いるＰチャネル型ＴＦＴがオン状態になるような電圧を与える電源線）としても構わない。
【０２４４】
次に、ソース側駆動回路の構成を図３６に示す。図３６に示すソース側駆動回路はデコーダ１４０１、ラッチ１４０２およびバッファ１４０３を含む。なお、デコーダ１４０１およびバッファ１４０３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０２４５】
図３６に示すソース側駆動回路の場合、ラッチ１４０２は第１段目のラッチ１４０４および第２段目のラッチ１４０５からなる。また、第１段目のラッチ１４０４および第２段目のラッチ１４０５は、各々ｍ個のＰチャネル型ＴＦＴ１４０６a〜１４０６cで形成される複数の単位ユニット１４０７ａ、１４０７ｂを有する。
【０２４６】
そして、Ｐチャネル型ＴＦＴ１４０６a〜１４０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１４０９に接続される。出力線１４０８に負電圧が加えられると一斉にＰチャネル型ＴＦＴ１４０６a〜１４０６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Ｐチャネル型ＴＦＴ１４０６a〜１４０６cの各々に接続されたコンデンサ１４１０a〜１４１０cに保持される。
【０２４７】
また、第２段目のラッチ１４０５も複数の単位ユニット１４０７bを有し、単位ユニット１４０７bはｍ個のＰチャネル型ＴＦＴ１４１１a〜１４１１cで形成される。Ｐチャネル型ＴＦＴ１４１１a〜１４１１cのゲートはすべてラッチ信号線１４１２に接続され、ラッチ信号線１４１２に負電圧が加えられると一斉にＰチャネル型ＴＦＴ１４１１a〜１４１１cがオン状態となる。
【０２４８】
その結果、コンデンサ１４１０a〜１４１０cに保持されていた信号が、Ｐチャネル型ＴＦＴ１４１１a〜１４１１cの各々に接続されたコンデンサ１４１３a〜１４１３cに保持されると同時にバッファ１４０３へと出力される。そして、バッファを介してソース配線１４１４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０２４９】
以上のように、Ｐチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてＰチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０２５０】
［実施例９］
本実施例では、基板上に形成されたＴＦＴ及びＥＬ素子をプラスチック基板に移す工程の一例を図３７、図３８に説明する。
【０２５１】
図３７（Ａ）において、１５００は素子が形成される基板（以下、素子形成基板という）であり、その上には非晶質シリコン膜からなる分離層１５０１が１００〜５００ｎｍ（本実施の形態では３００ｎｍ）の厚さに形成される。本実施の形態では素子形成基板（第１の基板）１５００としてガラス基板を用いるが、石英基板、シリコン基板、金属基板もしくはセラミックス基板を用いても構わない。なお、本明細書中では、半導体素子もしくは発光素子が形成された基板全体を指して素子形成基板と呼ぶ場合もある。
【０２５２】
また、分離層１５０１の成膜は減圧熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法もしくは蒸着法を用いれば良い。分離層１５０１の上には下地絶縁膜が２００ｎｍの厚さに形成される。
【０２５３】
以降の工程は、実施例４に従ってＥＬ素子を作製する。
【０２５４】
次いで、ＥＬ素子の陰極を絶縁膜で覆った後、図３７（Ｂ）に示すように、第１接着層１５０３により素子を固定するための基板（以下、固定基板という）１５０２を貼り合わせる。
【０２５５】
次に、図３７（Ｃ）に示すように、ＥＬ素子の形成された第１の基板１５００全体を、フッ化ハロゲンを含むガス中に晒し、分離層１５０１の除去を行う。このとき、ＴＦＴ及びＥＬ素子は薄膜を積層して形成されているが、固定基板１５０２に移された形で残る。本実施例ではフッ化ハロゲンとして三フッ化塩素（ＣｌＦ3）を用い、希釈ガスとして窒素を用いる。希釈ガスとしては、アルゴン、ヘリウムもしくはネオンを用いても良い。
【０２５６】
この場合、シリコン膜はエッチングされるが、プラスチックフィルム、ガラス基板、ポリイミド膜、酸化シリコン膜はエッチングされない。即ち、三フッ化塩素ガスに晒すことで分離層１５０１が選択的にエッチングされ、最終的には完全に除去される。なお、同じくシリコン膜で形成されている活性層はゲート絶縁膜に覆われているため三フッ化塩素ガスに晒されることがなく、エッチングされることはない。
【０２５７】
こうして固定基板１５０２にＴＦＴ及びＥＬ素子を移したら、図３８（Ａ）に示すように、第２接着層１５０８を形成し、プラスチック基板である第２基板１５０５を貼り合わせる。なお、第２の基板１５０５には、画素部において、各画素及びＴＦＴの位置に対応するカラーフィルタ１５０６が設けられ、端子部において端子接続部１５０７と、露呈した配線と接するように端子接続部上に設けられた導電性フィラーを含む導電異方性接着剤１５０９とが設けられている。
【０２５８】
こうして第１の基板１５００から第２の基板１５０５へとＴＦＴ及びＥＬ素子が移される。その結果、図３８（Ｂ）に示したように、第２の基板１５０５上に画素部１５１２、駆動回路部１５１１、端子部１５１０が設けられたフレキシブルなＥＬ表示装置を得ることができる。
【０２５９】
また、固定基板１５０２と第２の基板１５０５を同一材料（プラスチックフィルム）とすると熱膨張係数が等しくなるので、温度変化による応力歪みの影響を受けにくくすることができる。
【０２６０】
また、本実施例は実施例４乃至８のいずれか一と自由に組み合わせることが可能である。
【０２６１】
［実施例１０］
本願発明を実施して形成された駆動回路部や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０２６２】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３９、図４０及び図４１に示す。
【０２６３】
図３９（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の駆動回路に適用することができる。
【０２６４】
図３９（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の駆動回路に適用することができる。
【０２６５】
図３９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の駆動回路に適用できる。
【０２６６】
図３９（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の駆動回路に適用することができる。
【０２６７】
図３９（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に適用することができる。
【０２６８】
図３９（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の駆動回路に適用することができる。
【０２６９】
図４０（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０２７０】
図４０（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０２７１】
なお、図４０（Ｃ）は、図４０（Ａ）及び図４０（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図４０（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２７２】
また、図４０（Ｄ）は、図４０（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図４０（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２７３】
ただし、図４０に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０２７４】
図４１（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の駆動回路に適用することができる。
【０２７５】
図４１（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の駆動回路に適用することができる。
【０２７６】
図４１（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０２７７】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜９のどのような組み合わせからなる構成を用いても実現することができる。
【０２７８】
［実施例１１］
実施の形態３でリン元素を添加した半導体膜をゲッタリングサイトとするゲッタリング方法の一例を示したが、本実施例は、希ガス元素を含む半導体膜、或いは希ガス元素を添加した半導体膜をゲッタリングサイトとするゲッタリング方法の一例を以下に示す。なお、一般にゲッタリングは半導体中に取り込まれた金属不純物が、何らかのエネルギーでゲッタリングサイトに偏析して、素子の能動領域の不純物濃度を低減させる技術として知られている。
【０２７９】
以下、図４５を用いて説明する。
【０２８０】
まず、実施例１に従って、基板１６０１上にゲート配線（ゲート電極含む）を形成する。基板１６０１としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板等を用いることができる。ここではガラス基板を用いるため、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等の絶縁膜から成る下地絶縁膜（図示しない）を形成する。この下地絶縁膜として窒化シリコン膜の単層を用いることが好ましい。窒化シリコン膜を用いた場合、ガラス基板に含まれるアルカリ金属が後に形成される半導体膜中に拡散するのを防止するブロッキング層としての効果に加え、後に行われるゲッタリング工程でゲッタリング効率を向上させる効果も有する。ただし、特に下地絶縁膜は形成しなくともよい。
【０２８１】
次いで、単層構造または積層構造を有するゲート配線（ゲート電極含む）１６０２を形成する。ゲート配線１６０２の形成手段としてはスパッタ法、蒸着法、熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法等を用いて１０〜１０００ｎｍ、好ましくは３０〜３００ｎｍの膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線１６０２の材料としては、導電性材料または半導体材料を主成分とする材料、例えばＴａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｃｒ（クロム）等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、Ｎ型又はＰ型の導電性を有するポリシリコン等の材料、低抵抗金属材料Ｃｕ（銅）、Ａｌ（アルミニウム）等を主成分とする材料層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。また、ゲート配線を保護するための陽極酸化膜または酸化膜を形成する構成としてもよい。
【０２８２】
次いで、ゲート絶縁膜を形成する。ゲート絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテン）膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。ゲート絶縁膜の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法、塗布法等の形成方法を用いることができる。ここでは、積層構造のゲート絶縁膜１６０３ａ、１６０３ｂを用いた。下層のゲート絶縁膜１６０３ａは、窒化シリコン膜を膜厚１０ｎｍ〜６０ｎｍの膜厚範囲で形成する。窒化シリコン膜を用いた場合、ガラス基板に含まれるアルカリ金属が後に形成される半導体膜中に拡散するのを防止するブロッキング層としての効果に加え、後に行われるゲッタリング工程でゲッタリング効率を向上させる効果も有する。ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜と接するゲート絶縁膜を窒化シリコン膜とすることは極めて有効である。また、酸化窒化シリコン膜、窒化シリコン膜とを順次積層した積層構造を用いてもよい。
【０２８３】
次いで、下地絶縁膜上にプラズマＣＶＤ法、減圧熱ＣＶＤ法、またはスパッタ法で得られる非晶質半導体膜を形成し、実施形態１に示した結晶化を行い、ゲルマニウムを含む結晶質シリコン膜１６０４を形成する。（図４５（Ａ））
【０２８４】
本実施例では、ゲルマニウムを含む非晶質シリコン膜をプラズマＣＶＤ法により作製し、ＳｉＨ4とＨ2で１０％に希釈されたＧｅＨ4ガスを反応室に導入し、グロー放電分解して基板１６０１上に堆積させる。こうして得られたゲルマニウムを含む非晶質シリコン膜の表面にオゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成した後、全面に重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層を形成する。次に、５００℃にて１時間の加熱処理を行い、ゲルマニウムを含む非晶質シリコン膜中の水素を放出させる。そして、５５０℃にて４時間に加熱処理を行い結晶化を行う。なお、ここでは加熱処理によって結晶化を行ったが、加熱処理に代えて、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプ等のランプ光源からの強光を照射して結晶化を行ってもよい。このようなランプ光源を用いる場合は、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板２０００はそれ自身が歪んで変形することはない。ただし、ランプ光源からの強光を照射して結晶化を行う場合、ゲート配線の材料に用いた金属の耐熱温度を考慮に入れて条件を設定することが必要である。
【０２８５】
こうして、ゲルマニウムを含む非晶質シリコン膜を結晶化させ、ゲルマニウムを含む結晶質シリコン膜１６０４を得ることができる。
【０２８６】
なお、後のゲッタリング処理の際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、ゲルマニウムを含む結晶質シリコン膜１６０４中の酸素濃度（ＳＩＭＳ分析）は、５×１０18／ｃｍ3以下となるように形成することが望ましい。
【０２８７】
また、上記結晶化の後、フッ酸を含むエッチャント、例えば希フッ酸やＦＰＭ（フッ酸、過酸化水素水、純水との混合液）で偏析した金属元素を除去または低減してもよい。また、フッ酸を含むエッチャントで表面をエッチング処理した場合には、上記ランプ光源からの強光を照射して表面を平坦化することが望ましい。
【０２８８】
また、上記結晶化の後、さらに結晶化を改善するためのレーザー光またはランプ光源からの強光の照射を行ってもよい。レーザには波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いればよい。この結晶化を改善するためのレーザー光またはランプ光源からの強光の照射の後にフッ酸を含むエッチャントで偏析した金属元素を除去または低減してもよく、さらにランプ光源からの強光を照射して表面を平坦化してもよい。
【０２８９】
次いで、ゲルマニウムを含む結晶質シリコン膜１６０４中に含まれる金属元素を除去するためにゲッタリング処理を行う。まず、ゲルマニウムを含む結晶質シリコン膜上にバリア層１６０５を形成する。バリア層１６０５としては、金属元素（ここでは主にニッケル）をゲッタリングサイトに貫通させることができ、さらにゲッタリングサイトの除去工程において用いるエッチング液がしみこまない多孔質膜を形成する。ここでは、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜（ＳｉＯx）を用いればよい。本明細書中では、このような性質を有する膜を特に多孔質膜という。また、このバリア層１６０５は極薄いものでよく、自然酸化膜であってもよいし、酸素を含む雰囲気下において紫外線の照射によりオゾンを発生させて酸化させる酸化膜であってもよい。
【０２９０】
次いで、後のゲッタリング処理の際にゲッタリングサイトとして機能する半導体膜１６０６をバリア層１６０５上に形成する。（図４５（Ｂ））この半導体膜１６０６はプラズマＣＶＤ法、減圧熱ＣＶＤ法、またはスパッタ法を用いて形成される非晶質構造を有する半導体膜であってもよいし、結晶構造を有する半導体膜であってもよい。この半導体膜１６０６の膜厚は、５〜５０ｎｍ、好ましくは１０〜２０ｎｍとする。後のゲッタリング処理の際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜１６０６には、酸素（ＳＩＭＳ分析での濃度が５×１０18／ｃｍ3以上、好ましくは１×１０19／ｃｍ3以上）を含有させてゲッタリング効率を向上させることが望ましい。また、希ガス元素を含む条件で成膜した半導体膜を用いてもよい。
【０２９１】
ここでは、プラズマＣＶＤ法やスパッタ法などで成膜した後、希ガス元素をイオンドーピング法またはイオン注入法によって添加して希ガス元素を含む半導体膜（ゲッタリングサイト）１６０７を形成する。（図４５（Ｃ））ここでは、１×１０20〜５×１０21／cm3、好ましくは１×１０20〜１×１０21/cm3の濃度で希ガス元素を含む半導体膜を形成すればよい。
【０２９２】
希ガス元素はＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種であり、これらのイオンを電界で加速して半導体膜に注入することにより、ダングリングボンドや格子歪みを形成してゲッタリングサイトを形成することができる。中でも安価なガスであるＡｒを用いることが望ましい。なお、希ガス元素を添加する処理時間は、１分または２分程度の短時間で高濃度の希ガス元素を半導体膜に添加することができるため、リンを用いたゲッタリングと比較してスループットが格段に向上する。
【０２９３】
また、希ガス元素に加え、Ｈ、Ｈ2、Ｏ、Ｏ2、Ｐから選ばれた一種または複数種を添加してもよく、複数の元素を添加することにより相乗的にゲッタリング効果が得られる。なお、希ガス元素はほとんど拡散しないが、希ガス元素に加えて添加する他の元素が拡散しやすい場合、希ガス元素を含む半導体膜の膜厚を厚めに調節して、添加した他の元素が後の熱処理で結晶質シリコン膜に拡散しないようにすることが好ましい。また、バリア層も他の元素の拡散を防止する機能を有する。
【０２９４】
次いで、熱処理またはランプ光源からの強光の照射を行ってゲッタリングを行う。熱処理によりゲッタリングを行う場合は、窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行えばよい。また、ランプ光源からの強光の照射によりゲッタリングを行う場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。また、熱処理と同時にランプ光源からの強光を照射してもよい。
【０２９５】
このゲッタリングにより、図４５（Ｄ）中の矢印の方向（縦方向）にニッケルが移動し、バリア層１６０５で覆われたゲルマニウムを含む結晶質シリコン膜１６０４に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。リンを用いたゲッタリングと比較して、希ガス元素の添加によるゲッタリングは非常に効果的であり、さらに高濃度、例えば１×１０20〜５×１０21／cm3で添加できるため、結晶化に用いる金属元素の添加量を多くすることができる。即ち、結晶化に用いる金属元素の添加量を多くすることによって結晶化の処理時間をさらに短時間で行うことが可能となる。また、結晶化の処理時間を変えない場合には、結晶化に用いる金属元素の添加量を多くすることによって、さらなる低温で結晶化することができる。また、結晶化に用いる金属元素の添加量を多くすることによって、自然核の発生を低減することができ、良好な結晶質半導体膜を形成することができる。
【０２９６】
上記ゲッタリング処理後、半導体膜からなるゲッタリングサイト１６０７を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時、バリア層１６０５はエッチングストッパーとして機能する。また、バリア層１６０５はその後フッ酸により除去すれば良い。
【０２９７】
ここで、実際に上記ゲッタリング処理により結晶質シリコン膜中におけるニッケルの低減が行われたかどうか確認した実験結果を示す。
【０２９８】
まず、試料として、ガラス基板上に下地絶縁膜（酸化窒化珪素膜：１５０ｎｍ）を形成した後、ＳｉＨ4と、Ｈ2で１０％に希釈されたＧｅＨ4ガス（流量１０sccm）とを反応室に導入して膜厚５０ｎｍの非晶質シリコン膜を用意した。次いで、ニッケル酢酸水溶液（１０ｐｐｍ）をスピンコートで塗布し、５００℃、１時間の熱処理を行った後、５８０℃、４時間の熱処理を行って非晶質シリコン膜を結晶化させ結晶質シリコン膜を形成した。次いで、結晶質シリコン膜表面をオゾン水で処理することにより形成されるケミカルオキサイド膜からなるバリア層を形成した後、バリア層上に１×１０20〜５×１０21／cm3、好ましくは１×１０20〜１×１０21/cm3の濃度でアルゴン元素を含む膜厚１５０ｎｍの非晶質シリコン膜をスパッタ法にて形成した。その後、５００℃、１時間の熱処理を行ってゲッタリングを行った後、非晶質シリコン膜およびバリア層を除去し、結晶質シリコン膜表面のニッケル密度を測定した。その結果を図４６に示した。ここでニッケル密度は、ＴＸＲＦ（Total Refrection X-Ray Fluorescence:全反射蛍光Ｘ線分光）により表面における単位面積当りのニッケル原子数を測定したものである。また、ゲッタリング処理における熱処理４５０℃、１時間とした試料と、ゲッタリング処理における熱処理なしの試料と、ニッケルを添加しなかった試料とをそれぞれ作製し、比較を行った実験結果も図４６に示す。図４６に示したように希ガス元素を用いたゲッタリング処理によってゲルマニウムを含む結晶質シリコン膜に含まれるニッケル元素を低減することが確認できた。
【０２９９】
その後、得られたゲルマニウムを含む結晶質シリコン膜を所望の形状にエッチング処理して島状に分離された半導体層１６０８を形成する。
【０３００】
以降の工程は、実施例１に従って、ＴＦＴを完成させればよい。その場合、実施例１に示した半導体層３０４に代えて、本実施例で示した半導体層１６０８を用いればよい。本実施例で得られたゲルマニウムを含む結晶質シリコン膜は、[１０１]面の配向率が高く、且つ、膜中の金属元素の濃度が十分低減されているため、ＴＦＴの活性層に用いた場合、優れたＴＦＴの電気特性を示す。
【０３０１】
また、本実施例では実施の形態１の結晶化を用いた例を示したが、特に限定されず、実施の形態２に示した結晶化を用いてもよい。
【０３０２】
また、本実施例のゲッタリング処理に加えて実施の形態３に示したゲッタリング処理を行ってもよい。
【０３０３】
また、ゲート絶縁膜（例えば、窒化珪素膜）上にニッケル元素をスパッタ法で散布した後、ゲルマニウムを含む非晶質シリコン膜を形成し、バリア層を設け、希ガス元素を含む半導体膜を形成した後、加熱処理または強光によってゲルマニウムを含む非晶質シリコン膜の結晶化およびゲッタリングを同時に行ってもよい。
【０３０４】
また、本実施例は実施例１乃至１０のいずれか一と自由に組み合わせることが可能である。
【０３０５】
［実施例１２］
実施の形態３でリンを添加するゲッタリング方法の一例を示したが、リンに代えて希ガス元素を用いてもよい。なお、添加する条件以外は同一であるため、ここでは詳細な説明は省略する。
【０３０６】
本実施例では、実施の形態１または実施の形態２で得られた結晶質シリコン膜に対して、選択的に希ガス元素を添加する。ここでは、アルゴンをイオンドープ法（例えば、５×１０15/cm2のドーズ量）で添加してアルゴンが添加された領域（ゲッタリングサイト）を形成する。ゲッタリングサイトに添加された希ガス元素の濃度を１×１０20〜５×１０21／ｃｍ3とすることが望ましい。
【０３０７】
ゲッタリングサイトを形成した後、熱処理またはランプ光源からの強光の照射を行えば、結晶質シリコン膜中に含まれる金属元素を低減または除去することができる。
【０３０８】
また、本実施例は実施例１乃至１１のいずれか一と自由に組み合わせることが可能である。
【０３０９】
【発明の効果】
本発明により、シリコンを主成分とし、ゲルマニウム含有量が０．１原子％以上１０原子％以下である非晶質半導体膜に金属元素を添加して加熱処理により結晶化すると、ＥＢＳＰ法で観測される｛１０１｝格子面の前記半導体膜の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝格子面の前記半導体膜の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記半導体膜の表面となす角が１０度以内である割合が５％以下である結晶質半導体膜を得ることがで可能となり、そのような結晶質半導体膜を用いて逆スタガ型の薄膜トランジスタのチャネル形成領域を形成することができる。
【０３１０】
このような｛１０１｝格子面の配向率の高い結晶質半導体膜を用いた逆スタガ型のＴＦＴは、アクティブマトリクス型の液晶表示装置やＥＬ表示装置を作製するためのＴＦＴとして用いることができる。また、本発明の逆スタガ型のＴＦＴは、従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【図面の簡単な説明】
【図１】 ＥＢＳＰ法により求められる本発明の結晶質半導体膜の逆極点図。
【図２】 Ｎｉ水溶液濃度と｛１０１｝配向率の関係を示すグラフ。
【図３】 結晶質半導体膜中のＧｅ濃度をＳＩＭＳにより測定した結果を示すグラフ。
【図４】 ＳｉＨ4、ＧｅＨ4、Ｈ2ガスより作製された試料のＣ、Ｎ、Ｏ濃度を表すＳＩＭＳデータ。
【図５】 ＧｅＨ4の添加量と結晶核発生密度との関係を示すグラフ。
【図６】 ＥＢＳＰ装置の構成を説明する図。
【図７】 ＥＰＳＰによる試料測定の概念を説明する図。
【図８】 ＥＢＳＰデータから得られる逆極点図の例。
【図９】 ｛１０１｝配向からのずれ角を説明する図。
【図１０】 ｛１０１｝付近に優先配向している場合の各結晶粒の＜１０１＞方位のゆらぎを説明する図。
【図１１】 本発明の結晶質半導体膜の作製方法を説明する図。
【図１２】 本発明の結晶質半導体膜の作製方法を説明する図。
【図１３】 加熱処理またはレーザー処理後の結晶質半導体膜中のＧｅ濃度をＳＩＭＳにより測定した結果を示すグラフ。
【図１４】 Ｎチャネル型ＴＦＴを作製する工程を説明する図。
【図１５】 ＮＭＯＳ回路の構成を示す図。
【図１６】 シフトレジスタの構成を示す図。
【図１７】 画素部における画素構造の上面図及び断面図。
【図１８】 ＡＭ−ＬＣＤの外観を示す図。
【図１９】 アナログ駆動の表示装置の回路ブロック図。
【図２０】 デジタル駆動の表示装置の回路ブロック図。
【図２１】 Ｐチャネル型ＴＦＴを作製する工程を説明する図。
【図２２】 ＣＭＯＳ構造のＴＦＴを作製する工程を説明する図。
【図２３】 ＣＭＯＳ構造のＴＦＴを作製する工程を説明する図。
【図２４】 ＣＭＯＳ回路の上面図及び断面図及び回路図を説明する図。
【図２５】 ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図２６】 ＥＬ表示装置の上面図及び断面図。
【図２７】 ＥＬ表示装置の画素の上面図及び回路図。
【図２８】 デジタル駆動のＥＬ表示装置の回路ブロック図。
【図２９】 Ｎチャネル型ＴＦＴで形成したＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図３０】 Ｎチャネル型ＴＦＴで形成したゲート側駆動回路の構成を示す図。
【図３１】 デコーダ入力信号のタイミングチャートを説明する図。
【図３２】 Ｎチャネル型ＴＦＴで形成したソース側駆動回路の構成を示す図。
【図３３】 Ｐチャネル型ＴＦＴで形成したＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図３４】 Ｐチャネル型ＴＦＴで形成したゲート側駆動回路の構成を示す図。
【図３５】 デコーダ入力信号のタイミングチャートを説明する図。
【図３６】 Ｐチャネル型ＴＦＴで形成したソース側駆動回路の構成を示す図。
【図３７】 プラスチック基板を貼り合わせる工程を説明する図。
【図３８】 プラスチック基板を貼り合わせる工程を説明する図。
【図３９】 電子機器の一例を示す図。
【図４０】 電子機器の一例を示す図。
【図４１】 電子機器の一例を示す図。
【図４２】 Ｘ線回折測定と試料あおり角を示す図。
【図４３】 試料あおり角と、回折に寄与する格子面を示す図。
【図４４】 ＥＢＳＰデータから得られる逆極点図の比較例を示す図。
【図４５】 本発明の結晶質半導体膜の作製方法を説明する図。
【図４６】 ゲッタリング後の結晶質シリコン膜表面のニッケル密度を示すグラフ。
【発明の属する技術分野】
本発明は結晶構造を有する半導体膜で活性領域を形成した半導体装置に関する。特に、薄膜トランジスタ、或いは、該薄膜トランジスタで回路を形成した半導体装置に関する。尚、本明細書において半導体装置とは、半導体特性を利用して機能しうる装置全般を指し、半導体集積回路、電気光学装置、電子機器は半導体装置の範疇に含まれるものとする。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
厚さ数ｎｍから数百ｎｍ程度の結晶構造を有する半導体膜（以下、結晶質半導体膜という）を用いて、薄膜トランジスタ（以下、ＴＦＴという）を作製する技術が開発されている。ＴＦＴは液晶表示装置に用いるスイッチング素子として実用化が進み、近年においてはガラス基板上に半導体集積回路を形成することも可能になっている。
【０００４】
ＴＦＴに用いる結晶質半導体膜の材料は、主としてシリコンが用いられている。結晶構造を有するシリコン膜（以下、結晶質シリコン膜という）は、プラズマＣＶＤ法や減圧ＣＶＤ法により、ガラスまたは石英などの基板上に堆積した非晶質シリコン膜を、加熱処理、或いはレーザー光の照射（以下、本明細書中においてレーザー処理という）により結晶化したものが利用されてきた。
【０００５】
しかし、加熱処理による場合には、非晶質シリコン膜を結晶化させるために６００℃以上の温度で１０時間以上の加熱処理が必要とされている。この処理温度と処理時間は、ＴＦＴの生産性を考慮すると必ずしも適切な方法とは考えられていない。ＴＦＴを用いた応用製品として液晶表示装置を考慮すると、基板の大面積化に対応するために大型の熱処理炉が必要となり、生産工程における消費エネルギーが増大するばかりか、広い面積に渡って一様な結晶を得ることが困難となる。また、レーザー処理による場合には、レーザー発振器の出力の不安定さのために、やはり均質な結晶を得ることが困難である。このような結晶の品質のばらつきはＴＦＴの特性ばらつきの原因となり、液晶表示装置やＥＬ表示装置の表示品質を低下させる要因として憂慮されていた。
【０００６】
一方、非晶質シリコン膜にシリコンの結晶化を助長する金属元素を導入し、従来よりも低い温度の加熱処理で結晶質シリコン膜を作製する技術が開示されている。例えば、特開平７−１３０６５２号公報、特開平８−７８３２９号公報では、非晶質シリコン膜にニッケルなどの金属元素を導入し、５５０℃、４時間の熱処理により結晶質シリコン膜を得ている。
【０００７】
また、こうして作製された結晶質シリコン膜を用いたＴＦＴは、単結晶シリコン基板を用いたＭＯＳトランジスタの特性と比べ、依然劣っていた。ガラスや石英などの異種材料上に厚さ数ｎｍから数百ｎｍ程度の半導体膜を結晶化させたとしても、複数の結晶粒が集合して成る多結晶構造しか得ることが出来ず、結晶粒中及び結晶粒界に多数存在する欠陥によりキャリアがトラップされ、ＴＦＴの性能を拘束する要因となっていた。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の方法で作製される結晶質シリコン膜は、その結晶方位面がランダムに存在し、特定の結晶方位に対する配向率が低かった。加熱処理またはレーザー処理により得られる結晶質シリコン膜は、複数の結晶粒が析出し、｛１１１｝に配向する傾向があるが、その面方位に配向する割合が全体の２０％を越えることはなかった。
【０００９】
配向率が低い場合、異なる方位の結晶がぶつかる結晶粒界で、格子の連続性を保持することが殆ど不可能となり、不対結合手が多く形成されると推定できる。粒界にできる不対結合手はキャリア（電子・ホール）の捕獲中心となり、輸送特性を低下させている。即ち、キャリアが散乱されたり、トラップされたりするため、このような結晶質半導体膜でＴＦＴを作製しても高い電界効果移動度を有するＴＦＴを期待することができない。また、結晶粒界はランダムに存在するため、チャネル形成領域を特定の結晶方位をもつ結晶粒で形成することが不可能であり、ＴＦＴにおける電気的特性のバラツキの要因となる。
【００１０】
本発明はこのような問題点を解決する手段を提供することを目的とし、非晶質半導体膜を結晶化して得られる結晶質半導体膜の配向性を高め、そのような結晶質半導体膜を活性層に用いたＴＦＴを提供することを目的とする。
【００１１】
【課題を解決するための手段】
結晶方位の分布は反射電子回折パターン（ＥＢＳＰ：Electron Backscatter diffraction Pattern）により求める。ＥＢＳＰは走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscopy）に専用の検出器を設け、一次電子の後方散乱から結晶方位を分析する手法である（以下、この手法を便宜上ＥＢＳＰ法と呼ぶ）。本明細書中において、走査型電子顕微鏡としては、日立サイエンスシステムズ社製のＳ−４３００ＳＥ形走査顕微鏡を用い、専用の検出器には、ＴＳＬ社製の「Ｏrientation Imaging Microscopy」を用いる。ＥＢＳＰ法の測定方法は図６により説明される。電子銃（ショットキー型電界放出電子銃）１０１、鏡体１０２、試料室１０３は通常の走査型電子顕微鏡と同じ構成である。ＥＢＳＰを測定するにはステージ１０４を６０度程度の傾きを設け試料１０９を設置する。この状態で試料に向かい合うように検出器１０６のスクリーン１０５を挿入する。
【００１２】
ここで、結晶構造を持った試料に電子線が入射すると、後方にも非弾性散乱が起こり、その中には試料中でブラッグ回折による結晶方位に特有の線状パターン(一般に菊地像と呼ばれる)も合わせて観察される。ＥＢＳＰ法は検出器スクリーンに映った菊地像を解析することにより試料の結晶方位を求めている。
【００１３】
図７は基板１２１上に形成された多結晶構造の結晶質半導体膜１２２を示している。多結晶構造は各結晶粒が異なった結晶方位を持っていることを前提としている。試料の電子線の当たる位置を移動させつつ方位解析を繰り返す(マッピング測定)ことで、面状の試料について結晶方位または配向の情報を得ることができる。入射電子線の太さは、走査型電子顕微鏡の電子銃のタイプにより異なるが、ショットキー電界放射型の場合、スポット径が１０〜２０ｎｍの非常に細い電子線１２３が照射される。マッピング測定では、測定点数が多いほど、また測定領域が広いほど、結晶配向のより平均化した情報を得ることができる。実際には、１００×１００μｍ2の領域で、１００００点（１μｍ間隔）〜４００００点（０．５μｍ間隔）の程度の測定を行っている。
【００１４】
マッピング測定により各結晶粒の結晶方位がすべて求まると、膜に対する結晶配向の状態を統計的に表示できる。図８（Ａ）にＥＢＳＰ法により求められる逆極点図の例を示す。逆極点図は多結晶体の優先配向を表示する際によく用いられるもので、試料のある特定の面(ここでは膜表面)が、どの格子面に一致しているかを集合的に表示したものである。
【００１５】
図８（Ａ）の扇形状の枠は一般に標準三角形と呼ばれるもので、この中に立方晶系における全ての指数が含まれている。またこの図中における長さは、結晶方位における角度に対応している。たとえば｛００１｝と｛１０１｝の間は４５度、｛１０１｝と｛１１１｝の間は３５．２６度、｛１１１｝と｛００１｝の間は５４．７４度である。また、白抜きの点線は｛１０１｝からのずれ角５度及び１０度の範囲を示している。
【００１６】
図８（Ａ）は、マッピングにおける全測定点(この例では１１６５５点)を標準三角形内にプロットしたものである。｛１０１｝付近で点の密度が濃くなっていることがわかる。図８（Ｂ）は、このような点の集中度を等高線表示したものである。ここで数値は各結晶粒が完全に無秩序な配向だと仮定した場合、すなわち標準三角形内に点を偏りなく分布させた場合に対する倍率を示しており無次元数である。
【００１７】
このように特定の指数（ここでは｛１０１｝）に優先配向している事がわかった場合、その指数近傍にどの程度の結晶粒が集まっているか、その割合を数値化することで、優先配向の度合いをよりイメージしやすくなる。例えば図８（Ａ）に例示した逆極点図において｛１０１｝からのずれ角５度及び１０度の範囲（図中に白点線で示す）に存在する点数の全体に対する割合を配向率として次式により求めて示すことができる。
【００１８】
【数１】
この割合は、次のように説明することもできる。図８（Ａ）のように｛１０１｝付近に分布が集中している場合、実際の膜においては図１０のように、各粒の＜１０１＞方位は基板に概略垂直であるが、その周りにやや揺らぎを持って並んでいることが予想される。この揺らぎの角に許容値を５度、１０度と設け、それより小さいものの割合を数値で示してゆくのである。たとえば図９では、ある結晶粒の＜１０１＞方位は、許容５度の範囲には含まれないが、許容１０度の範囲には含まれていることになる。後述のデータにおいては、以上に説明したように許容ずれ角を５度及び１０度と定め、それを満たす結晶粒の割合を表示してゆく。
【００２０】
本明細書で開示する発明の構成は、
電極を覆う絶縁膜上に半導体層を有する薄膜トランジスタが形成されている半導体装置において、
チャネル形成領域と、一導電型の不純物が添加された不純物領域とを含む半導体層を有し、
前記チャネル形成領域は、反射電子線回折パターン法で検出される｛１０１｝面の前記半導体層の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝面の前記半導体層の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記半導体層の表面となす角が１０度以内である割合が５％以下であり、かつ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18／ｃｍ3未満であり、酸素の濃度が１×１０19／ｃｍ3未満であることを特徴とする半導体装置である。
【００２１】
また、上記本発明を言いかえると、電極を覆う絶縁膜上にチャネル形成領域、ソース領域、及びドレイン領域を含む半導体層を有する薄膜トランジスタが形成されている半導体装置において、
前記チャネル形成領域は、シリコンを主成分としてゲルマニウムを含有し、且つ、二次イオン質量分析法において検出される窒素及び炭素の濃度が５×１０18／ｃｍ3未満、且つ、酸素の濃度が１×１０19／ｃｍ3未満であり、
前記チャネル形成領域は、スポット径２０ｎｍ以下の電子線を複数の異なる箇所に照射する反射電子線回折パターン法で測定される複数の結晶面を有し、
且つ、それぞれの結晶面と基板面とのなす角が１０度以下である結晶面の前記複数の結晶面の中での割合は、｛１０１｝面が２０％以上であり、｛００１｝面が３％以下であり、｛１１１｝面が５％以下であることを特徴とする半導体装置である。
【００２２】
また、上記構成において、前記チャネル形成領域は、シリコンを主成分とし、ゲルマニウムを含有する半導体であり、前記チャネル形成領域に含まれるゲルマニウムの含有量は、０．１原子％以上１０原子％以下であることを特徴としている。また、前記半導体層の厚さは２０ｎｍ〜１００ｎｍであることを特徴としている。
【００２３】
また、上記構成において、前記電極はゲート電極であり、前記絶縁膜はゲート絶縁膜であって、前記薄膜トランジスタの構造は逆スタガ型ＴＦＴである。なお、本明細書中でチャネル形成領域と呼んでいる領域は、キャリアが流れる部分（チャネルと呼ばれる）を含む領域を指しており、例えば、逆スタガ型ＴＦＴの場合には、ゲート電極の上方に位置するゲート絶縁膜と半導体膜との界面近傍でチャネルが形成されるが、半導体膜の界面近傍を含み半導体膜を覆う絶縁膜とゲート絶縁膜に挟まれた領域全体をチャネル形成領域と呼んでいる。
【００２４】
また、上記構成において、半導体層は、非晶質半導体膜に金属元素を添加して、加熱処理とレーザー処理により作製された結晶構造を有していることを特徴としている。また、このレーザー処理の後、さらにハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどの光を照射してもよい。
【００２５】
また、上記構成において、前記金属元素としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種を用いることができる。また、結晶質半導体膜の形成後に金属元素のゲッタリングを行い、前記チャネル形成領域に含まれる金属元素の濃度が１×１０17／ｃｍ3未満とすることが好ましい。
【００２６】
また、上記構成において、前記チャネル形成領域は、前記絶縁膜（ゲート絶縁膜）との界面から膜厚方向に遠ざかるにつれてゲルマニウムの濃度が高くなる濃度勾配を有している。なお、図１３には、シリコンを主成分とし、ゲルマニウムを含有する半導体層にレーザー処理を行った場合、半導体層中にゲルマニウムの濃度勾配が生じることが示されたデータである。図１３（Ａ）は１０ｐｐｍのＮｉ水溶液を用いてＮｉを半導体膜（シリコンを主成分とし、ゲルマニウムを含有する半導体膜）に導入した後、加熱処理（５５０℃、４時間）を施した試料に対して深さ方向のＳＩＭＳデータを測定した結果である。また、図１３（Ｂ）は、図１３（Ａ）の試料にさらにレーザー処理（４７１ｍＪ／ｃｍ2）を施して、深さ方向のＳＩＭＳデータを測定した結果である。また、図１３（Ｃ）は、図１３（Ａ）の試料にレーザー処理（５２１ｍＪ／ｃｍ2）を施した試料に対して深さ方向のＳＩＭＳデータを測定した結果である。
【００２７】
また、画素部及び駆動回路を同一の絶縁表面上に形成した半導体装置において、前記画素部及び前記駆動回路における薄膜トランジスタの全てをＮチャネル型で構成することができる。なお、この薄膜トランジスタは、逆スタガ型であって、半導体層は、上述した各特徴を有する同様の｛１０１｝格子面の配向率が高い半導体膜である。
【００２８】
また、画素部及び駆動回路を同一の絶縁体上に形成した半導体装置において、前記画素部及び前記駆動回路における薄膜トランジスタの全てをＰチャネル型で構成することができる。なお、この薄膜トランジスタは、逆スタガ型であって、半導体層は、上述した各特徴を有する同様の｛１０１｝格子面の配向率が高い半導体膜である。
【００２９】
また、画素部及び駆動回路を同一の絶縁体上に形成した半導体装置において、前記画素部及び前記駆動回路における薄膜トランジスタをＮチャネル型またはＰチャネル型で構成することができる。なお、この薄膜トランジスタは、逆スタガ型であって、半導体層は、上述した各特徴を有する同様の｛１０１｝格子面の配向率が高い半導体膜である。
【００３０】
また、画素部を絶縁表面上に形成した半導体装置において、前記画素部における薄膜トランジスタの半導体層は、電極を覆う絶縁膜上に形成された逆スタガ型であって、半導体層は、上述した各特徴を有する同様の｛１０１｝格子面の配向率が高い半導体膜である。
【００３１】
また、上記各構成において、前記半導体層の表面に対して水平に存在する格子面の間隔と、前記半導体層の表面に対して６０°傾いて存在する格子面の間隔との差は、格子定数に換算した場合、０を越え０．００２ｎｍ以下であることを特徴としている。
【００３２】
【発明の実施の形態】
本願発明の実施形態について、以下に説明する。
【００３３】
本発明は｛１０１｝格子面の配向率が高い半導体膜でＴＦＴを形成することに特徴を有している。配向率の高い結晶質半導体膜は、シリコンを主成分とし、ゲルマニウムを０．１原子％以上１０原子％以下含有する半導体材料によりはじめて実現することができる。このような半導体膜を得る典型的な一実施形態は、シリコン原子及びゲルマニウム原子の水素化物またはフッ化物または塩化物によるガスを用い、プラズマＣＶＤ法または減圧ＣＶＤ法により作製される非晶質半導体膜の表面に該非晶質半導体膜の結晶化を助長する金属元素を導入し、当該金属元素を利用して加熱処理により結晶質半導体膜を形成する。
【００３４】
本発明において、半導体膜を形成するための基板は、アルミナホウケイ酸ガラスやバリウムホウケイ酸ガラスなどの無アルカリガラス基板が適している。代表的にはコーニング社の＃７０５９ガラス基板や＃１７３７ガラス基板を用いる。その他に石英基板やサファイア基板を用いても良い。或いは、シリコン、ゲルマニウム、ガリウム・砒素などの半導体基板の表面に絶縁膜を形成し、これを基板としても良い。
【００３５】
また、基板として上記ガラス基板を用いる場合には、非晶質半導体膜とガラス基板との間に窒化シリコン、酸化シリコン、または酸化窒化シリコンなどでブロッキング層を形成する。こうして、ガラス基板中に含まれるアルカリ金属元素などの不純物元素が半導体膜中に拡散することを防ぐ。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2を反応ガスとして用い、窒化シリコン膜を形成する。または、ＳｉＨ4、Ｎ2Ｏ、ＮＨ3を反応ガスとして用い、酸化窒化シリコン膜を形成する。ブロッキング層の厚さは２０〜２００ｎｍで形成する。
【００３６】
非晶質半導体膜の形成は、プラズマＣＶＤ法または減圧ＣＶＤ法、その他適宣の方法により行う。プラズマＣＶＤ法を適用する場合には、ＳｉＨ4とＧｅＨ4とから成る反応ガス、或いは、ＳｉＨ4とＨ2で希釈したＧｅＨ4成る反応ガスを加えて反応室に導入し、１〜２００ＭＨｚの高周波放電により分解し基板上に非晶質半導体膜を堆積させる。反応ガスは、ＳｉＨ4の代わりにＳｉ2Ｈ6またはＳｉＦ4を、ＧｅＨ4の代わりにＧｅＦ4を採用しても良い。減圧ＣＶＤ法を用いる場合にも同様な反応ガスを適用することが可能であり、好ましくはＨｅで反応ガスを希釈して、４００〜５００℃の温度で基板上に非晶質半導体膜を堆積する。いずれにしても、本発明で用いる上記ガスは、堆積される非晶質半導体膜に取り込まれる酸素、窒素、炭素などの不純物元素の濃度を低減するために高純度に精製されたものを用いる。堆積される非晶質半導体膜の厚さは２０〜１００ｎｍの範囲とする。
【００３７】
本発明に用いる非晶質半導体膜は、シリコンを主成分としゲルマニウムを０．１原子％〜１０原子％未満、好ましくは１〜５原子％の範囲で含有している。ゲルマニウムの含有量は、代表的な反応ガスとして用いられるＳｉＨ4とＧｅＨ4の混合比により調節することができる。また、非晶質半導体中に含まれる窒素及び炭素の濃度は５×１０18／ｃｍ3未満、酸素の濃度は１×１０19／ｃｍ3未満とし、非晶質半導体膜の結晶化の過程において、作製される結晶質半導体膜の電気的特性に悪影響が出ないようにする。
【００３８】
上記のように形成した非晶質半導体膜の表面に、該非晶質半導体膜の結晶化を助長する金属元素を導入する。金属元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスニウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の金属元素を用いる。これら金属元素は、本明細書に記載する何れの発明においても非晶質半導体膜の結晶化を助長する金属元素として使用することができる。上記いずれの金属元素を用いても同質、同様の効果を得ることができるが、代表的にはニッケルを用いる。
【００３９】
これら金属元素を導入する箇所は、非晶質半導体膜の全面、或いは非晶質半導体膜の膜面における適宣箇所のスリット状の面または点状の面などとする。前者の場合には、当該非晶質半導体膜の基板側に位置する面または基板側とは反対の面のいずれであっても良い。後者の場合には、好ましくは非晶質半導体膜上に絶縁膜が形成され、その絶縁膜に設けられた開孔を利用して金属元素を導入することができる。開孔の大きさに特に限定はないが、その幅は１０〜４０μｍとすることができる。また、その長手方向の長さは任意に決めれば良く、数十μｍ〜数十ｃｍの範囲とすることができる。
【００４０】
これらの金属元素を導入する方法は、当該金属膜を非晶質半導体膜の表面又は内部に存在させる手法であれば特に限定はなく、例えば、スパッタ法、蒸着法、プラズマ処理法（含むプラズマＣＶＤ法）、吸着法、金属塩の溶液を塗布する方法などを使用することができる。プラズマ処理法は、不活性ガスによるグロー放電雰囲気において、陰極からスパッタされる当該金属元素を利用する。また、金属塩の溶液を塗布する方法は簡易であり、金属元素の濃度調整を行いやすい点で有用である。
【００４１】
金属塩としては各種塩を用いることが可能であり、溶媒としては水、アルコール類、アルヒデト類、エーテル類その他の有機溶媒、または水とこれらの有機溶媒の混合物を用いることができる。また、それらの金属塩が完全に溶解した溶液とは限らず、金属塩の一部または全部が懸濁状態で存在する溶液であっても良い。いずれの方法を採用するにしても、当該金属元素は非晶質半導体膜の表面又は内部に分散させて導入する。
【００４２】
上記何れかの方法で金属元素を導入した後、当該金属元素を利用して非晶質半導体膜の結晶化を行う。結晶化は加熱処理、レーザー光または紫外線、赤外線などの強光の照射によって行う。加熱処理のみでも｛１０１｝に優先的に配向する結晶質シリコン膜を得ることができるが、好ましくは、加熱処理を行いその後レーザー光などの強光の照射を行う方法を適用する。加熱処理後のレーザー処理は、結晶粒内に残される結晶欠陥を修復し消滅させることができ、作製される結晶の品質を向上させる目的に対して有効な処置となる。また、レーザー処理のみでも｛１０１｝に優先的に配向する結晶質シリコン膜を得ることができるが、好ましくは、レーザー処理を行いその後ハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどを光源とした強光の照射を行う方法を適用することも可能である。
【００４３】
加熱処理は４５０〜１０００℃の範囲で行うことが可能であるが、温度の上限は使用する基板の耐熱温度が一つの上限として考慮される。ガラス基板の場合にはその歪み点以下が上限温度の一つの根拠となる。例えば、歪み点６６７℃のガラス基板に対しては、６６０℃程度が限度と見るべきである。必要とされる時間は加熱温度や、その後の処理条件（例えばレーザー光を照射する処理の有無など）により適宣設定するが、好適には５５０〜６００℃にて４〜２４時間の加熱処理を行う。また、その後レーザー処理を行う場合には、５００〜５５０℃にて４〜８時間の熱処理を行う。以上の加熱処理は空気中や水素雰囲気中でも良いが、好適には窒素或いは不活性ガス雰囲気中にて行う。
【００４４】
また、ゲート電極とゲート絶縁膜を形成した後に非晶質半導体膜を上記結晶化方法で加熱する場合には、温度の上限は使用するゲート電極材料の耐熱温度を考慮する必要がある。
【００４５】
また、レーザー処理は、波長４００ｎｍ以下のエキシマレーザーや、ＹＡＧレーザーまたはＹＶＯ4レーザーの第２高調波（波長５３２ｎｍ）〜第４高調波（波長２６６ｎｍ）を光源として用いて行う。これらのレーザー光は光学系にて線状またはスポッ状に集光し、そのエネルギー密度を１００〜７００ｍＪ／ｃｍ2として照射し、上記のように集光したレーザービームを基板の所定の領域に渡って走査させ処理を行う。その他、レーザーの代わりに、ハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどを光源としても良い。また、レーザー処理の後、ハロゲンランプ、キセノンランプ、水銀ランプ、メタルハライドランプなどの光を照射してもよい。
【００４６】
以上のような工程により、本発明の如き｛１０１｝面の配向率が高い結晶質半導体膜が得られるメカニズムは、現段階で必ずしも明らかではないが、概略以下のように推測することができる。
【００４７】
まず、結晶化は４００〜５００℃の加熱処理により金属元素とシリコンが反応してシリサイドが形成され、これが結晶核となりその後の結晶成長に寄与する。例えば、代表的な金属元素としてニッケルを用いた場合、ニッケルシリサイド（以下、ＮｉＳｉ2と記する）が形成される。ＮｉＳｉ2の構造はホタル石型構造であり、ダイアモンド型構造のシリコン格子間にニッケル原子を配置した構造となっている。ＮｉＳｉ2からニッケル原子が無くなるとシリコンの結晶構造が残ることになる。数々の実験の結果から、ニッケル原子は非晶質シリコン側に移動していくことが判明しており、この理由は非晶質シリコン中の固溶度の方が結晶シリコン中のそれよりも高いためであると考えられる。従って、あたかもニッケルが非晶質シリコン中を移動しながら結晶シリコンを形成するようなモデルを立案することができる。
【００４８】
ＮｉＳｉ2は特定の配向性を持たないが、非晶質半導体膜の厚さを２０〜１００ｎｍとすると基板表面に対し平行な方向しか成長することが許されなくなる。この場合、ＮｉＳｉ2と結晶シリコンの[１１１]面とが接する界面エネルギーが最も小さいので、結晶質シリコン膜の表面と平行な面は[１０１]面となり、この格子面が優先的に配向する。結晶成長方向が基板表面に対し平行な方向に、しかも柱状に成長する場合には、その柱状結晶を軸とした回転方向には自由度が存在するため、必ずしも[１０１]面が配向するとは限らないため、その他の格子面も析出すると考えられる。
【００４９】
本発明は、結晶質半導体膜の｛１０１｝格子面の配向を高めるために、柱状結晶の回転方向に制約を与え、自由度を低減させる手段として非晶質シリコンに０．１原子％以上１０原子％以下のゲルマニウムを含有させる手段を見いだしたものである。
【００５０】
まず、非晶質シリコンに０．１原子％以上１０原子％以下のゲルマニウムを含有させると結晶核の発生密度が低下することが観測されている。図５はその結果を示し、非晶質シリコン膜の成膜時に添加するＧｅＨ4の量が増加するに従い、即ち、非晶質シリコン膜に取り込まれるゲルマニウムの濃度が増加するに従い、結晶核密度が低下している傾向が示されている。結晶核であるＮｉＳｉ2が形成されるとき、原子間距離の違いによりゲルマニウムは排除されつつ上述の結晶成長が起こっていることが予想される。従って、ゲルマニウムは柱状結晶の外側に偏析するような形となり、その存在が柱状結晶を軸とした回転方向の自由度を低下させていると推定する。その結果、[１０１]面の配向率の高い結晶質半導体膜を得ることが可能となる。
【００５１】
次に上述の本発明に基づいて作製される結晶質半導体膜について、その作製条件とＥＢＳＰ法で観測される結晶の配向性との関連について示す。表１はプラズマＣＶＤ法で作製する非晶質半導体膜の作製条件を示す。高周波電力は０．３５Ｗ／ｃｍ2（２７ＭＨｚ）であるが、繰り返し周波数１０ｋＨｚ（デューティ比３０％）のパルス放電に変調して平行平板型のプラズマＣＶＤ装置の陰極に給電した。その他、共通条件として反応圧力３３．２５Ｐａ、基板温度３００℃、電極間隔３５ｍｍとした。
【００５２】
【表１】
そして、シリコンに対するゲルマニウムの含有量を変化させるために、合計流量が一定になるようにして、ＳｉＨ4とＨ2で１０％に希釈したＧｅＨ4のガス流量の混合比を変化させている。表１に記載の条件において、成膜条件#ＳＧＮ３０、#ＳＧＮ１０、#ＳＧＮ５ではＨ2で１０％に希釈したＧｅＨ4の流量を３０、１０、５ＳＣＣＭと変化させている。ＳｉＨ4の純度は９９．９９９９％以上のものを、またＧｅＨ4は窒素、炭化水素化合物が１ｐｐｍ以下、ＣＯ2が２ｐｐｍ以下の高純度品を用いた。また、#ＳＮはＧｅＨ4を添加しない条件である。堆積する非晶質半導体膜の厚さは全ての試料において５０ｎｍとした。
【００５４】
このような条件で作製される非晶質半導体膜に含まれる窒素、炭素、酸素のそれぞれの含有量は二次イオン質量分析法（ＳＩＭＳ）によって測定されている。図４はその結果を示す。測定に用いた試料は、シリコン基板上に#ＳＮ、#ＳＧＮ５、#ＳＧＮ１０の順に積層したものであるが、いずれの成膜条件においても窒素、炭素の含有量は５×１０18／ｃｍ3未満、酸素の含有量は1×１０19／ｃｍ3未満である。
【００５５】
こうして作製された非晶質半導体膜の結晶化は、金属元素としてニッケルを用い、窒素雰囲気中５５０℃にて４時間の加熱処理及びレーザー処理で行った。ニッケルは酢酸ニッケルを含有する水溶液を用い、スピナーで塗布した。また、レーザー処理はＸｅＣｌエキシマレーザー（波長３０８nm）を用い、照射エネルギー密度３００〜６００ｍＪ／ｃｍ2、重ね合わせ率９０〜９５％で照射した。レーザー処理は加熱処理により結晶化した膜の未結晶化部分の結晶化や、結晶粒内に欠陥を補修するために行った。
【００５６】
結晶質半導体膜に残存する欠陥は水素化処理により、０．０１〜１原子％程度の水素を含有させることにより効果的に低減させることができる。水素化は水素を含む雰囲気中で３５０〜５００℃の加熱処理により行うことができる。また、プラズマにより生成された水素を用いて水素化を行うことも可能である。また、ＳｉＦ4、ＧｅＦ4などのフッ化物により堆積された膜は０．００１〜１原子％程度のフッ素が膜中に残存し、欠陥を補償する元素となる。
【００５７】
図３は、こうして結晶化した#ＳＧＮ１０と#ＳＧＮ３０のゲルマニウム濃度をＳＩＭＳにより評価した結果を示す。シリコンに対してゲルマニウムの含有量は、#ＳＧＮ５で１．５原子％、#ＳＧＮ１０では３.５原子％、#ＳＧＮ１０では１１.０原子％の濃度で含まれている。ＳｉＨ4に対するＧｅＨ4の流量比から換算すると、シリコンに対してゲルマニウムは３〜４倍の割合で膜中に取り込まれている。これは、ＳｉＨ4に対しＧｅＨ4の方がグロー放電にて分解するエネルギーが小さいためである。
【００５８】
結晶方位の詳細はＥＢＳＰ法により求めている。図１は表１に示した#ＳＧＮ１０の条件で作製した非晶質シリコン膜を用い、添加する酢酸ニッケルを含有する水溶液のニッケル濃度を１ｐｐｍ、３ｐｐｍ、１０ｐｐｍ、３０ｐｐｍとした場合の結晶質シリコン膜の逆極点図をそれぞれ示している。結晶化の条件は、５８０℃にて４時間の加熱処理を行ったものである。結晶の配向率は｛１０１｝に強く配向して、その他に｛００１｝と｛１１１｝の中間にある｛１１３｝面に配向している傾向が見られる。｛１０１｝の配向率はニッケルの濃度依存性が見られ、低濃度になるに従い配向率が高くなっている。図２は｛１０１｝配向率のニッケル濃度依存性を示すグラフであり、ＧｅＨ4の添加量が５ｓｃｃｍと１０ｓｃｃｍである場合を示している。配向率は#ＳＧＮ１０の場合にニッケル濃度と強い相関を示し、ニッケル濃度０．１ｐｐｍの時に６１％の配向率、ニッケル濃度０．３ｐｐｍの時に６０％の配向率が得られている。
【００５９】
一方、図４４は、Ｇｅを含まない非晶質シリコン膜（＃ＳＮ）を用い、添加する酢酸ニッケルを含有する水溶液のニッケル濃度を１０ｐｐｍとして、５５０℃、４時間の加熱処理及びレーザー処理で得られた場合の結晶質シリコン膜の逆極点図をそれぞれ示している。また、レーザー処理はＸｅＣｌエキシマレーザー（波長３０８nm）を用い、照射エネルギー密度３００〜６００ｍＪ／ｃｍ2、重ね合わせ率９０〜９５％で照射した。図４４から、試料では｛１０１｝面と、｛００１｝と｛１１１｝の中間にある｛１１３｝面に配向している傾向が見られる。
【００６０】
表２は逆極点図を基にして、各種試料について｛１０１｝、｛００１｝、｛１１１｝、｛１１３｝の配向率を、各格子面が膜表面となす角度が５度以内、及び１０度以内の範囲にある割合を求めた結果を示している。
【００６１】
【表２】
表２において試料（#ＨＳ）では｛１１３｝と｛１１１｝の配向率が高く、それぞれ１８％（１０度以内）、１２％（１０度以内）となっている。また、#ＳＮでは｛１０１｝と｛１１３｝の配向率が高くなっている。｛１１３｝は対称性の立場から等価な格子面の数が他と比較して最も多く、ランダムに配向する多結晶体では発生する確率がその分高くなる。
【００６３】
一方、ゲルマニウムを添加した#ＳＧＮ３０、#ＳＧＮ１０、#ＳＧＮ５においても試料内の比較において傾向が見られ、膜中に含有するゲルマニウム濃度により結晶の配向が変化することを示している。#ＳＧＮ１０、#ＳＧＮ５で特に注目される傾向は、他の格子面に対して｛１０１｝格子面の配向が強く、#ＳＧＮ１０ではずれ角１０度以内が３１％、５度以内でも１４％となっている。また、#ＳＧＮ５ではずれ角１０度以内が２０％、５度以内で６％となっている。このような｛１０１｝格子面に対する高い配向率はゲルマニウムを添加しない他の試料では達成されない新規な効果が得られている。
【００６４】
しかし、#ＳＧＮ３０において、膜中に含有するゲルマニウムの含有量が１１原子％に増加すると｛１０１｝格子面の配向率は低下してしまうことが示されている。また、#ＳＧＮ５において１．５原子％に低下しても配向率が２０％低下している。従って、この結果が意味するところは、｛１０１｝の配向率を高めるためには非晶質シリコン膜中に含有させるゲルマニウムの濃度には適した範囲があり、その濃度範囲は０．１原子％から１０原子％、好ましくは１〜５原子％程度であることがわかる。
【００６５】
勿論、このような｛１０１｝格子面に対して高い配向性を示す結晶質半導体膜は、添加するゲルマニウムの濃度を０．１原子％以上１０原子％以下の範囲で添加するだけでなく、膜中に含まれる酸素、窒素、炭素の元素の濃度を１×１０19／ｃｍ3未満にすること、及び膜厚を２０〜１００ｎｍの範囲として、基板表面と平行な方向の成長が支配的となるようにすることの相乗効果により達成される。
【００６６】
このような｛１０１｝格子面の配向率の高い結晶質半導体膜はＴＦＴのチャネル形成領域、光起電力素子の光電変換層など素子の特性を決定付けるチャネル形成領域に好適に用いることができる。
【００６７】
また、格子面間隔の測定はＸ線回折法により求めている。
【００６８】
Ｘ線回折法では、回折角2θをスキャンしながら回折強度の測定を行う。このとき強度がピークとなった2θの測定からブラッグの式(2d sinθ=λ、λはＸ線の波長)格子面間隔ｄを求めることができる。ここで2θスキャンを遅くしてピーク位置を精密に求めると、格子に加わっている歪についての情報も得ることができる。
【００６９】
多結晶シリコン膜（試料Ｂ）と、Ｇｅを含ませた(成膜時ガス流量10sccm)シリコン膜（試料Ａ）について測定を行い、ｄ値を比較した結果が表３である。
【００７０】
【表３】
両試料とも石英基板を使用し、膜厚５４ｎｍとして各条件をそれぞれ、Ｎｉ添加１０ｐｐｍ水溶液、結晶化（500℃で1時間の加熱処理と、580℃で8時間の加熱処理）とした。測定は半導体膜に平行な格子面のほか、図４２及び図４３に示すように試料にあおり角を持たせることにより、半導体膜から60°の角を持った格子面についても行った。この様子を模式的に図４３（ａ）及び図４３（ｂ）に示す。
【００７２】
また、２θの大きい回折を用いたほうが測定精度は向上する。両試料で配向の違いにより測定できる回折が異なっていたが、それぞれについて予備測定により２θの最も大きい回折を調べ、それらについて測定を行った。本測定に用いた回折は、試料Ｂでは（440）、試料Ａでは（220）であった。
【００７３】
あおり角を持たせた場合、2θの値には装置のＸ線光学系に特有の系統的なずれが生じる。このずれはわずかであるが、本測定ではその影響が無視できなくなるため、あらかじめ標準試料(無配向のタングステン粉末)を用いてあおり角0°、60°で2θ値の測定を行い、そのときのずれ量を用いて補正を行った。標準試料の測定結果を表４に示す。
【００７４】
【表４】
ここでは多結晶試料の本測定における指数と2θが近い回折を選んでいる。すなわち試料Ａでは（440）回折(2θ=106°付近)を測定したので、タングステンの（310）回折(2θ=100.628°)で補正を行った。一方、試料Ｂでは（220）回折(2θ=47°付近) を測定したので、タングステンの（１０１）回折(2θ=40.2444°)で補正を行った。
【００７６】
また、表３に示したように、あおり角Psiで比較すると、どちらの試料も0°に比べ60°の場合のほうがd値は大きく、従って格子が膜に水平方向に伸びた歪を有していることがわかる。格子定数aに換算して試料間の比較を行うと、Geを含ませた試料では両者の差は0.00164ｎｍであるのに対して、含ませていないものでは0.00272ｎｍと、より大きい値になっている。従って非晶質シリコン膜成膜時にＧｅを含ませておくことにより、結晶化後の膜の歪を緩和させることができる。
【００７７】
以下に、上記ゲルマニウムを含む結晶質シリコン膜の作製方法を詳細に説明する。
【００７８】
（実施の形態１）
図１１で説明する結晶質半導体膜の作製方法は、ゲルマニウムを含む非晶シリコン膜の全面にシリコンの結晶化を助長する金属元素を添加して結晶化を行う方法である。まず、図１１において、ガラス基板２０１はコーニング社の#１７３７ガラス基板に代表されるガラス基板を用いる。基板２０１の表面には、ブロッキング層２０２としてプラズマＣＶＤ法でＳｉＨ4とＮ2Ｏを用い酸化窒化シリコン膜を１００ｎｍの厚さに形成する。ブロッキング層２０２はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設ける。
【００７９】
ゲルマニウムを含む非晶質シリコン膜２０３はプラズマＣＶＤ法により作製し、ＳｉＨ4と、Ｈ2で１０％に希釈されたＧｅＨ4ガスとを反応室に導入し、グロー放電分解して基板２０１上に堆積させる。その詳細な条件は表１に従うが、ここで採用される条件は#ＳＧＮ５または#ＳＧＮ１０の条件、或いはその中間的な条件である。このゲルマニウムを含む非晶質シリコン膜２０３の厚さは５０ｎｍの厚さで形成する。ゲルマニウムを含む非晶質シリコン膜２０３の酸素、窒素、炭素などの不純物を極力低減するために、ＳｉＨ4は純度９９．９９９９％以上のものを、ＧｅＨ4は純度９９．９９％以上のガスを用いる。また、プラズマＣＶＤ装置の仕様としては、反応室の容積１３Ｌの反応室に対し、一段目に排気速度３００Ｌ／秒の複合分子ポンプ、二段目に排気速度４０ｍ3／ｈｒのドライポンプを設け、排気系側から有機物の蒸気が逆拡散してくるのを防ぐと共に、反応室の到達真空度を高め、非晶質半導体膜の形成時に不純物元素が膜中に取り込まれることを極力防いでいる。
【００８０】
そして図１１（Ｂ）で示すように、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層２０４を形成する。この場合、当該溶液の馴染みをよくするために、ゲルマニウムを含む非晶質シリコン膜２０３の表面処理として、オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。シリコンの表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。
【００８１】
次に、５００℃にて１時間の加熱処理を行い、ゲルマニウムを含む非晶質シリコン膜中の水素を放出させる。そして、５５０℃にて４時間に加熱処理を行い結晶化を行う。こうして、｛１０１｝格子面の配向率の高い結晶質半導体膜２０５が形成される。（図１１（Ｃ））
【００８２】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶質半導体膜２０５に対してレーザー光２０６を照射するレーザー処理を行う。レーザーは波長３０８ｎｍにて３０Ｈｚで発振するエキシマレーザー光を用いる。当該レーザー光は光学系にて４００〜６００ｍＪ／ｃｍ2に集光し、９０〜９５％のオーバーラップ率をもってレーザー処理を行う。こうして図１１（Ｄ）に示す結晶質半導体膜２０７を得ることができる。
【００８３】
（実施の形態２）
非晶質半導体膜の結晶化を助長する金属元素を選択的に形成する方法を図１２（Ａ）を用いて説明する。図１２（Ａ）において、基板２２０は前述のガラス基板または石英基板を採用する。ガラス基板を用いる場合には、実施の形態１と同様にブロッキング層を設ける。
【００８４】
ゲルマニウムを含む非晶質シリコン膜２２１は実施の形態と同様にプラズマＣＶＤ法で形成しても良いし、イオン注入法またはイオンドープ法によりゲルマニウムを導入しても良い。また、減圧ＣＶＤ法で、Ｓｉ2Ｈ6とＧｅＨ4を４５０〜５００℃の温度で分解して形成する方法も採用可能である。
【００８５】
そして、ゲルマニウムを含む非晶質シリコン膜２２１上に１５０ｎｍの厚さの酸化シリコン膜２２２を形成する。酸化シリコン膜の作製方法は限定されないが、例えば、オルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させ形成する。
【００８６】
次に、酸化シリコン膜２２２に開孔部２２３を形成し、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布する。これにより、ニッケル含有層７２４が形成され、ニッケル含有層２２４は開孔部２２３の底部のみでゲルマニウムを含む非晶質シリコン膜２２１と接触する。
【００８７】
結晶化は、加熱処理の温度５００〜６５０℃で４〜２４時間、例えば５７０℃にて１４時間の熱処理を行う。この場合、結晶化はニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから基板の表面と平行な方向に結晶化が進行する。こうして形成された結晶質シリコン膜２２５は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。その後、酸化シリコン膜２２２を除去すれば結晶質シリコン膜２２５を得ることができる。
【００８８】
（実施の形態３）
実施の形態１及び実施の形態２で説明した方法に従って作製される結晶質シリコン膜には結晶化において利用した金属元素が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19／ｃｍ3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体装置のチャネル形成領域に用いることが可能であるが、より好ましくは、ゲッタリングにより当該金属元素を除去することが望ましい。
【００８９】
本実施の形態はゲッタリング方法の一例を図１２（Ｂ）を用いて説明する。図１２（Ｂ）の（ａ）において、基板２３０はガラス基板、或いは石英基板が採用される。ガラス基板を用いる場合には、実施の形態１と同様にブロッキング層を設ける。結晶質シリコン膜２３１の表面には、マスク用の酸化シリコン膜２３２が１５０ｎｍの厚さに形成され、開孔部２３３が設けられ結晶質シリコン膜が露出した領域が設けられている。実施の形態２に従う場合には、図１２（Ａ）の（ａ）で示した酸化シリコン膜２２２をそのまま利用することが可能であり、図１２（Ａ）の（ｂ）工程の後からそのまま本実施の形態の工程（図１２（Ｂ）の（ａ））に移行することもできる。そして、イオンドープ法によりリンを添加して、１×１０19〜１×１０22／ｃｍ3の濃度のリン添加領域２３５を形成する。
【００９０】
そして、図１２（Ｂ）の（ｂ）に示すように、窒素雰囲気中で５５０〜８００℃、５〜２４時間、例えば６００℃にて１２時間の熱処理を行うと、リン添加領域２３５がゲッタリングサイトとして働き、結晶質シリコン膜２３１に残存していた金属元素はリン添加領域２３５に偏析させることができる。
【００９１】
その後、図１２（Ｂ）の（ｃ）で示すようにマスク用の酸化シリコン膜２３２と、リンが添加領域２３５とをエッチングして除去することにより、結晶化の工程で使用した金属元素の濃度が１×１０17／ｃｍ3未満にまで低減された結晶質シリコン膜２３６を得ることができる。
【００９２】
なお、本明細書で例示するＴＦＴは逆スタガ型のＴＦＴであるため、非晶質半導体膜を形成する前にあらかじめゲート電極と、ゲート電極を覆うゲート絶縁膜を形成している。このゲート絶縁膜上に非晶質半導体膜を形成し、上記実施の形態１〜３のいずれかを自由に組み合わせて｛１０１｝格子面の配向率の高い結晶質半導体膜を形成すればよい。
【００９３】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００９４】
【実施例】
［実施例１］
ここでは、Ｎチャネル型の逆スタガ型ＴＦＴを作製する例について図１４を用い、以下に説明する。
【００９５】
まず、基板１１を用意する。基板１１としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板等を用いることができる。なお、基板からの不純物の拡散を防止してＴＦＴの電気特性を向上させるための下地膜を設ける構成としてもよい。下地膜を設ける場合、その下地膜の材料としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、またはこれらの積層膜等を１００〜５００ｎｍの膜厚範囲で用いることができ、形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、蒸着法、スパッタ法、減圧熱ＣＶＤ法等の形成方法を用いることができる。或いは、シリコン、ゲルマニウム、ガリウム・砒素などの半導体基板の表面に絶縁膜を形成し、これを基板としても良い。
【００９６】
次いで、単層構造または積層構造を有するゲート配線（ゲート電極含む）１２を形成する。ゲート配線１２の形成手段としてはスパッタ法、蒸着法、熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法等を用いて１０〜１０００ｎｍ、好ましくは３０〜３００ｎｍの膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線１２の材料としては、導電性材料または半導体材料を主成分とする材料、例えばＴａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タングステン）、クロム（Ｃｒ）等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、Ｎ型又はＰ型の導電性を有するポリシリコン等の材料、低抵抗金属材料Ｃｕ（銅）、Ａｌ（アルミニウム）等を主成分とする材料層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。なお、ゲート配線の下層を低抵抗金属材料とし上層を高融点金属材料とした積層構造が好ましく、例えばＡｌ（下層）とＴａ（上層）の積層構造、Ａｌ（下層）とＷ（上層）の積層構造、Ａｌ（下層）とＣｕ（上層）の積層構造が望ましい。また、ゲート配線を保護するための陽極酸化膜または酸化膜を形成する構成としてもよい。
【００９７】
次いで、ゲート絶縁膜を形成する。ゲート絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテン）膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。ゲート絶縁膜の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法、塗布法等の形成方法を用いることができる。ここでは図１４（Ａ）に示すように、積層構造のゲート絶縁膜１３ａ、１３ｂを用いた。下層のゲート絶縁膜１３ａは、基板やゲート配線からの不純物の拡散を効果的に防止する窒化シリコン膜等を膜厚１０ｎｍ〜６０ｎｍの膜厚範囲で形成する。
【００９８】
次いで、非晶質半導体膜を成膜する。非晶質半導体膜としては、シリコンを主成分としゲルマニウムを０．１原子％〜１０原子％未満、好ましくは１〜５原子％の範囲で含有している非晶質シリコンゲルマニウム膜または非晶質シリコン膜との積層膜を２０〜１００ｎｍ、より好ましくは２０〜６０ｎｍの膜厚範囲で用いることができる。非晶質半導体膜の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法等の形成方法を用いることができる。
【００９９】
なお、上記ゲート絶縁膜１３ａ、１３ｂと非晶質半導体膜とを大気にさらすことなく連続成膜すれば、不純物がゲート絶縁膜と非晶質半導体膜との界面に混入しないため良好な界面特性を得ることができる。
【０１００】
次いで、非晶質半導体膜の結晶化処理を行い、結晶質半導体膜を形成した後、得られた結晶質半導体膜を所望の形状にパターニングする。（図１４（Ａ））なお、半導体膜のパターニングを行う工程順序は特に限定されず、例えば不純物元素の添加後に行ってもよい。結晶化処理としては、実施の形態１及び２に示した方法のうちいずれか一を用いればよい。さらに実施の形態３を用いて結晶質半導体膜中に含まれる金属元素をゲッタリングしてもよい。また、この結晶化処理の直前に非晶質半導体膜表面の自然酸化膜をバッファーフッ酸等のフッ酸系のエッチャントで除去すると、表面付近のシリコンの結合手が水素終端されて不純物と結合しにくくなり、良好な結晶質半導体膜を形成することができるため好ましい。
【０１０１】
次いで、結晶質半導体層１４上に絶縁層１５を形成する。この絶縁層１５は不純物元素の添加工程時にチャネル形成領域を保護する。この絶縁層１５としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。絶縁層１５は、公知のパターニング技術、例えば通常の露光や裏面露光等を用いて形成する。（図１４（Ｂ））
【０１０２】
次いで、フォトマスクを用いてレジストマスク１６を形成し、結晶質半導体膜にｎ型を付与する不純物元素を添加するドーピング工程を行ない、第１の不純物領域（ｎ+ 領域）１７ａ、１８ａを形成する。（図１５（Ｃ））半導体材料に対してｎ型を付与する不純物元素としては、１５族に属する不純物元素、例えばＰ、Ａｓ、Ｓｂ、Ｎ、Ｂｉ等を用いることができる。この工程では、プラスマドーピング法によりドーピング条件（ドーズ量、加速電圧等）を適宜設定して表面が露出している結晶質半導体膜にＰ（リン）を添加する。他のドーピング方法としてイオン注入法を用いることもできる。また、この第１の不純物領域１７ａは高濃度不純物領域であり、後のソース／ドレイン領域となるのでＴＦＴ作製完了時のシート抵抗が 500Ω以下（好ましくは 300Ω以下）となるように、ドーズ量を設定する。
【０１０３】
次いで、レジスト１６を除去した後、絶縁層１５をマスクとしてｎ型を付与する不純物元素を添加する２回目のドーピング工程を行ない、第２の不純物領域（ｎ- 領域）１９、２０を形成する。こうして形成される第２の不純物領域１１２は低濃度不純物領域（以下、ＬＤＤ領域）として機能するものである。なお、第２の不純物領域１９、２０のリンの濃度は、ＳＩＭＳ分析で１×１０15〜１×１０17atoms ／ｃｍ3の範囲とすることが望ましい。この工程において、第１の不純物領域１７ａ、１８ａには、さらに不純物が添加されて第１の不純物領域１７ｂ、１８ｂが形成され、絶縁層１５の直下には実質的に真性な結晶質半導体領域２１（以下、チャネル形成領域）が残る。なお、本明細書中で実質的に真性とは、シリコンのフェルミレベルを変化させうる量の不純物元素を含まない領域、即ち、しきい値制御が可能な濃度範囲でＮ型またはＰ型を付与する不純物を含む領域、または意図的に逆導電型不純物を添加することにより導電型を相殺させた領域を示す。
【０１０４】
また、２回目のドーピングを行う前に絶縁膜を半導体層上に形成して、その絶縁膜の膜厚によりドーピング量を低濃度に制御してもよい。
【０１０５】
次いで、全面に層間絶縁膜２２を形成する。層間絶縁膜２２としては酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機性樹脂膜（ポリイミド膜、ＢＣＢ膜等）のいずれか或いはそれらの積層膜を用いることができる。
【０１０６】
次いで、層間絶縁膜２２の形成後、または層間絶縁膜２２形成前にファーネスアニール、レーザーアニールまたはランプアニールにより不純物イオンの活性化およびドーピング時の損傷の回復を図る。この工程の際、同時に、結晶化の際に触媒として使用したニッケルがリンを含む不純物領域（１７ｂ、１８ｂ、１９、２０）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１０７】
そして、公知の技術を用いてコンタクトホールを形成した後、配線２３、２４を形成して、図１４（Ｆ）に示す状態を得る。この配線２３、２４はソース配線またはドレイン配線として機能する。最後に水素雰囲気中で熱処理を行い、全体を水素化してＮチャネル型ＴＦＴが完成する。
【０１０８】
なお、本実施例は上記ドーピング順序（ｎ+ 領域→ｎ- 領域）とする工程に限定されず、例えば、ｎ- 領域→ｎ+ 領域の順とする工程、またはｎ+領域のみを形成する工程とすることも可能である。
【０１０９】
また、上記本実施例においては、活性層のパターニングを絶縁層１５の形成前に行う例を示したが、特に限定されず、例えば結晶化工程前、またはドーピング前、または活性化工程の後に行ってもよい。
【０１１０】
また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行ない、ＴＦＴのしきい値制御を行う工程（チャネルドーピング工程とも呼ぶ）を加えてもよい。
【０１１１】
また、プラスチック基板を用いて軽量化を図る場合には、基板とゲート絶縁膜の間に分離層と下地絶縁膜を形成し、結晶化工程での熱処理後に固定基板を利用して基板と下地絶縁膜を分離した後、下地絶縁膜とプラスチック基板を貼り合わせればよい。
【０１１２】
本実施例で示すＮチャネル型ＴＦＴを用いてＮＡＮＤ回路、ＮＯＲ回路のような基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、オペアンプ、γ補正回路など）をも構成することができる。
【０１１３】
なお、本実施例に示すＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【０１１４】
また、Ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【０１１５】
ここでＥＥＭＯＳ回路の例を図１５（Ａ）に、ＥＤＭＯＳ回路の例を図１５（Ｂ）に示す。図１５（Ａ）において、３１、３２はどちらもエンハンスメント型のＮチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。また、図１５（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のＮチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１１６】
なお、図１５（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１１７】
さらに、図１５（Ａ）に示したＥＥＭＯＳ回路もしくは図１５（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図１６に示す。図１６において、４０、４１はフリップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回路であり、図１６（Ｂ）に示すように、図１５（Ａ）に示したＥＥＭＯＳ回路もしくは図１５（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、液晶表示装置の駆動回路を全てＮチャネル型ＴＦＴで構成することも可能である。
【０１１８】
また、本実施例で示すＮチャネル型ＴＦＴを用いて画素部の画素ＴＦＴを形成することができる。図１７（Ａ）は、画素部の画素の一つを拡大した上面図であり、図１７（Ａ）において、点線Ａ−Ａ'で切断した部分が、図１７（Ｂ）の画素部の断面構造に相当する。
【０１１９】
画素部において、画素ＴＦＴ部はＮチャネル型ＴＦＴで形成されている。基板上５１にゲート電極５２が形成され、その上に窒化珪素からなる第１絶縁膜５３ａ、酸化珪素からなる第２絶縁膜５３ｂが設けられている。また、第２絶縁膜上には、活性層としてｎ+ 領域５４〜５６と、チャネル形成領域５７、５８と、前記ｎ+ 型領域とチャネル形成領域の間にｎ- 型領域５９、６０が形成される。また、チャネル形成領域５７、５８は絶縁層６１、６２で保護される。絶縁層６１、６２及び活性層を覆う第１の層間絶縁膜６３にコンタクトホールを形成した後、ｎ+ 領域５４に接続する配線６４が形成され、ｎ+ 領域５６に配線６５が接続され、さらにその上にパッシベーション膜６６が形成される。そして、その上に第２の層間絶縁膜６７が形成される。さらに、その上に第３の層間絶縁膜６８が形成され、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極６９が配線６５と接続される。また、７０は画素電極６９と隣接する画素電極である。
【０１２０】
本実施例では一例として透過型の液晶表示装置の例を示したが特に限定されない。例えば、画素電極の材料として反射性を有する金属材料を用い、画素電極のパターニングの変更、または幾つかの工程の追加／削除を適宜行えば反射型の液晶表示装置を作製することが可能である。
【０１２１】
なお、本実施例では、画素部の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。
【０１２２】
また、画素部の容量部は、第１絶縁膜及び第２絶縁膜を誘電体として、容量配線７１と、ｎ+ 領域５６とで形成されている。
【０１２３】
なお、図１７で示した画素部はあくまで一例に過ぎず、特に上記構成に限定されないことはいうまでもない。
【０１２４】
従って、図１５、図１６に示した回路を用いた駆動回路と、図１７に示した画素部とを同一基板上に形成することによって、アクティブマトリクス基板上の全てのＴＦＴをＮチャネル型ＴＦＴとすることができる。アクティブマトリクス基板上の全てのＴＦＴをＮチャネル型ＴＦＴで構成すれば、Ｐチャネル型ＴＦＴを形成する工程を省略できるため、液晶表示装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し、液晶表示装置の製造コストを下げることができる。
【０１２５】
こうして得られるアクティブマトリクス基板を用いて液晶表示装置を作製する例を以下に示す。
【０１２６】
図１８に示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子、外部入力端子と各回路の入力部までを接続する配線８１などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板８２とがシール材８３を介して貼り合わされている。
【０１２７】
ゲート側駆動回路８４と重なるように対向基板側に遮光層８６ａが設けられ、ソース側駆動回路８５と重なるように対向基板側に遮光層８６ｂが形成されている。また、画素部８７上の対向基板側に設けられたカラーフィルタ８８は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【０１２８】
ここでは、カラー化を図るためにカラーフィルタ８８を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【０１２９】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層８６ａ、８６ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【０１３０】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【０１３１】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ８９が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【０１３２】
以上のようにして作製される液晶表示装置は各種電子機器の表示部として用いることができる。
【０１３３】
また、上記液晶表示装置におけるブロック図を図１９に示す。なお、図１９はアナログ駆動を行うための回路構成である。本実施例では、ソース側駆動回路９０、画素部９１及びゲート側駆動回路９２を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１３４】
ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。なお、シフトレジスタ９０ａ、９２ａとしては図１６に示したシフトレジスタを用いれば良い。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１３５】
また、本実施例において、画素部９１は複数の画素を含み、その複数の画素に各々ＴＦＴ素子が設けられている。
【０１３６】
これらソース側駆動回路９０およびゲート側駆動回路９２は全てＮチャネル型ＴＦＴで形成され、全ての回路は図１５（Ａ）に示したＥＥＭＯＳ回路を基本単位として形成されている。ただし、従来のＣＭＯＳ回路に比べると消費電力は若干上がってしまう。
【０１３７】
なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらにゲート側駆動回路を設けても良い。
【０１３８】
また、デジタル駆動させる場合は、図２０に示すように、画素部９４を設け、その周りに設けるサンプリング回路の代わりにラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。なお、シフトレジスタ９３ａ、９５ａとしては図１６に示したシフトレジスタを用いれば良い。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。
【０１３９】
なお、上記構成は、図１４に示した製造工程に従って実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
【０１４０】
［実施例２］
ここでは、Ｐチャネル型の逆スタガ型ＴＦＴを作製する例について図２１を用い、以下に説明する。
【０１４１】
本実施例は、実施例１とドーピング工程が異なるだけであり、他の工程は同一であるので、同一である工程の説明は簡略に示す。
【０１４２】
まず、実施例１と同様に、基板３０１上にゲート配線３０２を形成した後、ゲート絶縁膜３０３ａ、３０３ｂを形成する。次いで、実施例１に従って半導体層３０４を形成する。（図２１（Ａ））
【０１４３】
次いで、実施例１に従って絶縁層３０５を形成する。（図２１（Ｂ））
【０１４４】
次いで、絶縁層３０５をマスクとして半導体層にｐ型を付与する不純物元素を添加する工程を行ない、不純物領域（ｐ+ 領域）３０６、３０７を形成する。（図２１（Ｃ））半導体材料に対してｐ型を付与する不純物元素としては、１３族に属する不純物元素、例えばＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ等を用いることができる。本実施例ではプラズマドーピング法を用い、ｐ型を付与する不純物元素としてＢ（ボロン）を用いた。ドーピングガスには水素で１〜１０％に希釈されたジボラン（Ｂ2Ｈ6）を用いた。他のドーピング方法としてイオン注入法を用いることもできる。
【０１４５】
次いで、実施例１に従って全面に層間絶縁膜３０７を形成する。（図２１（Ｃ））
【０１４６】
次いで、層間絶縁膜３０７の形成後、または層間絶縁膜３０７形成前にファーネスアニール、レーザーアニールまたはランプアニールにより不純物イオンの活性化およびドーピング時の損傷の回復を図る。
【０１４７】
そして、公知の技術を用いてコンタクトホールを形成した後、配線３０８、３０９を形成して、図２１（Ｅ）に示す状態を得る。この配線３０８、３０９はソース配線またはドレイン配線として機能する。最後に水素雰囲気中で熱処理を行い、全体を水素化してＰチャネル型ＴＦＴが完成する。
【０１４８】
なお、本実施例では、１回のドーピング工程しか行っておらず、ＬＤＤ領域を形成していないが、レジストを利用して実施例１と同様にＬＤＤ領域を形成してもよい。
【０１４９】
また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行ない、ＴＦＴのしきい値制御を行う工程（チャネルドーピング工程とも呼ぶ）を加えてもよい。
【０１５０】
本実施例で示すＰチャネル型ＴＦＴを用いて基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。例えば、液晶表示装置の駆動回路を全てＰチャネル型ＴＦＴで構成することも可能である。
【０１５１】
また、実施例１の画素部の画素ＴＦＴに用いたＮチャネル型ＴＦＴに代えて、本実施例のＰチャネル型ＴＦＴを用いることも可能である。
【０１５２】
従って、駆動回路と画素部とを同一基板上に形成したアクティブマトリクス基板上の全てのＴＦＴをＰチャネル型ＴＦＴとすることもできる。アクティブマトリクス基板上の全てのＴＦＴをＰチャネル型ＴＦＴで構成すれば、Ｎチャネル型ＴＦＴを形成する工程を省略できるため、液晶表示装置の製造工程を簡略化することができる。また、それに伴って製造工程の歩留まりが向上し、液晶表示装置の製造コストを下げることができる。
【０１５３】
また、こうして得られるアクティブマトリクス基板を用いて、実施例１と同様に図１８に示す液晶表示装置を形成することもできる。
【０１５４】
また、本実施例は実施例１と組み合わせることができる。
【０１５５】
［実施例３］
ここでは、同一基板上にＮチャネル型逆スタガ型ＴＦＴ及びＰチャネル型の逆スタガ型ＴＦＴを作製する例について図２２、図２３を用い、以下に説明する。
【０１５６】
本実施例は、実施例１とドーピング工程が異なるだけであり、他の工程は同一であるので、同一である工程の説明は簡略に示す。
【０１５７】
まず、実施例１と同様に、基板４００上にゲート配線４０１、４０２を形成した後、ゲート絶縁膜４０３ａ、４０３ｂを形成する。次いで、実施例１に従って半導体層４０４、４０５を形成する。（図２２（Ａ））
【０１５８】
次いで、実施例１に従って絶縁層４０６、４０７を形成する。（図２２（Ｂ））
【０１５９】
次いで、フォトマスクを用いてＮチャネル型ＴＦＴとなる半導体層の一部を覆うレジストマスク４０８及びＰチャネル型ＴＦＴとなる半導体層を覆うレジストマスク４０９を形成し、半導体層にｎ型を付与する不純物元素を添加するドーピング工程を行ない、第１の不純物領域（ｎ+ 領域）４１０ａを形成する。（図２２（Ｃ））
【０１６０】
次いで、レジストマスク４０８、４０９を除去した後、絶縁層４０６、４０７をマスクとして半導体層にｎ型を付与する不純物元素を添加する２回目のドーピング工程を行ない、第２の不純物領域（ｎ- 領域）４１２を形成する。（図２２（Ｄ））この工程において、さらに不純物が添加されて第１の不純物領域４１０ｂが形成される。
【０１６１】
次いで、フォトマスクを用いてＮチャネル型ＴＦＴを覆うレジストマスク４１４を形成し、半導体層にｐ型を付与する不純物元素を添加する工程を行ない、第３の不純物領域（ｐ+ 領域）４１３を形成する。（図２３（Ａ））
【０１６２】
次いで、レジストマスク４１４を除去した後、ファーネスアニール、レーザーアニールまたはランプアニールにより不純物イオンの活性化およびイオン添加時の損傷の回復を図る。この工程の際、同時に、結晶化の際に触媒として使用したニッケルがリンを含む不純物領域（４１０ｂ、４１２、４１３）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１６３】
以上の工程を経て、Ｎチャネル型ＴＦＴのソース領域、ドレイン領域、低濃度不純物領域、及びチャネル形成領域が形成され、Ｐチャネル型ＴＦＴのソース領域、ドレイン領域、及びチャネル形成領域が形成される。
【０１６４】
次いで、実施例１に従って全面に層間絶縁膜４１５を形成する。（図２３（Ｂ））
【０１６５】
そして、公知の技術を用いてコンタクトホールを形成した後、配線４１６〜４１９を形成して、図２３（Ｃ）に示す状態を得る。この配線４１６〜４１９はソース配線またはドレイン配線として機能する。最後に水素雰囲気中で熱処理を行い、全体を水素化してＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴが完成する。
【０１６６】
なお、本実施例でのドーピング順序（ｎ+ 領域→ｎ- 領域→ｐ+ 領域）に限定されず、例えば、ｐ+ 領域→ｎ- 領域→ｎ+ 領域の順とすることも可能である。
【０１６７】
また、上記本実施例においてチャネル形成領域へ微量な不純物元素の添加を行ない、ＴＦＴのしきい値制御を行う工程（チャネルドーピング工程とも呼ぶ）を加えてもよい。
【０１６８】
本実施例で示すＮチャネル型ＴＦＴ及びＰチャネル型ＴＦＴを用いて相補的に結合させた回路はＣＭＯＳ回路と呼ばれ、半導体回路を構成する基本回路である。
【０１６９】
ここで、ＣＭＯＳ回路の一例を図２４に示す。
【０１７０】
図２４で示すＣＭＯＳ回路はインバータ回路とも呼ばれ、半導体回路を構成する基本回路である。
【０１７１】
図２４（Ａ）は図２４（Ｂ）の上面図に相当する図であり、図２４（Ａ）において、点線Ａ−Ａ'で切断した部分が、図２４（Ｂ）のＣＭＯＳ回路の断面構造に相当する。また、図２４（Ｃ）は、図２４（Ａ）及び図２４（Ｂ）に対応する回路図である。
【０１７２】
図２４（Ｂ）において、いずれのＴＦＴ（薄膜トランジスタ）も基板５０１上に形成されている。ＣＭＯＳ回路のＰチャネル型ＴＦＴには、ゲート電極５０２が形成され、その上に窒化珪素からなる第１絶縁膜５０３、酸化珪素からなる第２絶縁膜５０４が設けられている。第２絶縁膜上には、活性層としてｐ+ 領域５１２（ドレイン領域）、５１５（ソース領域）とチャネル形成領域５１４とが形成される。本実施例では工程数を低減するため、Ｐチャネル型ＴＦＴに前記高濃度不純物領域と前記チャネル形成領域の間に低濃度不純物領域（ＬＤＤ領域）を設けていないが、特に限定されず作製してもよい。チャネル形成領域５１４は絶縁層５１３で保護される。絶縁層５１３及び半導体層を覆う第１の層間絶縁膜５１７にコンタクトホールが形成され、ｐ+ 領域５１２、５１５に配線５１８、５２０が接続され、さらにその上にパッシベーション膜５１９が形成される。
【０１７３】
また、Ｎチャネル型のＴＦＴは、活性層としてｎ+ 領域（ソース領域）５０５、ｎ+ 領域５１１（ドレイン領域）と、チャネル形成領域５０９と、前記ｎ+ 型領域とチャネル形成領域の間にｎ- 型領域５０６、５１０が形成される。なお、ドレイン領域に接するｎ- 型領域５１０はｎ- 型領域５０６より幅を大きく形成して信頼性を向上させた。絶縁膜５０８の上を覆う第１の層間絶縁膜５１７にコンタクトホールが形成され、ｎ+ 型領域５０５、５１１には配線５１６、５１８が形成され、さらにその上にパッシベーション膜５１９が形成される。なお、半導体層以外の部分は、上記Ｐチャネル型ＴＦＴと概略同一構造であり簡略化のため説明を省略する。５０７は５１３と同じ機能を有する絶縁膜である。
【０１７４】
このようなＣＭＯＳ回路を組み合わせることで基本論理回路を構成したり、さらに複雑なロジック回路（信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路など）をも構成することができ、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１７５】
例えば、本実施例のＣＭＯＳ回路を備えた駆動回路とＮチャネル型ＴＦＴからなる画素ＴＦＴを備えた画素部とを同一基板上に形成したアクティブマトリクス基板を形成することができる。また、本実施例のＣＭＯＳ回路を備えた駆動回路とＰチャネル型ＴＦＴからなる画素ＴＦＴを備えた画素部とを同一基板上に形成したアクティブマトリクス基板を形成することができる。
【０１７６】
また、こうして得られるアクティブマトリクス基板を用いて、実施例１に従えば、同様に図１８に示す液晶表示装置を形成することもできる。
【０１７７】
また、本実施例は実施例１または実施例２と自由に組み合わせることができる。
【０１７８】
［実施例４］
ここでは、上記実施例１〜３で得られるＴＦＴを用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例について図２５、図２６を用い、以下に説明する。
【０１７９】
同一の絶縁体上に画素部とそれを駆動する駆動回路を有した発光装置の例（但し封止前の状態）を図２５に示す。なお、駆動回路には基本単位となるＣＭＯＳ回路を示し、画素部には一つの画素を示す。このＣＭＯＳ回路は実施例３に従えば得ることができる。
【０１８０】
図２５において、６００は絶縁体であり、その上にはＮチャネル型ＴＦＴ６０１、Ｐチャネル型ＴＦＴ６０２、Ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ６０３およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ６０４が形成されている。また、本実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。
【０１８１】
Ｎチャネル型ＴＦＴ６０１およびＰチャネル型ＴＦＴ６０２の説明は実施例３を参照すれば良いので省略する。また、スイッチングＴＦＴ６０３はソース領域およびドレイン領域の間に二つのチャネル形成領域を有した構造（ダブルゲート構造）となっているが、実施例２でのＰチャネル型ＴＦＴの構造の説明を参照すれば容易に理解できるので説明は省略する。なお、本実施例はダブルゲート構造に限定されることなく、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１８２】
また、電流制御ＴＦＴ６０４のドレイン領域６０５の上には第２層間絶縁膜６０７が設けられる前に、第１層間絶縁膜６０６にコンタクトホールが設けられている。これは第２層間絶縁膜６０７にコンタクトホールを形成する際に、エッチング工程を簡単にするためである。第２層間絶縁膜６０７にはドレイン領域６０５に到達するようにコンタクトホールが形成され、ドレイン領域６０５に接続された画素電極６０８が設けられている。画素電極６０８はＥＬ素子の陰極として機能する電極であり、周期表の１族もしくは２族に属する元素を含む導電膜を用いて形成されている。本実施例では、リチウムとアルミニウムとの化合物からなる導電膜を用いる。
【０１８３】
次に、６１３は画素電極６０８の端部を覆うように設けられた絶縁膜であり、本明細書中ではバンクと呼ぶ。バンク６１３は珪素を含む絶縁膜もしくは樹脂膜で形成すれば良い。樹脂膜を用いる場合、樹脂膜の比抵抗が１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子もしくは金属粒子を添加すると、成膜時の絶縁破壊を抑えることができる。
【０１８４】
また、ＥＬ素子６０９は画素電極（陰極）６０８、ＥＬ層６１１および陽極６１２からなる。陽極６１２は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。
【０１８５】
なお、本明細書中では発光層に対して正孔注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注入層もしくは電子阻止層を組み合わせた積層体をＥＬ層と定義する。
【０１８６】
ＥＬ層は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。
【０１８７】
なお、ここでは図示しないが陽極６１２を形成した後、ＥＬ素子６０９を完全に覆うようにしてパッシベーション膜を設けることは有効である。パッシベーション膜としては、炭素膜、窒化シリコン膜もしくは窒化酸化シリコン膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１８８】
次いで、ＥＬ素子を保護するための封止（または封入）工程まで行った後のＥＬ表示装置について図２６（Ａ）、（Ｂ）を用いて説明する。
【０１８９】
図２６（Ａ）は、ＥＬ素子の封止までを行った状態を示す上面図、図２６（Ｂ）は図２６（Ａ）をＡ−Ａ’で切断した断面図である。点線で示された７０１は画素部、７０２はソース側駆動回路、７０３はゲート側駆動回路である。また、７０４はカバー材、７０５は第１シール材、７０６は第２シール材である。
【０１９０】
なお、７０７はソース側駆動回路７０２及びゲート側駆動回路７０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）７０８からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。
【０１９１】
次に、断面構造について図２６（Ｂ）を用いて説明する。絶縁体７００の上方には画素部、ソース側駆動回路７０９が形成されており、画素部は電流制御ＴＦＴ７１０とそのドレインに電気的に接続された画素電極７１１を含む複数の画素により形成される。また、ソース側駆動回路７０９はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。なお、絶縁体７００には偏光板（代表的には円偏光板）を貼り付けても良い。
【０１９２】
また、画素電極７１１の両端にはバンク７１２が形成され、画素電極７１１上にはＥＬ層７１３およびＥＬ素子の陽極７１４が形成される。陽極７１４は全画素に共通の配線としても機能し、接続配線７１５を経由してＦＰＣ７１６に電気的に接続されている。さらに、画素部及びソース側駆動回路７０９に含まれる素子は全てパッシベーション膜（図示しない）で覆われている。
【０１９３】
また、第１シール材７０５によりカバー材７０４が貼り合わされている。なお、カバー材７０４とＥＬ素子との間隔を確保するためにスペーサを設けても良い。そして、第１シール材７０５の内側には空隙７１７が形成されている。なお、第１シール材７０５は水分や酸素を透過しない材料であることが望ましい。さらに、空隙７１７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を設けることは有効である。
【０１９４】
なお、カバー材７０４の表面および裏面には保護膜として炭素膜（具体的にはダイヤモンドライクカーボン膜）を２〜３０ｎｍの厚さに設けると良い。このような炭素膜（ここでは図示しない）は、酸素および水の侵入を防ぐとともにカバー材７０４の表面を機械的に保護する役割をもつ。
【０１９５】
また、カバー材７０４を接着した後、第１シール材７０５の露呈面を覆うように第２シール材７０６を設けている。第２シール材７０６は第１シール材７０５と同じ材料を用いることができる。
【０１９６】
以上のような構造でＥＬ素子を封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いＥＬ表示装置が得られる。
【０１９７】
［実施例５］
本実施例では、実施例４で得られるＥＬ表示装置において、画素部のさらに詳細な上面構造を図２７（Ａ）に、回路図を図２７（Ｂ）に示す。図２７（Ａ）及び図２７（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１９８】
スイッチングＴＦＴ８０２のソースはソース配線８１５に接続され、ドレインはドレイン配線８０５に接続される。また、ドレイン配線８０５は電流制御ＴＦＴ８０６のゲート電極８０７に電気的に接続される。また、電流制御ＴＦＴ８０６のソースは電流供給線８１６に電気的に接続され、ドレインはドレイン配線８１７に電気的に接続される。また、ドレイン配線８１７は点線で示される画素電極（陰極）８１８に電気的に接続される。
【０１９９】
このとき、８１９で示される領域には保持容量が形成される。保持容量８１９は、電流供給線８１６と電気的に接続された半導体膜８２０、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート電極８０７との間で形成される。また、ゲート電極８０７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線８１６で形成される容量も保持容量として用いることが可能である。
【０２００】
［実施例６］
本実施例では実施例４または実施例５に示したＥＬ表示装置の回路構成例を図２８に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路９０１、画素部９０６及びゲート側駆動回路９０７を有している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称である。
【０２０１】
ソース側駆動回路９０１は、シフトレジスタ９０２、ラッチ（Ａ）９０３、ラッチ（Ｂ）９０４、バッファ９０５を設けている。なお、アナログ駆動の場合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路（トランスファゲート）を設ければ良い。また、ゲート側駆動回路９０７は、シフトレジスタ９０８、バッファ９０９を設けている。
【０２０２】
また、本実施例において、画素部９０６は複数の画素を含み、その複数の画素にＥＬ素子が設けられている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴのドレインに電気的に接続されていることが好ましい。
【０２０３】
これらソース側駆動回路９０１およびゲート側駆動回路９０７は実施例１〜３で得られるＮチャネル型ＴＦＴまたはＰチャネル型ＴＦＴで形成されている。
【０２０４】
なお、図示していないが、画素部９０６を挟んでゲート側駆動回路９０７の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。
【０２０５】
なお、上記構成は、実施例１乃至３のいずれか一に示した製造工程に従ってＴＦＴを作製することによって実現することができる。
【０２０６】
［実施例７］
本実施例では、画素部及び駆動回路に使用するＴＦＴを全てＮチャネル型ＴＦＴで構成したＥＬ表示装置の例を図２９に示す。
【０２０７】
図２９において、１０００は絶縁体であり、その上にはＮチャネル型ＴＦＴ１００１、Ｎチャネル型ＴＦＴ１００２、Ｎチャネル型ＴＦＴからなるスイッチングＴＦＴ１００３およびＮチャネル型ＴＦＴからなる電流制御ＴＦＴ１００４が形成されている。また、本実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。なお、Ｎチャネル型ＴＦＴの説明は実施例１を参照すれば良いので省略する。また、ＥＬ表示装置の説明は実施例４を参照すれば良いので省略する。
【０２０８】
以下に、全てＥ型ＮＴＦＴでソース側駆動回路およびゲート側駆動回路を形成した場合について図３０〜図３２を用いて説明する。本実施例ではシフトレジスタの代わりにＮチャネル型ＴＦＴのみを用いたデコーダを用いる。
【０２０９】
図３０はゲート側駆動回路の例である。図３０において、１１００がゲート側駆動回路のデコーダ、１１０１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０２１０】
まずゲート側デコーダ１１００を説明する。まず１１０２はデコーダ１１００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０２１１】
選択線１１０２は図３１のタイミングチャートに示す信号を伝送する。図３１に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０２１２】
また、１１０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１１０３bは第２段のＮＡＮＤ回路、１１０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本実施例ではデコーダ１１００が複数のＮＡＮＤ回路からなる。
【０２１３】
また、ＮＡＮＤ回路１１０３a〜１１０３cは、Ｎチャネル型ＴＦＴ１１０４〜１１０９が組み合わされてＮＡＮＤ回路を形成している。また、Ｎチャネル型ＴＦＴ１１０４〜１１０９の各々のゲートは選択線１１０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０２１４】
また、ＮＡＮＤ回路１１０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するＮチャネル型ＴＦＴ１１０４〜１１０６は、互いに並列に接続されており、共通のソースとして負電源線（ＶDL）１１１０に接続され、共通のドレインとして出力線１１１１に接続されている。
【０２１５】
本実施例において、ＮＡＮＤ回路は直列に接続されたｎ個のＮチャネル型ＴＦＴおよび並列に接続されたｎ個のＮチャネル型ＴＦＴを含む。
【０２１６】
次に、バッファ部１１０１はＮＡＮＤ回路１１０３a〜１１０３cの各々に対応して複数のバッファ１１１３a〜１１１３cにより形成されている。但しバッファ１１１３a〜１１１３cはいずれも同一構造で良い。
【０２１７】
また、バッファ１１１３a〜１１１３cはＮチャネル型ＴＦＴ１１１４〜１１１６を用いて形成される。
【０２１８】
本実施例において、バッファ１１１３a〜１１１３cは第１のＮチャネル型ＴＦＴ（Ｎチャネル型ＴＦＴ１１１４）および第１のＮチャネル型ＴＦＴに直列に接続され、且つ、第１のＮチャネル型ＴＦＴのドレインをゲートとする第２のＮチャネル型ＴＦＴ（Ｎチャネル型ＴＦＴ１１１５）を含む。
【０２１９】
また、Ｎチャネル型ＴＦＴ１１１６（第３のＮチャネル型ＴＦＴ）はリセット信号線（Reset）をゲートとし、負電源線（ＶDL）１１１９をソースとし、ゲート配線１１１８をドレインとする。なお、負電源線（ＶDL）１１１９は接地電源線（ＧＮＤ）としても構わない。
【０２２０】
なお、Ｎチャネル型ＴＦＴ１１１６は正電圧が加えられたゲート配線１１１８を強制的に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線１１１８の選択期間が終了したら。リセット信号を入力してゲート配線１１１８に負電圧を加える。但しＮチャネル型ＴＦＴ１１１６は省略することもできる。
【０２２１】
次に、ソース側駆動回路の構成を図３２に示す。図３２に示すソース側駆動回路はデコーダ１１２１、ラッチ１１２２およびバッファ部１１２３を含む。
【０２２２】
図３２に示すソース側駆動回路の場合、ラッチ１１２２は第１段目のラッチ１１２４および第２段目のラッチ１１２５からなる。また、第１段目のラッチ１１２４および第２段目のラッチ１１２５は、各々ｍ個のＮチャネル型ＴＦＴ１１２６a〜１１２６cで形成される複数の単位ユニット１１２７を有する。デコーダ１１２１からの出力線１１２８は単位ユニット１１２７を形成するｍ個のＮチャネル型ＴＦＴ１１２６a〜１１２６cのゲートに入力される。なお、ｍは任意の整数である。
【０２２３】
そして、Ｎチャネル型ＴＦＴ１１２６a〜１１２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１１２９に接続される。即ち、出力線１１２８に正電圧が加えられると一斉にＮチャネル型ＴＦＴ１１２６a〜１１２６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Ｎチャネル型ＴＦＴ１１２６a〜１１２６cの各々に接続されたコンデンサ１１３０a〜１１３０cに保持される。
【０２２４】
また、第２段目のラッチ１１２５も複数の単位ユニット１１２７bを有し、単位ユニット１１２７bはｍ個のＮチャネル型ＴＦＴ１１３１a〜１１３１cで形成される。Ｎチャネル型ＴＦＴ１１３１a〜１１３１cのゲートはすべてラッチ信号線１３２に接続され、ラッチ信号線１１３２に負電圧が加えられると一斉にＮチャネル型ＴＦＴ１１３１a〜１１３１cがオン状態となる。
【０２２５】
その結果、コンデンサ１１３０a〜１１３０cに保持されていた信号が、Ｎチャネル型ＴＦＴ１１３１a〜１１３１cの各々に接続されたコンデンサ１１３３a〜１１３３cに保持されると同時にバッファ１１２３へと出力される。そして、バッファを介してソース配線１１３４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０２２６】
以上のように、Ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてＮチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０２２７】
なお、ソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチップとする場合にも本実施例は実施できる。
【０２２８】
また、本実施例では、Ｅ型ＮＴＦＴのみを用いて駆動回路を構成したがＥ型ＮＴＦＴおよびＤ型ＮＴＦＴを組み合わせて形成してもよい。
【０２２９】
［実施例８］
本実施例では、画素部及び駆動回路に使用するＴＦＴを全てＰチャネル型ＴＦＴで構成したＥＬ表示装置の例を図３３に示す。
【０２３０】
図３３において、１２００は絶縁体であり、その上にはＰチャネル型ＴＦＴ１２０１、Ｐチャネル型ＴＦＴ１２０２、Ｐチャネル型ＴＦＴからなるスイッチングＴＦＴ１２０３およびＰチャネル型ＴＦＴからなる電流制御ＴＦＴ１２０４が形成されている。また、本実施例では、ＴＦＴはすべて逆スタガ型ＴＦＴで形成されている。なお、Ｐチャネル型ＴＦＴの説明は実施例２を参照すれば良いので省略する。
【０２３１】
本実施例では、電流制御ＴＦＴ１２０４の上には層間絶縁膜１２０５、１２０６が形成され、その上に電流制御ＴＦＴ１２０４のドレインと電気的に接続する画素電極１２０７が形成される。本実施例では、仕事関数の大きい透明導電膜からなる画素電極１２０７がＥＬ素子の陽極として機能する。
【０２３２】
そして、実施例４と同様に画素電極１２０７の上にはバンク１２０８が形成される。
【０２３３】
次ぎに、画素電極１２０７の上にはＥＬ層１２０９が形成される。そのＥＬ層１２０９の上には周期表の１族または２族に属する元素を含む導電膜からなる陰極１２１０が設けられる。こうして、画素電極（陽極）１２０７、ＥＬ層１２０９及び陰極１２１０からなるＥＬ素子１２１１が形成される。
【０２３４】
但し、本実施例は実施例４とはＥＬ素子からの光の放射方向が異なり、絶縁体１２００は透明でなければならない。
【０２３５】
次ぎに、一般的なシフトレジスタの代わりに図１に示すようなＰチャネル型ＴＦＴを用いたデコーダを用いて駆動回路を形成した例を示す。なお、図３４はゲート側駆動回路の例である。
【０２３６】
図１において、１３００がゲート側駆動回路のデコーダ、１３０１がゲート側駆動回路のバッファ部である。
【０２３７】
まずゲート側デコーダ１３００を説明する。まず１３０２はデコーダ１００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。
【０２３８】
選択線１３０２は図３５のタイミングチャートに示す信号を伝送する。図３５に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０２３９】
また、１３０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、１３０３bは第２段のＮＡＮＤ回路、１３０３cは第ｎ段のＮＡＮＤである。
【０２４０】
また、ＮＡＮＤ回路１３０３a〜１３０３cは、Ｐチャネル型ＴＦＴ１３０４〜１３０９が組み合わされてＮＡＮＤ回路を形成している。
【０２４１】
また、ＮＡＮＤ回路１３０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するＰチャネル型ＴＦＴ１３０４〜１３０６は、互いに並列に接続されており、共通のソースとして正電源線（ＶDH）１３１０に接続され、共通のドレインとして出力線１３１１に接続されている。
【０２４２】
次に、バッファ１０１はＮＡＮＤ回路１３０３a〜１３０３cの各々に対応して複数のバッファ１３１３a〜１３１３cにより形成されている。但しバッファ１３１３a〜１３１３cはいずれも同一構造で良い。また、バッファ１３１３a〜１３１３cは一導電型ＴＦＴとしてＰチャネル型ＴＦＴ１３１４〜１３１６を用いて形成される。
【０２４３】
また、Ｐチャネル型ＴＦＴ１３１６はリセット信号線（Reset）をゲートとし、正電源線１３１９をソースとし、ゲート配線１３１８をドレインとする。なお、接地電源線１３１７は負電源線（但し画素のスイッチング素子として用いるＰチャネル型ＴＦＴがオン状態になるような電圧を与える電源線）としても構わない。
【０２４４】
次に、ソース側駆動回路の構成を図３６に示す。図３６に示すソース側駆動回路はデコーダ１４０１、ラッチ１４０２およびバッファ１４０３を含む。なお、デコーダ１４０１およびバッファ１４０３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０２４５】
図３６に示すソース側駆動回路の場合、ラッチ１４０２は第１段目のラッチ１４０４および第２段目のラッチ１４０５からなる。また、第１段目のラッチ１４０４および第２段目のラッチ１４０５は、各々ｍ個のＰチャネル型ＴＦＴ１４０６a〜１４０６cで形成される複数の単位ユニット１４０７ａ、１４０７ｂを有する。
【０２４６】
そして、Ｐチャネル型ＴＦＴ１４０６a〜１４０６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）１４０９に接続される。出力線１４０８に負電圧が加えられると一斉にＰチャネル型ＴＦＴ１４０６a〜１４０６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、Ｐチャネル型ＴＦＴ１４０６a〜１４０６cの各々に接続されたコンデンサ１４１０a〜１４１０cに保持される。
【０２４７】
また、第２段目のラッチ１４０５も複数の単位ユニット１４０７bを有し、単位ユニット１４０７bはｍ個のＰチャネル型ＴＦＴ１４１１a〜１４１１cで形成される。Ｐチャネル型ＴＦＴ１４１１a〜１４１１cのゲートはすべてラッチ信号線１４１２に接続され、ラッチ信号線１４１２に負電圧が加えられると一斉にＰチャネル型ＴＦＴ１４１１a〜１４１１cがオン状態となる。
【０２４８】
その結果、コンデンサ１４１０a〜１４１０cに保持されていた信号が、Ｐチャネル型ＴＦＴ１４１１a〜１４１１cの各々に接続されたコンデンサ１４１３a〜１４１３cに保持されると同時にバッファ１４０３へと出力される。そして、バッファを介してソース配線１４１４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０２４９】
以上のように、Ｐチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてＰチャネル型ＴＦＴで形成することが可能となる。従って、アクティブマトリクス型の電気光学装置を作製する上でＴＦＴ工程の歩留まりおよびスループットを大幅に向上させることができ、製造コストを低減することが可能となる。
【０２５０】
［実施例９］
本実施例では、基板上に形成されたＴＦＴ及びＥＬ素子をプラスチック基板に移す工程の一例を図３７、図３８に説明する。
【０２５１】
図３７（Ａ）において、１５００は素子が形成される基板（以下、素子形成基板という）であり、その上には非晶質シリコン膜からなる分離層１５０１が１００〜５００ｎｍ（本実施の形態では３００ｎｍ）の厚さに形成される。本実施の形態では素子形成基板（第１の基板）１５００としてガラス基板を用いるが、石英基板、シリコン基板、金属基板もしくはセラミックス基板を用いても構わない。なお、本明細書中では、半導体素子もしくは発光素子が形成された基板全体を指して素子形成基板と呼ぶ場合もある。
【０２５２】
また、分離層１５０１の成膜は減圧熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法もしくは蒸着法を用いれば良い。分離層１５０１の上には下地絶縁膜が２００ｎｍの厚さに形成される。
【０２５３】
以降の工程は、実施例４に従ってＥＬ素子を作製する。
【０２５４】
次いで、ＥＬ素子の陰極を絶縁膜で覆った後、図３７（Ｂ）に示すように、第１接着層１５０３により素子を固定するための基板（以下、固定基板という）１５０２を貼り合わせる。
【０２５５】
次に、図３７（Ｃ）に示すように、ＥＬ素子の形成された第１の基板１５００全体を、フッ化ハロゲンを含むガス中に晒し、分離層１５０１の除去を行う。このとき、ＴＦＴ及びＥＬ素子は薄膜を積層して形成されているが、固定基板１５０２に移された形で残る。本実施例ではフッ化ハロゲンとして三フッ化塩素（ＣｌＦ3）を用い、希釈ガスとして窒素を用いる。希釈ガスとしては、アルゴン、ヘリウムもしくはネオンを用いても良い。
【０２５６】
この場合、シリコン膜はエッチングされるが、プラスチックフィルム、ガラス基板、ポリイミド膜、酸化シリコン膜はエッチングされない。即ち、三フッ化塩素ガスに晒すことで分離層１５０１が選択的にエッチングされ、最終的には完全に除去される。なお、同じくシリコン膜で形成されている活性層はゲート絶縁膜に覆われているため三フッ化塩素ガスに晒されることがなく、エッチングされることはない。
【０２５７】
こうして固定基板１５０２にＴＦＴ及びＥＬ素子を移したら、図３８（Ａ）に示すように、第２接着層１５０８を形成し、プラスチック基板である第２基板１５０５を貼り合わせる。なお、第２の基板１５０５には、画素部において、各画素及びＴＦＴの位置に対応するカラーフィルタ１５０６が設けられ、端子部において端子接続部１５０７と、露呈した配線と接するように端子接続部上に設けられた導電性フィラーを含む導電異方性接着剤１５０９とが設けられている。
【０２５８】
こうして第１の基板１５００から第２の基板１５０５へとＴＦＴ及びＥＬ素子が移される。その結果、図３８（Ｂ）に示したように、第２の基板１５０５上に画素部１５１２、駆動回路部１５１１、端子部１５１０が設けられたフレキシブルなＥＬ表示装置を得ることができる。
【０２５９】
また、固定基板１５０２と第２の基板１５０５を同一材料（プラスチックフィルム）とすると熱膨張係数が等しくなるので、温度変化による応力歪みの影響を受けにくくすることができる。
【０２６０】
また、本実施例は実施例４乃至８のいずれか一と自由に組み合わせることが可能である。
【０２６１】
［実施例１０］
本願発明を実施して形成された駆動回路部や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０２６２】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３９、図４０及び図４１に示す。
【０２６３】
図３９（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の駆動回路に適用することができる。
【０２６４】
図３９（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の駆動回路に適用することができる。
【０２６５】
図３９（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の駆動回路に適用できる。
【０２６６】
図３９（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２やその他の駆動回路に適用することができる。
【０２６７】
図３９（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に適用することができる。
【０２６８】
図３９（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の駆動回路に適用することができる。
【０２６９】
図４０（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０２７０】
図４０（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０２７１】
なお、図４０（Ｃ）は、図４０（Ａ）及び図４０（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図４０（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２７２】
また、図４０（Ｄ）は、図４０（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図４０（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２７３】
ただし、図４０に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０２７４】
図４１（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の駆動回路に適用することができる。
【０２７５】
図４１（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の駆動回路に適用することができる。
【０２７６】
図４１（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０２７７】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜９のどのような組み合わせからなる構成を用いても実現することができる。
【０２７８】
［実施例１１］
実施の形態３でリン元素を添加した半導体膜をゲッタリングサイトとするゲッタリング方法の一例を示したが、本実施例は、希ガス元素を含む半導体膜、或いは希ガス元素を添加した半導体膜をゲッタリングサイトとするゲッタリング方法の一例を以下に示す。なお、一般にゲッタリングは半導体中に取り込まれた金属不純物が、何らかのエネルギーでゲッタリングサイトに偏析して、素子の能動領域の不純物濃度を低減させる技術として知られている。
【０２７９】
以下、図４５を用いて説明する。
【０２８０】
まず、実施例１に従って、基板１６０１上にゲート配線（ゲート電極含む）を形成する。基板１６０１としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板等を用いることができる。ここではガラス基板を用いるため、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等の絶縁膜から成る下地絶縁膜（図示しない）を形成する。この下地絶縁膜として窒化シリコン膜の単層を用いることが好ましい。窒化シリコン膜を用いた場合、ガラス基板に含まれるアルカリ金属が後に形成される半導体膜中に拡散するのを防止するブロッキング層としての効果に加え、後に行われるゲッタリング工程でゲッタリング効率を向上させる効果も有する。ただし、特に下地絶縁膜は形成しなくともよい。
【０２８１】
次いで、単層構造または積層構造を有するゲート配線（ゲート電極含む）１６０２を形成する。ゲート配線１６０２の形成手段としてはスパッタ法、蒸着法、熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法等を用いて１０〜１０００ｎｍ、好ましくは３０〜３００ｎｍの膜厚範囲の導電膜を形成した後、公知のパターニング技術で形成する。また、ゲート配線１６０２の材料としては、導電性材料または半導体材料を主成分とする材料、例えばＴａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｃｒ（クロム）等の高融点金属材料、これら金属材料とシリコンとの化合物であるシリサイド、Ｎ型又はＰ型の導電性を有するポリシリコン等の材料、低抵抗金属材料Ｃｕ（銅）、Ａｌ（アルミニウム）等を主成分とする材料層を少なくとも一層有する構造であれば特に限定されることなく用いることができる。また、ゲート配線を保護するための陽極酸化膜または酸化膜を形成する構成としてもよい。
【０２８２】
次いで、ゲート絶縁膜を形成する。ゲート絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜（ＳｉＯx Ｎy ）、有機樹脂膜（ＢＣＢ（ベンゾシクロブテン）膜）、またはこれらの積層膜等を１００〜４００ｎｍの膜厚範囲で用いることができる。ゲート絶縁膜の形成手段としては熱ＣＶＤ法、プラズマＣＶＤ法、減圧熱ＣＶＤ法、蒸着法、スパッタ法、塗布法等の形成方法を用いることができる。ここでは、積層構造のゲート絶縁膜１６０３ａ、１６０３ｂを用いた。下層のゲート絶縁膜１６０３ａは、窒化シリコン膜を膜厚１０ｎｍ〜６０ｎｍの膜厚範囲で形成する。窒化シリコン膜を用いた場合、ガラス基板に含まれるアルカリ金属が後に形成される半導体膜中に拡散するのを防止するブロッキング層としての効果に加え、後に行われるゲッタリング工程でゲッタリング効率を向上させる効果も有する。ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜と接するゲート絶縁膜を窒化シリコン膜とすることは極めて有効である。また、酸化窒化シリコン膜、窒化シリコン膜とを順次積層した積層構造を用いてもよい。
【０２８３】
次いで、下地絶縁膜上にプラズマＣＶＤ法、減圧熱ＣＶＤ法、またはスパッタ法で得られる非晶質半導体膜を形成し、実施形態１に示した結晶化を行い、ゲルマニウムを含む結晶質シリコン膜１６０４を形成する。（図４５（Ａ））
【０２８４】
本実施例では、ゲルマニウムを含む非晶質シリコン膜をプラズマＣＶＤ法により作製し、ＳｉＨ4とＨ2で１０％に希釈されたＧｅＨ4ガスを反応室に導入し、グロー放電分解して基板１６０１上に堆積させる。こうして得られたゲルマニウムを含む非晶質シリコン膜の表面にオゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成した後、全面に重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層を形成する。次に、５００℃にて１時間の加熱処理を行い、ゲルマニウムを含む非晶質シリコン膜中の水素を放出させる。そして、５５０℃にて４時間に加熱処理を行い結晶化を行う。なお、ここでは加熱処理によって結晶化を行ったが、加熱処理に代えて、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプ等のランプ光源からの強光を照射して結晶化を行ってもよい。このようなランプ光源を用いる場合は、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板２０００はそれ自身が歪んで変形することはない。ただし、ランプ光源からの強光を照射して結晶化を行う場合、ゲート配線の材料に用いた金属の耐熱温度を考慮に入れて条件を設定することが必要である。
【０２８５】
こうして、ゲルマニウムを含む非晶質シリコン膜を結晶化させ、ゲルマニウムを含む結晶質シリコン膜１６０４を得ることができる。
【０２８６】
なお、後のゲッタリング処理の際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、ゲルマニウムを含む結晶質シリコン膜１６０４中の酸素濃度（ＳＩＭＳ分析）は、５×１０18／ｃｍ3以下となるように形成することが望ましい。
【０２８７】
また、上記結晶化の後、フッ酸を含むエッチャント、例えば希フッ酸やＦＰＭ（フッ酸、過酸化水素水、純水との混合液）で偏析した金属元素を除去または低減してもよい。また、フッ酸を含むエッチャントで表面をエッチング処理した場合には、上記ランプ光源からの強光を照射して表面を平坦化することが望ましい。
【０２８８】
また、上記結晶化の後、さらに結晶化を改善するためのレーザー光またはランプ光源からの強光の照射を行ってもよい。レーザには波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いればよい。この結晶化を改善するためのレーザー光またはランプ光源からの強光の照射の後にフッ酸を含むエッチャントで偏析した金属元素を除去または低減してもよく、さらにランプ光源からの強光を照射して表面を平坦化してもよい。
【０２８９】
次いで、ゲルマニウムを含む結晶質シリコン膜１６０４中に含まれる金属元素を除去するためにゲッタリング処理を行う。まず、ゲルマニウムを含む結晶質シリコン膜上にバリア層１６０５を形成する。バリア層１６０５としては、金属元素（ここでは主にニッケル）をゲッタリングサイトに貫通させることができ、さらにゲッタリングサイトの除去工程において用いるエッチング液がしみこまない多孔質膜を形成する。ここでは、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜（ＳｉＯx）を用いればよい。本明細書中では、このような性質を有する膜を特に多孔質膜という。また、このバリア層１６０５は極薄いものでよく、自然酸化膜であってもよいし、酸素を含む雰囲気下において紫外線の照射によりオゾンを発生させて酸化させる酸化膜であってもよい。
【０２９０】
次いで、後のゲッタリング処理の際にゲッタリングサイトとして機能する半導体膜１６０６をバリア層１６０５上に形成する。（図４５（Ｂ））この半導体膜１６０６はプラズマＣＶＤ法、減圧熱ＣＶＤ法、またはスパッタ法を用いて形成される非晶質構造を有する半導体膜であってもよいし、結晶構造を有する半導体膜であってもよい。この半導体膜１６０６の膜厚は、５〜５０ｎｍ、好ましくは１０〜２０ｎｍとする。後のゲッタリング処理の際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜１６０６には、酸素（ＳＩＭＳ分析での濃度が５×１０18／ｃｍ3以上、好ましくは１×１０19／ｃｍ3以上）を含有させてゲッタリング効率を向上させることが望ましい。また、希ガス元素を含む条件で成膜した半導体膜を用いてもよい。
【０２９１】
ここでは、プラズマＣＶＤ法やスパッタ法などで成膜した後、希ガス元素をイオンドーピング法またはイオン注入法によって添加して希ガス元素を含む半導体膜（ゲッタリングサイト）１６０７を形成する。（図４５（Ｃ））ここでは、１×１０20〜５×１０21／cm3、好ましくは１×１０20〜１×１０21/cm3の濃度で希ガス元素を含む半導体膜を形成すればよい。
【０２９２】
希ガス元素はＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種であり、これらのイオンを電界で加速して半導体膜に注入することにより、ダングリングボンドや格子歪みを形成してゲッタリングサイトを形成することができる。中でも安価なガスであるＡｒを用いることが望ましい。なお、希ガス元素を添加する処理時間は、１分または２分程度の短時間で高濃度の希ガス元素を半導体膜に添加することができるため、リンを用いたゲッタリングと比較してスループットが格段に向上する。
【０２９３】
また、希ガス元素に加え、Ｈ、Ｈ2、Ｏ、Ｏ2、Ｐから選ばれた一種または複数種を添加してもよく、複数の元素を添加することにより相乗的にゲッタリング効果が得られる。なお、希ガス元素はほとんど拡散しないが、希ガス元素に加えて添加する他の元素が拡散しやすい場合、希ガス元素を含む半導体膜の膜厚を厚めに調節して、添加した他の元素が後の熱処理で結晶質シリコン膜に拡散しないようにすることが好ましい。また、バリア層も他の元素の拡散を防止する機能を有する。
【０２９４】
次いで、熱処理またはランプ光源からの強光の照射を行ってゲッタリングを行う。熱処理によりゲッタリングを行う場合は、窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行えばよい。また、ランプ光源からの強光の照射によりゲッタリングを行う場合には、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。また、熱処理と同時にランプ光源からの強光を照射してもよい。
【０２９５】
このゲッタリングにより、図４５（Ｄ）中の矢印の方向（縦方向）にニッケルが移動し、バリア層１６０５で覆われたゲルマニウムを含む結晶質シリコン膜１６０４に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。リンを用いたゲッタリングと比較して、希ガス元素の添加によるゲッタリングは非常に効果的であり、さらに高濃度、例えば１×１０20〜５×１０21／cm3で添加できるため、結晶化に用いる金属元素の添加量を多くすることができる。即ち、結晶化に用いる金属元素の添加量を多くすることによって結晶化の処理時間をさらに短時間で行うことが可能となる。また、結晶化の処理時間を変えない場合には、結晶化に用いる金属元素の添加量を多くすることによって、さらなる低温で結晶化することができる。また、結晶化に用いる金属元素の添加量を多くすることによって、自然核の発生を低減することができ、良好な結晶質半導体膜を形成することができる。
【０２９６】
上記ゲッタリング処理後、半導体膜からなるゲッタリングサイト１６０７を選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時、バリア層１６０５はエッチングストッパーとして機能する。また、バリア層１６０５はその後フッ酸により除去すれば良い。
【０２９７】
ここで、実際に上記ゲッタリング処理により結晶質シリコン膜中におけるニッケルの低減が行われたかどうか確認した実験結果を示す。
【０２９８】
まず、試料として、ガラス基板上に下地絶縁膜（酸化窒化珪素膜：１５０ｎｍ）を形成した後、ＳｉＨ4と、Ｈ2で１０％に希釈されたＧｅＨ4ガス（流量１０sccm）とを反応室に導入して膜厚５０ｎｍの非晶質シリコン膜を用意した。次いで、ニッケル酢酸水溶液（１０ｐｐｍ）をスピンコートで塗布し、５００℃、１時間の熱処理を行った後、５８０℃、４時間の熱処理を行って非晶質シリコン膜を結晶化させ結晶質シリコン膜を形成した。次いで、結晶質シリコン膜表面をオゾン水で処理することにより形成されるケミカルオキサイド膜からなるバリア層を形成した後、バリア層上に１×１０20〜５×１０21／cm3、好ましくは１×１０20〜１×１０21/cm3の濃度でアルゴン元素を含む膜厚１５０ｎｍの非晶質シリコン膜をスパッタ法にて形成した。その後、５００℃、１時間の熱処理を行ってゲッタリングを行った後、非晶質シリコン膜およびバリア層を除去し、結晶質シリコン膜表面のニッケル密度を測定した。その結果を図４６に示した。ここでニッケル密度は、ＴＸＲＦ（Total Refrection X-Ray Fluorescence:全反射蛍光Ｘ線分光）により表面における単位面積当りのニッケル原子数を測定したものである。また、ゲッタリング処理における熱処理４５０℃、１時間とした試料と、ゲッタリング処理における熱処理なしの試料と、ニッケルを添加しなかった試料とをそれぞれ作製し、比較を行った実験結果も図４６に示す。図４６に示したように希ガス元素を用いたゲッタリング処理によってゲルマニウムを含む結晶質シリコン膜に含まれるニッケル元素を低減することが確認できた。
【０２９９】
その後、得られたゲルマニウムを含む結晶質シリコン膜を所望の形状にエッチング処理して島状に分離された半導体層１６０８を形成する。
【０３００】
以降の工程は、実施例１に従って、ＴＦＴを完成させればよい。その場合、実施例１に示した半導体層３０４に代えて、本実施例で示した半導体層１６０８を用いればよい。本実施例で得られたゲルマニウムを含む結晶質シリコン膜は、[１０１]面の配向率が高く、且つ、膜中の金属元素の濃度が十分低減されているため、ＴＦＴの活性層に用いた場合、優れたＴＦＴの電気特性を示す。
【０３０１】
また、本実施例では実施の形態１の結晶化を用いた例を示したが、特に限定されず、実施の形態２に示した結晶化を用いてもよい。
【０３０２】
また、本実施例のゲッタリング処理に加えて実施の形態３に示したゲッタリング処理を行ってもよい。
【０３０３】
また、ゲート絶縁膜（例えば、窒化珪素膜）上にニッケル元素をスパッタ法で散布した後、ゲルマニウムを含む非晶質シリコン膜を形成し、バリア層を設け、希ガス元素を含む半導体膜を形成した後、加熱処理または強光によってゲルマニウムを含む非晶質シリコン膜の結晶化およびゲッタリングを同時に行ってもよい。
【０３０４】
また、本実施例は実施例１乃至１０のいずれか一と自由に組み合わせることが可能である。
【０３０５】
［実施例１２］
実施の形態３でリンを添加するゲッタリング方法の一例を示したが、リンに代えて希ガス元素を用いてもよい。なお、添加する条件以外は同一であるため、ここでは詳細な説明は省略する。
【０３０６】
本実施例では、実施の形態１または実施の形態２で得られた結晶質シリコン膜に対して、選択的に希ガス元素を添加する。ここでは、アルゴンをイオンドープ法（例えば、５×１０15/cm2のドーズ量）で添加してアルゴンが添加された領域（ゲッタリングサイト）を形成する。ゲッタリングサイトに添加された希ガス元素の濃度を１×１０20〜５×１０21／ｃｍ3とすることが望ましい。
【０３０７】
ゲッタリングサイトを形成した後、熱処理またはランプ光源からの強光の照射を行えば、結晶質シリコン膜中に含まれる金属元素を低減または除去することができる。
【０３０８】
また、本実施例は実施例１乃至１１のいずれか一と自由に組み合わせることが可能である。
【０３０９】
【発明の効果】
本発明により、シリコンを主成分とし、ゲルマニウム含有量が０．１原子％以上１０原子％以下である非晶質半導体膜に金属元素を添加して加熱処理により結晶化すると、ＥＢＳＰ法で観測される｛１０１｝格子面の前記半導体膜の表面となす角が１０度以内である割合が２０％以上であり、かつ、｛００１｝格子面の前記半導体膜の表面となす角が１０度以内である割合が３％以下であり、かつ、｛１１１｝格子面の前記半導体膜の表面となす角が１０度以内である割合が５％以下である結晶質半導体膜を得ることがで可能となり、そのような結晶質半導体膜を用いて逆スタガ型の薄膜トランジスタのチャネル形成領域を形成することができる。
【０３１０】
このような｛１０１｝格子面の配向率の高い結晶質半導体膜を用いた逆スタガ型のＴＦＴは、アクティブマトリクス型の液晶表示装置やＥＬ表示装置を作製するためのＴＦＴとして用いることができる。また、本発明の逆スタガ型のＴＦＴは、従来の半導体基板にて作製されるＬＳＩに代わる薄膜集積回路を実現するＴＦＴとして用いることができる。
【図面の簡単な説明】
【図１】 ＥＢＳＰ法により求められる本発明の結晶質半導体膜の逆極点図。
【図２】 Ｎｉ水溶液濃度と｛１０１｝配向率の関係を示すグラフ。
【図３】 結晶質半導体膜中のＧｅ濃度をＳＩＭＳにより測定した結果を示すグラフ。
【図４】 ＳｉＨ4、ＧｅＨ4、Ｈ2ガスより作製された試料のＣ、Ｎ、Ｏ濃度を表すＳＩＭＳデータ。
【図５】 ＧｅＨ4の添加量と結晶核発生密度との関係を示すグラフ。
【図６】 ＥＢＳＰ装置の構成を説明する図。
【図７】 ＥＰＳＰによる試料測定の概念を説明する図。
【図８】 ＥＢＳＰデータから得られる逆極点図の例。
【図９】 ｛１０１｝配向からのずれ角を説明する図。
【図１０】 ｛１０１｝付近に優先配向している場合の各結晶粒の＜１０１＞方位のゆらぎを説明する図。
【図１１】 本発明の結晶質半導体膜の作製方法を説明する図。
【図１２】 本発明の結晶質半導体膜の作製方法を説明する図。
【図１３】 加熱処理またはレーザー処理後の結晶質半導体膜中のＧｅ濃度をＳＩＭＳにより測定した結果を示すグラフ。
【図１４】 Ｎチャネル型ＴＦＴを作製する工程を説明する図。
【図１５】 ＮＭＯＳ回路の構成を示す図。
【図１６】 シフトレジスタの構成を示す図。
【図１７】 画素部における画素構造の上面図及び断面図。
【図１８】 ＡＭ−ＬＣＤの外観を示す図。
【図１９】 アナログ駆動の表示装置の回路ブロック図。
【図２０】 デジタル駆動の表示装置の回路ブロック図。
【図２１】 Ｐチャネル型ＴＦＴを作製する工程を説明する図。
【図２２】 ＣＭＯＳ構造のＴＦＴを作製する工程を説明する図。
【図２３】 ＣＭＯＳ構造のＴＦＴを作製する工程を説明する図。
【図２４】 ＣＭＯＳ回路の上面図及び断面図及び回路図を説明する図。
【図２５】 ＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図２６】 ＥＬ表示装置の上面図及び断面図。
【図２７】 ＥＬ表示装置の画素の上面図及び回路図。
【図２８】 デジタル駆動のＥＬ表示装置の回路ブロック図。
【図２９】 Ｎチャネル型ＴＦＴで形成したＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図３０】 Ｎチャネル型ＴＦＴで形成したゲート側駆動回路の構成を示す図。
【図３１】 デコーダ入力信号のタイミングチャートを説明する図。
【図３２】 Ｎチャネル型ＴＦＴで形成したソース側駆動回路の構成を示す図。
【図３３】 Ｐチャネル型ＴＦＴで形成したＥＬ表示装置の駆動回路及び画素部の断面構造図。
【図３４】 Ｐチャネル型ＴＦＴで形成したゲート側駆動回路の構成を示す図。
【図３５】 デコーダ入力信号のタイミングチャートを説明する図。
【図３６】 Ｐチャネル型ＴＦＴで形成したソース側駆動回路の構成を示す図。
【図３７】 プラスチック基板を貼り合わせる工程を説明する図。
【図３８】 プラスチック基板を貼り合わせる工程を説明する図。
【図３９】 電子機器の一例を示す図。
【図４０】 電子機器の一例を示す図。
【図４１】 電子機器の一例を示す図。
【図４２】 Ｘ線回折測定と試料あおり角を示す図。
【図４３】 試料あおり角と、回折に寄与する格子面を示す図。
【図４４】 ＥＢＳＰデータから得られる逆極点図の比較例を示す図。
【図４５】 本発明の結晶質半導体膜の作製方法を説明する図。
【図４６】 ゲッタリング後の結晶質シリコン膜表面のニッケル密度を示すグラフ。
Claims (6)
- ガラス基板上にゲート電極を形成し、
前記ゲート電極を覆う様に、窒化シリコンを含むゲート絶縁膜を形成し、
前記ゲート絶縁膜上にシリコンを主成分としてゲルマニウムを０．１原子％以上１０原子％未満の濃度範囲で含有する第１の非晶質半導体膜を形成し、
前記第１の非晶質半導体膜にシリコンの結晶化を助長する金属元素を添加し、結晶化させることによって結晶質半導体膜を形成し、
前記結晶質半導体膜上にバリア層を形成し、
前記バリア層上に希ガス元素を含む第２の非晶質半導体膜を形成し、
加熱処理を行うことにより、前記結晶質半導体膜に含まれた金属元素を前記第２の非晶質半導体膜に移動させ、
前記バリア層をエッチングストッパーとして用いて前記第２の非晶質半導体膜をエッチング除去し、
前記バリア層を除去することを特徴とする半導体装置の作製方法。 - 請求項１において、前記結晶化は、加熱処理により行われることを特徴とする半導体装置の作製方法。
- 請求項１において、前記結晶化は、加熱処理及びレーザー光の照射により行われることを特徴とする半導体装置の作製方法。
- ガラス基板上に下地膜を形成し、
前記下地膜上にゲート電極を形成し、
前記ゲート電極を覆う様に、窒化シリコンを含むゲート絶縁膜を形成し、
前記ゲート絶縁膜上にシリコンを主成分としてゲルマニウムを０．１原子％以上１０原子％未満の濃度範囲で含有する第１の非晶質半導体膜を形成し、
前記非晶質半導体膜にシリコンの結晶化を助長する金属元素を添加し、
前記非晶質半導体膜を４５０℃以上前記ガラス基板の耐熱温度以下の温度範囲内で加熱し、結晶化させることによって結晶質半導体膜を形成し、
前記結晶質半導体膜上にバリア層を形成し、
前記バリア層上に希ガス元素を含む第２の非晶質半導体膜を形成し、
加熱処理を行うことにより、前記結晶質半導体膜に含まれた金属元素を前記第２の非晶質半導体膜に移動させ、
前記バリア層をエッチングストッパーとして用いて前記第２の非晶質半導体膜をエッチング除去し、
前記バリア層を除去することを特徴とする半導体装置の作製方法。 - 請求項１乃至請求項４のいずれか一において、前記結晶質半導体膜は複数の結晶面を有し、前記結晶面と前記ガラス基板表面とのなす角が１０度以下である結晶面の前記複数の結晶面中での割合は、｛１０１｝面が２０％以上であり、｛００１｝面が３％以下であり、｛１１１｝面が５％以下であることを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項５のいずれか一において、前記結晶質半導体膜は複数の格子面を有し、前記結晶質半導体膜の表面に対して水平に存在する格子面の間隔と、前記結晶質半導体膜の表面に対して６０°傾いて存在する格子面の間隔との差は、格子定数に換算した場合、０を越え０．００２ｎｍ以下の範囲であることを特徴とする半導体装置の作製方法。
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