KR100258979B1 - 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법 - Google Patents

유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법 Download PDF

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Abstract

유전막과 전극간의 계면 특성을 개선하기 위하여 유전막을 수소 분위기에서 열처리하는 반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 하부 전극을 형성하고, 상기 하부 전극 위에 유전막을 형성하고, 상기 유전막을 수소 분위기하에서 열처리하고, 상기 유전막 위에 상부 전극을 형성함으로써 커패시터를 완성한다. 상기 수소 분위기에서의 열처리 단계는 H2가스 또는 H2플라즈마를 사용하고, 300 ∼ 600℃의 온도에서 5 ∼ 60분동안 행함으로써 커패시터의 전극과 유전막 사이에서 인터페이스 트랩 밀도를 감소시킨다.

Description

유전막을 수소 분위기에서 열처리하는 반도체 장치의 커패시터 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 유전막과 전극간의 누설 전류를 감소시키기 위한 반도체 장치의 커패시터 제조 방법에 관한 것이다.
반도체 소자에서 커패시터의 커패시터의 커패시턴스(C)는 다음의 수학식 1로 표현된다.
Figure 1019970038931_B1_M0001
여기서, ε0는 자유 공간에서의 유전율, εr는 유전막의 유전 상수, A는 전극의 유효 면적, 그리고 d는 유전막의 두께를 나타낸다. 수학식 1로부터 알 수 있는 바와 같이, 커패시턴스를 증가시키기 위하여는 3가지 변수, 즉 유전막의 유전 상수, 커패시터의 유효 면적, 유전막의 두께를 변화시킴으로써 가능하게 된다.
그중, 커패시터의 커패시턴스를 증가시키기 위하여 유전 상수가 큰 물질을 유전막으로 사용하는 경우에는, 일반적으로 유전 상수가 큰 물질의 에너지 밴드갭(band gap)이 작으므로 누설 전류가 커진다.
또한, 커패시터의 유효 면적을 증가시키기 위하여 3차원 구조의 커패시터를 제조하는 경우에는, 공정이 복잡해지고 공정 단가가 증가하게 되는 단점이 있다.
커패시터의 커패시턴스를 증가시키기 위한 다른 방법으로서 유전막의 두께를 박막화하는 경우에는 누설 전류가 증가되어 박막화에 한계가 있다.
한편, 반도체 소자의 트랜지스터에서 실리콘과 실리콘 산화막과의 계면에는 실리콘의 댕글링 결합(dangling bond)이 존재한다. 이 댕글링 결합은 전자(電子)에 대한 트랩 레벨(trap level)로서 작용하는 인터페이스 트랩(interface trap)을 형성한다. 인터페이스 트랩은 쇼트키 배리어(Schottkey barrier) 높이에 영향을 미치고, 따라서 문턱 전압(threshold voltage)의 변화를 초래한다.
커패시터의 경우에도 마찬가지로 전극과 유전막간에 인터페이스 트랩이 존재한다. 이와 같이 전극과 유전막간에 존재하는 인터페이스 트랩은 쇼트키 배리어 높이에 영향을 미친다. 여기서, 배리어 높이가 낮을수록 전압이 인가될 때 전자가 전극과 유전막간의 계면을 쉽게 통과하게 된다. 유전막이 점점 박막화될수록 전극과 유전막과의 계면 상태가 중요한 영향을 미치게 되며, 커패시터의 전극과 유전막과의 계면 상태(interface state)에 따라서 배리어 높이가 누설 전류에 직접적인 영향을 미치게 된다.
본 발명의 목적은 유전막과 전극간의 계면 상태를 개선시킴으로써 누설 전류를 감소시키고, 그에 따라 커패시턴스를 증가시킬 수 있도록 유전막의 두께를 더욱 박막화할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 것이다.
도 1은 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 플로차트이다.
도 2는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 플로차트이다.
도 3은 본 발명에 따른 방법에 의하여 커패시터를 형성한 경우에 각 동작 전압에서의 누설 전류 밀도를 종래의 경우와 비교하여 나타낸 그래프이다.
상기 목적을 달성하기 위하여, 반도체 기판상에 하부 전극을 형성하고, 상기 하부 전극 위에 유전막을 형성하고, 상기 유전막을 수소 분위기하에서 열처리하고, 상기 유전막 위에 상부 전극을 형성함으로써 커패시터를 완성한다.
상기 수소 분위기에서의 열처리 단계는 H2가스 또는 H2플라즈마를 사용하고, 300 ∼ 600℃의 온도에서 5 ∼ 60분동안 행한다.
또한 상기 목적을 달성하기 위하여, 반도체 기판상에 하부 전극을 형성하고, 상기 하부 전극 위에 유전막을 형성하고, 상기 유전막 위에 상부 전극을 형성하고, 상기 상부 전극이 형성된 결과물을 수소 분위기하에서 열처리함으로써 커패시터를 완성한다.
본 발명에 의하면, 유전막과 전극간의 계면 상태를 수소 분위기하에서의 열처리에 의하여 개선시킴으로써 유전막을 통한 누설 전류를 감소시키고, 그에 따라 누설 전류의 증가를 초래하지 않고도 유전막을 박막화함으로써 커패시터의 커패시턴스를 증가시킬 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
반도체 장치의 커패시터를 형성하는 데 있어서, 하부 전극으로서 도핑된 폴리실리콘을 사용하고, 그 위에 유전막을 증착하거나 증착된 유전막을 산소 분위기하에서 열처리하는 경우에, 하부 전극과 유전막과의 계면에는 댕글링 결합이 존재하게 되고, 그에 따라 인터페이스 트랩이 존재하게 된다.
상기 계면에 형성되는 인터페이스 트랩은 커패시터의 전극과 유전막간의 쇼트키 배리어 높이에 영향을 미친다. 즉, 상기 계면에서 댕글링 결합이 많으면 쇼트키 배리어 높이가 낮아지고, 그와 반대로 댕글링 결합이 적으면 쇼트키 배리어 높이가 높아진다.
본 발명에서는 하부 전극과 유전막과의 계면에 형성되는 인터페이스 트랩 밀도를 줄이기 위하여, 커패시터의 유전막 형성후 상부 전극 형성 전, 또는 상부 전극 형성 후에 수소(H2) 분위기하에서 열처리를 행한다.
제1 실시예
도 1은 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 플로차트이다.
도 1을 참조하면, 먼저 트랜지스터 등과 같은 필요한 소자가 형성된 반도체 기판상에 상기 반도체 기판의 활성 영역과 연결되는 하부 전극을 형성한다(단계 10). 상기 하부 전극은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 및 금속 질화물중 어느 하나 또는 그 조합으로 형성한다.
상기 하부 전극을 불순물이 도핑된 폴리실리콘으로 형성한 경우에는 일반적으로 상기 하부 전극을 형성한 후 유전막 형성 전처리 단계로서, 상기 하부 전극 형성시에 부가적으로 형성된 자연 산화막을 제거한 후, RTN(Rapid Thermal nitration)처리를 하거나 또는 RTN 처리 및 RTO(Rapid Thermal Oxidation)처리를 함께 한다. 이와 같은 전처리를 하는 이유는 후속 공정에서 상기 하부 전극 위에 유전막을 형성한 후 산소 분위기에서 열처리할 때 하부 전극과 유전막 사이에 실리콘 산화막이 두껍게 형성되는 것을 방지하기 위함이다.
다음 단계로서, 상기 하부 전극 위에 유전막을 형성한다(단계 12). 상기 유전막은 실리콘 산화막(SiO2막); 실리콘 질화막(Si3N4막); 탄탈륨 산화막(Ta2O5막), 티타늄 산화막(TiO2막) 또는 알루미늄 산화막(Al2O3막)과 같은 금속 산화막; 및 PZT(PbZrxTi1-xO3), BST(BaxSr1-xTiO3) 또는 ST(SrTiO3)와 같은 강유전체막으로 형성하거나, 또는 이들의 조합으로 형성할 수 있다.
이어서, 상기 유전막이 형성된 결과물을 산소 분위기하에서 열처리한다(단계 14). 상기 산소 분위기에서의 열처리는 습식 O2, 건식 O2, N2O 가스, 또는 이들 각각의 플라즈마를 사용하여 약 300 ∼ 1,000℃의 온도에서 약 5 ∼ 60분동안 행한다. 예를 들면, 건식 O2를 사용하는 경우에는 약 800℃의 온도에서 약 30분동안 행할 수 있고, 플라즈마를 사용하는 경우에는 상기 열처리를 더 낮은 온도 범위에서 행한다. 상기 산소 분위기에서의 열처리 단계는 본 발명에서 필수적인 것은 아니며, 필요에 따라서 생략 가능하다. 또는, 상기 산소 분위기하에서의 열처리 대신 불활성 분위기에서 열처리하는 것도 가능하다. 이 때에는 N2가스 또는 Ar 가스 등과 같은 불활성 가스를 사용하여 약 500 ∼ 900℃의 온도에서 약 5 ∼ 60분동안 행한다.
그 후, 상기 결과물을 수소 분위기하에서 열처리한다(단계 16). 상기 수소 분위기에서의 열처리는 H2가스 또는 H2플라즈마 존재하에 약 300 ∼ 600℃, 바람직하게는 300 ∼ 500℃의 온도에서 약 5 ∼ 60분, 바람직하게는 5 ∼ 30분동안 행한다. 예를 들면, H2가스를 사용하는 경우 약 450℃의 온도에서 약 10분동안 행한다. 상기 수소 분위기에서의 열처리시에 불활성 가스를 더 포함시키는 것도 가능하다. 이와 같은 수소 분위기에서의 열처리에 의하여 하부 전극과 유전막과의 계면에 존재하는 댕글링 결합이 큐어링(curing)되어 인터페이스 트랩 밀도가 감소될 수 있다.
이어서, 상기 유전막상에 상부 전극을 형성하여 커패시터를 완성한다(단계 18). 상기 상부 전극은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 및 금속 질화물중 어느 하나 또는 그 조합으로 형성한다.
상기한 제1 실시예에서와 같이 유전막을 형성한 후 수소 분위기하에서 열처리함으로써, 하부 전극과 유전막과의 계면에 존재하는 댕글링 결합이 큐어링되어 인터페이스 트랩 밀도가 감소된다. 따라서, 유전막과 전극 사이의 계면 상태가 개선되어 이를 통한 누설 전류를 감소시킬 수 있다.
제2 실시예
제2 실시예는 제1 실시예와 대체로 동일하며, 단 제2 실시예에서는 수소 분위기에의 열처리 단계를 유전막 형성 후에 행하지 않고 상부 전극을 형성한 후에 행한다.
도 2는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 플로차트이다.
도 2를 참조하여 구체적으로 설명하면, 실시예 1의 단계 10 ∼ 단계 14에서와 같은 방법에 의하여 반도체 기판상에 하부 전극과 유전막을 형성하고(단계 20 및 단계 22), 상기 유전막이 형성된 결과물을 산소 분위기하에서 열처리한다(단계 24). 또는, 상기 산소 분위기하에서의 열처리 대신 불활성 분위기에서 열처리하는 것도 가능하다. 이 때에는 N2가스 또는 Ar 가스 등과 같은 불활성 가스를 사용하여 약 500 ∼ 900℃의 온도에서 약 5 ∼ 60분동안 행한다.
그 후, 상기 유전막상에 상부 전극을 형성한다(단계 26). 상기 상부 전극은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 및 금속 질화물중 어느 하나 또는 그 조합으로 형성한다.
이어서, 상기 상부 전극이 형성된 결과물을 수소 분위기하에서 열처리한다(단계 28). 상기 수소 분위기에서의 열처리는 H2가스 또는 H2플라즈마 존재하에 약 300 ∼ 600℃, 바람직하게는 300 ∼ 500℃의 온도에서 약 5 ∼ 60분, 바람직하게는 5 ∼ 30분동안 행한다. 예를 들면, H2가스를 사용하는 경우 약 450℃의 온도에서 약 10분동안 행한다. 상기 수소 분위기에서의 열처리시에 불활성 가스를 더 포함시키는 것도 가능하다. 이와 같은 수소 분위기에서의 열처리에 의하여 하부 전극과 유전막과의 계면에 존재하는 댕글링 결합이 큐어링(curing)되어 인터페이스 트랩 밀도가 감소될 수 있다.
상기와 같이 상부 전극 형성 후에 수소 분위기에서 열처리함으로써 본 발명에 따른 커패시터를 완성한다.
상기한 제2 실시예에서와 같이 상부 전극을 형성한 후 수소 분위기하에서 열처리함으로써, 유전막과 전극 사이의 계면에 존재하는 댕글링 결합이 큐어링되어 인터페이스 트랩 밀도가 감소된다. 따라서, 유전막과 전극 사이의 계면 상태가 개선되어 이를 통한 누설 전류를 감소시킬 수 있다.
도 3은 본 발명에 따른 방법에 의하여 커패시터를 형성한 경우에 각 동작 전압에서의 누설 전류 밀도를 종래의 경우와 비교하여 나타낸 그래프이다.
도 3의 결과를 얻기 위하여, 본 발명에 따른 방법에 의하여 각각 제1 샘플(-△-) 및 제2 샘플(-○-)의 커패시터를 제조하고, 또한 종래 기술에 따른 대조용 샘플(-▽-)의 커패시터를 제조하여 각각의 동작 전압에서의 누설 전류 밀도를 측정하였다.
도 3의 결과를 얻기 위하여, 본 발명에 따른 방법에 의하여 각각 제1 샘플(-△-) 및 제2 샘플(-○-)의 커패시터를 제조하고, 또한 종래 기술에 따른 대조용 샘플(-▽-)의 커패시터를 제조하여 각각의 동작 전압에서의 누설 전류 밀도를 측정하였다.
제1 샘플은 다음과 같이 제조하였다. 먼저, 반도체 기판상에 불순물로 도핑된 폴리실리콘으로 이루어지는 하부 전극을 형성하고, 상기 하부 전극 위에 탄탈륨 산화막(Ta2O5막)으로 이루어지는 유전막을 형성한 후, 상기 유전막이 형성된 결과물을 건식 O2를 사용하여 800℃의 온도에서 30분동안 산소 분위기 열처리를 행한 후, 다시 H2가스를 사용하여 450℃에서 30분동안 수소 분위기 열처리를 행하였다. 그 후, TiN막 및 텅스텐 실리사이드막이 순차로 적층된 상부 전극을 형성하여 커패시터를 완성하였다.
제2 샘플은 제1 샘플의 제조 방법과 동일한 방법에 의하여 제조하였다. 단, 상부 전극 형성 후에 후속 공정에서 받게될 열(thermal budget)을 미리 부여함으로써 후속 공정에서의 열적 부담에 따른 효과를 확인하기 위하여 N2가스를 사용하여 750℃의 온도에서 30분동안 불활성 분위기의 열처리를 행하였다.
대조용 샘플을 제조하기 위하여, 제1 샘플의 제조시와 동일한 방법으로 하부 전극 및 유전막을 형성한 후, 상기 유전막이 형성된 결과물을 건식 O2를 사용하여 800℃의 온도에서 30분동안 산소 분위기 열처리만을 행하고, 제1 샘플의 제조시와 동일한 방법으로 상부 전극을 형성하여 커패시터를 완성하였다. 이어서, N2가스를 사용하여 750℃의 온도에서 30분동안 불활성 분위기의 열처리를 행하였다.
상기와 같은 방법으로 제조된 제1 샘플, 제2 샘플 및 대조용 샘플에 대하여 각각의 동작 전압에서의 누설 전류 밀도를 측정한 결과, 상부 전극 형성 후의 열처리 여부에 상관 없이, 유전막 형성 후 수소 분위기에서의 열처리를 행한 경우인 제1 샘플(-△-)과 제2 샘플(-○-)의 경우에 동작 전압 증가에 따른 누설 전류 밀도의 변화가 거의 없는 베이스 누설 전류로부터 누설 전류가 갑자기 증가하기 시작하는 시점(Vtake-off,H2)이 수소 분위기에서의 열처리를 행하지 않은 대조용 샘플(-∇-)의 경우(Vtake-off,O2)에 비하여 약 0.5V 높아졌다. 제1 샘플 및 제2 샘플과 대조용 샘플의 커패시턴스가 동일한 수준임을 감안할 때, 상기와 같은 결과가 얻어진 이유는 본 발명에서와 같이 유전막 형성 후 수소 분위기에서 열처리를 행한 경우에 커패시터의 전극과 유전막간의 계면에서 인터페이스 트랩 밀도가 감소되어 쇼트키 배리어 높이가 높아진 것으로 해석할 수 있다.
결론적으로, 수소 분위기에서의 열처리를 통하여 소정의 동작 전압, 예를 들면 1.5V의 동작 전압에서의 누설 전류를 감소시킴으로써, 유전막의 박막화에 의하여 보다 높은 커패시턴스를 확보하면서 그에 따른 누설 전류를 감소시킬 수 있게 된다.
상기한 바와 같이, 본 발명에 의하면 유전막과 전극간의 계면 상태를 수소 분위기하에서의 열처리에 의하여 개선시킴으로써 유전막을 통한 누설 전류를 감소시키고, 그에 따라 누설 전류의 증가를 초래하지 않고도 유전막을 박막화함으로써 커패시터의 커패시턴스를 증가시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (28)

  1. 반도체 기판상에 하부 전극을 형성하는 단계와,
    상기 하부 전극 위에 유전막을 형성하는 단계와,
    상기 유전막을 수소 분위기하에서 열처리하는 단계와,
    상기 유전막 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  2. 제1항에 있어서, 상기 수소 분위기에서의 열처리 단계는 H2가스 또는 H2플라즈마를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  3. 제2항에 있어서, 상기 수소 분위기에서의 열처리 단계는 300 ∼ 600℃의 온도에서 5 ∼ 60분동안 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  4. 제3항에 있어서, 상기 수소 분위기에서의 열처리 단계는 300 ∼ 500℃의 온도에서 5 ∼ 30분동안 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  5. 제1항에 있어서, 상기 하부 전극은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 및 금속 질화물로 이루어지는 군에서 선택된 어느 하나 또는 그 조합으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  6. 제1항에 있어서, 상기 유전막은 실리콘 산화막(SiO2막), 실리콘 질화막(Si3N4막), 탄탈륨 산화막(Ta2O5막), 티타늄 산화막(TiO2막), 알루미늄 산화막(Al2O3막), PZT(PbZrxTi1-xO3), BST(BaxSr1-xTiO3) 및 ST(SrTiO3)로 이루어지는 군에서 선택된 어느 하나 또는 그 조합으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  7. 제1항에 있어서, 상기 상부 전극은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 및 금속 질화물로 이루어지는 군에서 선택된 어느 하나 또는 그 조합으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  8. 제1항에 있어서, 상기 하부 전극 형성 후 유전막을 형성하기 전에
    상기 하부 전극 표면에 형성된 자연 산화막을 제거하는 단계와,
    상기 결과물을 RTN(Rapid Thermal Nitration) 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  9. 제1항에 있어서, 상기 하부 전극 형성 후 유전막을 형성하기 전에
    상기 하부 전극 표면에 형성된 자연 산화막을 제거하는 단계와,
    상기 결과물을 RTN(Rapid Thermal Nitration) 처리하는 단계와
    상기 결과물을 RTO(Rapid Thermal Oxidation) 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  10. 제1항에 있어서, 상기 유전막을 형성한 후 수소 분위기에서의 열처리 전에
    상기 유전막이 형성된 결과물을 산소 분위기하에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  11. 제10항에 있어서, 상기 산소 분위기하에서의 열처리 단계는 습식 O2, 건식 O2, N2O 가스 및 상기 가스들의 각각의 플라즈마로 이루어지는 군에서 선택된 어느 하나를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  12. 제11항에 있어서, 상기 산소 분위기하에서의 열처리 단계는 300 ∼ 1,000℃의 온도에서 5 ∼ 60분동안 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  13. 제1항에 있어서, 상기 유전막을 형성한 후 수소 분위기에서의 열처리 전에
    상기 유전막이 형성된 결과물을 불활성 분위기하에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  14. 제13항에 있어서, 상기 불활성 분위기하에서의 열처리 단계는 500 ∼ 900℃의 온도에서 5 ∼ 60분동안 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  15. 반도체 기판상에 하부 전극을 형성하는 단계와,
    상기 하부 전극 위에 유전막을 형성하는 단계와,
    상기 유전막 위에 상부 전극을 형성하는 단계와,
    상기 상부 전극이 형성된 결과물을 수소 분위기하에서 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  16. 제15항에 있어서, 상기 수소 분위기에서의 열처리 단계는 H2가스 또는 H2플라즈마를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  17. 제16항에 있어서, 상기 수소 분위기에서의 열처리 단계는 300 ∼ 600℃의 온도에서 5 ∼ 60분동안 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  18. 제17항에 있어서, 상기 수소 분위기에서의 열처리 단계는 300 ∼ 500℃의 온도에서 5 ∼ 30분동안 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  19. 제15항에 있어서, 상기 하부 전극은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 및 금속 질화물로 이루어지는 군에서 선택된 어느 하나 또는 그 조합으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  20. 제15항에 있어서, 상기 유전막은 실리콘 산화막(SiO2막), 실리콘 질화막(Si3N4막), 탄탈륨 산화막(Ta2O5막), 티타늄 산화막(TiO2막), 알루미늄 산화막(Al2O3막), PZT(PbZrxTi1-xO3), BST(BaxSr1-xTiO3) 및 ST(SrTiO3)로 이루어지는 군에서 선택된 어느 하나 또는 그 조합으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  21. 제15항에 있어서, 상기 상부 전극은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 및 금속 질화물로 이루어지는 군에서 선택된 어느 하나 또는 그 조합으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  22. 제15항에 있어서, 상기 하부 전극 형성 후 유전막을 형성하기 전에
    상기 하부 전극 표면에 형성된 자연 산화막을 제거하는 단계와,
    상기 결과물을 RTN(Rapid Thermal Nitration) 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  23. 제15항에 있어서, 상기 하부 전극 형성 후 유전막을 형성하기 전에
    상기 하부 전극 표면에 형성된 자연 산화막을 제거하는 단계와,
    상기 결과물을 RTN(Rapid Thermal Nitration) 처리하는 단계와
    상기 결과물을 RTO(Rapid Thermal Oxidation) 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  24. 제15항에 있어서, 상기 유전막을 형성한 후 상부 전극을 형성하기 전에
    상기 유전막이 형성된 결과물을 산소 분위기하에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  25. 제24항에 있어서, 상기 산소 분위기하에서의 열처리 단계는 습식 O2, 건식 O2, N2O 가스 및 상기 가스들의 각각의 플라즈마로 이루어지는 군에서 선택된 어느 하나를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  26. 제25항에 있어서, 상기 산소 분위기하에서의 열처리 단계는 300 ∼ 1,000℃의 온도에서 5 ∼ 60분동안 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  27. 제15항에 있어서, 상기 유전막을 형성한 후 상부 전극을 형성하기 전에
    상기 유전막이 형성된 결과물을 불활성 분위기하에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  28. 제27항에 있어서, 상기 불활성 분위기하에서의 열처리 단계는 500 ∼ 900℃의 온도에서 5 ∼ 60분동안 행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
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