JP2001308275A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ピンホール等の欠陥の少ない絶縁膜を形成す
ることができる製造方法を提供する。 【解決手段】 化合物半導体基板上に不純物イオンの注
入領域を形成し、この半導体基板上にプラズマＣＶＤ法
により、厚さ３００〜８００オングストロームの絶縁膜
を形成した後、赤外線ランプを使用した８５０〜１００
０℃の温度範囲の急速加熱処理を行ない、注入領域の不
純物イオンを活性化すると同時に、前記絶縁膜を緻密化
する。その後、注入領域に接続する電極と金属電極を形
成することにより、注入領域、絶縁膜及び金属電極とで
構成されたＭＩＳ容量素子を形成することができる。
ることができる製造方法を提供する。 【解決手段】 化合物半導体基板上に不純物イオンの注
入領域を形成し、この半導体基板上にプラズマＣＶＤ法
により、厚さ３００〜８００オングストロームの絶縁膜
を形成した後、赤外線ランプを使用した８５０〜１００
０℃の温度範囲の急速加熱処理を行ない、注入領域の不
純物イオンを活性化すると同時に、前記絶縁膜を緻密化
する。その後、注入領域に接続する電極と金属電極を形
成することにより、注入領域、絶縁膜及び金属電極とで
構成されたＭＩＳ容量素子を形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に欠陥の少ない薄い絶縁膜を形成する製造
方法に関する。
法に関し、特に欠陥の少ない薄い絶縁膜を形成する製造
方法に関する。
【０００２】
【従来の技術】ガリウムヒ素等の化合物半導体基板上に
容量素子を形成する場合、金属−絶縁体−半導体（Meta
l-Insulator-Semiconductor）構造のＭＩＳ容量素子が
一般的である。ＭＩＳ容量素子は、まず、ガリウムヒ素
等の半導体基板１上にｎ型不純物であるシリコンをイオ
ン注入し、下層電極となる注入領域２を形成した後、プ
ラズマＣＶＤ法により窒化膜からなるキャップ層３を形
成する。ここでキャップ層３は、注入したシリコンイオ
ンの活性化のための加熱処理中に、ヒ素等の半導体基板
を構成する元素が蒸発するのを防止するため、通常１５
００オングストローム以上の厚さに形成される（図
６）。
容量素子を形成する場合、金属−絶縁体−半導体（Meta
l-Insulator-Semiconductor）構造のＭＩＳ容量素子が
一般的である。ＭＩＳ容量素子は、まず、ガリウムヒ素
等の半導体基板１上にｎ型不純物であるシリコンをイオ
ン注入し、下層電極となる注入領域２を形成した後、プ
ラズマＣＶＤ法により窒化膜からなるキャップ層３を形
成する。ここでキャップ層３は、注入したシリコンイオ
ンの活性化のための加熱処理中に、ヒ素等の半導体基板
を構成する元素が蒸発するのを防止するため、通常１５
００オングストローム以上の厚さに形成される（図
６）。
【０００３】次に、赤外線ランプを使用した９００℃、
１２０秒間（窒素雰囲気）の急速加熱処理、いわゆる急
速アニールを行ない、先に注入したシリコンイオンを活
性化し、ｎ型領域からなる下層電極４を形成する。この
際、半導体基板と窒化膜は熱膨張率が違うため、キャッ
プ層３にクラックや剥がれが生じることがある。そのた
め、キャップ層３は一旦全て除去される。そして、比較
的低温で製膜することができるプラズマＣＶＤ法によ
り、改めて窒化膜からなる絶縁膜５を堆積させ、容量素
子の誘電体を形成していた。
１２０秒間（窒素雰囲気）の急速加熱処理、いわゆる急
速アニールを行ない、先に注入したシリコンイオンを活
性化し、ｎ型領域からなる下層電極４を形成する。この
際、半導体基板と窒化膜は熱膨張率が違うため、キャッ
プ層３にクラックや剥がれが生じることがある。そのた
め、キャップ層３は一旦全て除去される。そして、比較
的低温で製膜することができるプラズマＣＶＤ法によ
り、改めて窒化膜からなる絶縁膜５を堆積させ、容量素
子の誘電体を形成していた。
【０００４】その後、絶縁膜５の一部を除去し、先に形
成した下層電極４の一部を露出させ、この下層電極４に
接続する引き出し電極７と上層電極６を同時に形成し、
ＭＩＳ容量素子を完成する（図７）。
成した下層電極４の一部を露出させ、この下層電極４に
接続する引き出し電極７と上層電極６を同時に形成し、
ＭＩＳ容量素子を完成する（図７）。
【０００５】一般に、プラズマＣＶＤ法で形成された膜
は、ピンホールが多く存在することが知られている。そ
のため、容量素子の誘電体として使用する場合には、素
子の直流耐電圧（ＤＣ耐圧、上層電極と下層電極間の耐
圧）が十分確保できる厚さに形成する必要がある。一例
として図４に、膜厚５５０オングストロームの窒化膜を
誘電体としたＭＩＳ容量素子のＤＣ耐圧の測定結果を示
す。図４に示すように、５５０オングストロームの窒化
膜では、ＤＣ耐圧が十分にとれないことがわかる。
は、ピンホールが多く存在することが知られている。そ
のため、容量素子の誘電体として使用する場合には、素
子の直流耐電圧（ＤＣ耐圧、上層電極と下層電極間の耐
圧）が十分確保できる厚さに形成する必要がある。一例
として図４に、膜厚５５０オングストロームの窒化膜を
誘電体としたＭＩＳ容量素子のＤＣ耐圧の測定結果を示
す。図４に示すように、５５０オングストロームの窒化
膜では、ＤＣ耐圧が十分にとれないことがわかる。
【０００６】そこで、プラズマＣＶＤ法で形成される窒
化膜を誘電体とする場合には、十分な耐圧を確保するた
め、少なくとも１５００オングストローム以上で、単位
面積当たりの容量値を大きくし、素子面積を小さくする
ため、膜厚の上限を３０００オングストローム程度に設
定していた。
化膜を誘電体とする場合には、十分な耐圧を確保するた
め、少なくとも１５００オングストローム以上で、単位
面積当たりの容量値を大きくし、素子面積を小さくする
ため、膜厚の上限を３０００オングストローム程度に設
定していた。
【０００７】このように従来の製造方法では、キャップ
層３は加熱処理によってクラック等が発生するため、容
量素子の誘電体として使用することができなかった。そ
のため、改めて誘電体となる絶縁膜を形成する工程が必
要となり、製造工程が長くなっていた。
層３は加熱処理によってクラック等が発生するため、容
量素子の誘電体として使用することができなかった。そ
のため、改めて誘電体となる絶縁膜を形成する工程が必
要となり、製造工程が長くなっていた。
【０００８】さらに、容量素子のＤＣ耐圧を確保するた
めに、絶縁膜の厚さを薄くすることに限界があった。
めに、絶縁膜の厚さを薄くすることに限界があった。
【０００９】一方、下層電極４を不純物の注入領域で形
成する代わりに、金属膜で形成した金属−絶縁体−金属
（Metal-Insulator-Metal）構造のＭＩＭ容量素子も知
られている。図８にＭＩＭ容量素子の断面構造を示す。
半導体基板１上を絶縁膜８で被覆し、金属膜からなる下
層電極４を形成する。以下、前述のＭＩＳ容量素子の製
造工程同様、プラズマＣＶＤ法により１５００〜３００
０オングストロームの厚さの絶縁膜５を形成する。絶縁
膜５の一部を除去し、先に形成した下層電極４の一部を
露出させ、この下層電極４に接続する引き出し電極７と
上層電極６を同時に形成し、ＭＩＭ容量素子を完成す
る。
成する代わりに、金属膜で形成した金属−絶縁体−金属
（Metal-Insulator-Metal）構造のＭＩＭ容量素子も知
られている。図８にＭＩＭ容量素子の断面構造を示す。
半導体基板１上を絶縁膜８で被覆し、金属膜からなる下
層電極４を形成する。以下、前述のＭＩＳ容量素子の製
造工程同様、プラズマＣＶＤ法により１５００〜３００
０オングストロームの厚さの絶縁膜５を形成する。絶縁
膜５の一部を除去し、先に形成した下層電極４の一部を
露出させ、この下層電極４に接続する引き出し電極７と
上層電極６を同時に形成し、ＭＩＭ容量素子を完成す
る。
【００１０】このような構造のＭＩＭ容量素子もＭＩＳ
容量素子同様、誘電体を構成する絶縁膜５は、プラズマ
ＣＶＤ法により形成されるため、ピンホールが多く、十
分な素子耐圧を得るためには、１５００オングストロー
ム以上の厚さに形成する必要があった。そのため、単位
面積当たりの容量値が小さくなり、大容量を得るために
は、素子面積を大きくしなければならないという問題点
があった。
容量素子同様、誘電体を構成する絶縁膜５は、プラズマ
ＣＶＤ法により形成されるため、ピンホールが多く、十
分な素子耐圧を得るためには、１５００オングストロー
ム以上の厚さに形成する必要があった。そのため、単位
面積当たりの容量値が小さくなり、大容量を得るために
は、素子面積を大きくしなければならないという問題点
があった。
【００１１】
【発明が解決しようとする課題】以上説明したように従
来の容量素子は、誘電体となる絶縁膜をプラズマＣＶＤ
法で形成するため、ピンホールが多く、素子の耐圧を確
保するためには、厚く形成する必要があった。そのた
め、単位面積当たりの容量値が小さくなり、大容量を得
るためには、容量素子の面積が大きくなってしまうとい
う問題点があった。本発明は、上記問題点を解消し、ピ
ンホール等の欠陥の少ない絶縁膜を形成することができ
る製造方法を提供することを目的とする。
来の容量素子は、誘電体となる絶縁膜をプラズマＣＶＤ
法で形成するため、ピンホールが多く、素子の耐圧を確
保するためには、厚く形成する必要があった。そのた
め、単位面積当たりの容量値が小さくなり、大容量を得
るためには、容量素子の面積が大きくなってしまうとい
う問題点があった。本発明は、上記問題点を解消し、ピ
ンホール等の欠陥の少ない絶縁膜を形成することができ
る製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、導電性基体上に、プラズマ
ＣＶＤ法により絶縁膜を形成し、該絶縁膜を緻密化した
後、該絶縁膜上に導電性膜を形成する半導体装置の製造
方法において、前記導電性基体上にプラズマＣＶＤ法に
より、前記絶縁膜を形成する工程と、赤外線ランプを使
用した急速加熱処理を行い、前記絶縁膜を緻密化する工
程と、該緻密化した絶縁膜上に前記導電性膜を形成する
工程とを含むことを特徴とするものである。
め、請求項１に係る発明は、導電性基体上に、プラズマ
ＣＶＤ法により絶縁膜を形成し、該絶縁膜を緻密化した
後、該絶縁膜上に導電性膜を形成する半導体装置の製造
方法において、前記導電性基体上にプラズマＣＶＤ法に
より、前記絶縁膜を形成する工程と、赤外線ランプを使
用した急速加熱処理を行い、前記絶縁膜を緻密化する工
程と、該緻密化した絶縁膜上に前記導電性膜を形成する
工程とを含むことを特徴とするものである。
【００１３】請求項２に係る発明は、第１の電極上に、
プラズマＣＶＤ法により絶縁膜を形成し、該絶縁膜を緻
密化した後、該絶縁膜上に第２の電極を形成する半導体
装置の製造方法において、半導体基体上に不純物イオン
の注入領域を形成する工程と、該半導体基体上にプラズ
マＣＶＤ法により、厚さ３００〜８００オングストロー
ムの窒化膜を形成する工程と、赤外線ランプを使用した
８５０〜１０００℃の温度範囲で急速加熱処理を行な
い、前記注入領域の不純物イオンを活性化すると同時
に、前記窒化膜を緻密化する工程と、前記注入領域に接
続する電極を形成する工程と、前記窒化膜上に金属電極
を形成する工程とを含み、前記注入領域、前記窒化膜及
び前記金属電極とで構成されたＭＩＳ容量素子を形成す
ることを特徴とするものである。
プラズマＣＶＤ法により絶縁膜を形成し、該絶縁膜を緻
密化した後、該絶縁膜上に第２の電極を形成する半導体
装置の製造方法において、半導体基体上に不純物イオン
の注入領域を形成する工程と、該半導体基体上にプラズ
マＣＶＤ法により、厚さ３００〜８００オングストロー
ムの窒化膜を形成する工程と、赤外線ランプを使用した
８５０〜１０００℃の温度範囲で急速加熱処理を行な
い、前記注入領域の不純物イオンを活性化すると同時
に、前記窒化膜を緻密化する工程と、前記注入領域に接
続する電極を形成する工程と、前記窒化膜上に金属電極
を形成する工程とを含み、前記注入領域、前記窒化膜及
び前記金属電極とで構成されたＭＩＳ容量素子を形成す
ることを特徴とするものである。
【００１４】請求項３に係る発明は、請求項２記載の半
導体装置の製造方法において、前記金属電極上に別の絶
縁膜を形成する工程と、該別の絶縁膜上に別の金属電極
を形成する工程とを含み、前記金属電極、前記別の絶縁
膜及び前記別の金属電極とで構成されたＭＩＭ容量素子
を形成することを特徴とするものである。
導体装置の製造方法において、前記金属電極上に別の絶
縁膜を形成する工程と、該別の絶縁膜上に別の金属電極
を形成する工程とを含み、前記金属電極、前記別の絶縁
膜及び前記別の金属電極とで構成されたＭＩＭ容量素子
を形成することを特徴とするものである。
【００１５】
【発明の実施の形態】以下、本発明の第１の実施の形態
についてＭＩＳ容量素子の製造方法を例に取り、説明す
る。まず、ガリウムヒ素等の半導体基板１上にシリコン
イオンを注入し、下層電極となる注入領域２を形成す
る。その後、プラズマＣＶＤ法により窒化膜からなるキ
ャップ層３を形成する。ここで、キャップ層３は、従来
例と異なり、ヒ素等の化合物半導体を構成する元素の蒸
発を防止することができる厚さである３００オングスト
ローム以上で、後の加熱処理工程で、クラックや剥がれ
等が生じない８００オングストローム以下の厚さに形成
する（図１）。
についてＭＩＳ容量素子の製造方法を例に取り、説明す
る。まず、ガリウムヒ素等の半導体基板１上にシリコン
イオンを注入し、下層電極となる注入領域２を形成す
る。その後、プラズマＣＶＤ法により窒化膜からなるキ
ャップ層３を形成する。ここで、キャップ層３は、従来
例と異なり、ヒ素等の化合物半導体を構成する元素の蒸
発を防止することができる厚さである３００オングスト
ローム以上で、後の加熱処理工程で、クラックや剥がれ
等が生じない８００オングストローム以下の厚さに形成
する（図１）。
【００１６】次に、前述の従来例同様、赤外線ランプを
使用した９５０℃、１２０秒間（窒素雰囲気）の、いわ
ゆる急速アニールを行ない、先に注入したシリコンイオ
ンを活性化し、下層電極４を形成する。この加熱処理に
よって、キャップ層３を構成する窒化膜から水素が離脱
し、緻密化された絶縁膜５が形成される。この加熱処理
によってクラックや剥がれが発生することはない。その
後、絶縁膜５の一部を除去し、先に形成した下層電極４
を露出させ、オーミック電極を形成した後、チタン／白
金／金の積層膜からなる上層電極６及び下層電極４の引
き出し電極７を同時に形成し、ＭＩＳ容量素子を完成す
る（図２）。
使用した９５０℃、１２０秒間（窒素雰囲気）の、いわ
ゆる急速アニールを行ない、先に注入したシリコンイオ
ンを活性化し、下層電極４を形成する。この加熱処理に
よって、キャップ層３を構成する窒化膜から水素が離脱
し、緻密化された絶縁膜５が形成される。この加熱処理
によってクラックや剥がれが発生することはない。その
後、絶縁膜５の一部を除去し、先に形成した下層電極４
を露出させ、オーミック電極を形成した後、チタン／白
金／金の積層膜からなる上層電極６及び下層電極４の引
き出し電極７を同時に形成し、ＭＩＳ容量素子を完成す
る（図２）。
【００１７】このように、プラズマＣＶＤ法により形成
した窒化膜は、高温の急速アニールを行うと、水素が離
脱して緻密化し、ピンホールがほとんどない状態にな
る。特に３００〜８００オングストロームと薄い膜で
は、膜全体が昇温し、均一に水素の離脱がおこり、緻密
な膜を得ることができる。図３に５５０オングストロー
ムの窒化膜を上記条件で緻密化した後のＭＩＳ容量素子
のＤＣ耐圧の測定結果を示す。図に示すように、十分な
ＤＣ耐圧が得られることがわかる。従来例で説明した図
４の測定結果と比較して、本発明の効果が優れているこ
とは明らかである。
した窒化膜は、高温の急速アニールを行うと、水素が離
脱して緻密化し、ピンホールがほとんどない状態にな
る。特に３００〜８００オングストロームと薄い膜で
は、膜全体が昇温し、均一に水素の離脱がおこり、緻密
な膜を得ることができる。図３に５５０オングストロー
ムの窒化膜を上記条件で緻密化した後のＭＩＳ容量素子
のＤＣ耐圧の測定結果を示す。図に示すように、十分な
ＤＣ耐圧が得られることがわかる。従来例で説明した図
４の測定結果と比較して、本発明の効果が優れているこ
とは明らかである。
【００１８】絶縁膜の厚さを３００〜８００オングスト
ロームとする場合、従来の１５００〜３０００オングス
トロームの場合と比較して、膜厚を０．１〜０．５３倍
に薄膜化することができる。これは、誘電率の変化がな
いと仮定すると、同じ面積の容量素子の容量値を１．８
８〜１０倍にすることができることになる。
ロームとする場合、従来の１５００〜３０００オングス
トロームの場合と比較して、膜厚を０．１〜０．５３倍
に薄膜化することができる。これは、誘電率の変化がな
いと仮定すると、同じ面積の容量素子の容量値を１．８
８〜１０倍にすることができることになる。
【００１９】なお上記急速加熱処理は、上記条件に限定
されることはなく、注入した不純物が十分に活性化し、
かつ後工程で絶縁膜のパターニングが可能な温度に設定
すればよい。具体的には、窒化膜では８５０℃〜１００
０℃程度の温度範囲で加熱処理を行うのが好ましい。
されることはなく、注入した不純物が十分に活性化し、
かつ後工程で絶縁膜のパターニングが可能な温度に設定
すればよい。具体的には、窒化膜では８５０℃〜１００
０℃程度の温度範囲で加熱処理を行うのが好ましい。
【００２０】次に、本発明の第２の実施の形態について
説明する。前述の第１の実施の形態で説明したＭＩＳ容
量素子上にＭＩＭ容量素子を形成すると、さらに大容量
の容量素子を得ることができる。具体的には、まず、ガ
リウムヒ素等の半導体基板１上にシリコンイオンを注入
し、下層電極となる注入領域２を形成する。その後、プ
ラズマＣＶＤ法により窒化膜からなるキャップ層３を形
成する。ここで、キャップ層３は、従来例と異なり、ヒ
素等の化合物半導体を構成する元素の蒸発を防止するこ
とができる厚さである３００オングストローム以上で、
後の加熱処理工程で、クラックや剥がれ等が生じない８
００オングストローム以下の厚さに形成する（図１）。
説明する。前述の第１の実施の形態で説明したＭＩＳ容
量素子上にＭＩＭ容量素子を形成すると、さらに大容量
の容量素子を得ることができる。具体的には、まず、ガ
リウムヒ素等の半導体基板１上にシリコンイオンを注入
し、下層電極となる注入領域２を形成する。その後、プ
ラズマＣＶＤ法により窒化膜からなるキャップ層３を形
成する。ここで、キャップ層３は、従来例と異なり、ヒ
素等の化合物半導体を構成する元素の蒸発を防止するこ
とができる厚さである３００オングストローム以上で、
後の加熱処理工程で、クラックや剥がれ等が生じない８
００オングストローム以下の厚さに形成する（図１）。
【００２１】次に、赤外線ランプを使用した９５０℃、
１２０秒間（窒素雰囲気）の、いわゆる急速アニールを
行ない、先に注入したシリコンイオンを活性化し、下層
電極４を形成する。この加熱処理によって、キャップ層
３を構成する窒化膜から水素が離脱し、緻密化された絶
縁膜５が形成される。この加熱処理によってクラックや
剥がれが発生することはない。ここまでは、第１の実施
の形態と同一である。その後、チタン／白金／金の積層
膜からなる上層電極６を形成する。
１２０秒間（窒素雰囲気）の、いわゆる急速アニールを
行ない、先に注入したシリコンイオンを活性化し、下層
電極４を形成する。この加熱処理によって、キャップ層
３を構成する窒化膜から水素が離脱し、緻密化された絶
縁膜５が形成される。この加熱処理によってクラックや
剥がれが発生することはない。ここまでは、第１の実施
の形態と同一である。その後、チタン／白金／金の積層
膜からなる上層電極６を形成する。
【００２２】さらに本実施の形態では、別の絶縁膜９を
プラズマＣＶＤ法により形成する。ここで別の絶縁膜９
の膜厚は、従来のＭＩＭ容量素子同様、１５００〜３０
００オングストロームとする。これは、絶縁膜５と同様
に、３００〜８００オングストロームの厚さに形成した
後、８５０℃〜１０００℃の加熱処理を行う場合、先に
形成したＭＩＳ容量素子のチタン／白金／金の積層膜か
らなる上層電極６の平坦性が劣化するため、高温の加熱
処理を行うことができない場合があるからである。した
がって、上層電極６を高融点金属等の耐熱性の高い物質
で構成することができれば、絶縁膜５の形成方法同様、
絶縁膜の膜厚を薄くし、加熱処理を行うことも可能であ
る。
プラズマＣＶＤ法により形成する。ここで別の絶縁膜９
の膜厚は、従来のＭＩＭ容量素子同様、１５００〜３０
００オングストロームとする。これは、絶縁膜５と同様
に、３００〜８００オングストロームの厚さに形成した
後、８５０℃〜１０００℃の加熱処理を行う場合、先に
形成したＭＩＳ容量素子のチタン／白金／金の積層膜か
らなる上層電極６の平坦性が劣化するため、高温の加熱
処理を行うことができない場合があるからである。した
がって、上層電極６を高融点金属等の耐熱性の高い物質
で構成することができれば、絶縁膜５の形成方法同様、
絶縁膜の膜厚を薄くし、加熱処理を行うことも可能であ
る。
【００２３】次に、別の絶縁膜９及び絶縁膜５の一部を
除去し、下層電極４の一部を露出させ、下層電極４に接
続するとともに、ＭＩＭ容量素子の上層電極となるチタ
ン／白金／金の積層膜からなる別の上層電極１０を形成
し、ＭＩＳ容量素子、ＭＩＭ容量素子が積層した構成の
容量素子を形成することができる（図５）。
除去し、下層電極４の一部を露出させ、下層電極４に接
続するとともに、ＭＩＭ容量素子の上層電極となるチタ
ン／白金／金の積層膜からなる別の上層電極１０を形成
し、ＭＩＳ容量素子、ＭＩＭ容量素子が積層した構成の
容量素子を形成することができる（図５）。
【００２４】このように形成したＭＩＳ容量素子上にＭ
ＩＭ容量素子を積層した構造とすることで、さらに素子
面積が小さく、容量値の大きい容量素子を形成すること
が可能となる。
ＩＭ容量素子を積層した構造とすることで、さらに素子
面積が小さく、容量値の大きい容量素子を形成すること
が可能となる。
【００２５】以上ＭＩＳ容量素子、ＭＩＭ容量素子を形
成する場合を例にとり、本発明の実施の形態について説
明したが、本発明はこれら容量素子の製造方法に限定さ
れるものではなく、導電性基板と導電性膜との間、ある
いは導電性膜と導電性膜との間に絶縁膜を備えた半導体
装置を形成する際、本発明を適用することが可能であ
る。本発明により形成される絶縁膜は、ピンホール等の
欠陥が少なく、良好な絶縁性を保つことができる。
成する場合を例にとり、本発明の実施の形態について説
明したが、本発明はこれら容量素子の製造方法に限定さ
れるものではなく、導電性基板と導電性膜との間、ある
いは導電性膜と導電性膜との間に絶縁膜を備えた半導体
装置を形成する際、本発明を適用することが可能であ
る。本発明により形成される絶縁膜は、ピンホール等の
欠陥が少なく、良好な絶縁性を保つことができる。
【００２６】
【発明の効果】以上説明したように本発明によれば、ピ
ンホール等の欠陥の少ない絶縁膜を簡便に形成すること
ができる。特に、３００オングストローム程度の薄い絶
縁膜を形成することができる点で利点が大きい。
ンホール等の欠陥の少ない絶縁膜を簡便に形成すること
ができる。特に、３００オングストローム程度の薄い絶
縁膜を形成することができる点で利点が大きい。
【００２７】本発明の薄い絶縁膜を誘電体として使用す
る場合、従来の容量素子に比べて、単位面積当たりの容
量値を大きくすることができる。この薄い絶縁膜は、Ｍ
ＩＳ容量素子の下層電極を形成する際の活性化アニール
と同時に行うことができ、製造工程を簡略化できる。
る場合、従来の容量素子に比べて、単位面積当たりの容
量値を大きくすることができる。この薄い絶縁膜は、Ｍ
ＩＳ容量素子の下層電極を形成する際の活性化アニール
と同時に行うことができ、製造工程を簡略化できる。
【００２８】また、ＭＩＳ容量素子とＭＩＭ容量素子を
積層した構造とすることも可能で、さらに単位面積当た
りの容量値を大きくすることができる。
積層した構造とすることも可能で、さらに単位面積当た
りの容量値を大きくすることができる。
【図１】本発明の第１の実施の形態を説明する図であ
る。
る。
【図２】本発明の第１の実施の形態を説明する図であ
る。
る。
【図３】本発明の第１の実施の形態のＭＩＳ容量素子の
ＤＣ耐圧の測定結果を示す図である。
ＤＣ耐圧の測定結果を示す図である。
【図４】従来のＭＩＳ容量素子のＤＣ耐圧の測定結果を
示す図である。
示す図である。
【図５】本発明の第２の実施の形態を説明する図であ
る。
る。
【図６】従来のＭＩＳ容量素子の製造方法を説明する図
である。
である。
【図７】従来のＭＩＳ容量素子の製造方法を説明する図
である。
である。
【図８】従来のＭＩＭ容量素子を説明する図である。
１ 半導体基板 ２ 注入領域 ３ キャップ層 ４ 下層電極 ５ 絶縁膜 ６ 上層電極 ７ 引き出し電極 ８ 絶縁膜 ９ 別の絶縁膜 １０ 別の上層電極
フロントページの続き Ｆターム(参考） 4K030 BA38 CA04 DA09 FA01 HA04 JA01 KA24 LA02 LA15 5F038 AC03 AC05 AC07 AC15 AC18 EZ02 EZ13 EZ14 EZ17 EZ20 5F058 BA11 BA20 BC08 BF07 BH01 BJ01
Claims (3)
- 【請求項１】 導電性基体上に、プラズマＣＶＤ法によ
り絶縁膜を形成し、該絶縁膜を緻密化した後、該絶縁膜
上に導電性膜を形成する半導体装置の製造方法におい
て、 前記導電性基体上にプラズマＣＶＤ法により、前記絶縁
膜を形成する工程と、 赤外線ランプを使用した急速加熱処理を行い、前記絶縁
膜を緻密化する工程と、 該緻密化した絶縁膜上に前記導電性膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 第１の電極上に、プラズマＣＶＤ法によ
り絶縁膜を形成し、該絶縁膜を緻密化した後、該絶縁膜
上に第２の電極を形成する半導体装置の製造方法におい
て、 半導体基体上に不純物イオンの注入領域を形成する工程
と、 該半導体基体上にプラズマＣＶＤ法により、厚さ３００
〜８００オングストロームの窒化膜を形成する工程と、 赤外線ランプを使用した８５０〜１０００℃の温度範囲
で急速加熱処理を行ない、前記注入領域の不純物イオン
を活性化すると同時に、前記窒化膜を緻密化する工程
と、 前記注入領域に接続する電極を形成する工程と、 前記窒化膜上に金属電極を形成する工程とを含み、 前記注入領域、前記窒化膜及び前記金属電極とで構成さ
れたＭＩＳ容量素子を形成することを特徴とする半導体
装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、前記金属電極上に別の絶縁膜を形成する工程
と、 該別の絶縁膜上に別の金属電極を形成する工程とを含
み、 前記金属電極、前記別の絶縁膜及び前記別の金属電極と
で構成されたＭＩＭ容量素子を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000122485A JP2001308275A (ja) | 2000-04-24 | 2000-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000122485A JP2001308275A (ja) | 2000-04-24 | 2000-04-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308275A true JP2001308275A (ja) | 2001-11-02 |
Family
ID=18632954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000122485A Pending JP2001308275A (ja) | 2000-04-24 | 2000-04-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001308275A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104851776A (zh) * | 2014-02-14 | 2015-08-19 | 中芯国际集成电路制造(上海)有限公司 | MiS电容器结构及其制造方法 |
-
2000
- 2000-04-24 JP JP2000122485A patent/JP2001308275A/ja active Pending
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Legal Events
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|---|---|---|---|
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