KR100356348B1 - 기산화 고 유전상수 재료로 만든 전극 - Google Patents

기산화 고 유전상수 재료로 만든 전극 Download PDF

Info

Publication number
KR100356348B1
KR100356348B1 KR1019950023645A KR19950023645A KR100356348B1 KR 100356348 B1 KR100356348 B1 KR 100356348B1 KR 1019950023645 A KR1019950023645 A KR 1019950023645A KR 19950023645 A KR19950023645 A KR 19950023645A KR 100356348 B1 KR100356348 B1 KR 100356348B1
Authority
KR
South Korea
Prior art keywords
layer
sidewalls
adhesive layer
vaporized
forming
Prior art date
Application number
KR1019950023645A
Other languages
English (en)
Other versions
KR960009181A (ko
Inventor
니시오까야수시로
스코트알.섬머펠트
박경호
피주스바타챠랴
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텍사스 인스트루먼츠 인코포레이티드 filed Critical 텍사스 인스트루먼츠 인코포레이티드
Publication of KR960009181A publication Critical patent/KR960009181A/ko
Application granted granted Critical
Publication of KR100356348B1 publication Critical patent/KR100356348B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region

Abstract

다이내믹 ROM과 같은 마이크로 일렉트로닉 구조에 쓰이는 캐패시터를 형성하기 위한 개선된 방법이 제시되었는데 이 캐패시터 전극은 캐페시터 유전체로서 고유전상수(HDC) 물질을 쓴다. 제4도에 도시한 본 발명의 실시예에 따라서 하부 전극의 접착층(예 TiN)의 측벽이 비반응성 귀금속 충의 증착 후에 그러나 HDC 재료(에로 BST 42)의 증착 전에 기산화된다. 본 발명의 중요한 특징은 측벽의 기산화가 일반적으로 전위 측벽 팽창을 충분한 양만큼 (그리고 귀결되는 귀금속 층 변형) HDC 재료 중착 전에 일으킨다는 것이다.

Description

기산화 고 유전상수 재료로 만든 전극
본 발명은 캐패시터를 제조하는데 있어서, 고 유전상수 물질에 전기적 접속을 이루는 것을 향상시키는 것과 관련된다.
본 발명의 범위를 제한시키지 않으면서 예로서 고 유전상수 물질에 전기적접속을 이루는 종래의 방법과 관련하여 본 발명의 배경이 설명된다.
집적 회로(예로서 DRAMs)의 밀도가 증가함에 따라, 캐패시터와 같은 전기적 디바이스에서 고 유전상수를 갖는 물질을 사용해야 하는 필요가 증대하였다. 일반적으로 캐패시턴스가 캐패시터 유전체와 접촉하는 전극의 표면적과 직접 관련되나 전극 체적에는 크게 영향받지 않는다. 단위 면적당 더 큰 캐패시턴스를 획득하는데 일반적으로 사용하는 종래 방법은 유전체로서 SiO2또는 SiO2/Si3N4를 사용하는 고랑 두둑 캐패시터처럼 고랑(treanch)과 두둑(stack)을 만들어서 토포그래피(topograph)를 증가시킴으로써 단위 면적당 표면적을 증가시키는 것이었다. 이 접근법은 256 Mbit와 1GBit DRAMs과 같은 디바이스를 제조할 때는 쓰기가 아주 어려워진다.
대안 접근법은 고 유전율(permittivity)을 갖는 유전체를 사용하는 것이다. 많은 페로브스키트(Perovskite), 강자성, 또는 고 유전상수(이후로는 HDC로 약호함) 물질 즉(Ba, Sr) TiO3(BST)와 같은 것은 표준 SiO2-Si3N4-SiO2캐패시터보다 아주 큰 캐패시턴스 밀도를 보통 갖는다. 여러가지 금속과 금속 화합물, 그리고 전형적으로는 Pt와 같은 귀금속 그리고 RuO2와 같은 전도성 산화물이 이런 HDC 물질에 대한 전극으로서 개안되었다. 그러나 전기적 디바이스에서 유용하려면 이런 고 유전상수 물질의 유익한 성질을 감소시키지 않는, 신뢰할만한 전기적 접속이 일반적으로 이루어져야만 한다.
여기 사용되는 "고 유전상수"라는 용어는 디바이스 동작 온도에서 50 이상이되는 유전상수를 의미한다. HDC 재료의 증착은 산소 함유 대기에서 고온(일반적으로 500℃ 이상)에서 보통 일어난다. 많은 전극 재료가 이런 환경 유형에서 산화되고 절연되거나 그런지 않으면 열화된다. HDC 재료 증착 전(前)에 형성된 초기 전극 구조는 이 증착 동안과 후에 모든 안정성을 가져야 하는 반면 HDC가 증착된 다음에 형성된 전극 구조는 이 증착 후에만 안정성을 가지면 된다.
상기 언급한 대로 Pt가 표준 박막(5 마이크론(㎛) 보다 일반적으로 작게 규정됨) 응용의 HDC 재료 층의 전극에 대해 제안되었다. 그러나 Pt가 HDC 재료에 대해 비반응성이지만, Pt 만을 초기 전극으로 사용하는 것은 어렵다는 것이 발견되었다. Pt 는 일반적으로 산소가 그를 통해 확산하는 것을 허용하며 따라서 전형적으로는 주변 물질이 산화되도록 허용한다. 또한 Pt는 SiO2또는 Si3N4와 같은 전통적인 유전체에 정규적으로는 잘 부착되지 않으며 저온(低溫)에서 실리사이드를 급속히 형성할 수 있다. 따라서 Ta 또는 TiN 층이 Pt 전극하의 접착 또는 버퍼 층으로서 제안되었다. 그러나 BST 증착 또는 어닐링동안 산소가 Pt를 통해 확산할 수 있고 접착 층을 산화시키며 접착 층의 전도성을 감소시킬 수 있다. 이 점은 상부 수평 표면 보다도 접착 층의 측면에 대해 더 큰 문제를 일으키는데, 이는 Pt가 일반적으로는 상부에서 두껍고 더 나은 확산(억제) 장벽이 되기 때문이다.
RuO2와 같은 전도성 산화물이 표준 박막 응용에서 HDC 재료 층으로 이뤄진 전극에 대해 또한 제안되었다. RuO2가 HDC 재료에 대해 비반응성이지만, 마찬가지로 어려운 문제가 일반적으로 존재한다. 예를 들어 이런 산화물을 사용하여 형성된 구조체의 전기적 성질은 예를 들어 Pt를 사용하여 형성된 성질보다 보통 열등하게 된다. 많은 박막 응용은 작은 누설 전류(leakage-current) 밀도와 단위 면적당 큰 캐패시턴스를 요구한다. 누설 전류는 두께, 미세구조, 전극, 전극 기하구조 및 복합 상태와 같은 여러가지 변수들에 민감하다. 예를 들어 RuO2전극을 사용하는 리드 지르코늄 티타네이트(lead zerconium titanate, PZT)의 누설 전류는 Pt 전극을 사용하는 PZT의 누설 전류보다 몇 승(order) 정도의 차가 난다. 특히 누설 전류가 쇼트키(schottlky) 장벽에 의해 제어되고 Pt 전극이 더 큰 일함수 때문에 더 작은 누설 전류를 갖는 것으로 나타난다.
여기서 사용하는 "비반응성"이라는 용어는 HDC 재료와 접촉하는 재료에 대해서 사용될 때, 처리(processing) 동안과 처리 후에 HDC 재료에게 안정된 전도성 인터페이스를 제공하는 물질의 성질을 의미한다. RuO2와 같은 전도성 산화물이 비반응성 층(또는 전극의 또 다른 부분)에 대해 사용될 때 이 층은 산화되지 않거나 부분 산화된 Ru를 또한 포함할 수 있다는 것을 주의한다. 예를 들어 HDC 증착하는 동안 부분적으로 또는 완전히 산화됨으로써 화학 변화를 겪은 Ru의 비반응성 층은 아직도 비반응성이라 여겨지는데 이는 층이 HDC 재료에 대해 안정된 전도성 인터페이스를 제공하기 때문이다.
표준 박막 구조를 이루기 위해 제공된 또다른 구조는, 전극으로서 Pt, Pd, Rh의 합금 그리고 Re, Os, Rh로 만들어진 산화물 그리고 단결정 Si 또는 다결정 Si(Poly-Si) 상의 부착 층으로서의 Ir을 포함한다. 이런 전극이 갖는 문제는 이런산화물이 보통 Si 다음으로 안정되지 않았다는 것이고 이런 금속이 전형적으로는 저온(일반적으로 450℃ 보다 작음)에서 실리사이드를 형성한다는 점이다. 또다른 관련 문제들이 회피되거나 최소화될 수 있다면, 전극 구조가 갖는 이런 유형은 적합한 접착(장벽) 층이 전도성 산화물과 Si 기판 사이에서 사용되었을 경우, HDC재료의 증착 후에라도 그 전도성을 유지해야만 한다.
따라서 많은 수의 제안된 하부(lower) 전극 구조가 다음의 특유한 층들을 포한한다: HDC 재료/비만응성(산소 안정) 층/접착(장벽) 층/기판. 이런 구조에서 접착 층은 전형적으로는 전도성 산화물을 제공하기 위해 HDC 재료 증착 조건하에서 산화되는 전도성 재료를 포함한다. HDC 재료 내의 팽창 스트레스(stress)와 크랙(crack) 모양은 HDC 재료 증착동안 접착 층의 산화와 이 후의 확장으로 인해 발생할 수 있다는 것이 발견되었다.
이런 산화/팽창이 일반적으로 접착 층의 임의의 표면 상에서 일어날 수 있긴 하지만 접착 층 상부의 산화는 실질적으로 그 위를 덮는 비반응성 충에 의해 제공되며 접착 층 바닥의 산화는 기판을 둘러싸는 재료에 의해 실질적으로 제공된다. 일반적으로 노출된 측벽이 산화되기에 가장 쉬운 접착 층 표면이 될 것이다. 접착 층에 대해 제안된 대부분의 재료가 산화될 때 체적이 변화하기 때문에 접착층 측벽은 일반적으로 확장하고 그 위를 덮는 비반응성 층을 변형시키며 HDC 재료층의 스트레스와 크랙을 발생시킨다. 이런 크랙은 HDC 재료 층의 상부 표면으로부터 하부 전극까지 도달할 수 있으며 해로운 효과를 일으킨다. 예를 들어 캐패시터의 상부 전극과 같은 전도성 층이 HDC 층에 증착된다면 캐패시터는 실질적인 누설을 겪을수 있거나 두 전극 사이에서 단락되기까지 한다.
일반적으로는 본 발명에 따라서 접착 층의 측벽은 HDC 재료의 증착전에(그러나 비반응성 귀금속 층의 증착 후에) 기산화(旣酸化)된다. 본 발명의 중요한 일면은 상당한 정도의 전위 측벽 팽창(그리고 그로 인한 귀금속 층 변형)이 HDC 재료 증착 전에 일어나도록 만든다는 것이다. 전위 측벽 팽창은 HDC 증착과 어닐링(기산화와 함께 또는 없이)을 겪으면서 발생하는 총 팽창량으로 정의된다.
본 발명에 따라서 접착 층의 측벽은 실질적으로 HDC 증착 전에 산화된다. 본 발명과는 대조적으로 강유전체 캐패시터의 여러 제조 단계에 있어서 겉표면 산화(예를 들어 몇가지 산화 단일 층을 형성하는 것)가 종래 기술에서 명백하게 설명되었다. 유립 특허 출원 번호<557,937 A1>, D. Patel 등이 발명하고 <Ramtron International Corp.>이 1993년 2월 23일 출원한 특허를 보라. D. patel 등이 설명한 산화는 겉표면에 대한 것이고 다른 구조 영역에서 이루어지고 다른 목적 즉 본 발명보다 바닥 유리 층과 상부 강유전체 재료에 더 잘 부착되기 위한 목적으로 이루어진다. 본 발명의 접착 층 측벽은 일반적으로 단순히 겉 표면만 산화되는 것보다 더 나아가야만 하는데 이는 겉표면 산화된 접착 층은 HDC 증착동안 실질적 산화와 팽창을 일반적으로 계속 겪고 구조의 열화를 일으키기 때문이다.
본 발명의 한 실시예는 주(主) 표면을 갖는 지지 층과 지지 층의 주 표면 위를 덮는 접착 층을 포함하는 마이크로 일렉트로닉 구조를 갖는데, 여기서 접착 층은 상부 표면과 확장 산화된 측벽을 포함한다. 이 구조는 접착 층의 상부 표면을 덮는 귀금속 층을 포함하는데, 여기서 귀금속 층은 산화된 측벽을 덮는 변형된 영역을 포함하고 고 유전상수 재료 층은 귀금속 층을 덮는다. 고 유전상수 재료층은 실질적으로 귀금속 층의 변형 영역에 근접한 팽창 스트레스 크랙(Crack)으로부터 자유롭다.
본 발명의 실시예를 형성하는 방법은 주표면을 갖는 지지 층을 형성하는 것, 지지 층의 주 표면 위에 접착 층을 형성하는 것, 접착 층의 상부 표면 위에 귀금속 층을 형성하는 것을 포함하는데 여기서 접착 층은 실질적으로 산화되지 않은 측벽을 포함한다. 이 방법은 기산확된 측벽을 형성하기 위해 접착 층의 산화되지 않은 측벽을 산화시키는 것과 귀금속 층 위에 고 유전상수 재료 층을 증착하는 단계를 포함한다. 기 산화된 측벽은 기산화된 측벽에 인접한 접착 층의 더 이상의 산화와 팽창을 최소화시킨다. 고 유전상수 재료 층의 팽창 스트레스와 크래킹은 고 유전상수 재료 층을 증착하는 단계 동안 최소화된다.
위의 것은 명백하게 첫째 미세전자 구조가 되는데 이 구조에서 HDC 재료로 만든 전극은 기산화된 측벽을 갖는 접착 층을 포함하고, 기산화된 측벽은 접착 층이 HDC 재료 증착동안 실질적인 산화와 팽창을 겪는 것을 막아준다. 이런 구조는 다층 캐패시터 및 파이로일렉트릭(pyroelectric) 디바이스(예를 들어(냉각되지 않은) 적외선 검출기)와 같은 또다른 박막 디바이스, 비휘발성 강유전 RAMs(영구 편극 성질을 사용함), 박막 피조일렉트릭(p0iezoelectric) 및 박막 전기-광학 디바이스에서 또한 사용된다.
본 발명의 특징으로 믿는 특성들이 청구 범위에서 제시되었다. 그러나, 발명 자체와 또다른 특징 및 이점은 부수 도면과 함께 다음의 상세한 설명을 참고하면잘 이해될 것이다.
제1도에서 제4도까지 참조하면 본 발명의 실시예로서 기산화된 측벽을 포함하는 하부(lower) 전극 구조를 형성하는 방법이 도시되었다. 제1도는 반도체 기판(30)을 덮는 SiO2층(32)를 도시한다. SiO2층(32)는 TiO2또는 Si3N4와 같은 확산 장벽으로 씌워지거나 씌워지지 않을 수 있다. TiSi2/다결정-Si 플러그(34)가 SiO2층(32)를 통해서 전기적 연결을 제공한다. 100 nm의 두께를 갖는 TiN 층(36)이 구조 위에서 반응을 겪고 스퍼터 증착되며 에치되어 패턴화된다.
여러가지의 또다른 표준 과정들이 이런 영역 구조를 형성하기 위해 사용될 수 있는데, 이 과정은 다결정-Si 상에서 Ti를 스퍼터 증착하고 이후 N2급속 열적어닐(700℃로 30초 동안) 또는 NH3노(爐) 어닐(575℃에서 10분 동안) 과정이 이어진다. TiN은 그후 패턴화된 TiN 층(36)을 형성하기 위해 페록사이드(peroxide)를 사용하여 화학제법으로 선택적으로 제거된다. 대안 실시예에서 덮힌 다결정-Si 층을 증기 HF 세정하는 것은 TiSi2를 사용하지 않고 TiN 층(36)을 증착하기 전에 즉시 수행된다. 다결정-Si 층과 TiN 층이 양호하게 접착하도록 보장하기 위해서 HF 세정과 접착 층 증착 과정 단계 사이에서 대기와 같은 오염 환경에 구조가 노출되지 않는 것이 이롭다.
그 후 기판 온도가 325℃에 고정된 채 Pt 목표를 사용하여 5mTorr 아르곤 대기 내에서 100nm 두께의 Pt 층(38)이 DC 스퍼터 증착된다. Pt 층(38)은 전자빔 증발, 화학 증기 증착 CVD, 또는 유기 금속 CVB(MOCVD)를 써서 증착될 수 있다. Pt 층(38)의 높이는 HDC 재료 소망 캐패시턴스 밀도, 총 소망 캐패시턴스 및 디바이스 발생에 따라서 변화할 수 있다. 예를 들어 IG DRAMs과 같은 미래의 디바이스는 256M DRAM 디바이스와 비교하여 더 큰 전극 표면적/단위 면적 비율을 제공하기 위해 더 길쭉한 캐패시터를 일반적으로 요구할 것이다. 이는 1G DRAMs이 일반적으로(예를 들어 증가된 기능성과 줄어든 디바이스 특성 때문에) 더 큰 캐패시턴스/단위 면적 비율을 요구할 것이기 때문이다. Pt 층(38)을 증착한 후 포토레지스터가 증착되어 패턴화된다. 백금 층(38)은 그 후 저압, 고밀도의 플라즈마 반응 이온 에치(RIE) 반응기 내에서 건식 에치되어 제 1도에 도시한 구조를 형성한다.
이 구조는 그 후 650℃에서 희박한 산소(N2내에서 5%의 O2) 가스 내에서 어닐되고 제2도에 도시한 TiO2측벽(40)을 형성한다. Pt 층(38)을 포함하는 구조의 실질적 변형은 HDC 재료의 증착 전의 이 시점에서 일어난다. 대안으로 오존(ozone)이 어닐링하기 위해 이용될 수 있다. 대안으로 이 구조는 저온(예로서 600℃)에서 어닐될 수 있어서 산화가 꽉찬 BST 증착 온도에서 수행되는 것보다 Pt 층(38)이 더 많은 시간의 여유를 갖도록 허용해 줄 것이다. 이런 산화 어닐 과정이 얻는 또다른 이점은 Pt 층(38)이 에치된 후에 임의의 비교적 날카로운 코너부를 만곡시키도록 재배열될 수 있도록 하는 것이다. 날카로운 코너를 만곡시키는 이유는 날카로운 코너가 과도한 누설 전류 또는 크랙까지 일으킬 수 있기 때문이다.
BST 층(42)는 650℃에서 10mTorr의 압력을 갖는 O2/Ar(1/9) 혼합 가스 내에서 유기 금속 화학 증기 증착법(MOCVD)을 사용하여 전극 구조 상에 형성되고, 제3도에 도시한 구조를 만든다. TiO2측벽의 실질적 산화 또는 확장은 BST 증착 동안 일어나지 않으며 따라서 BST 층(42)내에서의 팽창 스트레스와 크랙을 최소화시킨다. 증착은 이온식, 광자식(photonic), 전자식 또는 플라즈마식 증식(enhancement)을 사용한다. BST 층(42)도 CVD, 스퍼터 또는 스핀 코트(coat) 방법으로 형성된다.
상부 Pt 전극(44)가 그 후 스퍼터 증착되고 건식 예치되어 제4도에 도시한 캐패시터 구조를 형성한다. 하부와 상부 전극을 갖는 이 구조는 다시 어닐되어 캐패시터 성질을 향상시킬 수 있다.
제5도에서 제8도를 참조하면, 본 발명의 또다른 실시예 즉 기산화된 전도성 측벽을 포함하는 하부 전극을 갖는 캐패시터를 형성하는 방법이 도시되었다. 제5도에 도시한 구조는 루테늄(ruthenium)이 TiN 대신에 접착 층(46)으로 증착되는 것을 제외하고는 제1도의 구조와 동일하다. Ru가 전도성 산화물을 갖기 때문에 루테늄 층(46)의 표면은 Pt 층(38)이 증착되기 전에 RuO2층(48)을 형성하기 위해 산화된다. 이 실시예에서 접착 층이 상부 표면이 산화되었다 하더라도 기판(30)과 Pt 층(38) 사이에서 전류가 아직도 흐를 수 있다.
이 구조는 그 후 대기를 포함하는 산소 내에서 어닐되어 제6도에 도시한 RuO2측벽(50)을 형성한다. 선행 실시예처럼 Pt 층(38)을 포함하는 구조의 실질적 변형은 HBC 재료의 증착 전의 이 시점에서 일어난다.
BST 층(42)는 상기 설명한대로 MOCVD를 사용하여 전극 구조 상에서 형성되고제7도에 도시한 구조를 낳는다. 다시금 RuO2측벽의 실질적 산화 또는 팽창은 BST 증착 동안 일어나지 않으며 따라서 BST 층(42)내의 팽창 스트레스와 크랙을 최소화시킨다. 상부 Pt 전극(44)는 그 후 스퍼터 증착되고 건식 에치되어 제8도에 도시한 캐패시터 구조를 형성한다.
본 실시예의 잠재적 이점은 제8도의 전도성 측벽 구조가 일반적으로 제4도의 비전도성 측벽 구조와 비교할 때 HDC 재료와 접속하는 전극 표면적이 더 크다는 것이다.
본 발명의 또다른 잠재적 이점은 Ru 층(46)의 상부 표면이 Pt 층(38)의 증착 전에 산화되며 따라서 Ru 층(46)/RuO2층(48)의 상부 표면의 더 이상의 산화가 최소화된다는 점이다. 산소가 Pt 층(38)(예로서 그레인(grain) 주변부를 따라)을 통해 확산되기 때문에 접착 층의 상부 표면 상에 비규칙적 피산화 영역이 형성되는 것을 내재된 산화물이 제한한다.
다음의 표는 몇몇 실시예와 도면의 개관을 제공한다.
표
몇가지 양호한 실시예가 자세하게 앞에서 설명되었다. 설명된 실시예와 다르면서도 청구 범위의 영역 내에 속하는 실시예들은 본 발명의 범위가 또한 포괄한다는 것이 인지되어야 한다. 서술된 구조를 참조하면, 그런 구조에 전기적 접속을 하는 것은 저항식(ohmic), 정류식, 캐패시티브식, 직접 또는 간접, 개재되는 회로 또는 다른 것이 될 수 있다. 주입은 실리콘, 게르마늄, 갈륨아스나이드(arsenide), 또는 또다른 전기적 재료 군으로 만든 이산(discrete)성분들 또는 완전 집적화된 회로에서 이뤄진다. 일반적으로 양호한 특정 실시예는 또다른 대안예 들보다 양호하다. 도면의 척도는 절대적이지도 상대적이지도 않다; 몇몇 두께는 설명의 명확성을 기하기 위해 과장되었다. 하부 전극의 몇몇 소자는 어떤 때는 전극의 부분으로 언급되고, 어떤 때는 전극의 내부에, 외부에, 내부쪽으로, 외부쪽으로, 그 위에, 그 아래에 있는 것으로 언급되었다. 본 발명의 구조와 방법은 실질적으로 어떤 경우든 동일하다.
접착 층은 표에 기재된 재료 이외에 다른 재료를 취할 수 있지만, 그 다른 재료들은 일반적으로 표의 재료들보다 양호하지 않다. 예를 들어, 접착 층은 다음과 같은 또다른 금속 화합물을 취할 수 있다. 루테늄 질화물, 틴 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물, TiON, 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 몰리브데늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 철 실리사이드, 크롬 실리사이드, 붕소 카바이드, 탄탈륨카바이드, 지르코늄 카바이드, 티타늄 보라이드 또는 지르코늄 보라이드, 대안으로 접착 층은(도면 번호(38)에서 선택한 특정 재료와 다른) 다음과 같은 전도성 금속을 취할 수 있다. 코발트, 철, 크롬, 팔라듐, 레늄, 지르코늄, 하프늄 또는 몰리브데늄. 대안으로 접착 층은 다음과 같은 단일 성분 반도체를 포함할 수 있다. 단일 또는 다결정 실리콘 또는 게르마늄 반도체, 또는 GaAs, InP, Si/Ge 또는 SiC와 같은 화합물 반도체. 본 발명이 예시적 실시예에 따라서 기술되었지만 이 설명은 제한적 의미에서 해석하도록 의도되지 않았다. 본 발명의 또다른 실시예 뿐만 아니라 예시 실시예에 대한 여러가지 변형과 조합이 설명을 참조할 때 본 분야에 익숙한 사람에게 명백하게 될 것이다. 따라서 청구 범위가 그런 임의의 변형 또는 실시예를 포괄하도록 의도되었다.
제1도에서 제4도까지는 비전도성, 기산화 측벽을 포함하는 전극을 갖는 고 유전상수 재료로 만든 캐패시터를 제조하는 진행 단계를 도시한 단면도.
제5도에서 제8도까지는 전도성, 기산화 측벽을 포함하는 전극을 갖는 고 유전상수 재료로 만든 캐패시터를 제조하는 진행 단계를 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
30 : 반도체 기판 32 : SiO2
34 : TiSi2/다결정-Si 플러그 36 : TiN 층
38 : 백금 층 42 : BST 층
40 : TiO2층 48 : RuO2층

Claims (22)

  1. 마이크로 일렉트로닉 구조를 형성하는 방법에 있어서,
    (a) 주 표면을 갖는 지지층을 형성하는 단계;
    (b) 실질적으로 산화되지 않은 측벽을 포함하는 접착층을 상기 지지층의 상기 주 표면 위에 형성하는 단계;
    (c) 상기 접착층의 상부 표면 위에 귀금속층을 형성하는 단계;
    (d) 상기 접착층의 상기 산화되지 않은 측벽을 산화시켜 기산화된 측벽(pre-oxidized sidewall)을 형성하는 단계; 및
    (e) 상기 측벽을 산화시키는 단계 후에 상기 귀금속층 위에 고 유전상수 재료층을 증착하는 단계를 포함하며, 상기 기산화된 측벽은 상기 기산화된 측벽에 인접한 상기 접착층의 더 이상의 산화와 팽창을 방지하고, 이에 의해서 상기 고 유전상수 재료층의 팽창 응력(expansion stress) 및 크래킹(cracking)이 감소되는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  2. 제1항에 있어서, 상기 기산화된 측벽을 형성하는 상기 단계 (d)는 상기 기산화된 측벽을 덮는 상기 귀금속층의 일부분을 변형시키는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  3. 제1항에 있어서, 상기 단계 (e)는 상기 접착층의 상기 기산화된 측벽 위에상기 고 유전상수 재료층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  4. 제1항에 있어서, 상기 기산화된 측벽은 전도성 산화물을 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  5. 제4항에 있어서, 상기 접착층은 루테늄(ruthenium)을 포함하고 상기 기산화된 측벽은 루테늄 이산화물을 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  6. 제4항에 있어서, 상기 방법은 상기 접착층의 상부 표면 위에 상기 귀금속층을 형성하는 상기 단계에 앞서서, 상기 접착층의 상기 상부 표면을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  7. 제6항에 있어서, 상기 접착층은 루테늄을 포함하고 상기 기산화된 측벽은 루테늄 이산화물을 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  8. 제4항에 있어서, 상기 방법은 고 유전상수 재료층을 증착시키는 상기 단계동안 상기 접착층의 상기 상부 표면을 산화시키는 단계를 더 포함하는 것을 특징으로하는 마이크로 일렉트로닉 구조의 형성 방법.
  9. 제1항에 있어서, 상기 방법은 상기 고 유전상수 재료층 위에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  10. 제9항에 있어서, 상기 상부 전극은 팔라듐, 루테늄, 로듐(rhodium), 금, 이리듐, 은, 및 이것들의 조합으로 구성된 군으로부터 선택된 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  11. 제1항에 있어서, 상기 기산화된 측벽은 절연 산화물을 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  12. 제11항에 있어서, 상기 접착층은 티타늄 질화물을 포함하고 상기 절연 산화물은 티타늄 이산화물을 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  13. 제1항에 있어서, 상기 접착층은 금속, 금속 질화물, 금속 산화물, 금속실리사이드, 금속 카바이드, 금속 붕소화물, 3원소 비정질 질화물(ternary amorphous nitnde), 및 이것들의 조합으로 구성된 전도성 물질의 군으로부터 선택된 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  14. 제1항에 있어서, 상기 접착층은 티타늄 알루미늄 질화물, Zr 질화물, Hf 질화물, Y 질화물, Sc 질화물, La 질화물, N 결핍 Al 질화물, 도프된 Al 질화물, Mg 질화물, Ca 질화물, Sr 질화물, Ba 질화물, 및 이것들의 조합으로 구성된 군으로부터 선택된 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  15. 제1항에 있어서, 상기 고 유전상수 재료층은, 바륨 스트론튬 티타네이트(barium strontium titanate), 리드 지르코네이트 티타네이트(lead zirconate titanate), 리드 란타늄 티타네이트(lead lanthanum titanate), 리드 란타늄 지르코네이트 티타네이트(lead lanthanum zirconate titanate), 비스무스 티타네이트(bismuth titanate), 칼륨 탄탈레이트(potassium tantalate), 리드 스칸듐 탄탈레이트(lead scandium tantalate), 리드 니오베이트(lead niobate), 리드 아연 니오베이트(lead zlnc niobate), 칼륨 니오베이트(potassium niobate), 리드 마그네슘 니오베이트(lead magnesium niobate), 및 이것들의 조합으로 구성된 군으로부터 선택된 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  16. 제1항에 있어서, 상기 귀금속층은 백금, 팔라듐, 이리듐, 로듐, 및 이것들의 조합으로 구성된 군으로부터 선택된 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  17. 마이크로 일렉트로닉 구조를 형성하는 방법에 있어서,
    (a) 주 표면을 갖는 지지층을 형성하는 단계;
    (b) 실질적으로 산화되지 않은 측벽을 포함하는 전도성 접착층을 상기 지지층의 상기 주 표면 위에 형성하는 단계;
    (c) 상기 접착층의 상부 표떤 위에 귀금속층을 형성하는 단계;
    (d) 상기 접착층의 상기 산화되지 않은 측벽을 산화시켜 전도성 기산화된 측벽을 형성하는 단계; 및
    (e) 상기 측벽을 산화시키는 단계 후에 상기 귀금속층 위에 고 유전상수 재료층을 증착시키는 단계를 포함하며, 상기 기산화된 측벽은 상기 기산화된 측벽에 인접한 상기 접착층의 더 이상의 산화와 팽창을 방지하고 이에 의해서 상기 고 유전상수 재료층의 팽창 응력 및 크래킹이 감소되는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  18. 제17항에 있어서, 상기 방법은 상기 접착층의 상부 표면 위에 상기 귀금속층을 형성하는 상기 단계에 앞서서, 상기 접착층의 상기 상부 표면을 산화시키는 단계를 더 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  19. 제17항에 있어서, 상기 기산화된 측벽을 형성하는 상기 단계 (d)는 상기 기산화된 측벽을 덮는 상기 귀금속층의 일부분을 변형시키는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  20. 제17항에 있어서, 상기 단계 (e)는 상기 접착층의 상기 기산화된 측벽 위에 상기 고 유전상수 재료층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 구조의 형성 방법.
  21. 마이크로 일렉트로닉 캐패시터를 제조하는 방법에 있어서,
    (a) 주 표면을 갖는 지지층을 형성하는 단계;
    (b) 상기 지지층의 상기 주 표면 위에 루테늄층을 형성하는 단계;
    (c) 실질적으로 산화되지 않은 측벽을 포함하는 상기 루테늄층의 상부 표면 위에 백금층을 형성하는 단계;
    (d) 상기 루테늄층의 상기 산화되지 않은 측벽을 산화시켜 루테늄 이산화물 측벽을 형성하는 단계;
    (e) 상기 측벽을 산화시키는 단계 후에 상기 백금층 위에 바륨 스트론튬 티타네이트층을 증착시키는 단계; 및
    (f) 상기 바륨 스트론튬 티타네이트층 위에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 마이크로 일렉트로닉 캐패시터의 제조 방법.
  22. 마이크로 일렉트로닉 구조에 있어서,
    (a) 주 표면을 갖는 지지층;
    (b) 상부 표면과 팽창 산화된 측벽을 포함하며, 상기 지지층의 상기 주 표면을 덮는 접착층;
    (c) 상기 산화된 측벽을 덮는 변형된 영역을 포함하며, 상기 접착층의 상기 상부 표면을 덮는 귀금속층; 및
    (d) 상기 귀금속층을 덮는 고 유전상수 재료층을 포함하며, 상기 고 유전상수 재료층은 상기 귀금속층의 상기 변형된 영역에 근접하여 팽창 응력 및 크랙들이 실질적으로 없는 것을 특징으로 하는 마이크로 일렉트로닉 구조.
KR1019950023645A 1994-08-01 1995-08-01 기산화 고 유전상수 재료로 만든 전극 KR100356348B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/283,467 US5554564A (en) 1994-08-01 1994-08-01 Pre-oxidizing high-dielectric-constant material electrodes
US08/283,467 1994-08-01

Publications (2)

Publication Number Publication Date
KR960009181A KR960009181A (ko) 1996-03-22
KR100356348B1 true KR100356348B1 (ko) 2002-12-16

Family

ID=23086206

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950023645A KR100356348B1 (ko) 1994-08-01 1995-08-01 기산화 고 유전상수 재료로 만든 전극

Country Status (5)

Country Link
US (3) US5554564A (ko)
EP (1) EP0697718B1 (ko)
KR (1) KR100356348B1 (ko)
DE (1) DE69528559T2 (ko)
TW (1) TW293160B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468708B1 (ko) * 1998-03-23 2005-03-16 삼성전자주식회사 강유전체커패시터및그제조방법

Families Citing this family (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009813B1 (ko) * 1993-01-27 1995-08-28 삼성전자주식회사 반도체장치 및 그 제조방법
DE69404189T2 (de) * 1993-03-31 1998-01-08 Texas Instruments Inc Leicht donatoren-dotierte Elektroden für Materialien mit hoher dielektrischer Konstante
US6404003B1 (en) * 1999-07-28 2002-06-11 Symetrix Corporation Thin film capacitors on silicon germanium substrate
US5622893A (en) * 1994-08-01 1997-04-22 Texas Instruments Incorporated Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes
US5585300A (en) * 1994-08-01 1996-12-17 Texas Instruments Incorporated Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes
US5504041A (en) * 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
US5464786A (en) * 1994-10-24 1995-11-07 Micron Technology, Inc. Method for forming a capacitor having recessed lateral reaction barrier layer edges
CN1075243C (zh) * 1994-12-28 2001-11-21 松下电器产业株式会社 集成电路用电容元件及其制造方法
US6204111B1 (en) 1994-12-28 2001-03-20 Matsushita Electronics Corporation Fabrication method of capacitor for integrated circuit
KR0141160B1 (ko) * 1995-03-22 1998-06-01 김광호 강유전체 메모리 장치 및 그 제조방법
US5874364A (en) * 1995-03-27 1999-02-23 Fujitsu Limited Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same
KR0147639B1 (ko) * 1995-05-29 1998-08-01 김광호 고유전율 캐패시터의 하부전극 형성방법
JP3805001B2 (ja) * 1995-06-08 2006-08-02 株式会社ルネサステクノロジ 半導体装置
WO1997001854A1 (en) * 1995-06-28 1997-01-16 Bell Communication Research, Inc. Barrier layer for ferroelectric capacitor integrated on silicon
KR100200299B1 (ko) * 1995-11-30 1999-06-15 김영환 반도체 소자 캐패시터 형성방법
JP3168400B2 (ja) * 1996-01-19 2001-05-21 日本プレシジョン・サーキッツ株式会社 半導体装置および半導体装置の製造方法
JPH09260600A (ja) * 1996-03-19 1997-10-03 Sharp Corp 半導体メモリ素子の製造方法
US5838605A (en) * 1996-03-20 1998-11-17 Ramtron International Corporation Iridium oxide local interconnect
US5892281A (en) * 1996-06-10 1999-04-06 Micron Technology, Inc. Tantalum-aluminum-nitrogen material for semiconductor devices
JP3193302B2 (ja) * 1996-06-26 2001-07-30 ティーディーケイ株式会社 膜構造体、電子デバイス、記録媒体および強誘電体薄膜の製造方法
KR100235949B1 (ko) * 1996-06-27 1999-12-15 김영환 반도체 소자의 캐패시터 제조 방법
US5760474A (en) * 1996-07-09 1998-06-02 Micron Technology, Inc. Capacitor, integrated circuitry, diffusion barriers, and method for forming an electrically conductive diffusion barrier
DE19630110C2 (de) * 1996-07-25 1998-11-19 Siemens Ag Schichtaufbau mit einer ferroelektrischen Schicht und Herstellverfahren
JPH1079481A (ja) * 1996-09-05 1998-03-24 Mitsubishi Electric Corp 導電層接続構造およびその製造方法
US6251720B1 (en) 1996-09-27 2001-06-26 Randhir P. S. Thakur High pressure reoxidation/anneal of high dielectric constant materials
US6897105B1 (en) * 1998-09-16 2005-05-24 Texas Instrument Incorporated Method of forming metal oxide gate structures and capacitor electrodes
JP3512959B2 (ja) * 1996-11-14 2004-03-31 株式会社東芝 半導体装置及びその製造方法
US5719417A (en) * 1996-11-27 1998-02-17 Advanced Technology Materials, Inc. Ferroelectric integrated circuit structure
US5807774A (en) * 1996-12-06 1998-09-15 Sharp Kabushiki Kaisha Simple method of fabricating ferroelectric capacitors
KR100224729B1 (ko) * 1996-12-10 1999-10-15 윤종용 반도체장치의 강유전체 커패시터 및 그 제조방법
US5932907A (en) * 1996-12-24 1999-08-03 International Business Machines Corporation Method, materials, and structures for noble metal electrode contacts to silicon
US6144546A (en) * 1996-12-26 2000-11-07 Kabushiki Kaisha Toshiba Capacitor having electrodes with two-dimensional conductivity
JP2930102B2 (ja) * 1997-01-31 1999-08-03 日本電気株式会社 半導体装置用配線構造及びその製造方法
US6209991B1 (en) * 1997-03-04 2001-04-03 Hewlett-Packard Company Transition metal carbide films for applications in ink jet printheads
US6075691A (en) * 1997-03-06 2000-06-13 Lucent Technologies Inc. Thin film capacitors and process for making them
EP0865079A3 (en) * 1997-03-13 1999-10-20 Applied Materials, Inc. A method for removing redeposited veils from etched platinum surfaces
US6002575A (en) * 1997-05-29 1999-12-14 International Business Machines Corporation Adherent separator for self-defining discontinuous film
US6153491A (en) 1997-05-29 2000-11-28 International Business Machines Corporation Overhanging separator for self-defining discontinuous film
US5955756A (en) * 1997-05-29 1999-09-21 International Business Machines Corporation Trench separator for self-defining discontinuous film
US5796573A (en) * 1997-05-29 1998-08-18 International Business Machines Corporation Overhanging separator for self-defining stacked capacitor
TW406317B (en) * 1997-06-27 2000-09-21 Siemens Ag Method to produce a barrier-layer in a semiconductor-body and semiconductor component with such a barrier-layer
TW421858B (en) * 1997-06-30 2001-02-11 Texas Instruments Inc Integrated circuit capacitor and memory
JPH11111753A (ja) * 1997-10-01 1999-04-23 Mitsubishi Electric Corp 半導体装置
US6462931B1 (en) * 1997-10-23 2002-10-08 Texas Instruments Incorporated High-dielectric constant capacitor and memory
US5923970A (en) * 1997-11-20 1999-07-13 Advanced Technology Materials, Inc. Method of fabricating a ferrolelectric capacitor with a graded barrier layer structure
US6180446B1 (en) 1997-12-17 2001-01-30 Texas Instruments Incorporated Method of fabricating an oxygen-stable layer/diffusion barrier/poly bottom electrode structure for high-K DRAMS using disposable-oxide processing
US6171898B1 (en) 1997-12-17 2001-01-09 Texas Instruments Incorporated Method of fabricating an oxygen-stable layer/diffusion barrier/poly bottom electrode structure for high-K-DRAMS using a disposable-oxide processing
US6184074B1 (en) 1997-12-17 2001-02-06 Texas Instruments Incorporated Method of fabrication a self-aligned polysilicon/diffusion barrier/oxygen stable sidewall bottom electrode structure for high-K DRAMS
US5998225A (en) * 1997-12-17 1999-12-07 Texas Instruments Incorporated Method of fabricating an oxygen-stable layer/diffusion barrier/poly bottom electrode structure for high-K DRAMs using disposable-oxide processing
US6313539B1 (en) * 1997-12-24 2001-11-06 Sharp Kabushiki Kaisha Semiconductor memory device and production method of the same
KR100436056B1 (ko) 1997-12-30 2004-12-17 주식회사 하이닉스반도체 강유전체 커패시터의 확산장벽막 형성방법
US6265318B1 (en) 1998-01-13 2001-07-24 Applied Materials, Inc. Iridium etchant methods for anisotropic profile
US6919168B2 (en) 1998-01-13 2005-07-19 Applied Materials, Inc. Masking methods and etching sequences for patterning electrodes of high density RAM capacitors
EP1048064A1 (en) 1998-01-13 2000-11-02 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6323132B1 (en) 1998-01-13 2001-11-27 Applied Materials, Inc. Etching methods for anisotropic platinum profile
US6245684B1 (en) * 1998-03-13 2001-06-12 Applied Materials, Inc. Method of obtaining a rounded top trench corner for semiconductor trench etch applications
KR100284737B1 (ko) * 1998-03-26 2001-03-15 윤종용 고유전율의유전막을갖는반도체장치의커패시터제조방법
US6084265A (en) * 1998-03-30 2000-07-04 Texas Instruments - Acer Incorporated High density shallow trench contactless nonvolitile memory
US6117733A (en) * 1998-05-27 2000-09-12 Taiwan Semiconductor Manufacturing Company Poly tip formation and self-align source process for split-gate flash cell
US6259131B1 (en) 1998-05-27 2001-07-10 Taiwan Semiconductor Manufacturing Company Poly tip and self aligned source for split-gate flash cell
DE19828969A1 (de) * 1998-06-29 1999-12-30 Siemens Ag Verfahren zur Herstellung von Halbleiterbauelementen
DE19834649C1 (de) * 1998-07-31 2000-03-16 Siemens Ag Verfahren zum Herstellen einer Speicherzelle
EP1001459B1 (en) * 1998-09-09 2011-11-09 Texas Instruments Incorporated Integrated circuit comprising a capacitor and method
KR100293720B1 (ko) 1998-10-01 2001-07-12 박종섭 반도체 소자의 캐패시터 형성 방법
KR100282487B1 (ko) 1998-10-19 2001-02-15 윤종용 고유전 다층막을 이용한 셀 캐패시터 및 그 제조 방법
JP4048514B2 (ja) * 1998-10-20 2008-02-20 富士通株式会社 半導体装置及びその製造方法
TW386286B (en) * 1998-10-26 2000-04-01 Ind Tech Res Inst An ohmic contact of semiconductor and the manufacturing method
DE19849542C2 (de) 1998-10-27 2002-07-11 Infineon Technologies Ag Verfahren zur Herstellung eines Kondensators
KR100318457B1 (ko) * 1998-10-28 2002-02-19 박종섭 플라즈마를이용한강유전체박막형성방법
US6433993B1 (en) * 1998-11-23 2002-08-13 Microcoating Technologies, Inc. Formation of thin film capacitors
US6187674B1 (en) * 1998-12-08 2001-02-13 United Microelectronics Corp. Manufacturing method capable of preventing corrosion and contamination of MOS gate
US6309928B1 (en) * 1998-12-10 2001-10-30 Taiwan Semiconductor Manufacturing Company Split-gate flash cell
KR100474589B1 (ko) 1998-12-29 2005-06-21 주식회사 하이닉스반도체 캐패시터제조방법
KR100505397B1 (ko) 1998-12-30 2006-05-16 주식회사 하이닉스반도체 반도체메모리소자의캐패시터제조방법
KR100424192B1 (ko) * 1998-12-30 2004-05-17 주식회사 하이닉스반도체 캐패시터 제조방법
US6358790B1 (en) 1999-01-13 2002-03-19 Agere Systems Guardian Corp. Method of making a capacitor
US6323537B1 (en) * 1999-01-13 2001-11-27 Agere Systems Guardian Corp. Capacitor for an integrated circuit
US6284637B1 (en) 1999-03-29 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Method to fabricate a floating gate with a sloping sidewall for a flash memory
JP2001057412A (ja) * 1999-08-19 2001-02-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6281543B1 (en) 1999-08-31 2001-08-28 Micron Technology, Inc. Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same
US6801422B2 (en) * 1999-12-28 2004-10-05 Intel Corporation High performance capacitor
US6724611B1 (en) * 2000-03-29 2004-04-20 Intel Corporation Multi-layer chip capacitor
US6638857B1 (en) 2000-03-30 2003-10-28 Triquint Technology Holding Co. E-beam deposition method and apparatus for providing high purity oxide films
US6642567B1 (en) * 2000-08-31 2003-11-04 Micron Technology, Inc. Devices containing zirconium-platinum-containing materials and methods for preparing such materials and devices
US6534357B1 (en) * 2000-11-09 2003-03-18 Micron Technology, Inc. Methods for forming conductive structures and structures regarding same
US6563161B2 (en) * 2001-03-22 2003-05-13 Winbond Electronics Corporation Memory-storage node and the method of fabricating the same
JP3661850B2 (ja) * 2001-04-25 2005-06-22 富士通株式会社 半導体装置およびその製造方法
US6468901B1 (en) * 2001-05-02 2002-10-22 Sharp Laboratories Of America, Inc. Nickel silicide including iridium for use in ultra-shallow junctions with high thermal stability and method of manufacturing the same
KR100418581B1 (ko) * 2001-06-12 2004-02-11 주식회사 하이닉스반도체 메모리 소자의 제조방법
US7037862B2 (en) 2001-06-13 2006-05-02 Micron Technology, Inc. Dielectric layer forming method and devices formed therewith
US6727140B2 (en) * 2001-07-11 2004-04-27 Micron Technology, Inc. Capacitor with high dielectric constant materials and method of making
KR100414872B1 (ko) * 2001-08-29 2004-01-13 주식회사 하이닉스반도체 반도체소자 및 그 제조 방법
EP1294021A1 (de) * 2001-08-31 2003-03-19 Infineon Technologies AG Kondensatoreinrichtung für eine Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
JP3553535B2 (ja) * 2001-09-28 2004-08-11 ユーディナデバイス株式会社 容量素子及びその製造方法
DE10207130B4 (de) 2002-02-20 2007-09-27 Infineon Technologies Ag Verfahren zur Herstellung eines Bauelements sowie Bauelement mit einer Edelmetallschicht, einer Edelmetallsilizidschicht und einer oxidierten Silizidschicht
US6607969B1 (en) * 2002-03-18 2003-08-19 The United States Of America As Represented By The Secretary Of The Navy Method for making pyroelectric, electro-optical and decoupling capacitors using thin film transfer and hydrogen ion splitting techniques
US6653236B2 (en) * 2002-03-29 2003-11-25 Micron Technology, Inc. Methods of forming metal-containing films over surfaces of semiconductor substrates; and semiconductor constructions
US7341947B2 (en) * 2002-03-29 2008-03-11 Micron Technology, Inc. Methods of forming metal-containing films over surfaces of semiconductor substrates
JP4445191B2 (ja) * 2002-10-07 2010-04-07 株式会社東芝 半導体装置およびその製造方法
US6794753B2 (en) * 2002-12-27 2004-09-21 Lexmark International, Inc. Diffusion barrier and method therefor
US7070207B2 (en) * 2003-04-22 2006-07-04 Ibiden Co., Ltd. Substrate for mounting IC chip, multilayerd printed circuit board, and device for optical communication
US6886403B2 (en) * 2003-06-17 2005-05-03 Delphi Technologies, Inc. Sensor with amorphous electrode
US7080896B2 (en) * 2004-01-20 2006-07-25 Lexmark International, Inc. Micro-fluid ejection device having high resistance heater film
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8134196B2 (en) * 2005-09-02 2012-03-13 Stats Chippac Ltd. Integrated circuit system with metal-insulator-metal circuit element
DE102005048774B4 (de) * 2005-10-07 2009-04-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Substrat, das zumindest bereichsweise an einer Oberfläche mit einer Beschichtung eines Metalls versehen ist, sowie dessen Verwendung
US7534693B2 (en) * 2006-01-04 2009-05-19 Freescale Semiconductor, Inc. Thin-film capacitor with a field modification layer and methods for forming the same
KR100723420B1 (ko) * 2006-02-20 2007-05-30 삼성전자주식회사 비정질 합금 산화층을 포함하는 비휘발성 메모리 소자
JP5288193B2 (ja) * 2009-03-26 2013-09-11 Ｔｄｋ株式会社 薄膜コンデンサ
JP2010287696A (ja) * 2009-06-10 2010-12-24 Panasonic Corp 電界効果トランジスタおよびその製造方法
DE102009043740B4 (de) * 2009-09-30 2021-08-05 Globalfoundries Dresden Module One Llc & Co. Kg Rückseitenmetallisierung mit besserer Haftung in Hochleistungshalbleiterbauelementen
US9013002B1 (en) * 2011-12-02 2015-04-21 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Iridium interfacial stack (IRIS)
US9349392B1 (en) 2012-05-24 2016-05-24 Western Digital (Fremont), Llc Methods for improving adhesion on dielectric substrates
JP2018142562A (ja) * 2017-02-24 2018-09-13 株式会社村田製作所 半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809225A (en) * 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
US4918654A (en) * 1987-07-02 1990-04-17 Ramtron Corporation SRAM with programmable capacitance divider
US4910708A (en) * 1987-07-02 1990-03-20 Ramtron Corporation Dram with programmable capacitance divider
US4914627A (en) * 1987-07-02 1990-04-03 Ramtron Corporation One transistor memory cell with programmable capacitance divider
US4982039A (en) * 1987-09-03 1991-01-01 University Of Southern California Conversion of halogenated toxic substances
US4893272A (en) * 1988-04-22 1990-01-09 Ramtron Corporation Ferroelectric retention method
US4888733A (en) * 1988-09-12 1989-12-19 Ramtron Corporation Non-volatile memory cell and sensing method
US4982309A (en) * 1989-07-17 1991-01-01 National Semiconductor Corporation Electrodes for electrical ceramic oxide devices
EP0415750B1 (en) * 1989-08-30 1994-11-09 Nec Corporation Thin-film capacitors and process for manufacturing the same
EP0415751B1 (en) * 1989-08-30 1995-03-15 Nec Corporation Thin film capacitor and manufacturing method thereof
JP3021800B2 (ja) * 1990-07-24 2000-03-15 セイコーエプソン株式会社 半導体装置及びその製造方法
US5079200A (en) * 1990-08-23 1992-01-07 The United States Of America As Represented By The Secretary Of The Army Detector material for uncooled thermal imaging devices
JPH0557937A (ja) * 1991-08-30 1993-03-09 Kyocera Corp サーマルヘツドの製造方法
US5385138A (en) * 1992-01-21 1995-01-31 Berry; Yale Stereo endoscope for inserting into body cavities
EP0557937A1 (en) * 1992-02-25 1993-09-01 Ramtron International Corporation Ozone gas processing for ferroelectric memory circuits
US5216572A (en) * 1992-03-19 1993-06-01 Ramtron International Corporation Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors
US5191510A (en) * 1992-04-29 1993-03-02 Ramtron International Corporation Use of palladium as an adhesion layer and as an electrode in ferroelectric memory devices
US5187638A (en) * 1992-07-27 1993-02-16 Micron Technology, Inc. Barrier layers for ferroelectric and pzt dielectric on silicon
KR950009813B1 (ko) * 1993-01-27 1995-08-28 삼성전자주식회사 반도체장치 및 그 제조방법
US5312768A (en) * 1993-03-09 1994-05-17 Micron Technology, Inc. Integrated process for fabricating raised, source/drain, short-channel transistors
US5358889A (en) * 1993-04-29 1994-10-25 Northern Telecom Limited Formation of ruthenium oxide for integrated circuits
US5489548A (en) * 1994-08-01 1996-02-06 Texas Instruments Incorporated Method of forming high-dielectric-constant material electrodes comprising sidewall spacers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468708B1 (ko) * 1998-03-23 2005-03-16 삼성전자주식회사 강유전체커패시터및그제조방법

Also Published As

Publication number Publication date
DE69528559D1 (de) 2002-11-21
TW293160B (ko) 1996-12-11
EP0697718B1 (en) 2002-10-16
DE69528559T2 (de) 2003-06-26
US5554866A (en) 1996-09-10
KR960009181A (ko) 1996-03-22
EP0697718A1 (en) 1996-02-21
US5811851A (en) 1998-09-22
US5554564A (en) 1996-09-10

Similar Documents

Publication Publication Date Title
KR100356348B1 (ko) 기산화 고 유전상수 재료로 만든 전극
KR100371891B1 (ko) 마이크로 일렉트로닉 구조물 및 이의 형성 방법
US5581436A (en) High-dielectric-constant material electrodes comprising thin platinum layers
KR100341555B1 (ko) 마이크로일렉트로닉구조물및이의형성방법
EP1368822B1 (en) Rhodium-rich oxygen barriers
US5504041A (en) Conductive exotic-nitride barrier layer for high-dielectric-constant materials
EP0698918B1 (en) A conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes
US5573979A (en) Sloped storage node for a 3-D dram cell structure
US6180481B1 (en) Barrier layer fabrication methods
KR20020001375A (ko) 커패시터 제조 방법
US6117689A (en) Stable high-dielectric-constant material electrode and method
US6828190B2 (en) Method for manufacturing capacitor of semiconductor device having dielectric layer of high dielectric constant
US20020037624A1 (en) Capacitor and method for fabricating semiconductor device
KR100699397B1 (ko) 박막 커패시터 장치용 개선된 전극
US6683001B2 (en) Method for manufacturing a semiconductor device whereby degradation of surface morphology of a metal layer from thermal oxidation is suppressed
US6306666B1 (en) Method for fabricating ferroelectric memory device
JPH04349657A (ja) 半導体装置
US20030077874A1 (en) Versatile system for chromium based diffusion barriers in electrode structures
US6407419B1 (en) Semiconductor device and manufacturing method thereof
KR100277939B1 (ko) 강유전체를갖는커패시터의하부전극
KR100192325B1 (ko) 반도체장치의 축전기 제조방법
KR20020055251A (ko) 커패시터 제조 방법
KR20040003127A (ko) 캡핑층을 갖는 ｍｉｍ 캐패시터 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120830

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130830

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140828

Year of fee payment: 13

EXPY Expiration of term