KR20020039838A - 반도체 소자의 캐패시터 제조방법 - Google Patents
반도체 소자의 캐패시터 제조방법 Download PDFInfo
- Publication number
- KR20020039838A KR20020039838A KR1020000069658A KR20000069658A KR20020039838A KR 20020039838 A KR20020039838 A KR 20020039838A KR 1020000069658 A KR1020000069658 A KR 1020000069658A KR 20000069658 A KR20000069658 A KR 20000069658A KR 20020039838 A KR20020039838 A KR 20020039838A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- lower electrode
- forming
- plug
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000003990 capacitor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 claims abstract description 23
- 150000004767 nitrides Chemical class 0.000 claims abstract description 22
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 22
- 229910052721 tungsten Inorganic materials 0.000 claims description 22
- 239000010937 tungsten Substances 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 11
- 239000001301 oxygen Substances 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 239000001257 hydrogen Substances 0.000 abstract description 3
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 3
- 229910004481 Ta2O3 Inorganic materials 0.000 abstract 3
- 239000007789 gas Substances 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 하부 전극의 산화를 방지하여 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판상에 절연막을 형성하고 상기 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되는 플러그를 형성하는 단계와, 상기 플러그 및 이에 인접한 상기 절연막상에 하부 전극을 형성하는 단계와, 상기 반도체 기판의 표면상에 Ta2O5막을 형성하는 단계와, 800∼850℃의 수소 가스 분위기에서 산소를 플로우시키어 상기 Ta2O5막을 산화시키는 단계와, 상기 하부 전극 및 이에 인접한 영역 상부의 상기 Ta2O5막 상에 상부 전극을 형성하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 하부 전극의 산화를 방지하여 누설 전류 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
최근, 반도체 소자가 고집적화됨에 따라서 셀 사이즈(Cell Size)가 줄어들고 캐패시터(Capacitor)의 면적도 줄어듦에 따라서 적을 면적으로 높은 정전용량을 얻을 수 있는 Ta2O5막이 캐패시터용 유전막으로 사용되고 있다.
그리고, Ta2O5막을 유전막으로 사용할 때에 하부 전극으로는 실리콘(Silicon)이 주로 사용되고 있으나, 실리콘의 노핑 농도에 따라서 정전 용량(Capacitance)이 감소되는 단점을 가지고 있다.
따라서, 하부 전극을 메탈(Metal)로 형성하는 MIM(Metal-Insulator-Metal) 구조의 캐패시터가 제안되고 있으며, 특히 구조제작이 쉽고 기존 양산 공정에서 이미 적용되고 있는 텅스텐(W)으로 하부 전극을 형성하는 방법이 연구 개발되고 있는 추세이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(11)상에 제 1 TEOS(Tetra Ethyl Ortho Silicate)막(12)과, 제 1 질화막(13)을 차례로 증착한다.
그리고, 산소(O2)를 이용한 산화(Ashing) 공정을 실시한다.
이어, 포토 및 식각 공정으로 상기 반도체 기판(11)의 일영역이 노출되도록 상기 제 1 질화막(13)과 제 1 TEOS막(12)을 선택적으로 제거하여 콘택홀(14)을 형성한다.
그리고, 상기 반도체 기판(11)의 표면상에 제 2 질화막을 증착하고 상기 콘택홀(14) 내부의 측면에만 남도록 상기 제 2 질화막을 에치백하여 질화막 측벽(15)을 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 콘택홀(14)이 매립되도록 상기 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착하고 전면을 에치백(Etch-back))하여 상기 콘택홀(14) 내부에 플러그(16)를 형성한다.
이어, 상기 반도체 기판(11)상에 소정 두께의 제 2 TEOS막(17)을 증착하고, 포토 및 식각 공정으로 상기 플러그(16) 및 이에 인접한 상기 제 1 질화막(13)의 표면이 노출되도록 상기 제 2 TEOS막(17)을 선택적으로 제거하여 트렌치(18)를 형성한다.
그리고, 도 1c에 도시된 바와 같이 스퍼터링(Sputtering) 방법과 화학기상증착법(Chemical Vapor Deposition)을 이용하여 상기 반도체 기판(11)상에 텅스텐막(19)을 형성한다.
이때, 화학기상증착법(CVD)으로 형성되는 상기 텅스텐막(19)의 표면은 매우 거칠게 형성되어 진다.
그리고, 상기 트렌치(18)가 매립되도록 반도체 기판(11)상에 제 3 TEOS막(20)과, SOG(Spin On Glass)막(21)을 차례로 증착한다.
그리고, 에치백 공정으로 상기 트렌치(18) 외부의 상기 텅스텐막(19)의 표면이 노출되도록 상기 SOG막(21)과, 제 3 TEOS막(20)을 선택적으로 제거한다.
그리고, 도 1d에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 공정으로 상기 노출된 텅스텐막(19)을 제거한다.
여기서, 제거되지 않은 트렌치(18) 내부의 상기 텅스텐막(19)은 하부 전극(19a)을 이룬다.
그리고, 습식 식각 공정으로 상기 SOG막(21)과 제 3 TEOS막(20)을 제거한다.
그리고, 도 1e에 도시된 바와 같이, 포토 및 식각 공정으로 상기 제 2 TEOS막(17)을 제거한다.
그리고, 상기 반도체 기판(11)의 표면상에 Ta2O5막(22)을 증착하고, 저온 UV-O3처리하여 상기 Ta2O5막(22)을 산화시킨다.
즉, 오존(O3) 발생기(Generator)에서 발생되는 오존에UV(Ultraviolet)-램프(Lamp)로 250∼260nm의 파장을 갖는 빛을 조사하여 오존에 광여기시키어 상기 Ta2O5막(22)을 산화시킨다.
이때, 상기 Ta2O5막(22)뿐만 아니라 그 하부의 하부 전극(19a)도 산화된다.
그리고, 상기 하부 전극(19a)의 산화 정도를 줄이기 위하여 상기 UV-O3처리 공정을 저온에서 실시한다.
그리고, 전면에 상부 전극용 금속막을 증착한다.
여기서, 상부 전극용 금속막으로 티타늄 질화(TiN)막 또는 텅스텐(W)막을 이용한다.
그리고, 포토 및 식각 공정으로 상기 하부 전극(19a) 및 그에 인접한 영역 상부의 상기 Ta2O5막(22)상에 남도록 상기 텅스텐막을 선택적으로 제거하여 상부 전극(23)을 형성하여 종래 반도체 소자의 캐패시터를 완성한다.
도 2는 상기 하부 전극(19a)의 표면을 촬영한 사진으로 상기 하부 전극(19a)의 상부를 화학기상증착법으로 형성하고, 상기 UV-O3산화 공정에서 상기 Ta2O5막(22)뿐만 아니라 상기 하부 전극(19a)도 산화됨에 따라서 상기 하부 전극(19a)의 표면이 매우 거칠게 형성되었음을 나타낸다.
그리고, 상기 하부 전극(19a)의 표면의 거칠음으로 인하여 뾰족한 부분에 상대적으로 고전계가 걸리게 되어 도 3에 도시된 바와 같이, 전자의 터널링(Tunneling)에 의한 누설전류가 증가하게 된다.
그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 제조방법은 다음과 같은 문제점이 있다.
첫째, Ta2O5막의 산화 공정에서 상기 Ta2O5막뿐만 아니라 하부 전극도 산화되므로 전자의 터널링에 의하여 누설전류가 증가된다.
둘째, 상기 하부 전극의 산화율을 줄이기 위하여 상기 UV-O3공정을 저온에서 실시하고 있으나, 낮은 온도에서는 Ta2O5막의 산화 효율이 낮아지므로 Ta2O5막의 전기적 특성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 Ta2O5막만을 효과적으로 산화시키어 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2는 하부 전극으로 사용되는 텅스텐의 표면을 찍은 사진
도 3은 종래 기술에 따른 반도체 소자의 캐패시터의 바이어스 전압에 따른 누설 전류를 나타낸 그래프
도 4a 내지 도 4b는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도
도 6은 본 발명의 실시예에 따른 반도체 소자의 캐패시터의 바이어스 전압에 따른 누설 전류를 나타낸 그래프
도면의 주요 부분에 대한 부호 설명
41 : 반도체 기판 42 : 제 1 TEOS막
43 : 제 1 질화막 44 : 콘택홀
45 : 질화막 측벽 46 : 플러그
47 : 제 2 TEOS막 48 : 트렌치
49 : 텅스텐막 49a : 하부 전극
50 : SOG막 51 : Ta2O5막
52 : 상부 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 절연막을 형성하고 상기 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되는 플러그를 형성하는 단계와, 상기 플러그 및 이에 인접한 상기 절연막상에 하부 전극을 형성하는 단계와, 상기 반도체 기판의 표면상에 Ta2O5막을 형성하는 단계와, 800∼850℃의 수소 가스 분위기에서 산소를 플로우시키어 상기 Ta2O5막을 산화시키는 단계와, 상기 하부 전극 및 이에 인접한 영역 상부의상기 Ta2O5막 상에 상부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
도 4a 내지 도 4b는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도이고, 도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도이다.
우선, 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터의 제조 방법은 도 4a에 도시된 바와 같이, 반도체 기판(31)상에 TEOS막(32)과 제 1 질화막(33)을 차례로 형성하고, 산소(O2) 분위기에서 산화 공정을 실시한다.
그리고, 포토 및 식각 공정으로 상기 반도체 기판(31)의 일영역이 노출되도록 상기 제 1 질화막(33)과, TEOS막(32)을 선택적으로 제거하여 콘택홀을 형성한다.
그리고, 상기 반도체 기판(31)의 표면상에 제 2 질화막을 증착하고 상기 콘택홀 내부의 측면만에 남도록 상기 제 2 질화막을 에치백하여 질화막 측벽(34)을 형성한다.
그리고, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 폴리 실리콘(Poly-Si)막을 증착하고 전면을 에치백하여 상기 콘택홀 내부에 플러그(35)를 형성한다.
그리고, 스퍼터링 방법과 화학적기상증착법을 차례로 이용하
여 반도체 기판(31)상에 텅스텐막을 증착하고 포토 및 식각 공정으로 상기플러그(35) 및 이에 인접한 제 1 질화막(33)상에 남도록 상기 텅스텐막을 선택적으로 제거하여 하부 전극(36)을 형성한다.
그리고, 상기 반도체 기판(31)의 표면상에 Ta2O5막(37)을 증착하고, 이를 산화시킨다.
일반적으로, 텅스텐은 낮은 온도에서는 적은 양의 산소에 의해서도 활발하게 산화되므로, 텅스텐막으로 구성되는 상기 하부 전극(36)의 산화를 방지하기 위하여 다음과 같은 공정 조건하에서 상기 Ta2O5막(37)을 산화시킨다.
즉, 800∼850℃의 고온의 수소 가스 분위기에서 산소를 플로우(Flow)시키어 상기 Ta2O5막(37)을 산화시킨다.
이때, 상기 수소의 양의 산소의 양보다 많게 되도록 한다.
그리고, UV-O3처리하여 상기 Ta2O5막(37)을 재산화시킨다.
즉, 오존(O3) 발생기(Generator)에서 발생되는 오존에 UV-램프(Lamp)로 250∼260nm의 파장을 갖는 빛을 조사하여 오존을 광여기시키어 상기 Ta2O5막(37)을 산화시킨다.
그리고, 상기 Ta2O5막(37)상에 상부 전극용 금속막을 증착한다.
여기서, 상기 상부 전극용 금속막은 티타늄 질화막 내지 텅스텐막을 이용한다.
그리고, 포토 및 식각 공정으로 상기 하부 전극(36) 및 이에 인접한 영역 상부의 상기 Ta2O5막(37)상에 남도록 상기 상부 전극용 금속막을 선택적으로 제거하여 상부 전극(38)을 형성하여 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터를 완성한다.
그리고, 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조방법은 도 5a에 도시된 바와 같이, 반도체 기판(41)상에 제 1 TEOS막(42)과 제 1 질화막(43)을 차례로 증착하고, 산소 분위기에서 산화 공정(O2-Ashing)을 실시한다.
그리고, 포토 및 식각 공정으로 상기 반도체 기판(41)의 일영역이 노출되도록 상기 제 1 질화막(43)과 제 1 TEOS막(42)을 선택적으로 제거하여 콘택홀(44)을 형성한다.
그리고, 반도체 기판(41)의 표면상에 제 2 질화막을 증착하고 전면을 에치백하여 콘택홀(44) 내부의 측면에 질화막 측벽(45)을 형성한다.
그리고, 도 5b에 도시된 바와 같이, 상기 콘택홀(44)을 포함한 반도체 기판(41)상에 폴리 실리콘막을 증착하고, 전면을 에치백하여 상기 콘택홀(44) 내부에 플러그(46)를 형성한다.
그리고, 도 5c에 도시된 바와 같이, 상기 반도체 기판(41)상에 제 2 TEOS막(47)을 증착하고, 포토 및 식각 공정으로 상기 플러그(46) 및 이에 인접한 상기 제 1 질화막(43)의 표면이 노출되도록 상기 제 2 TEOS막(47)을 선택적으로 제거하여 트렌치(48)를 형성한다.
그리고, 도 5d에 도시된 바와 같이, 스퍼터링(Sputtering) 방법과 CVD 방법으로 상기 반도체 기판(31)의 표면상에 텅스텐막(49)을 형성한다.
그리고, 상기 트렌치(48)를 포함한 반도체 기판(41)의 전면에 SOG(Spin On Glass)막(50)을 증착하고, 에치백 공정으로 상기 트렌치(48) 내부에만 남도록 상기 SOG막(50)을 선택적으로 제거하여 상기 트렌치(48) 외부에 형성된 상기 텅스텐막(49)을 노출시킨다.
그리고, 도 5e에 도시된 바와 같이, CMP 공정으로 상기 노출된 텅스텐막(49)을 제거한다.
이때, 상기 트렌치(48) 내부에 잔존하는 텅스텐막(49)은 하부 전극(49a)을 이룬다.
그리고, 습식 식각 공정으로 상기 SOG막(50)을 제거한다.
이어, 도 5f에 도시된 바와 같이, 상기 제 2 TEOS막(47)을 제거하고, 상기 반도체 기판(41)의 표면상에 Ta2O5막(51)을 증착한다.
이어, 800∼850℃의 수소가스 분위기에서 산소를 플로우(Flow)시키어 상기 Ta2O5막(51)을 산화시킨다.
이때, 상기 수소의 양은 산소의 양보다 많거나 혹은 같게 되도록 한다.
그리고, UV-O3처리하여 상기 Ta2O5막(51)을 재산화시킨다.
즉, 오존(O3) 발생기(Generator)에서 발생되는 오존에 UV-램프(Lamp)로 250∼260nm의 파장을 갖는 빛을 조사하여 오존을 광여기시키어 상기 Ta2O5막(51)을 산화시킨다.
그리고, 전면에 상부 전극용 금속막을 증착한다.
여기서, 상기 상부 전극용 금속막으로는 티타늄 질화막(TiN) 또는 텅스텐막(W)을 이용한다.
이어, 포토 및 식각 공정으로 상기 하부 전극(49a) 및 이에 인접한 영역 상부의 상기 Ta2O5막(51)상에 남도록 상기 상부 전극용 금속막을 선택적으로 제거하여 상부 전극(52)을 형성하여 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터를 완성한다.
도 6은 본 발명의 반도체 소자의 캐패시터에 인가되는 바이어스 접압에 대한 누설 전류를 나타낸 그래프이다.
여기서, 소자 동작 전압에서의 누설 전류가 감소되고, 바이어스 전압이 (+)인 영역에서 그래프가 오른쪽으로 이동되며 이는 바이어스 전압에 대한 누설 전류의 감소를 나타낸다.
상기와 같은 본 발명의 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.
첫째, 상기 Ta2O5막을 고온에서 산화시키기 때문에 하부 전극의 산화를 방지할 수 있으므로 누설 전류 특성을 향상시킬 수 있다.
둘째, 상기 Ta2O5막을 고온에서 산화시키므로 산화 공정의 효율을 향상되고,상기 Ta2O5막의 전기적 특성을 향상시킬 수 있다.
Claims (14)
- 반도체 기판상에 절연막을 형성하고 상기 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되는 플러그를 형성하는 단계;상기 플러그 및 이에 인접한 상기 절연막상에 하부 전극을 형성하는 단계;상기 반도체 기판의 표면상에 Ta2O5막을 형성하는 단계;800∼850℃의 수소 가스 분위기에서 산소를 플로우시키어 상기 Ta2O5막을 산화시키는 단계;상기 하부 전극 및 이에 인접한 영역 상부의 상기 Ta2O5막상에 상부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 절연막은 TEOS막과 질화막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 절연막을 형성한 후에 산소(O2)분위기에서 산화 공정을 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 플러그는포토 및 식각 공정으로 상기 반도체 기판의 일영역이 노출되도록 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 반도체 기판의 전면에 금속막을 증착하고, 상기 콘택홀 내부에만 남도록 상기 금속막을 선택적으로 제거하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 하부 전극은 상기 플러그를 포함한 상기 절연막상에 금속막을 증착하고 포토 및 식각 공정으로 상기 플러그 및 이에 인접한 영역 상에 남도록 상기 금속막을 선택적으로 제거하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 Ta2O5막을 산화시킨 이후에 UV(Ultraviolet)-O3공정으로 상기 Ta2O5막을 재산화시키는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 상부 전극은 상기 Ta2O5막 상에 금속막을 증착하고 포토 및 식각 공정으로 상기 하부 전극 및 그에 인접한 영역 상부의 상기 Ta2O5막 상에 남도록 상기 금속막을 선택적으로 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 콘택홀을 형성한 후에 전면에 절연막을 증착하고 상기 콘택홀 내부의 측면에 남도록 상기 절연막을 선택적으로 제거하여 절연막 측벽을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 4항에 있어서, 상기 금속막은 폴리 실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 5항에 있어서, 상기 금속막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법
- 제 6항에 있어서, 상기 UV-O3공정은 오존에 광을 조사하여 광여기된 오존을 이용한 산화 공정으로 상기 Ta2O5막을 산화시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 7항에 있어서, 상기 금속막은 티타늄 질화막(TiN) 또는 텅스텐(W)막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 8항에 있어서, 상기 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 11항에 상기 광의 파장은 250∼260nm인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000069658A KR20020039838A (ko) | 2000-11-22 | 2000-11-22 | 반도체 소자의 캐패시터 제조방법 |
| US09/988,710 US6649536B2 (en) | 2000-11-22 | 2001-11-20 | Method for fabricating capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000069658A KR20020039838A (ko) | 2000-11-22 | 2000-11-22 | 반도체 소자의 캐패시터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020039838A true KR20020039838A (ko) | 2002-05-30 |
Family
ID=19700625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000069658A KR20020039838A (ko) | 2000-11-22 | 2000-11-22 | 반도체 소자의 캐패시터 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6649536B2 (ko) |
| KR (1) | KR20020039838A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100648247B1 (ko) * | 2004-06-07 | 2006-11-24 | 삼성전자주식회사 | 캐패시터의 금속 하부전극 형성 방법 및 이를 위한선택적인 금속막 식각 방법 |
| US20080125342A1 (en) * | 2006-11-07 | 2008-05-29 | Advanced Technology Materials, Inc. | Formulations for cleaning memory device structures |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555464A (ja) * | 1991-03-06 | 1993-03-05 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH07169917A (ja) * | 1993-12-16 | 1995-07-04 | Hitachi Ltd | キャパシタの製造方法 |
| KR19990016401A (ko) * | 1997-08-14 | 1999-03-05 | 윤종용 | 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법 |
| KR19990044807A (ko) * | 1997-11-25 | 1999-06-25 | 황철주 | 반도체 소자 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5861763A (ja) * | 1981-10-09 | 1983-04-12 | 武笠 均 | 触感知器消化装置 |
| JPH077826B2 (ja) * | 1983-08-25 | 1995-01-30 | 忠弘 大見 | 半導体集積回路 |
| US6133090A (en) | 1999-05-27 | 2000-10-17 | United Semiconductor Corp | Method of fabricating cylindrical capacitor |
| KR100390938B1 (ko) * | 2000-02-09 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
-
2000
- 2000-11-22 KR KR1020000069658A patent/KR20020039838A/ko not_active Application Discontinuation
-
2001
- 2001-11-20 US US09/988,710 patent/US6649536B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555464A (ja) * | 1991-03-06 | 1993-03-05 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH07169917A (ja) * | 1993-12-16 | 1995-07-04 | Hitachi Ltd | キャパシタの製造方法 |
| KR19990016401A (ko) * | 1997-08-14 | 1999-03-05 | 윤종용 | 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법 |
| KR19990044807A (ko) * | 1997-11-25 | 1999-06-25 | 황철주 | 반도체 소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6649536B2 (en) | 2003-11-18 |
| US20020061622A1 (en) | 2002-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4111427B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| JP3451943B2 (ja) | 半導体素子のキャパシタ形成方法 | |
| TWI251296B (en) | Method for fabricating semiconductor device capable of preventing damage by wet cleaning process | |
| JPH09139481A (ja) | 選択的タングステン窒化薄膜を利用した半導体装置のキャパシタの形成方法 | |
| KR100390849B1 (ko) | 하프늄산화막을 구비하는 캐패시터의 제조 방법 | |
| KR100470722B1 (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR100641060B1 (ko) | 게이트 구조물의 제조 방법 및 이를 이용하는 반도체장치의 제조 방법 | |
| KR20050091120A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100799129B1 (ko) | 반도체 메모리 소자의 캐패시터 제조방법 | |
| KR20020039838A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR20060049188A (ko) | 커패시터 및 그 제조 방법 | |
| KR100300046B1 (ko) | 반도체소자의제조방법 | |
| KR100312384B1 (ko) | 반도체 소자의 캐패시터 형성 방법 | |
| KR100360150B1 (ko) | 반도체소자의캐패시터형성방법 | |
| US6511880B2 (en) | Capacitor of a semiconductor device and method of manufacturing the same | |
| JP4357146B2 (ja) | 酸化物誘電体膜の成膜方法及び半導体装置の製造方法 | |
| KR20010113320A (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR100546108B1 (ko) | 반도체소자의 콘택플러그 형성방법 | |
| KR100707799B1 (ko) | 캐패시터의 제조 방법 | |
| KR100680463B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR20030058817A (ko) | 반도체소자의 커패시터 및 그 제조방법 | |
| TW396455B (en) | Semiconductor process for improving non-uniform etching thickness by providing etch stop layer | |
| KR100359784B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100361518B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
| TW434820B (en) | Method for producing self-aligned contact hole |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |