KR20020039838A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 하부 전극의 산화를 방지하여 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판상에 절연막을 형성하고 상기 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되는 플러그를 형성하는 단계와, 상기 플러그 및 이에 인접한 상기 절연막상에 하부 전극을 형성하는 단계와, 상기 반도체 기판의 표면상에 Ta2O5막을 형성하는 단계와, 800∼850℃의 수소 가스 분위기에서 산소를 플로우시키어 상기 Ta2O5막을 산화시키는 단계와, 상기 하부 전극 및 이에 인접한 영역 상부의 상기 Ta2O5막 상에 상부 전극을 형성하는 단계를 포함하여 형성한다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 하부 전극의 산화를 방지하여 누설 전류 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
최근, 반도체 소자가 고집적화됨에 따라서 셀 사이즈(Cell Size)가 줄어들고 캐패시터(Capacitor)의 면적도 줄어듦에 따라서 적을 면적으로 높은 정전용량을 얻을 수 있는 Ta2O5막이 캐패시터용 유전막으로 사용되고 있다.
그리고, Ta2O5막을 유전막으로 사용할 때에 하부 전극으로는 실리콘(Silicon)이 주로 사용되고 있으나, 실리콘의 노핑 농도에 따라서 정전 용량(Capacitance)이 감소되는 단점을 가지고 있다.
따라서, 하부 전극을 메탈(Metal)로 형성하는 MIM(Metal-Insulator-Metal) 구조의 캐패시터가 제안되고 있으며, 특히 구조제작이 쉽고 기존 양산 공정에서 이미 적용되고 있는 텅스텐(W)으로 하부 전극을 형성하는 방법이 연구 개발되고 있는 추세이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(11)상에 제 1 TEOS(Tetra Ethyl Ortho Silicate)막(12)과, 제 1 질화막(13)을 차례로 증착한다.
그리고, 산소(O2)를 이용한 산화(Ashing) 공정을 실시한다.
이어, 포토 및 식각 공정으로 상기 반도체 기판(11)의 일영역이 노출되도록 상기 제 1 질화막(13)과 제 1 TEOS막(12)을 선택적으로 제거하여 콘택홀(14)을 형성한다.
그리고, 상기 반도체 기판(11)의 표면상에 제 2 질화막을 증착하고 상기 콘택홀(14) 내부의 측면에만 남도록 상기 제 2 질화막을 에치백하여 질화막 측벽(15)을 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 콘택홀(14)이 매립되도록 상기 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착하고 전면을 에치백(Etch-back))하여 상기 콘택홀(14) 내부에 플러그(16)를 형성한다.
이어, 상기 반도체 기판(11)상에 소정 두께의 제 2 TEOS막(17)을 증착하고, 포토 및 식각 공정으로 상기 플러그(16) 및 이에 인접한 상기 제 1 질화막(13)의 표면이 노출되도록 상기 제 2 TEOS막(17)을 선택적으로 제거하여 트렌치(18)를 형성한다.
그리고, 도 1c에 도시된 바와 같이 스퍼터링(Sputtering) 방법과 화학기상증착법(Chemical Vapor Deposition)을 이용하여 상기 반도체 기판(11)상에 텅스텐막(19)을 형성한다.
이때, 화학기상증착법(CVD)으로 형성되는 상기 텅스텐막(19)의 표면은 매우 거칠게 형성되어 진다.
그리고, 상기 트렌치(18)가 매립되도록 반도체 기판(11)상에 제 3 TEOS막(20)과, SOG(Spin On Glass)막(21)을 차례로 증착한다.
그리고, 에치백 공정으로 상기 트렌치(18) 외부의 상기 텅스텐막(19)의 표면이 노출되도록 상기 SOG막(21)과, 제 3 TEOS막(20)을 선택적으로 제거한다.
그리고, 도 1d에 도시된 바와 같이, CMP(Chemical Mechanical Polishing) 공정으로 상기 노출된 텅스텐막(19)을 제거한다.
여기서, 제거되지 않은 트렌치(18) 내부의 상기 텅스텐막(19)은 하부 전극(19a)을 이룬다.
그리고, 습식 식각 공정으로 상기 SOG막(21)과 제 3 TEOS막(20)을 제거한다.
그리고, 도 1e에 도시된 바와 같이, 포토 및 식각 공정으로 상기 제 2 TEOS막(17)을 제거한다.
그리고, 상기 반도체 기판(11)의 표면상에 Ta2O5막(22)을 증착하고, 저온 UV-O3처리하여 상기 Ta2O5막(22)을 산화시킨다.
즉, 오존(O3) 발생기(Generator)에서 발생되는 오존에UV(Ultraviolet)-램프(Lamp)로 250∼260nm의 파장을 갖는 빛을 조사하여 오존에 광여기시키어 상기 Ta2O5막(22)을 산화시킨다.
이때, 상기 Ta2O5막(22)뿐만 아니라 그 하부의 하부 전극(19a)도 산화된다.
그리고, 상기 하부 전극(19a)의 산화 정도를 줄이기 위하여 상기 UV-O3처리 공정을 저온에서 실시한다.
그리고, 전면에 상부 전극용 금속막을 증착한다.
여기서, 상부 전극용 금속막으로 티타늄 질화(TiN)막 또는 텅스텐(W)막을 이용한다.
그리고, 포토 및 식각 공정으로 상기 하부 전극(19a) 및 그에 인접한 영역 상부의 상기 Ta2O5막(22)상에 남도록 상기 텅스텐막을 선택적으로 제거하여 상부 전극(23)을 형성하여 종래 반도체 소자의 캐패시터를 완성한다.
도 2는 상기 하부 전극(19a)의 표면을 촬영한 사진으로 상기 하부 전극(19a)의 상부를 화학기상증착법으로 형성하고, 상기 UV-O3산화 공정에서 상기 Ta2O5막(22)뿐만 아니라 상기 하부 전극(19a)도 산화됨에 따라서 상기 하부 전극(19a)의 표면이 매우 거칠게 형성되었음을 나타낸다.
그리고, 상기 하부 전극(19a)의 표면의 거칠음으로 인하여 뾰족한 부분에 상대적으로 고전계가 걸리게 되어 도 3에 도시된 바와 같이, 전자의 터널링(Tunneling)에 의한 누설전류가 증가하게 된다.
그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 제조방법은 다음과 같은 문제점이 있다.
첫째, Ta2O5막의 산화 공정에서 상기 Ta2O5막뿐만 아니라 하부 전극도 산화되므로 전자의 터널링에 의하여 누설전류가 증가된다.
둘째, 상기 하부 전극의 산화율을 줄이기 위하여 상기 UV-O3공정을 저온에서 실시하고 있으나, 낮은 온도에서는 Ta2O5막의 산화 효율이 낮아지므로 Ta2O5막의 전기적 특성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 Ta2O5막만을 효과적으로 산화시키어 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2는 하부 전극으로 사용되는 텅스텐의 표면을 찍은 사진
도 3은 종래 기술에 따른 반도체 소자의 캐패시터의 바이어스 전압에 따른 누설 전류를 나타낸 그래프
도 4a 내지 도 4b는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도
도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도
도 6은 본 발명의 실시예에 따른 반도체 소자의 캐패시터의 바이어스 전압에 따른 누설 전류를 나타낸 그래프
도면의 주요 부분에 대한 부호 설명
41 : 반도체 기판 42 : 제 1 TEOS막
43 : 제 1 질화막 44 : 콘택홀
45 : 질화막 측벽 46 : 플러그
47 : 제 2 TEOS막 48 : 트렌치
49 : 텅스텐막 49a : 하부 전극
50 : SOG막 51 : Ta2O5막
52 : 상부 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 절연막을 형성하고 상기 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되는 플러그를 형성하는 단계와, 상기 플러그 및 이에 인접한 상기 절연막상에 하부 전극을 형성하는 단계와, 상기 반도체 기판의 표면상에 Ta2O5막을 형성하는 단계와, 800∼850℃의 수소 가스 분위기에서 산소를 플로우시키어 상기 Ta2O5막을 산화시키는 단계와, 상기 하부 전극 및 이에 인접한 영역 상부의상기 Ta2O5막 상에 상부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
도 4a 내지 도 4b는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도이고, 도 5a 내지 도 5f는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도이다.
우선, 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터의 제조 방법은 도 4a에 도시된 바와 같이, 반도체 기판(31)상에 TEOS막(32)과 제 1 질화막(33)을 차례로 형성하고, 산소(O2) 분위기에서 산화 공정을 실시한다.
그리고, 포토 및 식각 공정으로 상기 반도체 기판(31)의 일영역이 노출되도록 상기 제 1 질화막(33)과, TEOS막(32)을 선택적으로 제거하여 콘택홀을 형성한다.
그리고, 상기 반도체 기판(31)의 표면상에 제 2 질화막을 증착하고 상기 콘택홀 내부의 측면만에 남도록 상기 제 2 질화막을 에치백하여 질화막 측벽(34)을 형성한다.
그리고, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 폴리 실리콘(Poly-Si)막을 증착하고 전면을 에치백하여 상기 콘택홀 내부에 플러그(35)를 형성한다.
그리고, 스퍼터링 방법과 화학적기상증착법을 차례로 이용하
여 반도체 기판(31)상에 텅스텐막을 증착하고 포토 및 식각 공정으로 상기플러그(35) 및 이에 인접한 제 1 질화막(33)상에 남도록 상기 텅스텐막을 선택적으로 제거하여 하부 전극(36)을 형성한다.
그리고, 상기 반도체 기판(31)의 표면상에 Ta2O5막(37)을 증착하고, 이를 산화시킨다.
일반적으로, 텅스텐은 낮은 온도에서는 적은 양의 산소에 의해서도 활발하게 산화되므로, 텅스텐막으로 구성되는 상기 하부 전극(36)의 산화를 방지하기 위하여 다음과 같은 공정 조건하에서 상기 Ta2O5막(37)을 산화시킨다.
즉, 800∼850℃의 고온의 수소 가스 분위기에서 산소를 플로우(Flow)시키어 상기 Ta2O5막(37)을 산화시킨다.
이때, 상기 수소의 양의 산소의 양보다 많게 되도록 한다.
그리고, UV-O3처리하여 상기 Ta2O5막(37)을 재산화시킨다.
즉, 오존(O3) 발생기(Generator)에서 발생되는 오존에 UV-램프(Lamp)로 250∼260nm의 파장을 갖는 빛을 조사하여 오존을 광여기시키어 상기 Ta2O5막(37)을 산화시킨다.
그리고, 상기 Ta2O5막(37)상에 상부 전극용 금속막을 증착한다.
여기서, 상기 상부 전극용 금속막은 티타늄 질화막 내지 텅스텐막을 이용한다.
그리고, 포토 및 식각 공정으로 상기 하부 전극(36) 및 이에 인접한 영역 상부의 상기 Ta2O5막(37)상에 남도록 상기 상부 전극용 금속막을 선택적으로 제거하여 상부 전극(38)을 형성하여 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터를 완성한다.
그리고, 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조방법은 도 5a에 도시된 바와 같이, 반도체 기판(41)상에 제 1 TEOS막(42)과 제 1 질화막(43)을 차례로 증착하고, 산소 분위기에서 산화 공정(O2-Ashing)을 실시한다.
그리고, 포토 및 식각 공정으로 상기 반도체 기판(41)의 일영역이 노출되도록 상기 제 1 질화막(43)과 제 1 TEOS막(42)을 선택적으로 제거하여 콘택홀(44)을 형성한다.
그리고, 반도체 기판(41)의 표면상에 제 2 질화막을 증착하고 전면을 에치백하여 콘택홀(44) 내부의 측면에 질화막 측벽(45)을 형성한다.
그리고, 도 5b에 도시된 바와 같이, 상기 콘택홀(44)을 포함한 반도체 기판(41)상에 폴리 실리콘막을 증착하고, 전면을 에치백하여 상기 콘택홀(44) 내부에 플러그(46)를 형성한다.
그리고, 도 5c에 도시된 바와 같이, 상기 반도체 기판(41)상에 제 2 TEOS막(47)을 증착하고, 포토 및 식각 공정으로 상기 플러그(46) 및 이에 인접한 상기 제 1 질화막(43)의 표면이 노출되도록 상기 제 2 TEOS막(47)을 선택적으로 제거하여 트렌치(48)를 형성한다.
그리고, 도 5d에 도시된 바와 같이, 스퍼터링(Sputtering) 방법과 CVD 방법으로 상기 반도체 기판(31)의 표면상에 텅스텐막(49)을 형성한다.
그리고, 상기 트렌치(48)를 포함한 반도체 기판(41)의 전면에 SOG(Spin On Glass)막(50)을 증착하고, 에치백 공정으로 상기 트렌치(48) 내부에만 남도록 상기 SOG막(50)을 선택적으로 제거하여 상기 트렌치(48) 외부에 형성된 상기 텅스텐막(49)을 노출시킨다.
그리고, 도 5e에 도시된 바와 같이, CMP 공정으로 상기 노출된 텅스텐막(49)을 제거한다.
이때, 상기 트렌치(48) 내부에 잔존하는 텅스텐막(49)은 하부 전극(49a)을 이룬다.
그리고, 습식 식각 공정으로 상기 SOG막(50)을 제거한다.
이어, 도 5f에 도시된 바와 같이, 상기 제 2 TEOS막(47)을 제거하고, 상기 반도체 기판(41)의 표면상에 Ta2O5막(51)을 증착한다.
이어, 800∼850℃의 수소가스 분위기에서 산소를 플로우(Flow)시키어 상기 Ta2O5막(51)을 산화시킨다.
이때, 상기 수소의 양은 산소의 양보다 많거나 혹은 같게 되도록 한다.
그리고, UV-O3처리하여 상기 Ta2O5막(51)을 재산화시킨다.
즉, 오존(O3) 발생기(Generator)에서 발생되는 오존에 UV-램프(Lamp)로 250∼260nm의 파장을 갖는 빛을 조사하여 오존을 광여기시키어 상기 Ta2O5막(51)을 산화시킨다.
그리고, 전면에 상부 전극용 금속막을 증착한다.
여기서, 상기 상부 전극용 금속막으로는 티타늄 질화막(TiN) 또는 텅스텐막(W)을 이용한다.
이어, 포토 및 식각 공정으로 상기 하부 전극(49a) 및 이에 인접한 영역 상부의 상기 Ta2O5막(51)상에 남도록 상기 상부 전극용 금속막을 선택적으로 제거하여 상부 전극(52)을 형성하여 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터를 완성한다.
도 6은 본 발명의 반도체 소자의 캐패시터에 인가되는 바이어스 접압에 대한 누설 전류를 나타낸 그래프이다.
여기서, 소자 동작 전압에서의 누설 전류가 감소되고, 바이어스 전압이 (+)인 영역에서 그래프가 오른쪽으로 이동되며 이는 바이어스 전압에 대한 누설 전류의 감소를 나타낸다.
상기와 같은 본 발명의 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.
첫째, 상기 Ta2O5막을 고온에서 산화시키기 때문에 하부 전극의 산화를 방지할 수 있으므로 누설 전류 특성을 향상시킬 수 있다.
둘째, 상기 Ta2O5막을 고온에서 산화시키므로 산화 공정의 효율을 향상되고,상기 Ta2O5막의 전기적 특성을 향상시킬 수 있다.
Claims (14)
- 반도체 기판상에 절연막을 형성하고 상기 절연막을 관통하여 상기 반도체 기판에 전기적으로 연결되는 플러그를 형성하는 단계;상기 플러그 및 이에 인접한 상기 절연막상에 하부 전극을 형성하는 단계;상기 반도체 기판의 표면상에 Ta2O5막을 형성하는 단계;800∼850℃의 수소 가스 분위기에서 산소를 플로우시키어 상기 Ta2O5막을 산화시키는 단계;상기 하부 전극 및 이에 인접한 영역 상부의 상기 Ta2O5막상에 상부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 절연막은 TEOS막과 질화막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 절연막을 형성한 후에 산소(O2)분위기에서 산화 공정을 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 플러그는포토 및 식각 공정으로 상기 반도체 기판의 일영역이 노출되도록 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 반도체 기판의 전면에 금속막을 증착하고, 상기 콘택홀 내부에만 남도록 상기 금속막을 선택적으로 제거하여 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 하부 전극은 상기 플러그를 포함한 상기 절연막상에 금속막을 증착하고 포토 및 식각 공정으로 상기 플러그 및 이에 인접한 영역 상에 남도록 상기 금속막을 선택적으로 제거하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 Ta2O5막을 산화시킨 이후에 UV(Ultraviolet)-O3공정으로 상기 Ta2O5막을 재산화시키는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 상부 전극은 상기 Ta2O5막 상에 금속막을 증착하고 포토 및 식각 공정으로 상기 하부 전극 및 그에 인접한 영역 상부의 상기 Ta2O5막 상에 남도록 상기 금속막을 선택적으로 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 콘택홀을 형성한 후에 전면에 절연막을 증착하고 상기 콘택홀 내부의 측면에 남도록 상기 절연막을 선택적으로 제거하여 절연막 측벽을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 4항에 있어서, 상기 금속막은 폴리 실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 5항에 있어서, 상기 금속막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법
- 제 6항에 있어서, 상기 UV-O3공정은 오존에 광을 조사하여 광여기된 오존을 이용한 산화 공정으로 상기 Ta2O5막을 산화시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 7항에 있어서, 상기 금속막은 티타늄 질화막(TiN) 또는 텅스텐(W)막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 8항에 있어서, 상기 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 11항에 상기 광의 파장은 250∼260nm인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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US20080125342A1 (en) * | 2006-11-07 | 2008-05-29 | Advanced Technology Materials, Inc. | Formulations for cleaning memory device structures |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0555464A (ja) * | 1991-03-06 | 1993-03-05 | Hitachi Ltd | 半導体装置の製造方法 |
JPH07169917A (ja) * | 1993-12-16 | 1995-07-04 | Hitachi Ltd | キャパシタの製造方法 |
KR19990016401A (ko) * | 1997-08-14 | 1999-03-05 | 윤종용 | 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법 |
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Family Cites Families (4)
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---|---|---|---|---|
JPS5861763A (ja) * | 1981-10-09 | 1983-04-12 | 武笠 均 | 触感知器消化装置 |
JPH077826B2 (ja) * | 1983-08-25 | 1995-01-30 | 忠弘 大見 | 半導体集積回路 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0555464A (ja) * | 1991-03-06 | 1993-03-05 | Hitachi Ltd | 半導体装置の製造方法 |
JPH07169917A (ja) * | 1993-12-16 | 1995-07-04 | Hitachi Ltd | キャパシタの製造方法 |
KR19990016401A (ko) * | 1997-08-14 | 1999-03-05 | 윤종용 | 유전막을 수소 분위기에서 열처리하는 반도체장치의 커패시터 제조방법 |
KR19990044807A (ko) * | 1997-11-25 | 1999-06-25 | 황철주 | 반도체 소자 제조방법 |
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