KR100641060B1 - 게이트 구조물의 제조 방법 및 이를 이용하는 반도체장치의 제조 방법 - Google Patents

게이트 구조물의 제조 방법 및 이를 이용하는 반도체장치의 제조 방법 Download PDF

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Abstract

향상된 특성을 갖는 게이트 구조물의 제조 방법 및 이를 이용하는 반도체 장치의 제조 방법이 개시된다. 게이트 구조물의 제조 방법에 있어서, 기판 상에 실리콘 산화막을 형성한 후, 실리콘 산화막을 오존을 포함하는 용액으로 처리한다. 오존을 포함하는 용액은 탈이온수를 포함한다. 오존을 포함하는 용액으로 처리된 실리콘 산화막의 표면은 수산화기(-OH)를 갖는 실라놀로 변형된다. 오존을 포함하는 용액으로 처리된 산화막 상에 실리콘 또는 실리콘게르마늄을 포함하는 도전막을 형성한다. 도전막을 형성하기 전에 실리콘 산화막을 오존을 포함하는 용액으로 처리함으로써, 도전막의 증착 속도가 향상된다. 또한, 도전막의 균일도 및 표면 거칠기가 개선됨에 따라 이러한 도전막을 포함하는 반도체 장치의 특성이 향상된다.

Description

게이트 구조물의 제조 방법 및 이를 이용하는 반도체 장치의 제조 방법 {Method of manufacturing a gate structure and method of manufacturing a semiconductor device using the same}
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 게이트 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 일 실시예에 따라 실리콘 산화막에 대하여 오존을 포함하는 용액으로 표면 처리를 한 후 형성된 폴리실리콘막 두께를 측정한 결과를 나타내는 그래프이다.
도 3은 실리콘 산화막에 대하여 오존을 포함하는 용액으로 표면 처리를 하지 않고 형성된 폴리실리콘막의 표면을 원자 힘 현미경(AFM)을 이용하여 촬영한 사진이다.
도 4는 본 발명의 일 실시예에 따라 실리콘 산화막에 대하여 오존을 포함하는 용액으로 표면 처리를 한 후 형성된 폴리실리콘막의 표면을 원자 힘 현미경을 이용하여 촬영한 사진이다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 게이트 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 게이트 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 실라놀의 밀도 및 실리콘 나노-크리스탈의 밀도의 상관관계를 나타내는 그래프이다.
도 8a 내지 도 8g는 본 발명의 또 다른 실시예에 따른 게이트 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 불휘발성 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 200, 300, 400, 500, 600 : 기판
105 : 산화막 110 : 도전막
210, 510 : 게이트 산화막 215, 515 : 게이트 도전막
240, 345, 540, 645 : 게이트 구조물
305, 605 : 터널 산화막 310, 610 : 플로팅 게이트막
본 발명은 게이트 구조물의 제조 방법 및 이를 이용하는 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 오존을 포함하는 용액을 사용하는 표면 처리 공정을 통하여 향상된 특성을 갖는 게이트 구조물의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 크게 구분된다. 상기 휘발성 반도체 메모리 장치는, 예를 들면 DRAM(Dynamic Random Access Memory) 장치나 SRAM(Static Random Access Memory) 장치 등과 같이 전원 공급이 중단되었을 경우에는 저장된 데이터가 상실된다. 이에 비하여, EPROM(Erasable Programmable Read Only Memory) 장치, EEPROM(Electrically Erasable Programmable Read Only Memory) 장치, 또는 플래시(flash) 메모리 장치 등과 같은 불휘발성 반도체 메모리 장치는 전원 공급이 중단되는 경우에도 저장된 데이터가 상실되지 않는다.
근래 들어 반도체 장치가 급속도로 고집적화됨에 따라, 반도체 장치의 디자인 룰은 크게 축소되고 있다. 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치를 형성하는 경우, 고집적화에 따라 낮은 동작 전압 및 미세한 선폭이 요구된다. 따라서, 상기와 같은 낮은 동작 전압을 구현하기 위해서 트랜지스터를 이루는 게이트 도전막의 두께는 약 100Å 이하로까지 얇게 형성할 것이 요구된다. 이러한 얇은 게이트 도전막의 안정적이고 균일한 형성을 위하여, 게이트 도전막이 형성되는 기저막인 게이트 산화막을 적절하게 처리하여 그 상면에 게이트 도전막을 이루는 물질인 실리콘 등을 재현성 있게 증착하는 것이 중요한 과제이다.
한편, 불휘발성 메모리 장치에 있어서도, 게이트 전극 구조물의 선폭이 점점 가늘어질수록 상기 게이트 전극 구조물에 포함되는 플로팅 게이트 전극의 두께도 더욱 얇아져야 한다. 예를 들어, 상기 불휘발성 메모리 장치의 게이트 구조물의 선폭이 약 90㎚급인 경우에는 약 8㎚ 정도로 형성되어야 하고, 상기 게이트 구조물의 선폭이 약 65㎚급인 경우에는 약 6㎚ 정도로 형성되어야 하며, 게이트 구조물의 선폭이 약 45㎚급인 경우에는 약 3㎚ 정도로 형성되어야 한다. 그러나, 상기 플로팅 게이트 전극이 약 6nm 이하로 극도로 낮아지는 경우 누설 전하가 허용치 이상으로 증가하게 되기 때문에, 상기 플로팅 게이트 내에 전하들이 저장되지 못하여 불휘발성 메모리 장치로서의 기능을 수행하기가 어렵게 된다.
상기와 같이 불휘발성 메모리 장치의 집적도 향상에 따라 플로팅 게이트 전극의 크기가 감소하여 원하는 정도의 전하를 축적하기 힘들어진다. 낮은 전압에서도 불휘발성 메모리 장치의 동작효율을 높이기 위해서는 유전막으로 사용되는 ONO막(oxide/nitride/oxide) 등의 유효면적을 증가시켜 유전막의 커플링 비를 높이기 위하여,"U"자 형태의 구조(U-셀)의 적용과 함께 플로팅 게이트 전극을 약 100Å 정도의 얇은 두께로 형성하여 불휘발성 메모리 장치를 제조하는 방법이 개발되고 있다.
또한, 불휘발성 메모리 장치의 스케일-다운(scale-down) 한계를 극복하기 위한 또 다른 대안 기술의 하나로써, 전하를 저장하기 위한 수단으로서 상기 플로팅 게이트를 폴리실리콘으로 형성하지 않고 나노-크리스탈(nano-crystal) 물질을 사용하여 형성하는 방법도 개발되고 있다.
상기 나노-크리스탈 물질을 포함하는 불휘발성 메모리 장치의 경우, 전하가 수백 개의 나노-크리스탈에 걸쳐 분산 트랩핑되어 있기 때문에, 몇몇 불량 크리스 탈이 발생되더라도 전체적인 전하들의 저장에 심각한 영향을 미치지 않는다. 그러므로, 상기 플로팅 게이트 전극을 사용하는 불휘발성 메모리 장치에 비해 전하의 누설 전류가 감소시킬 수 있으며 이로 인해 고집적화가 가능하다. 상기 나노-크리스탈 물질로는 특히 나노-크리스탈 실리콘이 주로 연구되고 있다.
상기 나노-크리스탈 실리콘을 형성하는 방법으로 통상적인 화학 기상 증착 공정을 이용하여 나노-크리스탈 실리콘층을 형성하는 방법을 들 수 있다. 그런데, 상기 나노-크리스탈 실리콘층이 적정한 크기, 균일한 분포 및 밀도를 갖지 않는 경우에, 실리콘 나노-크리스탈 실리콘층에 저장할 수 있는 전하량이 달라지게 된다. 따라서, 상기 화학 기상 증착 공정에서는 나노-크리스탈 실리콘층이 적정 크기로 균일한 분포 및 높은 밀도를 갖도록 증착하는 것이 매우 중요하다.
전술한 바와 같이, DRAM과 같은 메모리 장치에 있어서 얇은 게이트 도전막을 안정적으로 형성하는 것은 미세한 디자인 룰을 갖는 반도체 장치에 있어서 중요한 과제이다. 또한 동작 특성이 양호한 불휘발성 메모리 장치를 제조하기 위해서는 평탄도(uniformity) 및 거칠기(roughness)가 양호한 폴리실리콘층 또는 나노-크리스탈 실리콘층으로 이루어지는 플로팅 게이트 전극을 형성하는 것이 중요하다.
상기와 같은 목적을 위해서 종래 주로 사용되던 방법으로는 화학 기상 증착 방법으로 실리콘을 포함하는 소스 가스, 예를 들어 SiH4를 도입하기 전에 실리콘 산화막의 표면을 HF를 포함하는 용액으로 처리하거나, 황산(H2SO4)용액 및 과산화수소(H2O2)가 혼합된 용액으로 표면 처리를 하는 것이었다. 상기와 같은 방법으로 실리 콘 산화막을 표면처리하면, 실리콘 산화막의 표면에 수산화기를 갖는 실라놀(silanol; SiOH)이 생성된다. 이때, 실라놀은 SiH4의 분해 반응을 촉진시켜 SiH4의 증착율이 높아진다.
그러나, HF 용액을 이용하여 실라놀기를 형성할 경우, HF 용액에 의한 실리콘 산화막의 에칭 반응이 일어나 실리콘 산화막이 식각되어 두께가 변하는 문제점이 있었다. 또한, 황산 및 과산화수소 용액으로 처리하는 경우, 환경오염이 발생하고 원가가 상승이 발생하는 어려움이 있었다.
상기의 문제점을 해결하기 위하여 본 발명의 제1 목적은, 산화막에 대하여 오존을 포함하는 용액을 사용하는 표면 처리를 통하여 향상된 특성을 갖는 게이트 구조물의 제조 방법을 제공하는 것이다.
본 발명의 제2 목적은, 산화막에 대해 오존을 포함하는 용액을 사용하는 표면 처리를 통하여 향상된 특성을 갖는 게이트 구조물을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 게이트 구조물의 제조 방법에 있어서, 기판 상에 산화막을 형성한 후, 상기 산화막을 오존을 포함하는 용액으로 처리한다. 상기 오존을 포함하는 용액은 탈이온수를 포함한다. 상기 오존을 포함하는 용액으로 처리된 실리콘 산화막의 표면 에는 수산화기(-OH)가 포함된다. 상기 오존을 포함하는 용액으로 처리된 산화막 상에 도전막을 형성한다. 상기 도전막은 실리콘을 포함한다.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 산화막을 형성한 후, 상기 산화막을 오존을 포함하는 용액으로 처리한다. 상기 오존을 포함하는 용액은 탈이온수를 포함한다. 상기 오존을 포함하는 용액으로 처리된 실리콘 산화막의 표면에는 수산화기(-OH)가 포함된다. 상기 오존을 포함하는 용액으로 처리된 산화막 상에 도전막을 형성한다. 상기 도전막은 실리콘을 포함한다. 상기 도전막 상에 마스크층을 형성한 후 상기 마스크층, 도전막, 산화막을 패터닝하여 각각 마스크 패턴, 도전막 패턴, 산화막 패턴을 형성하여, 상기 산화막 패턴, 도전막 패턴, 마스크 패턴으로 이루어지는 게이트 구조물을 형성한다. 상기 게이트 구조물의 측벽에는 스페이서를 더 구비할 수 있다. 상기 게이트 구조물을 덮는 층간 절연막을 형성하고 상기 층간 절연막을 관통하여 기판과 접촉하는 콘택을 형성한다. 상기 콘택과 전기적으로 연결되는 상부 배선 구조물을 형성한다.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 반도체 장치의 제조 방법에 있어서, 기판 상에 산화막을 형성한 후, 상기 산화막을 오존을 포함하는 용액으로 처리한다. 상기 오존을 포함하는 용액은 탈이온수를 포함한다. 상기 오존을 포함하는 용액으로 처리된 실리콘 산화막의 표면에는 수산화기(-OH)가 포함된다. 상기 오존을 포함하는 용액으로 처리된 산화막 상에 도전막을 형성한다. 상기 도전막은 실리콘을 포함한다. 상기 도 전막 상에 유전막을 형성하고 상기 유전막상에 컨트롤 게이트막을 형성한다. 상기 컨트롤 게이트막, 유전막, 도전막, 산화막을 패터닝하여 각각 컨트롤 게이트, 유전막 패턴, 도전막 패턴, 산화막 패턴을 형성하며, 상기 컨트롤 게이트, 유전막 패턴, 도전막 패턴, 산화막 패턴으로 이루어지는 게이트 구조물을 형성한다. 상기 게이트 구조물의 측벽에는 스페이서를 더 구비할 수 있다. 상기 게이트 구조물을 덮는 층간 절연막을 형성하고 상기 층간 절연막을 관통하여 기판과 접촉하는 콘택을 형성한다. 상기 콘택과 전기적으로 연결되는 상부 배선 구조물을 형성한다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 게이트 구조물의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4" 로 언 급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4" 는 각 층(막), 영역, 패드, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
게이트 구조물의 제조 방법
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 게이트 구조물의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 1a를 참조하면, 기판(100)상에 얇은 두께의 산화막(105)을 형성한다. 기판(100)으로는 실리콘 웨이퍼 또는 SOI(Silicon On Insulator) 기판 등을 사용한다. 산화막(105)은 실리콘 산화물을 사용하여 형성된다. 이러한 산화막(105)의 두께는 반도체 장치의 특성에 따라 조절될 수 있다. 산화막(105)은 휘발성 반도체 장치의 게이트 산화막 또는 불휘발성 반도체 장치의 터널 산화막의 역할을 할 수 있다. 산화막(105)은 열산화(thermal oxidation) 공정이나 화학 기상 증착(CVD) 공정 등을 통하여 형성된다. 본 발명의 일 실시예에 따르면, 산화막(105)은 산소 (O2) 또는 수증기(H2O) 분위기 하에서 수행되는 열산화 공정으로 형성된다.
산화막(105)이 형성된 기판(100)의 표면을 오존을 포함하는 용액으로 처리한다. 본 발명의 일 실시예에 따르면, 상기 오존을 포함하는 용액은 탈이온수(deionized water; DI water)를 포함한다. 이러한 산화막(105)의 표면 처리를 통하 여, 산화막(105)상에 폴리실리콘(poly-Si) 또는 폴리실리콘게르마늄(poly-SiGe) 등을 사용하여 도전막(110)(도 1c 참조)을 형성할 때, 도전막(110)의 증착 속도를 높이는 동시에 도전막(110)의 균일도(uniformity) 및 표면 거칠기(roughness)를 개선할 수 있다.
본 발명의 일 실시예에 따르면, 산화막(105)의 표면을 약 30ppm 내지 약 300ppm 정도의 농도로 오존을 포함하는 용액을 사용하여 처리한다. 이 경우, 상기 오존을 포함하는 용액은 약 2L/분 정도의 유량으로 약 60초 내지 약 600초 동안 산화막(105) 상에 공급된다. 바람직하게는, 약 30ppm 정도의 농도로 오존을 포함하는 용액을 약 300초 동안 산화막(105) 상에 공급하여 산화막(105)의 표면을 처리한다. 상기 용액에 포함되는 오존의 유효 농도(effective concentration)의 최소값은 약 30ppm 정도이다. 즉, 약 30ppm 이상의 농도로 오존을 포함하는 용액을 사용하여 산화막(105)의 표면을 처리할 경우, 오존의 농도의 증가에 따른 도전막(110)의 증착 속도 또는 도전막(110)의 거칠기 개선 정도에 있어서 실질적인 차이는 거의 없다.
도 1b를 참조하면, 산화막(105)을 오존을 포함하는 용액을 사용하여 처리할 경우, 산화막(105) 표면에는 수산화기(-OH)가 형성된다. 이러한 메커니즘(mechanism)을 상세하게 설명하면 다음과 같다.
오존은 물 속에서 하기와 같은 자기 분해 반응에 의해 수산화 라디칼(OH)을 생성한다.
O3 + OH- → HO2 + O2 - K1=7.0*10-1M-1S-1
O3 + O2 - → O3 - + O2 K2=1.6* 109M-1S-1
O3 - + H+ → HO3 K3=5.2* 1010M-1S-1
HO3 → OH + O2 K4=1.1* 105M-1S-1
실리콘 산화물(SiO2)을 포함하는 산화막(105)을 오존을 포함하는 용액으로 처리하면, 산화막(105)의 표면에서 오존으로부터 생성된 수산화 라디칼과의 수산화반응(hydroxylation)에 의해 산화막(105)의 표면에 수산화기가 형성된다. 다시 말하면, 산화막(105) 표면의 실리콘 산화물의 일부가 실라놀(silanol; SiOH)로 변형(modification)된다.
대체로 실라놀 분자에 있어서, 수소 원자의 전기 음성도(2.1)와 산소 원자의 전기음성도(3.5) 차이가 매우 크다. 또한, 산소 원자의 전기 음성도가 수소 원자보다 크기 때문에. 수소는 양전하(δ+)를 띄고 산소는 음전하(δ-)로 부분 전하를 띠며 분극화되어 있다. 반면, 실리콘을 함유하는 도전막(110)의 형성 시 소스 가스로 이용되는 실란(SiH4)에 있어서는 수소 원자의 전기 음성도(2.1)가 실리콘 원자의 전기 음성도(1.8)보다 크다. 따라서, 그 차이에 의해 실리콘 원자가 양전하(δ+)를 띄며, 수소 원자(δ-)가 음전하를 띤다. 수산화기가 형성된 게이트 산화막(110)의 표면에 실란(SiH4) 분자가 흡착하게 되면, 양전하를 띠는 실라놀의 수소 원자와 음전하를 띠고 있는 실란(SiH4)의 수소 원자와의 상호 작용에 의해 실란(SiH4)의 수소 분리 반응을 촉진한다. 이에 따라, 수산화기가 형성된 산화막(105) 표면에 대하여 실리콘을 함유하는 도전막(110)의 증착 속도가 높아지게 된다.
도 1c를 참조하면, 오존을 포함하는 용액으로 처리한 산화막(105) 상에 도전막(110)을 형성한다. 도전막(110)은 폴리실리콘 또는 폴리실리콘게르마늄을 사용하여 형성된다. 이들은 단독으로 또는 혼합하여 사용될 수 있다. 본 발명의 일 실시예에 따르면, 도전막(110)은 폴리실리콘막 또는 폴리실리콘게르마늄막으로 이루어진 단층막 구조를 가진다. 본 발명의 다른 실시예에 따르면, 도전막(110)은 폴리실리콘막 및 폴리실리콘게르마늄막을 포함하는 다중막 구조를 가질 수 있다. 본 발명의 또 다른 실시예에 따르면, 도전막(110)은 폴리실리콘막이나 폴리실리콘게르마늄막 및 금속 실리사이드막을 포함하는 폴리사이드 구조를 가질 수 있다. 도전막(110)은 휘발성 반도체 장치의 게이트 전극 또는 불휘발성 반도체 장치의 플로팅 게이트로 기능할 수 있다.
도전막(110)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(Low Pressure CVD; LPCVD) 공정 또는 극저압 화학 기상 증착(Ultra High Vacuum CVD; UHVCVD) 공정으로 형성할 수 있다.
본 발명의 일 실시예에 따르면, 도전막(110)에는 불순물로 도핑된 폴리실리콘으로 구성된다. 이와 같은 도전막(110)을 형성할 때, 소스 가스로는 SiH4, Si2H6 또는 SiCl2H2 등과 같이 실리콘을 함유하는 가스를 사용한다. 상기 소스 가스로서 SiH4를 이용하여 산화막(105) 상에 폴리실리콘막을 형성한 후, 열 확산 공정이나 이 온 주입 공정으로 불순물을 도핑하여 도전막(110)을 형성한다. 또한, 소스 가스인 SiH4와 불순물을 동시에 도입하여 도핑된 폴리실리콘으로 이루어진 도전막(110)을 형성할 수 있다.
본 발명의 다른 실시예에 따르면, 도전막(110)은 불순물로 도핑된 폴리실리콘게르마늄을 포함한다. 이러한 도전막(110)을 형성할 때, 소스 가스로는 실리콘을 함유하는 SiH4와 게르마늄을 함유하는 GeH4를 함께 사용한다.
이하, 본 발명의 다양한 실험예들 및 비교예들을 통하여 산화막의 오존 처리에 따른 폴리실콘막의 특성들을 측정한 결과를 설명한다.
실험예 1
약 1,000Å의 두께를 갖는 실리콘 산화막에 대하여 약 30ppm의 농도로 오존을 포함하는 탈이온수를 약 20L/분의 유량으로 공급하여 상기 실리콘 산화막의 표면을 약 300초 동안 처리하였다. 상기 실리콘 산화막의 표면을 처리한 다음, 소스 가스인 SiH4 및 PH3를 약 400sccm의 유량으로 약 10분 동안 공급하여 표면처리된 실리콘 산화막 상에 폴리실리콘막을 형성하였다. 상기 폴리실리콘막은 화학 기상 증착(CVD) 공정으로 형성되었다. 이 경우, 폴리실리콘막의 평균 두께는 약 66Å 정도였다.
비교예 1
약 1,000Å의 두께를 갖는 실리콘 산화막에 대하여 표면 처리를 수행하지 않고, 화학 기상 증착(CVD) 공정을 통하여 소스 가스인 SiH4 및 PH3를 약 400sccm의 유량으로 약 10분간 상기 실리콘 산화막 상으로 공급하여 폴리실리콘막을 형성하였다. 상기 폴리실리콘막의 평균 두께는 약 30Å 정도였다.
실험예 2
약 1,000Å의 두께를 갖는 실리콘 산화막의 표면을 대하여 약 30ppm 농도로 오존을 포함하는 탈이온수를 약 20L/분의 유량으로 약 300초 동안 처리하였다. 상기 표면 처리된 실리콘 산화막 상에 화학 기상 증착(CVD) 공정을 통하여 SiH4 및 PH3를 포함하는 소스 가스를 약 400sccm의 유량으로 약 15분 동안 공급함으로써, 상기 실리콘 산화막 상에 폴리실리콘막을 형성하였다. 상기 폴리실리콘막의 평균 두께는 약 113Å 정도였다.
비교예 2
약 1,000Å의 두께를 갖는 실리콘 산화막에 대하여 표면 처리를 실시하지 않고 SiH4 및 PH3를 포함하는 소스 가스를 약 400sccm의 유량으로 약 15분 동안 공급하여 폴리실리콘막을 형성하였다. 이러한 화학 기상 증착(CVD0 공정에 따른 폴리실리콘막의 평균 두께는 약 111Å정도였다.
실험예 3
약 1,000Å의 두께를 갖는 실리콘 산화막의 표면을 약 30ppm 농도로 오존을 포함하는 탈이온수를 약 20L/분의 유량으로 약 300초 동안 처리하였다. 상기 실리콘 산화막의 표면을 처리한 후, SiH4 및 PH3를 포함하는 소스 가스를 약 400sccm의 유량으로 20분간 공급하는 화학 기상 증착(CVD) 공정을 통하여 상기 실리콘 산화막 상에 폴리실리콘막을 형성하였다. 상기 폴리실리콘막의 평균 두께는 약 165Å 정도였다.
비교예 3
약 1,000Å의 두께를 갖는 실리콘 산화막에 대하여 표면 처리를 수행하지 않고, SiH4 및 PH3를 포함하는 소스 가스를 약 400sccm의 유량으로 약 20분 동안 공급하는 화학 기상 증착(CVD) 공정을 통하여 상기 실리콘 산화막 상에 폴리실리콘막을 형성하였다. 상기 폴리실리콘막의 평균 두께는 약 161Å 정도였다.
하기 표 1은 본 발명의 실험예 1 내지 3과 비교예 1 내지 3에 있어서, 실리콘 산화막의 표면 처리에 따른 폴리실리콘막들의 두께 및 RMS값을 측정한 결과를 나타낸 것이다.
실험예 1 비교예 1 실험예 2 비교예 2 실험예 3 비교예 3
평균두께 [Å ] 65.50 30.28 112.99 111.25 165.47 160.89
RMS [nm] 0.536 0.793 0.513 0.765 0.535 0.790
도 2는 본 발명의 일 실시예에 따라 실리콘 산화막에 대해 오존을 포함하는 용액으로 표면 처리를 수행한 후 폴리실리콘막을 형성한 경우의 폴리실리콘막의 형성 두께 및 실리콘 산화막을 오존을 포함하는 용액으로 표면 처리를 수행하지 않고 폴리실리콘막을 형성한 경우 폴리실리콘막의 형성 두께를 도시한 그래프이다. 상기 표면 처리 공정에 있어서, 약 1,000Å 정도의 두께를 갖는 실리콘 산화막의 표면 상으로 약 30ppm 정도의 농도로 오존을 포함하는 탈이온수를 약 20L/분 정도의 유량으로 약 300초 동안 공급하였다. 도 2에 있어서, "Ⅰ〃는 상기 표면 처리 공정을 수행한 다음, 약 400ccm 정도의 유량으로 SiH4와 PH3를 포함하는 소스 가스를 각기 약 10분, 약 15분 및 약 20분 동안 공급하여 형성된 폴리실리콘막의 두께를 나타낸다. 또한, "Ⅱ〃는 상기 표면 처리 공정을 수행하지 않고, "Ⅰ〃의 경우와 동일한 공정 조건으로 각기 약 10분, 약 15분 및 약 20분 동안 형성된 폴리실리콘막의 두께를 나타낸다.
상기 표 1 및 도 2를 참조하면, 상기 표면 처리 공정을 실시한 후에 약 10분 동안 형성된 폴리실리콘막의 두께는 평균 약 66Å 정도이다. 이에 비하여, 상기 표면 처리 공정을 수행하지 않은 후에 약 10분 동안 형성된 폴리실리콘막의 두께는 평균 약 30Å 정도이다. 따라서, 상기 표면 처리 공정을 수행한 후에 폴리실리콘막을 형성할 경우 표면 처리를 수행하지 않은 경우에 비하여 약 두 배 이상 빠른 속도로 폴리실리콘막이 형성됨을 알 수 있다. 그러나, 약 15분 동안 형성된 폴리실리콘막의 두께는 상기 표면 처리 공정을 수행한 경우가 평균 약 113Å 정도이며, 상기 표면 처리를 실시하지 않은 경우가 평균 약 111Å 정도로써 실질적인 두께 차이는 거의 나지 않았다. 또한, 약 20분 동안 형성된 폴리실리콘막 두께에 있어서도, 상기 표면 처리 공정을 수행한 경우가 평균 약 165Å 정도이며, 상기 표면 처리를 수행하지 하지 않은 경우가 약 161Å 정도이다. 결국, 실리콘 산화막에 대한 표면 처리에 따른 폴리실리콘막의 형성 속도 개선의 효과는 약 10분 이내의 시간 범위에서 실질적으로 영향을 미침을 확인할 수 있다.
전술한 바와 같이, 산화막(105)의 표면을 오존을 포함하는 용액을 사용하여 처리한 후, 폴리실리콘을 사용하여 산화막(105) 상에 도전막(110)을 형성할 경우, 도전막(110)이 일정 두께에 도달하기까지 매우 빠른 속도로 도전막(110)을 형성할 수 있음을 확인할 수 있다. 따라서, 약 100Å 정도이하의 얇은 두께의 도전막(110)이 요구되는 경우, 상기 표면 처리 공정을 통하여 매우 빠른 속도로 도전막(110)을 형성할 수 있다.
도 3은 실리콘 산화막을 오존을 포함하는 용액으로 처리하지 않고 형성된 폴리실리콘막의 표면을 원자 힘 현미경(Atomic Force Microscope; AFM)을 이용하여 측정한 사진이고, 도 4는 본 발명의 일 실시예에 따라 실리콘 산화막의 표면을 오존을 포함하는 용액으로 처리한 다음 형성된 폴리실리콘막 표면을 원자 힘 현미경을 이용하여 측정한 사진이다.
상기 표 1, 도 3 및 도 4를 참조하면, 표면 처리를 실시하지 않은 폴리실리콘막 표면의 RMS(Root Mean Square)값은 약 0.76 ~ 0.79nm 정도이다. 이에 비하여, 오존을 포함하는 용액을 사용하는 표면 처리 공정을 수행한 후 형성된 폴리실리콘막 표면의 RMS값은 약 0.51 ~ 0.53nm 정도이다. 따라서, 표면 처리 공정을 거친 폴리실리콘막이 표면 처리를 실시하지 않은 폴리실리콘막에 비하여 크게 개선된 거칠기를 가짐을 알 수 있다.
게이트 구조물의 제조 방법
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 게이트 구조물의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 5a를 참조하면, 쉘로우 트렌치 소자 분리(STI) 공정 또는 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(200) 상에 소자 분리막(205)을 형성함으로써, 기판(200)에 액티브 영역 및 필드 영역을 정의한다. 반도체 기판(200)은 실리콘 웨이퍼 또는 SOI 기판을 포함한다.
기판(200)의 상기 액티브 영역 상에 얇은 두께의 게이트 산화막(210)을 형성한다. 게이트 산화막(210)은 실리콘 산화물을 사용하여 형성된다. 이러한 게이트 산화막(210)의 두께는 상기 반도체 장치의 치수에 따라 적절한 두께를 가질 수 있다. 예를 들면, 미세한 디자인 룰을 갖는 반도체 장치의 경우에는, 약 40Å 이하의 두께를 갖는 게이트 산화막(210)을 형성할 수 있다. 게이트 산화막(210)은 열산화 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성된다.
게이트 산화막(210)이 형성된 기판(200)에 대하여 오존을 포함하는 용액을 사용하는 표면 처리 공정을 수행한다. 본 발명의 일 실시예에 따르면, 상기 오존을 포함하는 용액은 탈이온수(DI water)를 포함한다. 이와 같은 게이트 산화막(210)에 대한 표면 처리 공정을 통하여, 게이트 산화막(210) 상에 폴리실리콘 또는 폴리실리콘게르마늄으로 이루어지는 게이트 도전막(215)(도 5b 참조)을 형성할 경우, 폴리실리콘 또는 폴리실리콘게르마늄의 증착 속도, 게이트 도전막(215)의 균일도 및 거칠기를 개선할 수 있다.
본 발명의 일 실시예에 따르면, 게이트 산화막(210)의 표면을 약 30ppm 내지300ppm 정도의 오존을 포함하는 용액을 2L/분의 유량으로 약 60초 내지 600초간 처리한다. 용액에 포함되는 오존의 유효 농도의 최소값은 약 30ppm이며, 30ppm이상의 농도로 오존을 포함하는 용액으로 처리하였을 때, 오존의 농도에 따른 폴리실리콘의 증착 속도 또는 거칠기 개선 정도에 있어서 실질적인 차이는 거의 없다.
실리콘 산화물(SiO2)을 포함하는 게이트 산화막(210)을 오존을 포함하는 용액으로 처리하면, 게이트 산화막(210)의 표면에서 오존으로부터 생성된 수산화 라디칼과의 수산화반응(hydroxylation)에 의해 게이트 산화막(210)의 표면에 수산화기가 형성된다. 수산화기가 형성된 게이트 산화막(210)의 표면에 실란(SiH4) 분자가 흡착하게 되면, 양전하를 띠는 수산화기의 수소 원자와 음전하를 띠고 있는 실란(SiH4)의 수소 원자와의 상호 작용에 의해 실란(SiH4)의 수소 분리 반응을 촉진한다. 그리하여 수산화기가 형성된 게이트 산화막(210) 표면에 대하여 실리콘 원자의 증착률이 높아지게 된다. 그 결과 폴리실리콘 등의 증착 속도가 개선되고, 증착된 후의 막의 균일도 및 거칠기도 개선되어 재현성 있는 게이트 도전막 형성을 할 수 있다.
도 5b를 참조하면, 오존을 포함하는 용액으로 처리한 게이트 산화막(210) 상에 게이트 도전막(215)을 형성한다. 게이트 도전막(215)은 폴리실리콘 또는 폴리실리콘게르마늄을 사용하여 형성된다. 본 발명의 일 실시예에 다르면, 게이트 도전막(215)은 폴리실리콘막 또는 폴리실리콘게르마늄막으로 이루어진 단층막 구조를 가진다. 본 발명의 다른 실시예에 따르면, 게이트 도전막(215)은 폴리실리콘막이나 폴리실리콘게르마늄막 및 금속 실리사이드막을 포함하는 폴리사이드 구조를 가질 수 있다. 게이트 도전막(215)은 후에 게이트 도전막 패턴으로 패터닝된다.
게이트 도전막(215)은 화학 기상 증착(CVD) 공정으로 형성할 수 있다. 또한 저압 화학 기상 증착(LPCVD) 또는 극저압 화학 기상 증착(UHVCVD) 공정으로 형성할 수 있다.
본 발명의 일 실시예에 따르면, 게이트 도전막(215)은 불순물로 도핑된 폴리실리콘을 포함한다. 이와 같은 게이트 도전막(215)을 형성할 때, 소오스 가스로는 예를 들어 SiH4, Si2H6, SiCl2H2 등과 같이 실리콘을 함유하는 가스를 사용한다. 상기 소스 가스로서 SiH4를 이용하여 게이트 산화막(210) 상에 폴리실리콘막을 형성한 후, 열 확산이나 이온 주입 공정으로 불순물을 도핑하여 게이트 도전막(215)을 형성한다. 또한 소스 가스인 SiH4와 불순물을 동시에 도입하여 도핑된 폴리실리콘으로 이루어진 게이트 도전막(215)을 형성할 수 있다.
도 5c를 참조하면, 게이트 도전막(215)상에 마스크층(220)을 형성한다. 마스크층(220)은 후에 게이트 마스크 패턴으로 패터닝된다. 예를 들면, 마스크층(220)은 실리콘 질화물과 같은 질화물로 이루어진다.
도 5d를 참조하면, 마스크층(220) 상에 포토레지스트막(도시되지 않음)을 도포한 다음, 상기 포토레지스트막을 노광 및 현상하여 상기 마스크층 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 계속하여, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 마스크층(220), 게이트 도전막(215) 및 게이트 산화막(210)을 순차적으로 패터닝함으로써, 반도체 기판(200) 상에 각기 게이트 산화막 패턴(225), 게이트 도전막 패턴(230) 및 게이트 마스크 패턴(235)을 포함하는 게이트 구조물(240)들을 형성한다. 즉, 마스크층(220), 게이트 도전막(215) 및 게이트 산화막(210)을 포토레지스트 패턴을 식각 마스크로 이용하여 연속적으로 패터닝함으로써, 반도체 기판(200) 상에 게이트 구조물(240)을 형성한다.
본 발명의 다른 실시예에 따르면, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 마스크층(220)을 패터닝함으로써, 게이트 도전막(215) 상에 게이트 마스크 패턴(235)을 먼저 형성한다. 애싱(ashing) 및/또는 스트리핑(stripping) 공정으로 게이트 마스크 패턴(235) 상의 포토레지스트 패턴을 제거한다. 이이서, 게이트 마스크 패턴(235)을 식각 마스크로 이용하여 게이트 도전막(215) 및 게이트 산화막(210)을 차례로 패터닝하여, 반도체 기판(200) 상에 게이트 산화막 패턴(225), 게이트 도전막 패턴(230) 및 게이트 마스크 패턴(235)을 포함하는 게이트 구조물(240)을 형성한다.
본 발명의 일 실시예에 따르면, 게이트 구조물(240)의 측벽에 스페이서(245)를 더 형성할 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 게이트 구조물의 제조 방법을 도시한 단면도들이다.
도 6a를 참조하면, 실리콘 웨이퍼 또는 SOI 기판과 같은 반도체 기판(300)을 통상의 소자 분리 공정에 의해 액티브 영역과 필드 영역으로 구분한다. 상기와 같은 액티브 영역과 필드 영역이 구분된 반도체 기판(300)에 터널 게이트로 사용되어질 터널 산화막(305)을 형성한다. 터널 산화막(305)은 열산화 공정이나 화학 기상 증착(CVD) 공정을 통하여 형성된다. 본 발명의 일 실시예에 따르면, 터널 산화막(305)은 산소 또는 수증기 분위기 하에서 가열하는 열산화 공정으로 형성된다.
터널 산화막(305)이 형성된 기판(300)을 오존을 포함하는 용액으로 처리한다. 본 발명의 일 실시예에 따르면, 상기 용액은 탈이온수를 포함한다. 본 발명의 일 실시예에 따르면, 터널 산화막(305)의 표면을 약 30ppm 내지 300ppm 정도의 농도의 오존을 포함하는 용액을 2L/분의 유량으로 약 60초 내지 600초간 처리한다. 상기 용액에 포함되는 오존의 유효 농도의 최소값은 약 30ppm 정도이다. 오존을 포함하는 용액 처리는 후속 공정에 의하여 터널 산화막(305)상에 나노-크리스탈 물질(nano-crystalline material)을 사용하여 플로팅 게이트를 형성할 때, 나노-크리스탈 물질 내의 나노-크리스탈 입자의 형성을 촉진하기 위하여 수행된다.
오존은 물 속에서 자기 분해 반응에 의해 수산화 라디칼(OH)을 생산한다. 실리콘 산화물을 포함하는 터널 산화막(305)을 오존을 포함하는 용액으로 처리하면, 터널 산화막(305)의 표면에서 OH 라디칼과의 수산화반응(hydroxylation)에 의해 터널 산화막(305)의 표면의 실리콘 산화물(SiO2)의 일부가 실라놀(SiOH)로 변형된다. 터널 산화막(305)의 표면에 수산화기가 형성되면 후속하여 터널 산화막(305)상에 나노-크리스탈을 포함하는 플로팅 게이트막을 형성할 때, 실리콘을 포함하는 소오스 가스, 예를 들어, SiH4에서 실리콘 원자의 분리 반응을 촉진한다. 따라서, 실리콘의 증착 시간을 줄여 오존을 포함하는 용액으로 처리하지 않았을 때에 비하여 보다 짧은 시간에 원하는 밀도의 나노-크리스탈 입자를 포함하는 플로팅 게이트막을 형성할 수 있다.
도 7은 터널 산화막(305) 표면에 존재하는 실라놀의 밀도와 터널 산화막(305) 표면에 형성되는 나노-크리스탈 실리콘(nano-crystalline silicon)입자의 밀도와의 관계를 나타내는 그래프이다.
도 7을 참조하면, 터널 산화막(305)의 표면에 존재하는 실라놀의 밀도가 증가됨에 따라 실리콘 나노-크리스탈 입자의 밀도가 증가함을 보여준다. 나노-크리스탈 입자를 포함하는 플로팅 게이트를 이용한 불휘발성 메모리 장치에서, 안정적인 메모리 장치 동작을 수행하기 위하여 요구되는 나노-크리스탈 입자의 밀도는 약 1012개/cm2 정도이다. 따라서 이와 같은 나노-크리스탈 입자의 밀도를 확보하기 위하여 터널 산화막(205)의 표면에 실라놀을 형성하는 것이 효과적임을 알 수 있다.
도 6b를 참조하면, 오존을 포함하는 용액으로 처리한 터널 산화막(305) 상에 플로팅 게이트막(310)을 형성한다. 본 발명의 일 실시예에 따르면, 플로팅 게이트막(310)은 극저압 화학 기상 증착(UHVCVD) 공정으로 나노-크리스탈 입자를 포함하도록 형성한다. 본 발명의 다른 실시예에 따르면, 저압 화학 기상 증착(LPCVD) 공정으로 나노-크리스탈 입자를 포함하도록 형성할 수 있다. 상기 극저압 화학 기상 증착(UHVCVD) 공정 또는 저압 화학 기상 증착(LPCVD) 공정으로 나노-크리스탈 입자를 형성하기 위해서는, 짧은 시간 동안 예를 들어, 약 10 내지 30초 동안만 소스 가스를 공급한다. 그러면 소스 가스로부터 분리된 원자가 수 내지 수십 나노미터 크기의 지름을 갖는 클러스터(cluster)를 형성하며 터널 산화막(305)의 표면에 흡착되기 시작하여 나노-크리스탈 입자가 성장하게 된다. 클러스터의 결정화 및 성장에 소요되는 시간이 매우 짧기 때문에, 원하는 정도의 밀도로 나노-크리스탈 입자를 형성하기 위해서는 실리콘의 핵결정화(nucleation)의 초기 생성 시간(incubation time)을 줄여주어야 한다. 그런데 터널 산화막(205)에 대한 전술한 오존 용액에 의한 표면 처리에 의해 터널 산화막(305)의 표면에 수산화기를 형성하면 실리콘의 핵결정화를 촉진시킬 수 있다. 따라서 터널 산화막(305)에 대한 오존 용액 처리에 의해 충분한 밀도의 나노-크리스탈 입자를 포함하는 플로팅 게이트막(310)의 형성이 가능하게 된다.
상기와 같은 방법으로 형성된 플로팅 게이트막(310)은 전자의 포획 가능한 크기를 갖는 점(dot) 또는 클러스터형태의 나노-크리스탈 입자들을 포함한다. 상기 전자 포획 가능한 크기는 수 내지 수십 나노미터 크기로써, 예를 들어 약 30nm 정도이다. 또한, 전자 포획 가능한 상기 나노-크리스탈 입자의 밀도는 약 1012개/cm2이다. 상기 나노-크리스탈 입자는 나노-크리스탈 실리콘 또는 나노-크리스탈 실리콘 게르마늄으로 이루어진다. 본 발명의 일 실시예에 따르면, 플로팅 게이트막(310)은 나노-크리스탈 실리콘 입자를 포함하며, 소스 가스로는 예를 들어 SiH4, Si2H6 및 SiCl2H2 등과 같이 실리콘을 포함하는 가스를 사용한다. 본 발명의 다른 실시예에 따르면, 플로팅 게이트(310)은 나노-크리스탈 실리콘게르마늄 입자를 포함하며, 소스 가스로는 예를 들어, SiH4,와 GeH4를 사용한다.
도 6c를 참조하면, 플로팅 게이트막(310) 상에 유전막(315)을 형성한다. 유전막(315)은 고유전율 물질들로 이루어질 수 있으며, 원자층 증착(ALD) 방법을 통해 형성될 수 있다. 본 발명의 일 실시예에 따르면, 유전막(315)은 산화물/질화물/산화물(Oxide/Nitride/Oxide)이 차례로 적층된 ONO 구조를 가진다. 본 발명의 다른 실시예에 따르면, 유전막(315)은 얇은 등가 산화막 두께(EOT)를 유지하면서 유전막(315)을 통하여 발생되는 누설 전류를 줄일 수 있도록 고유전율을 갖는 물질을 사용하여 형성한다. 이 경우, 유전막(315)은 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 티타늄 산화물, 루비듐 산화물, 마그네슘 산화물, 스트론튬 산화물, 보론 산화물, 납 산화물 또는 칼슘 산화물 등을 사용하여 형성될 수 있다. 또한, 유전막(315)은 실리콘 산화막, 실리콘 질화막 및 고유전율을 갖는 물질로 이루어진 박막이 순차적으로 적층된 다층 구조를 가질 수 있다.
유전막(315) 상에는 컨트롤 게이트용 도전막(320)이 형성된다. 본 발명의 일 실시예에 따르면, 컨트롤 게이트용 도전막(320)은 도핑된 폴리실리콘 또는 금속과 같은 도전 물질을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 컨트롤 게이트용 도전막(320)은 도핑된 폴리실리콘막 및 금속 실리사이드막으로 구성된 폴리사이드 구조를 가질 수 있다. 또한, 컨트롤 게이트용 도전막(320)은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 스퍼터링 공정 등을 사용하여 형성된다.
도 6d를 참조하면, 상기 결과물 상에 하드 마스크(도시되지 않음)를 형성한 후 하드마스크에 노출된 도전막(320), 유전막(315), 플로팅 게이트막(310) 및 터널 산화막(305)을 순차적으로 패터닝하여 적층형 구조의 게이트 구조물(345)을 형성한다. 게이트 구조물(345)은 터널 산화막 패턴(325), 플로팅 게이트(330), 유전막 패턴(335), 및 컨트롤 게이트(340)가 적층된 구조를 갖는다. 상기 구조를 갖는 게이트 구조물(345)의 경우, 플로팅 게이트(330) 내의 나노-크리스탈 입자 사이 계면에 전하가 포획됨(trapping)으로서 데이터를 저장할 수 있다.
반도체 장치의 제조 방법
도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 "U"자형 플로팅 게이트를 포함하는 불휘발성 반도체 장치의 제조 방법을 도시한 단면도들이다.
도 8a를 참조하면, 실리콘 웨이퍼 또는 SOI와 같은 반도체 기판(400)에 통상의 쉘로우 트렌치 소자 분리 공정(STI)과 같은 분리 공정을 이용하여 소자 분리막(405)을 형성한다.
소자 분리막(405)에 의해 액티브 영역이 정의된 기판(400)상에 터널 게이트로 사용되어질 터널 산화막(410)을 형성한다. 본 발명의 일 실시예에 따르면, 터널 산화막(410)은 열산화 공정으로 형성된다.
터널 산화막(410)상에 식각 저지막(415)을 형성한다. 식각 저지막(415)은 터널 산화막(410)에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 예를 들어, 식각 저지막(415)은 실리콘 질화물과 같은 질화물로 이루어진다.
도 8b를 참조하면, 식각 저지막(415)상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴은 포토레지스트막을 식각 저지막(415)상에 도포한 후, 통상의 사진 식각 공정을 수행하여 형성한다. 상기 포토레지스트 패턴을 마스크층으로 하여 식각 저지막(415)을 패터닝하여 식각 저지막 패턴(420)을 형성한다. 식각 저지막 패턴(420)은 터널 산화막(410)을 부분적으로 노출한다.
식각 저지막 패턴(420)에 의하여 터널 산화막(410)이 노출된 기판(400)을 저장조(wet bath) 내에서 오존을 포함하는 용액으로 처리한다. 본 발명의 일 실시예에 따르면, 상기 용액은 탈이온수(DI water)를 포함한다. 상기 오존을 포함하는 용액 처리는 후속하는 공정에 의하여 터널 산화막(410)상에 폴리실리콘 또는 폴리실리콘게르마늄 등으로 이루어지는 플로팅 게이트막을 형성할 때, 폴리실리콘 또는 폴리실리콘게르마늄의 증착 속도, 플로팅 게이트막의 균일도(uniformity) 및 거칠기(roughness)를 개선하기 위하여 수행된다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치는, 플로팅 게이트의 표면적을 증가시켜 플로팅 게이트 전극과 컨트롤 게이트 전극의 캐패시티(capacity)를 증가시키기 위하여 "U"자형의 단면을 갖는 플로팅 게이트를 포함한다. "U" 자형 단면을 갖는 플로팅 게이트를 형성하기 위하여, 플로팅 게이트막은 약 100Å 정도의 얇은 두께를 갖도록 형성한다. 오존을 포함하는 용액으로 터널 산화막(410)을 처리한 후 폴리실리콘을 증착하면, 상기와 같이 얇은 두께로 폴리실리콘을 균일하고 평탄하게 증착할 수 있다.
본 발명의 일 실시예에 따르면, 약 30ppm 내지 300ppm의 오존을 포함하는 용액를 2L/분의 유량으로 약 60~600초간 처리한다. 용액에 포함되는 오존의 유효 농도의 최소값은 약 30ppm 정도이다.
도 8c를 참조하면, 터널 산화막(410)에 대해 오존을 포함하는 용액으로 표면을 처리한 후, 식각 저지막 패턴(420)의 프로파일을 따라 폴리실리콘 등을 증착하여 플로팅 게이트막으로 사용되는 도전막(425)을 형성한다. 도전막(425)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 또는 극저압 화학 기상 증착(UHVCVD) 공정으로 형성할 수 있다.
본 발명의 일 실시예에 따르면, 도전막(425)은 불순물로 도핑된 폴리실리콘을 포함한다. 상기와 같은 도전막(425)을 형성할 때, 소스 가스로는 예를 들어 SiH4, Si2H6, SiCl2H2 등과 같이 실리콘을 함유하는 가스를 사용한다. 상기 소스 가스로서 SiH4를 이용하여 폴리실리콘막을 형성한 후 열 확산이나 이온 주입 공정으로 불순물을 도핑하여 폴리실리콘막을 형성한다. 본 발명의 다른 실시예에 따르면, 소스 가스인 SiH4와 불순물을 동시에 도입하여 도핑된 폴리실리콘으로 이루어진 도전막(425)를 형성한다.
도 8d를 참조하면, 도전막(425)상에 포토레지스트막을 형성한다. 식각 저지막 패턴(420) 상부의 도전막(425)이 노출되도록 포토레지스트막의 상부를 부분적으로 제거한다. 그 결과 도전막(425)으로 둘러싸여진 공극 내에만 포토레지스트막이 일부가 남아 포토레지스트 패턴(430)이 형성된다.
도 8e를 참조하면, 포토레지스트 패턴(430)을 마스크로 하여, 식각 저지막 패턴(420)의 상면이 노출되도록 식각 저지막 패턴(425) 상부의 도전막(425)을 부분적으로 식각한다.
도 8f를 참조하면, 포토레지스트 패턴(430)을 제거하여 플로팅 게이트(435) 내부의 측벽을 노출시킨다. 식각 저지막 패턴(420)을 제거하여 플로팅 게이트(435) 외부의 측벽을 노출시킨다. 또한 플로팅 게이트(435)를 마스크로 하여 노출된 터널 산화막(410)을 부분적으로 제거한다. 그 결과, 도전막(420)은 "U"자형 단면을 갖는 플로팅 게이트(435)를 형성한다. 따라서, 셀 면적을 증가하지 않고도 플로팅 게이트(435)와 유전막 사이의 커플링 비(coupling ratio)를 높일 수 있다. 또한 산화막(410)에 대한 오존 처리로 플로팅 게이트(435)를 이루는 폴리실리콘을 얇은 두께로 재현성 있게 증착할 수 있어 상기 "U"자형 단면을 갖는 플로팅 게이트 구조에 적합한 제조 방법에 의하여 고집적 불휘발성 반도체 장치를 제조할 수 있다.
도 8g를 참조하면, 노출된 플로팅 게이트(435) 상에 유전막(440)을 형성한다. 유전막(440)은 고유전율 물질들로 이루어질 수 있으며, 원자층 증착(ALD) 방법을 통해 형성될 수 있다. 유전막(440)은 산화물/질화물/산화물이 차례로 적층된 ONO 구조를 가질 수 있다. 또한, 유전막(440)은 얇은 등가 산화막 두께(EOT)를 유지하면서 유전막(440)을 통하여 발생되는 누설 전류를 줄일 수 있도록 고유전율을 갖는 물질을 사용하여 형성할 수 있다. 이 경우, 유전막(440)은 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 티타늄 산화물, 루비듐 산화물, 마그네슘 산화물, 스트론튬 산화물, 보론 산화물, 납 산화물 또는 칼슘 산화물 등을 사용하여 형성될 수 있다.
유전막(440) 상에는 컨트롤 게이트막(445)이 형성된다. 본 발명의 일 실시예에 따르면, 컨트롤 게이트막(445)은 도핑된 폴리실리콘 또는 금속과 같은 도전 물질을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 컨트롤 게이트막(445)은 도핑된 폴리실리콘막 및 금속 실리사이드막으로 구성된 폴리사이드 구조를 가질 수 있다. 또한, 컨트롤 게이트막(445)은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 스퍼터링 공정 등을 사용하여 형성된다.
유전막(440) 및 컨트롤 게이트막(445)을 연속적으로 패터닝하여, 컨트롤 게이트(450), 유전막 패턴(455) 및 플로팅 게이트(435)로 이루어지는 불휘발성 메모리 장치의 게이트 구조물을 형성한다.
도 9a 내지 도 9e는 본 발명의 다른 실시예에 따른 휘발성 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 9a를 참조하면, 쉘로우 트렌치 소자 분리(STI) 공정 또는 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(500) 상에 소자 분리막(505)을 형성하여 기판(500)에 액티브 영역 및 필드 영역을 정의한다. 본 발명의 일 실시예에 따르면, 기판(500)은 실리콘 웨이퍼 또는 SOI 기판 등을 포함한다.
소자 분리막(505)에 의해 액티브 영역이 정의된 기판(500)상에 얇은 두께의 게이트 산화막(510)을 형성한다. 본 발명의 일 실시예에 따르면, 게이트 산화막(510)은 실리콘 산화물로 이루어지며, 반도체 장치에 따라 적절한 두께를 갖도록 형성한다. 또한 게이트 산화막(510)은 열산화 공정이나 화학 기상 증착(CVD)방법 등을 통하여 형성된다.
게이트 산화막(510)이 형성된 기판(500)을 오존을 포함하는 용액으로 처리한다. 본 발명의 일 실시예에 따르면, 상기 용액은 탈이온수(DI water)를 포함한다. 상기 오존 처리는 후속하는 공정에 의하여 게이트 산화막(510)상에 폴리실리콘 또는 폴리실리콘게르마늄 등으로 이루어지는 게이트 도전막을 형성할 때, 폴리실리콘 또는 폴리실리콘게르마늄의 증착 속도, 게이트 도전막의 균일도 및 거칠기를 개선하기 위하여 수행된다.
본 발명의 일 실시예에 따르면, 게이트 산화막(510)에 대하여 약 30ppm 내지 300ppm의 오존을 포함하는 용액을 2L/분의 유량으로 약 60~600초간 처리한다. 용액에 포함되는 오존의 유효농도의 최소값은 약 30ppm 정도이며, 30ppm이상의 농도로 오존을 포함하는 용액으로 처리하였을 때, 오존의 농도에 따른 폴리실리콘의 증착 속도 또는 거칠기(roughness) 개선 정도에 있어서 실질적인 차이는 거의 없다.
도 9b를 참조하면, 오존을 포함하는 용액으로 처리한 게이트 산화막(510) 상에 게이트 도전막(515)을 형성한다. 게이트 도전막(515)은 불순물로 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다. 게이트 도전막(515)은 후에 게이트 도전막 패턴으로 패터닝된다. 또한 게이트 도전막(515)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정 또는 극저압 화학 기상 증착(UHVCVD) 공정으로 형성할 수 있다.
본 발명의 일 실시예에 따르면, 게이트 도전막(515)은 불순물로 도핑된 폴리실리콘을 포함한다. 이와 같은 게이트 도전막(515)을 형성할 때, 소스 가스로는 예를 들어 SiH4, Si2H6, SiCl2H2 등과 같이 실리콘을 함유하는 가스를 사용한다.
도 9c를 참조하면, 게이트 도전막(515)상에 마스크층(520)을 형성한다. 마스크층(520)은 후에 게이트 마스크 패턴으로 패터닝되며, 후속하여 형성되는 층간 절연막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 층간 절연막이 산화물로 이루어질 경우에 상기 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
도 9d를 참조하면, 마스크층(520) 상에 포토레지스트막(도시되지 않음)을 도포한 다음, 상기 포토레지스트막을 노광 및 현상하여 상기 마스크층 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 계속하여, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 마스크층(520), 게이트 도전막(515) 및 게이트 산화막(510)을 순차적으로 패터닝함으로써, 반도체 기판(500) 상에 각기 게이트 산화막 패턴(525), 게이트 도전막 패턴(530) 및 게이트 마스크 패턴(535)을 포함하는 게이트 구조물(540)들을 형성한다. 즉, 마스크층(520), 게이트 도전막(515) 및 게이트 산화막(510)을 포토레지스트 패턴을 식각 마스크로 이용하여 연속적으로 패터닝함으로써, 반도체 기판(500) 상에 게이트 구조물(540)을 형성한다.
본 발명의 다른 실시예에 따르면, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 마스크층(520)을 패터닝함으로써, 게이트 도전막(515) 상에 게이트 마스크 패턴(535)을 먼저 형성한다. 이어서, 애싱 및/또는 스트리핑 공정으로 게이트 마스크 패턴(535) 상의 포토레지스트 패턴을 제거한다.
게이트 마스크 패턴(535)을 식각 마스크로 이용하여 게이트 도전막(515) 및 게이트 산화막(510)을 차례로 패터닝하여, 반도체 기판(500) 상에 게이트 산화막 패턴(525), 게이트 도전막 패턴(530) 및 게이트 마스크 패턴(535)을 포함하는 게이트 구조물(540)을 형성한다.
게이트 구조물들(540)이 형성된 반도체 기판(500) 상에 실리콘 질화물과 같은 질화물로 이루어진 절연막(도시되지 않음)을 형성한 후, 절연막을 이방성 식각하여 각 게이트 구조물(540)들의 측면에 게이트 스페이서인 스페이서(545)를 형성한다.
게이트 구조물들(540)을 마스크로 이용하여 게이트 구조물들(540) 사이의 반도체 기판(500)의 표면에 불순물을 이온 주입하여 제1 콘택 영역(550) 및 제2 콘택 영역(555)을 형성함으로써, 반도체 기판(500) 상에 트랜지스터들을 형성한다. 제1 및 제2 콘택 영역(550, 555)은 예를 들어, 소스/드레인 영역들에 해당된다.
본 발명의 일 실시예에 따르면, 제1 및 제2 콘택 영역(550, 555)은 스페스이서(545) 형성 전에 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 콘택 영역(550, 555)은 스페이서(545) 형성 후 형성할 수 있다.
도 9e를 참조하면, 상기 트랜지스터들이 형성된 반도체 기판(500) 상에 제1 층간 절연막(560)을 형성한 다음, 제1 층간 절연막(560)을 관통하여 제1 및 제2 콘택 영역(550, 555)에 각기 접촉되는 제1 콘택(565) 및 제2 콘택(570)을 형성한다. 본 발명의 일 실시예에 따르면, 제1 콘택(565)은 상부의 비트 라인과 전기적으로 연결되고, 제2 콘택(570)은 상부의 캐패시터와 전기적으로 연결된다.
제1 층간 절연막(560) 상에 제2 층간 절연막(575)을 형성한 후, 제2 층간 절연막(575)을 부분적으로 식각하여 제2 층간 절연막(575)에 제1 콘택(565)에 연결되는 제3 콘택(580)을 형성한다. 제2 층간 절연막(575) 상에 제3 층간 절연막(585)을 형성하고, 제3 및 제2 층간 절연막(585, 575)을 순차적으로 식각하여, 제3 및 제2 층간 절연막(585, 575)을 관통하여 제2 콘택(570)에 접촉되는 제4 콘택(590)을 형성한다. 제3 층간 절연막(585) 상에 캐패시터 및 상부 배선 등을 형성하여 반도체 장치를 완성한다.
도 10a 내지 도 10e는 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 도시한 단면도들이다.
도 10a를 참조하면, 실리콘 웨이퍼 또는 SOI와 같은 반도체 기판(600)을 통상의 소자 분리 공정에 의해 액티브 영역과 필드 영역(도시되지 않음)으로 구분한다. 상기와 같은 액티브 영역과 필드 영역이 구분된 반도체 기판(600)에 터널 게이트로 사용되어질 터널 산화막(605)을 형성한다. 터널 산화막(605)은 열산화(thermal oxidation) 공정이나 화학 기상 증착(CVD)방법 등을 통하여 형성된다.
터널 산화막(605)이 형성된 기판(600)을 오존을 포함하는 용액으로 처리한다. 본 발명의 일 실시예에 따르면, 상기 용액은 탈이온수(deionized water, DI water)를 포함한다. 본 발명의 일 실시예에 따르면, 약 30ppm 내지 300ppm의 오존을 포함하는 용액을 2L/분의 유량으로 약 60초 내지 600초간 처리한다. 용액에 포함되는 오존의 유효 농도의 최소값은 약 30ppm이다. 오존 용액 처리는 후속 공정에 의하여 터널 산화막(605)상에 도핑된 실리콘으로 이루어지는 플로팅 게이트막을 형성할 때, 실리콘의 증착 속도를 증가시키고, 플로팅 게이트막의 평탄도를 개선하기 위하여 수행된다.
도 10b를 참조하면, 오존을 포함하는 용액으로 처리한 터널 산화막(605) 상에 플로팅 게이트막(610)을 형성한다. 본 발명의 일 실시예에 따르면, 플로팅 게이트막(610)은 나노-크리스탈 실리콘 입자를 포함하며, 소스 가스로는 예를 들어 SiH4, Si2H6, SiCl2H2 등과 같이 실리콘을 함유하는 가스를 사용한다. 본 발명의 다른 실시예에 따르면, 플로팅 게이트(610)은 나노-크리스탈 실리콘게르마늄 입자를 포함하며, 소스 가스로는 예를 들어, SiH4,와 GeH4를 사용한다.
본 발명의 또 다른 실시예에 따르면, 플로팅 게이트막(610)은 화학 기상 증착(CVD) 공정, 극저압 화학 기상 증착(UHVCVD) 공정 또는 저압 화학 기상 증착 (LPCVD) 공정 등으로 폴리실리콘 또는 폴리실리콘게르마늄을 포함하도록 형성할 수 있다. 터널 산화막(605)에 대한 전술한 오존 용액에 의한 표면 처리에 의해 터널 산화막(605)의 표면에 수산화기를 형성하면 실리콘의 핵결정화를 촉진시켜 플로팅 게이트막(610)을 균일하고 평탄하게 형성할 수 있다.
도 10c를 참조하면, 플로팅 게이트막(610) 상에 유전막(615)을 형성한다. 유전막(615)은 고유전율 물질들로 이루어질 수 있으며, 원자층 증착(ALD) 방법을 통해 형성될 수 있다. 본 발명의 일 실시예에 따르면, 유전막(615)은 산화물/질화물/산화물이 차례로 적층된 ONO 구조를 가진다. 본 발명의 다른 실시예에 따르면, 유전막(615)은 얇은 등가 산화막 두께(EOT)를 유지하면서 유전막(615)을 통하여 발생되는 누설 전류를 줄일 수 있도록 고유전율을 갖는 물질을 사용하여 형성한다. 이 경우, 유전막(615)은 하프늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 티타늄 산화물, 루비듐 산화물, 마그네슘 산화물, 스트론튬 산화물, 보론 산화물, 납 산화물 또는 칼슘 산화물 등을 사용하여 형성될 수 있다.
유전막(615) 상에는 컨트롤 게이트용 도전막(620)이 형성된다. 본 발명의 일 실시예에 따르면, 컨트롤 게이트용 도전막(620)은 도핑된 폴리실리콘 또는 금속과 같은 도전 물질을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 컨트롤 게이트용 도전막(620)은 도핑된 폴리실리콘막 및 금속 실리사이드막으로 구성된 폴리사이드 구조를 가질 수 있다. 또한, 컨트롤 게이트용 도전막(620)은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 스퍼터링 공정 등을 사용하여 형성된다.
도 10d를 참조하면, 상기 결과물 상에 하드 마스크(도시되지 않음)를 형성한 후 하드마스크에 노출된 도전막(620), 유전막(615), 플로팅 게이트막(610) 및 터널 산화막(605)을 순차적으로 패터닝하여 스택형 구조의 게이트 구조물(645)을 형성한다. 게이트 구조물(645)은 터널 산화막 패턴(625), 플로팅 게이트(630), 유전막 패턴(635) 및 컨트롤 게이트(640)가 적층된 구조를 갖는다. 상기 구조를 갖는 불휘발성 메모리의 경우, 플로팅 게이트(630) 내의 나노-크리스탈 입자 사이 계면에 전하가 포획됨으로서 데이터를 저장할 수 있다.
도 10e를 참조하면, 게이트 구조물(645)을 이온주입 마스크로 적용하여 노출된 기판(600)의 표면 아래로 불순물을 이온 주입함으로서 소스/드레인 영역(도시되지 않음)을 형성한다.
게이트 구조물들(645)을 덮으면서 반도체 기판(600) 상에 제1 층간 절연막(655)을 형성한다. 제1 층간 절연막(655)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS, 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다. 또한, 제1 층간 절연막(655)은 화학 기상 증착 공정(CVD), 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 원자층 적층 공정(ALD) 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다.
사진 식각 공정으로 제1 층간 절연막(655)을 부분적으로 식각하여, 인접하는 트랜지스터들의 게이트 구조물들(645) 사이의 액티브 영역과 접촉하는 제1 콘택(660)을 형성한다. 제1 콘택(660)은 금속 또는 도전성 금속 질화물을 사용하여 형성된다. 예를 들면, 제1 콘택(660)은 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta) 또는 구리(Cu)등과 같은 금속 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄-알루미늄 질화물(TiAlN)등과 같은 도전성 금속 질화물을 이용하여 형성된다.
제1 층간 절연막(655) 및 제1 콘택(660)의 상부에는 제2 층간 절연막(665)이 형성된다. 제2 층간 절연막(665) 및 제2 층간 절연막(665)의 하부에 연속하여 위치하는 제1 층간 절연막(655)을 관통하여 기판(600)의 액티브 영역과 전기적으로 연결되는 제2 콘택(670)이 형성된다. 제2 콘택(670)은 폴리실리콘 또는 금속과 같은 도전 물질로 이루어진다. 제2 층간 절연막(665)의 상부에는 제2 콘택(670)과 전기적으로 연결되는 비트라인(도시되지 않음)이 위치한다.
상술한 바와 같이 본 발명에 의하면, 오존을 포함하는 용액으로 산화막을 처리한 후 실리콘 또는 실리콘게르마늄을 증착함으로써, 얇은 두께와 균일한 표면을 갖는 도전막을 구현할 수 있다. 또한 실리콘의 초기 증착 시간을 단축하여 짧은 시간에 소정의 두께를 갖는 도전막을 형성할 수 있다. 따라서, 약 100Å 내외의 두께를 갖는 얇은 폴리실리콘막을 균일하고 평탄하게 형성하는 것이 가능하여 반도체 장치에 있어 낮은 전압에서도 안정적인 구동을 실현할 수 있다. 또한, 나노-크리스탈(nano-crystal) 입자를 포함하는 플로팅 게이트를 이용하는 불휘발성 메모리 장치에서, 터널 산화막을 오존을 포함하는 용액으로 처리하여 나노-크리스탈 구조의 형성을 촉진할 수 있다. 이에 따라, 균일하고 높은 밀도를 갖는 나노-크리스탈 입자를 포함하는 플로팅 게이트를 형성하여 안정적인 불휘발성 메모리 장치를 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

  1. 기판 상에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막을 오존 및 탈이온수를 포함하는 오존수로 처리하는 단계; 및
    상기 오존수로 처리된 실리콘 산화막 상에 도전막을 형성하는 단계를 포함하는 게이트 구조물의 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 오존수는 30ppm 내지 300ppm의 농도로 오존을 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  4. 제1항에 있어서, 상기 실리콘 산화막을 처리하는 단계는 60초 내지 600초 동안 수행되는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  5. 제1항에 있어서, 상기 오존수로 처리된 실리콘 산화막의 표면은 수산화기(-OH)를 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  6. 제5항에 있어서, 상기 도전막은 실리콘을 포함하는 것을 특징으로 하는 게이 트 구조물의 제조 방법.
  7. 제6항에 있어서, 상기 도전막은 폴리실리콘(poly-Si) 또는 폴리실리콘게르마늄(poly-SiGe)을 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  8. 삭제
  9. 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막을 오존 및 탈이온수를 포함하는 오존수로 처리하는 단계;
    상기 오존수로 처리된 게이트 산화막 상에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 마스크층을 형성하는 단계 ; 및
    상기 마스크층, 게이트 도전막 및 게이트 산화막을 패터닝하여 각각 마스크 패턴, 게이트 도전막 패턴, 게이트 산화막 패턴을 형성하는 단계를 포함하는 게이트 구조물의 제조 방법.
  10. 삭제
  11. 제9항에 있어서, 상기 오존수는 30ppm 내지 300ppm의 농도로 오존을 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  12. 제9항에 있어서, 상기 게이트 산화막을 처리하는 단계는 60초 내지 600초 동안 수행되는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  13. 제9항에 있어서, 상기 오존수로 처리된 게이트 산화막의 표면은 수산화기(-OH)를 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  14. 제13항에 있어서, 상기 게이트 도전막은 폴리실리콘(poly-Si) 또는 폴리실리콘게르마늄(poly-SiGe)을 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  15. 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막을 오존 및 탈이온수를 포함하는 오존수로 처리하는 단계;
    상기 오존수로 처리된 터널 산화막 상에 플로팅 게이트막을 형성하는 단계;
    상기 플로팅 게이트막 상에 유전막을 형성하는 단계 ;
    상기 유전막 상에 컨트롤 게이트막을 형성하는 단계 ; 및
    상기 컨트롤 게이트막, 유전막, 플로팅 게이트막 및 터널 산화막을 패터닝하여 각각 컨트롤 게이트, 유전막 패턴, 플로팅 게이트 및 터널 산화막 패턴을 형성하는 단계를 포함하는 게이트 구조물의 제조 방법.
  16. 삭제
  17. 제15항에 있어서, 상기 오존수는 30ppm 내지 300ppm의 농도로 오존을 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  18. 제15항에 있어서, 상기 오존수로 처리된 터널 산화막의 표면은 수산화기(-OH)를 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  19. 제15항에 있어서, 상기 플로팅 게이트는 나노-크리스탈(nano-crystal) 입자를 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  20. 삭제
  21. 제15항에 있어서, 상기 플로팅 게이트는 "U" 자형의 단면을 갖는 것을 특징 으로 하는 게이트 구조물의 제조 방법.
  22. 삭제
  23. 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막을 오존 및 탈이온수를 포함하는 오존수로 처리하는 단계;
    상기 오존수로 처리된 게이트 산화막 상에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 상에 마스크층을 형성하는 단계 ;
    상기 마스크층, 게이트 도전막 및 게이트 산화막을 패터닝하여 각각 마스크 패턴, 게이트 도전막 패턴, 게이트 산화막 패턴을 포함하는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 기판과 접촉하는 콘택을 형성하는 단계; 및
    상기 콘택과 전기적으로 연결되는 상부 배선 구조물을 형성하는 단계를 포함하는 휘발성 반도체 장치의 제조 방법.
  24. 삭제
  25. 제23항에 있어서, 상기 오존수는 30ppm 내지 300ppm의 농도로 오존을 포함하는 것을 특징으로 하는 휘발성 반도체 장치의 제조 방법.
  26. 제23항에 있어서, 상기 오존수로 처리된 게이트 산화막의 표면은 수산화기(-OH)를 포함하는 것을 특징으로 하는 휘발성 반도체 장치의 제조 방법.
  27. 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막을 오존 및 탈이온수를 포함하는 오존수로 처리하는 단계;
    상기 오존수로 처리된 터널 산화막 상에 플로팅 게이트막을 형성하는 단계;
    상기 플로팅 게이트막 상에 유전막을 형성하는 단계 ;
    상기 유전막 상에 컨트롤 게이트막을 형성하는 단계;
    상기 컨트롤 게이트막, 유전막, 플로팅 게이트막 및 터널 산화막을 패터닝하여 각각 컨트롤 게이트, 유전막 패턴, 플로팅 게이트, 터널 산화막 패턴을 포함하는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 기판과 접촉하는 콘택을 형성하는 단계; 및
    상기 콘택과 전기적으로 연결되는 상부 배선 구조물을 형성하는 단계를 포함하는 불휘발성 반도체 장치의 제조 방법.
  28. 삭제
  29. 제27항에 있어서, 상기 오존수는 30ppm 내지 300ppm의 농도로 오존을 포함하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
  30. 제27항에 있어서, 상기 오존수로 처리된 터널 산화막의 표면은 수산화기(-OH)를 포함하는 것을 특징으로 하는 불휘발성 반도체 장치의 제조 방법.
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