KR20060049188A - 커패시터 및 그 제조 방법 - Google Patents

커패시터 및 그 제조 방법 Download PDF

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KR20060049188A
KR20060049188A KR1020050049786A KR20050049786A KR20060049188A KR 20060049188 A KR20060049188 A KR 20060049188A KR 1020050049786 A KR1020050049786 A KR 1020050049786A KR 20050049786 A KR20050049786 A KR 20050049786A KR 20060049188 A KR20060049188 A KR 20060049188A
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film
oxide film
capacitor
insulating film
lower electrode
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KR1020050049786A
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Inventor
야스히로 가와사키
켄지 요네다
Original Assignee
마쓰시타 덴키 산교 가부시끼 가이샤
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Abstract

본 발명에 따른 캐패시터는, 반도체 기판 위의 층간 절연막에 형성된 개구부와, 표면 요철부를 갖는 다결정 실리콘으로 이루어진 하부 전극과, 상기 하부 전극의 상기 표면 요철부 위에 형성된 화학적 산화막과, 질화 공정에 의해 상기 화학적 산화막을 변형함으로써 얻어지는 질화실리콘막과, 상기 질화 실리콘막 위에 형성된 금속 산화막으로 이루어진 용량 절연막과, 상기 용량 절연막 위에 형성된 상부 전극을 구비한다.

Description

커패시터 및 그 제조 방법{CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1 및 제2 실시예에 따른 커패시터 제조 방법을 설명하는 흐름도.
도 2는 본 발명의 제1 및 제2 실시예에 따른 커패시터 제조 방법을 설명하는 공정의 제1 단면도.
도 3은 본 발명의 제1 및 제2 실시예에 따른 커패시터 제조 방법을 설명하는 공정의 제2 단면도.
도 4는 본 발명의 제1 및 제2 실시예에 따른 커패시터 제조 방법을 설명하는 공정의 제3 단면도.
도 5는 본 발명의 제1 및 제2 실시예에 따른 커패시터 제조 방법을 설명하는 공정의 제4 단면도.
도 6은 본 발명의 제1 및 제2 실시예에 따른 커패시터 제조 방법을 설명하는 공정의 제5 단면도.
도 7은 본 발명의 제1 및 제2 실시예에 따른 커패시터 제조 방법을 설명하는 공정의 제6 단면도.
도 8은 본 발명의 제1 및 제2 실시예에 따른 커패시터 제조 방법을 설명하는 공정의 제7 단면도.
도 9는 본 발명의 제1 및 제2 실시예에 따른 커패시터 제조 방법을 설명하는 공정의 제8 단면도.
도 10은 본 발명의 제1 실시예의 커패시터의 TDDB 특성도.
도 11은 본 발명의 제1 실시예의 커패시터의 I-V 특성도.
도 12는 본 발명의 제2 실시예의 커패시터의 TDDB 특성도.
도 13은 본 발명의 실시예와 종래 기술의 커패시터 구조에 있어서의 SIMS 데이터를 나타낸 도면.
도 14는 본 발명의 실시예의 커패시터 구조에 있어서의 SIMS 샘플의 작성 흐름도.
도 15는 종래 기술의 스택 커패시터의 단면 구조도.
도 16은 종래 기술의 스택 커패시터의 제조 공정도.
도 17은 종래 기술의 커패시터 구조에 있어서의 SIMS 샘플의 작성 흐름도.
〈도면의 주요부분에 대한 부호의 설명〉
1, 11 ; 실리콘 기판
2, 12 : 용량용 확산층
3, 13 : 층간 절연막(하층)
3a, 13a : 층간 절연막(상층)
4, 14 : 접촉홀
4a, 14a : 개구부(메모리 셀 영역)
5, 15 : 하부 전극(하부)
5a, 15a : 하부 전극(상부)
6, 16 : 표면 요철부(HSG-Si)
7 : 화학적 산화막
8, 17 : 질화실리콘막
9, 18 : 용량 절연막(Ta2O5막)
10, 19 : 상부 전극(TiN막)
본 발명은 예컨대 다이나믹 랜덤 액세스 메모리(DRAM)에 있어서 메모리 셀 등의 전하 축적용 커패시터 및 그 제조 방법에 관한 것이다.
산화탄탈(Ta2O5)막으로 형성된 용량 절연막을 가진 퇴적 캐패시터로서 이 캐패시터는 고유전율과 고내전압의 특성을 나타낸다. 층간 절연막의 개구부의 내벽은 비정질 실리콘으로 형성된다. 그 후, 열처리에 의하여 다결정질의 전도성을 갖는 하부 전극을 형성한다. 폴리실리콘 하부 전극의 표면에는 질화실리콘(SiN) 막이 형성된다. 더욱이, 산화탄탈의 용량 절연막을 형성함으로써 질화 탄탈막(TiN)의 상부 전극을 형성한다.
유효 전극 표면적을 증가시켜 정전 용량을 증가시키기 위해서, 반구형의 결 정립군에 형성된 HSG(Hemi Spherical Grain) 핵은 비정질 실리콘의 표면상에 형성된다. 즉, 하부 전극의 베이스로서 비정질 실리콘의 표면 산화막은 표면 요철부를 형성하기 위해서 제거된다. 화학 증착법(CVD)에 의해 요철부상에 더 많은 비정질 실리콘이 퇴적된다. 그 후, 화학 용액으로 세정하여 산화막을 제거하고 반구형의 결정립군에 형성된 HSG(Hemi Spherical Grain) 핵을 형성한다. 그 후, 열처리하여 HSG-Si를 형성한다. 다음에, 전술한 질화실리콘막, 산화 탄탈막으로 제조된 용량 절연막, 질화탄탈막 상부 전극이 그 위에 형성된다.
산화 탄탈막으로 형성된 캐패시터는 다음과 같은 단점이 있다. HSG-Si 형성시 등에 발생하는 파티클 또는 HSG-Si의 결정립계 형상에 따라 파티클, HSG-Si 결정립의 돌기부에 국소적으로 전계가 집중하여, TDDB(Time Dependent Dielectric Breakdown)특성이 열화한다. 또한, 산화 탄탈막에 있어서, 전위 장벽이 작아지기 때문에, 큰 누설 전류가 발생한다.
또한, 하부 전극 형성에서 배선 공정까지의 과정에서, 수소 신터링(열처리)나 NH3 가스를 이용한 성막 등 환원성 가스를 이용할 수 있다. 금속 탄탈은 그 환원성 가스에 의해 탄탈 산화막으로 환원되어, TDDB 특성이 열화된다.
또한, 상부 전극을 형성한 후의 배선 공정 등에서, 층간 절연막, 접촉에 의한 밀착층 형성을 위해 플라즈마 처리를 할 수 있다. 그 플라즈마 처리를 함으로써, 탄탈 산화막은 손상되고 TDDB 특성은 열화된다.
본 발명에 의한 커패시터는,
반도체 기판 위의 층간 절연막에 형성된 개구부와,
상기 개구부의 내벽에 형성되고, 표면 요철부를 갖는 다결정 실리콘으로 이루어진 하부 전극과,
상기 하부 전극의 상기 표면 요철부 위에 형성된 화학적 산화막과,
상기 질화 과정에 의해 화학적 산화막을 변형함으로써 형성된 질화실리콘막과,
상기 질화실리콘막 위에 형성된 금속 산화막으로 이루어진 용량 절연막과,
상기 용량 절연막 위에 형성된 상부 전극을 구비한 것이다.
상기 화학적 산화막은 상기 표면 요철부의 표면을 산화함으로써 얻어진다.
상기 구성에 따르면, 파티클 돌기부 또는 표면 요철부의 경계 돌기부를 화학적 산화막이 둥글게 하여 산화하여, 돌기부에 전계 집중이 생기는 것을 억제하기 때문에, TDDB 특성의 수명 연장과 누설 전류의 저감을 도모할 수 있다.
상기 커패시터에 있어서, 상기 표면 요철부는 반구형의 결정립군으로 이루어진 HSG-Si로서, 상기 용량 절연막의 금속 산화막은 산화 탄탈막인 것이 바람직하다.
상기 커패시터에 있어서, 화학적 산화막의 막 두께는 0.5∼1.5 ㎚인 것이 바람직하다. 화학적 산화막의 막 두께가 0.5 ㎚ 미만에서는 막 두께 제어가 곤란해지고, 막 두께가 2.0 ㎚보다 크면, 커패시터는 하부 전극의 산화막과 금속 산화막이 직렬 구조가 되어 용량 저하를 초래하기 때문이다.
또한, 본 발명에 따른 제1 커패시터의 제조 방법은
반도체 기판 위의 층간 절연막에 개구부를 형성하는 공정과,
상기 개구부의 내벽에 표면 요철부를 갖는 다결정 실리콘으로 이루어진 하부 전극을 형성하는 공정과,
상기 표면 요철부를 갖는 하부 전극의 표면을 산화하여 화학적 산화막을 형성하는 공정과,
상기 하부 전극의 상기 표면 요철부의 표면을 상기 화학적 산화막을 통해 질화하여 상기 화학적 산화막 위에 질화실리콘막을 형성하는 공정과,
상기 질화실리콘막 위에 금속 산화막으로 이루어진 용량 절연막을 형성하는 공정과,
상기 용량 절연막 위에 상부 전극을 형성하는 공정을 포함하는 것이다.
상기한 구성에 따르면, 질화실리콘막을 형성하기 전에, 하부 전극의 표면 요철부의 표면에 화학적 산화막을 형성하도록 하고 있다. 이에 따라, 파티클 돌기부 또는 표면 요철부의 경계 돌기부를 화학적 산화막이 둥글게 하여 산화하고, 돌기부에 전계 집중이 생기는 것을 억제한다. 그 결과, 돌기부에 기인하는 누설 전류의 증가와 TDDB 특성의 열화를 억제할 수 있다.
상기 화학적 산화막을 형성하는 공정은 상기 하부 전극의 상기 표면 요철부를 세정하여 상기 표면 요철부의 실리콘 청정 표면을 노출시키고, 계속해서 산화력이 있는 용액으로 웨트 처리를 행함으로써 실현된다. 이에 따라, 파티클 돌기부 또 는 표면 요철부의 경계 돌기부에 대해 둥글게 하여 효율적으로 산화 시킬 수 있다.
또한, 본 발명에 따른 제2 커패시터의 제조 방법은 제1 커패시터의 제조 방법에 있어서, 상기 상부 전극을 형성하는 공정은 상기 상부 전극으로서 질화티탄막을 650∼700℃의 퇴적 온도에서 형성하는 것이다.
상기 구성에 따르면, 용량 절연막 위에 상부 전극인 TiN막을 650∼700℃에서 형성함으로써, 비교적 저온인 550∼650℃에 비하여 TiN 형성의 원료 가스인 NH3이 TiN막 속으로 들어가는 것을 억제할 수 있기 때문에, 용량 절연막인 금속 산화막의 환원을 억제하고, TDDB 특성의 수명을 더욱 향상시킬 수 있다. 성막 온도가 650℃ 미만이면, 환원 작용을 갖는 NH3의 막 속의 잔류가 과다해지고, 700℃보다 커지면, 도펀트의 재확산이 발생하며, 불순물 프로파일이 변함으로써 디바이스 특성에 악영향을 주게 되기 때문이다.
상기 커패시터의 제조 방법에 있어서, 상기 산화력이 있는 용액으로서, 과산화수소수, 오존수 또는 질산수를 이용하는 것이 바람직하다. 질산수가 가장 산화력이 있고, 그 다음은 오존수이고, 과산화수소수의 산화력이 가장 작다. 그래서, 산화력이 있는 화학적 액의 선택에 의해 스루풋(throughput)과 생산 능력을 향상시킬 수 있다.
상기 커패시터의 제조 방법에 있어서, 상부 전극을 형성하는 공정은 용량 절연막을 산소 분위기 속에서 열처리한 후에 행하는 것이 바람직하다. 산소 보급에 의해 용량 절연막의 결함 밀도를 저감시킬 수 있다.
덧붙여 본 발명의 목적과 장점은 다음에 상세히 설명하는 바람직한 실시예를 통하여 명백해질 것이고 첨부된 도면을 참조하여 쉽게 이해될 것이다.
(제1 실시예)
본 발명의 제1 실시예에 따른 캐패시터의 제조 방법은 도1(흐름도) 및 도2-도9 (공정의 단면도)를 참고하여 설명될 것이다.
제1 공정에서, 층간 절연막(3a)은 드라이 에칭(도 2 참고)에 의해서 형성된 셀 영역과 함께 형성된다.
제2 공정에서, 하부 전극(5a)용 비정질 실리콘이 층간 절연막(3a)의 개구부(4a)에 퇴적된다.
제3 공정에서, 비결정질 실리콘 표면 상에 산화 막을 웨트(WET) 세정으로 제거한다.
제4 공정에서, HSG-Si의 표면 요철부(6)는 비정질 실리콘 표면에 형성된다(도 4 참고)
제5 공정에서, 비정질 실리콘으로 형성된 하부 전극(5a)의 패터닝을 행한다(도 5 참고).
제6 공정에서, 화학적 산화막(7)은 비정질 실리콘(도 6 참고)의 HSG-Si의 표면상에 형성된다. 주요 부분은 확대도로서 도시하였다(도 7 ~ 도 9 참고)
제7 공정에서, 화학적 산화막(7)은 용량 절연막(9)을 형성하기위해 질화 공정에 의해 변형된다.(도 8 참조)
제8 공정에서, 용량 절연막(9)은 질화실리콘 막(8)상에 형성된다.(도 7 참 고)
제9 공정에서, RTA(Rapid Thermal Anneal : 순간 열 어닐링) 혹은 RTO(Rapid Thermal Oxidation : 순간 열 산화)를 한다.
제10 공정에서는, 상부 전극(10)을 형성한다(도 9 참조).
이하, 상기 각 공정에 대해 순차적으로 설명한다.
(1) 도 2에 도시한 바와 같이, 실리콘 기판(1)의 표면에 용량용 확산층(2)을 형성한다. 그리고, 전면에 층간 절연막(3)을 형성한다. 층간 절연막(3)은 실리콘 산화막 혹은 BPSG막(붕소 유리와 인 유리를 함유하는 실리콘 산화막)으로 구성된다. 이 층간 절연막(3)에 용량용 확산층(2)의 표면에 도달하는 접촉홀(4)을 형성하고, 접촉홀(4)에 비정질 실리콘을 충전하여, 용량용 확산층(2)과 접속하는 하부 전극(5)을 형성한다. 그 후, 하부 전극(5)의 상부에 층간 절연막(3a)을 더 형성하고, 메모리 셀 영역을 형성하기 위해서 드라이 에칭(D/E)을 행하며, 층간 절연막(3a)에 개구부(4a)를 형성한다.
(2) 다음에, 도 3에 도시한 바와 같이, 반응 가스로서 SiH4를 이용하여 감압 CVD(Chemical Vapor Deposition: 화학 기상 성장)법으로 a(비정질)-Si막(5a; 막 두께는 25∼50 ㎚)을 퇴적시킨다. 여기서 막을 형성하는 온도는 500∼550℃의 범위로 설정한다.
(3) 그 후, 도 4에 도시한 바와 같이, 상기 반도체 기판을 플루오르화수소산과 증류수의 혼합 용액인 묽은 플루오르화수소산 속에 침지시켜, a-Si막 표면의 자 연 산화막 등을 제거(산화막 제거)한다. 여기서, 묽은 플루오르화수소산 속의 플루오르화수소산 농도는 0.50 체적 %로 한다.
(4) 이 자연 산화막 제거 후에 연속하여 반구형 결정립군으로 이루어진 HSG-Si6을 형성하는 프로세스 챔버의 고진공 반응로 속에 반도체 기판을 삽입한다. 반응로 속에서 열처리(압력은 1×10-5 pa 정도, 온도는 600∼650℃ 정도, SiH4 유량은 50 sccm)한다. 이에 따라, a-Si막 표면에 HSG 핵을 형성하고, 반구형 결정립인 HSG-Si를 더 형성한다. 이 열처리로 a-Si막은 다결정화된다. 다음에, PH3 어닐링을 행함으로써 표면 요철부(6)를 갖는 다결정화한 Si막이 하부 전극(5a)을 형성하도록 도전화한다. 전술한 바와 같은 방법에서, 표면에 표면 요철부(6)를 갖는 다결정 실리콘으로 이루어진 커패시터의 하부 전극(5a)을 형성한다.
(5) 다음에, 도 5에 도시된 바와 같이, 포토리소그래피 기술과 드라이 에칭 기술로 하부 전극(5a)을 미세 가공을 통해 패터닝한다.
(6) 계속해서, 도 6에 도시된 바와 같이, 플루오르화수소산과 증류수의 혼합 용액인 묽은 플루오르화수소산 속에 침지시켜, HSG-Si의 표면 요철부(6)의 표면 자연 산화막 등을 제거(산화막 제거)한다. 그리고, 과산화수소수, 오존수, 질산수 등의 산화 작용이 있는 용액에 침지시킴으로써, HSG-Si 표면에 산화실리콘막 환산으로 0.5∼1.5 ㎚의 화학적 산화막(7)을 형성한다.
여기서, 화학적 산화막(7)의 막 두께가 0.5 ㎚ 미만에서는, 막 두께 제어가 곤란하다. 또한, 화학적 산화막(7)의 막 두께가 2.0 ㎚보다 크면, 커패시터는 SiO2 막과 금속 산화막의 직렬 구조가 되어, 용량 저하가 현저해진다. 따라서, 화학적 산화막(7)의 막 두께는 0.5∼1.5 ㎚인 것이 바람직하다.
전술한 화학적 해법에 따르면, 질화수가 가장 산화력이 강하고 그다음이 오존수이며, 과산화수소수가 가장 낮다. 그래서, 산화력이 있는 화학적 액의 선택에 의해 스루풋(throughput)과 생산 능력을 향상시킬 수 있다.
(7) 다음에, 도 7에 도시한 바와 같이, 질소 분위기 속에서 압력을 30 Pa, RF 파워를 250 W, 웨이퍼 스테이지 온도 400℃에서 플라즈마 처리한다. 이에 따라, 화학적 산화막(7)을 통해 HSG-Si 표면을 질화하여 화학적 산화막(7) 위에 1.0∼3.5 ㎚의 질화실리콘막(8)을 형성한다.
(8) 다음에, 도 8에 도시한 바와 같이, CVD법에 의해 질화실리콘막(8) 위에 Ta2O5의 용량 절연막(9)을 8∼12 ㎚ 형성한다. 형성 조건으로서는, 압력이 30 Pa 정도, 온도는 450∼500℃ 정도, 원료 가스인 펜타에톡시탄탈(Ta(OC2H5)5)은 0.1 cc 정도, O2 가스는 500 sccm 정도이다.
(9) 그 후, Ta2O5막의 치밀화 및 산소 보급에 의한 결함 밀도 저감 때문에, 산소 분위기 속에서 800℃, 90 sec 정도의 RTA(순간 열 어닐링) 열처리를 행한다.
(10) 마지막으로, 도 9에 도시한 바와 같이, TiCl4 (17.5 sccm)과 NH3 (400 sccm)을 원료로 하여, CVD법에 의해 압력 40 Pa, 성막 온도 550∼650℃에서 상부 전극(10)이 되는 TiN막을 형성한다. 또한, 그 위에 상부 전극(10)을 패터닝하기 위 한 마스크가 되는 레지스트 패턴(도시하지 않음)을 형성한다. 이 레지스트 패턴을 마스크로서 TiN막의 불필요 부분을 에칭하고, TiN막으로 이루어진 상부 전극(10)을 형성하여, Ta2O5 커패시터의 제조를 완료한다.
이상의 본 실시예의 커패시터 및 그 제조 방법에서는, 다음과 같은 이점이 있다.
Ta2O5막(금속 산화막)으로 이루어진 용량 절연막(9)을 형성하기 전에, 도전화된 하부 전극(5a)의 HSG-Si에 대한 웨트 처리로 화학적 산화막(7)을 형성하고 있다. 이에 따라, 하부 전극(5a)의 HSG-Si상에 발생한 파티클 돌기부, 또는 HSG-Si 그레인 바운더리 돌기부를 둥글게 하여 산화할 수 있다. 그 결과, 돌기부에 전계 집중이 생기는 것을 억제하고, 누설 전류의 감소와 TDDB 특성의 수명의 연장을 도모할 수 있다.
또한, 도전화된 HSG-Si의 표면에 화학적 산화막(7)을 형성함으로써, Ta2O5막보다 우수한 전위 장벽을 형성하고, 누설 전류의 감소와 TDDB 특성의 수명 연장을 도모할 수 있다.
본 실시예에 따르면, 상기와 같은 누설 전류가 적고, TDDB 특성의 수명이 충분히 긴 커패시터를 최고 800℃, 90 sec라는 비교적 낮은 온도 조건으로 제조할 수 있다.
(제2 실시예)
다음에, 본 발명의 제2 실시예에 따른 커패시터의 제조 방법을 설명한다. 본 실시예에서, 도 9의 공정에서, 상부 전극(10)이 되는 TiN막의 성막 온도를 제1 실시예(550∼650℃)보다도 높게 하는 것이다(50∼100℃ 정도 높게).
제1 실시예와 동일하게 도 2 내지 도 8의 공정을 실행한다. 그 후, 도 9에 도시한 바와 같이, TiCl4 (17.5 sccm)과 NH3 (400 sccm)을 원료로서 CVD법에 의해 압력 40 Pa, 성막 온도 650∼700℃에서 상부 전극(10)이 되는 TiN막을 형성한다. 이 TiN막의 성막 온도는 제1 실시예의 경우(550∼650℃)에 비하여 50∼100℃ 정도 높다. 이것은 NH3은 환원 작용을 갖지만, TiN막 속으로의 NH3의 잔류 농도를 저감시켜 TDDB 특성의 열화를 억제하여, NH3 환원 효과를 갖는다.
성막 온도가 650℃ 미만(예컨대, 630℃)의 TiN막 형성에서는, TiN막 속으로의 NH3의 잔류 농도가 650℃ 이상(예컨대, 680℃)에 비하여 과잉이 된다. 한편, 680℃보다 커지면, 도펀트의 재확산이 발생하고, 불순물 프로파일이 변하여 디바이스 특성에 영향을 미치는 것을 생각할 수 있다. 따라서, TiN막의 성막 온도는 650∼700℃로 설정한다.
그 후, 그 위에 상부 전극(10)을 패터닝하기 위한 마스크가 되는 레지스트 패턴(도시하지 않음)을 형성한다. 이 레지스트 패턴을 마스크로서 TiN막의 불필요 부분을 에칭하고, TiN막으로 이루어진 상부 전극(10)을 형성하여 Ta2O5 커패시터의 제조를 완료한다.
이상과 같이, 본 실시예에 따른 커패시터 제조 방법에서는, 제1 실시예의 이 점에 덧붙여 TiN막의 성막 온도를 고온화함으로써, TiN막 속으로의 NH3의 잔류 농도를 저하시켜 Ta2O5막의 환원 작용을 억제한다. 그래서, TDDB 특성의 열화를 억제하는 기능이 있다.
(실시예의 측정 결과)
다음에, 도 10 내지 도 14를 참조하여, 본 실시예의 측정 결과를 설명한다.
도 10은 제1 실시예의 TDDB 특성 그래프이고, 도 6의 화학적 산화막 형성 공정의 유무에 차이를 도시한다. 측정 환경은 64 Kbit 규모이며, 측정 온도 100℃였다.
화학적 산화막 형성 단계(화학적 산화막 처리)를 부가함으로써, TDDB 특성 수명은 화학적 산화막 처리가 있는 경우에 약 25년으로 증가하여, 화학적 산화막 처리가 없는 경우, 약 1년보다, 1 자리수 길다. TDDB 특성 수명은 0.825 V에 의한 수명으로 추정된다. 계산의 근거는 다음과 같다.
비교예의 경우에서 0.825 V에 대응하는 수명의 값은 종래 기술의 경우는 7.5, 본 발명 실시예에서는 8.9 이다.
환산하면, 107.5(sec)＝x1(년)×(60×60×24×365)로부터,
x1＝1.0(년)
108.9(sec)＝x2(년)×(60×60×24×365)로부터,
x2＝25.2(년)
도 11은 도 6의 화학적 산화막 형성 공정의 유무의 차이를 도시하는 제1 실시예에 따른 누설 전류-전압 특성 그래프이다. 측정 환경은 실온이었다.
플러스 바이어스 인가시와 마이너스 바이어스 인가시 모두 화학적 산화막이 있는 것은, 없는 것에 비하여 누설 레벨이 약 1자릿수, 개선되고 있는 것을 알 수 있다.
도 12는 도 9의 TiN막의 성막 온도를 저온(630℃)으로 처리한 경우와 고온(680℃)으로 처리한 경우를 도시하는 제1 실시예의 TDDB 특성 그래프이다. 측정 환경은 64 Kbit 규모이며, 측정 온도 100℃였다.
상부 전극인 TiN막의 저온 성막의 경우에는, TDDB 특성의 수명이 약 25년이었다. 반대로, 화학적 산화막 처리가 있는 고온 성막의 경우는, 특성 수명이 약 10만년이상 대폭 연장된다. TDDB 특성 수명은 0.825 V에 의한 수명 추정하였다. 계산의 근거는 다음과 같다.
0.825 V에 대응하는 수명의 값은 저온 성막의 경우는 8.9, 고온 성막의 경우는 10.2이다.
환산하면, 108.9(sec)＝x2(년)×(60×60×24×365)로부터,
x2≒25.2(년)
1012.7(sec)＝x3(년)×(60×60×24×365)로부터,
x3≒15.9×104(년)
다음에, 본 발명의 커패시터 구조와 종래의 커패시터 구조의 SIMS(SecondaryIon Mass Spectroscopy: 2차 이온 질량 분석법)에 의한 분석 결과를 도 13에 도시한다. 도 14에 도 13에서 이용한 샘플의 처리 흐름을 도시한다.
도 13에 있어서, m/e＝18의 산소의 강도 분포를 보면, 본 발명 실시예(화학적 산화막이 있음)의 경우, 종래예에 비하여 Poly-Si측에 더욱 많이 분포하고 있는 것을 알 수 있다. 이것은 도 6의 화학적 산화에 의해 형성된 산화 실리콘층(화학적 산화막)이 도 7의 플라즈마 처리에 의한 질화막 형성을 거쳐 도 8의 용량 절연막 형성한 후 RTA 처리에 의해 산화 실리콘층의 일부 산소가 하부 전극측으로 확산한 것을 나타내고 있다.
종래예의 경우, 도 17에 도시한 바와 같이, SIMS 분석의 샘플은 Bare-Si 위에 가상 HSG-Si로서 Poly-Si를 620℃에서 200 ㎚ 성막한 후, 플루오르화수소산과 순수와의 혼합 용액인 묽은 플루오르화수소산 속에 침지하여, Si막 표면의 자연 산화막 등의 제거(산화막 제거)한다. 여기서, 묽은 플루오르화수소산의 불소 농도는 0.50 vol.%이다. 그 후, 제1 및 제2 실시예와 동일한 플라즈마 질화 처리, 용량 절연막인 Ta2O5막(10 ㎚)을 형성한 후에, 산소 분위기 속에서 RTA 처리(800℃, 90 sec)를 한다.
비교예의 경우에 있어서, 도 14에 도시한 바와 같이, SIMS 분석의 예에 대하여, Bare-Si 위에 가상 HSG-Si로서 Poly-Si를 620℃에서 200 ㎚ 성막한다. 플루오르화수소산과 증류수의 혼합 용액인 묽은 플루오르화수소산 속에 침지하여, Si막 표면의 자연 산화막 등의 제거(산화막 제거)한다. 계속해서, 오존수 처리함으로써 화학적 산화막을 1.1 ㎚ 정도 형성한다. 여기서, 묽은 플루오르화수소산의 불소 농도는 0.50 vol.%이다. 그 후, 제1 및 제2 실시예와 동일한 플라즈마 질화 처리, 용량 절연막인 Ta2O5막(10 ㎚)을 형성한 후에, 산소 분위기 속에서 (800℃, 90 sec)의 RTA 처리를 한다.
본 발명은 전술한 실시예로 제한되는 것이 아니며, 추가된 청구항의 광범위한 범위와 정신에 따라 다양한 변형이 가능하다.
상세히 전술된바와 같이, 본 발명의 커패시터에서, 하부 전극의 표면의 파티클 돌기부 또는 표면 요철부의 경계 돌기부를 화학적 산화막이 둥글게 됨으로써, 전계 집중이 발생하는 것을 억제하여 TDDB 특성의 수명을 길게 하는 기능을 발휘한다. 또한, 금속 산화막보다 우수한 전위 장벽을 형성하고, 또한 전계 집중이 발생하는 것을 억제하여 누설 전류를 감소시키는 기능을 발휘한다. 이 때문에, 고유전률의 금속 산화막을 이용한 커패시터에 있어서, TDDB 특성의 수명 연장과 누설 전류의 저감을 도모할 수 있다.
또한, 본 발명의 제1 커패시터의 제조 방법에 따르면, 질화실리콘막을 형성하기 전에 하부 전극의 표면 요철부의 실리콘 청정 표면을 노출시킨다. 그 후, 산화 작용이 있는 용액으로 웨트 처리를 행하여 표면 요철부의 표면에 화학적 산화막을 형성한다. 이에 따라, 하부 전극의 표면의 파티클 돌기부 또는 표면 요철부의 경계 돌기부를 화학적 산화막이 둥글게 하는 효과를 발휘한다. 즉, 고유전률의 금 속 산화막을 이용한 커패시터에 있어서, 파티클 돌기부 또는 표면 요철부의 경계 돌기부의 발생에 의한 누설 전류의 증가와 TDDB 특성의 열화를 억제할 수 있다.
전술한 효과에 덧붙여, 본 발명의 제2 커패시터의 제조 방법에서, 상기 작용 효과에 덧붙여 용량 절연막 위에 상부 전극인 TiN막을 650∼700℃에서 형성한다. 이에 따라, TiN 형성의 원료 가스인 NH3이 TiN막 속으로 들어가는 것을 억제할 수 있기 때문에, 용량 절연막인 금속 산화막의 환원을 억제하는 효과를 발휘한다. 즉, 고유전률의 금속 산화막을 이용한 커패시터에 있어서, TDDB 특성의 수명을 더 향상시킬 수 있다.
본 발명에 따른 캐패시터는 누설 전류가 적고, 시간 경과에 따른 절연 파괴(TDDB : Time Dependent Dielectric Breakdown) 수명이 충분히 긴 고유전률의 절연막을 구비하고, 상기 절연막은 DRAM 등의 메모리 셀에서 전하 저장 캐패시터로서 사용되기에 효율적이다.

Claims (9)

  1. 반도체 기판 위의 층간 절연막에 형성된 개구부와,
    상기 개구부의 내벽에 형성되고, 표면 요철부를 갖는 다결정 실리콘으로 이루어진 하부 전극과,
    상기 하부 전극의 상기 표면 요철부 위에 형성된 화학적 산화막과,
    질화 공정에 의해 상기 화학적 산화막을 변형시켜 얻은 질화실리콘막과,
    상기 질화실리콘막 위에 형성된 금속 산화막으로 이루어진 용량 절연막과,
    상기 용량 절연막 위에 형성된 상부 전극을 구비하는 커패시터.
  2. 제1항에 있어서, 상기 화학적 산화막은 상기 표면 요철부의 표면을 산화함으로써 얻어지는 것인 커패시터.
  3. 제1항에 있어서, 상기 표면 요철부는 반구형의 결정립군으로 이루어진 HSG-Si이며,
    상기 용량 절연막의 상기 금속 산화막은 산화 탄탈막인 것인 커패시터.
  4. 제1항에 있어서, 상기 화학적 산화막의 막 두께는 0.5∼1.5 ㎚인 것인 커패시터.
  5. 반도체 기판 위의 층간 절연막에 개구부를 형성하는 공정과,
    상기 개구부의 내벽에 표면 요철부를 갖는 다결정 실리콘으로 이루어진 하부 전극을 형성하는 공정과,
    상기 표면 요철부를 갖는 하부 전극의 표면을 산화하여 화학적 산화막을 형성하는 공정과,
    상기 하부 전극의 상기 표면 요철부의 표면을 상기 화학적 산화막을 통해 질화하여 상기 화학적 산화막을 질화실리콘막으로 변형시키는 공정과,
    상기 질화실리콘막 위에 금속 산화막으로 이루어진 용량 절연막을 형성하는 공정과,
    상기 용량 절연막 위에 상부 전극을 형성하는 공정을 포함하는 커패시터 제조 방법.
  6. 제5항에 있어서, 상기 화학적 산화막을 형성하는 공정은 상기 하부 전극의 상기 표면 요철부를 세정하여 상기 표면 요철부의 실리콘 청정 표면을 노출시키고, 계속해서 산화력이 있는 용액으로 웨트 처리를 행하는 것인 커패시터 제조 방법.
  7. 제5항에 있어서, 상기 상부 전극을 형성하는 공정은 상기 상부 전극으로서 질화티탄막을 650∼700℃의 퇴적 온도에서 형성하는 것인 커패시터 제조 방법.
  8. 제5항에 있어서, 상기 산화력이 있는 용액으로서, 과산화수소수, 오존수 또 는 질산수를 이용하는 것인 커패시터 제조 방법.
  9. 제5항에 있어서, 상기 상부 전극을 형성하는 공정은 상기 용량 절연막을 산소 분위기 속에서 열처리한 후에 행하는 것인 커패시터 제조 방법.
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