JP3139346B2 - ２層電極構造を有する半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＰＲＯＭ等の２層電
極構造を有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】この種のＥＰＲＯＭは、第１導電型のウ
ェル領域が形成された基板表面に互いに電気的に分離し
て形成された第２導電型のソース・ドレイン領域と、こ
れら領域間のチャネル領域を少なくとも含む半導体基板
上に、第１ゲート酸化膜を介して形成されたリンドープ
の第１多結晶シリコンからなるフローティングゲート
と、このフローティングゲート上に第２ゲート酸化膜を
介して形成されたリンドープの第２多結晶シリコンから
なるコントロールゲートを有して構成されている。

【０００３】ここで、素子の微細化により第２ゲート酸
化膜が薄くなると、第２ゲート酸化膜での絶縁耐圧が低
下するという問題があり、本件出願人は、そのような問
題を解決するため、第２ゲート酸化膜を４０ｎｍ以下
（例えば３３ｎｍ）と薄くした場合に、リンドープ温度
を９００℃として第１多結晶シリコン中にリンをドープ
し、リン濃度を約３×１０²⁰ｃｍ^-3以下として、絶縁耐
圧を向上させるものを先に出願した（特願平７ー６４３
９５号）。

【０００４】

【発明が解決しようとする課題】しかしながら、第２ゲ
ート酸化膜をさらに薄くし、２６ｎｍとした時に上記の
リン濃度では安定した絶縁耐圧を得ることができないこ
とが判明した。図４に、リンドープ温度を９００℃とし
た時の第１多結晶シリコンのリン濃度と耐圧との関係を
示す。ここで、絶縁耐圧は、第１多結晶シリコンと第２
多結晶シリコン間に電圧を印加し、その間に流れる電流
密度が所定値（例えば１ｎＡ／ｍｍ² ）になる時の印加
電圧としている。この図４から分かるように、第２ゲー
ト酸化膜を薄くし２６ｎｍとした場合には、リン濃度が
３．０×１０²⁰ｃｍ^-3以上のとき耐圧が大きくばらつい
ている。なお、図中の各サンプルにおけるリン濃度は、
左から２．０、３．０、４．６、５．２（×１０²⁰ｃｍ
^-3）である。

【０００５】本発明は上記問題に鑑みたもので、第１、
第２電極層間の第２絶縁膜を薄くした場合でも安定した
絶縁耐圧を得ることができるようにすることを目的とす
る。

【０００６】

【課題を解決するための手段】本発明者等は、図４に示
す耐圧のばらつきについて検討を進め、リンドープ温度
を８５０℃に低下させて第１多結晶シリコンのリン濃度
と耐圧との関係を調べた。その結果を図５に示す。図中
の各サンプルにおけるリン濃度は、左から２．０、３．
１、４．５、５．２（×１０²⁰ｃｍ^-3）である。この図
から分かるように、リン濃度が４．５×１０²⁰ｃｍ^-3ま
では安定して高い耐圧を得ることができた。

【０００７】本発明者等は、このような現象が生じる理
由について検討するため、図４および図５に示すサンプ
ルの粒径と耐圧との関係について調べた。その結果を図
６に示す。この図から、リンドープ後の第１多結晶シリ
コンの粒径と耐圧との間には相関関係があり、粒径が１
２０ｎｍ以下（図６では５０〜１２０ｎｍ）の時に安定
した耐圧が得られていることが分かる。なお、多結晶シ
リコンの粒径は、その性質からある粒径の分布をもって
いるため、ＴＥＭ（透過型電子顕微鏡）観察により、最
も頻度の高い粒径とした。

【０００８】第１多結晶シリコンの粒径が大きい場合に
は、図７に示すように、粒界にリンが偏析し、その偏析
したリンが第２ゲート酸化膜に取り込まれ、その取り込
まれたリンにより第２ゲート酸化膜にウイークスポット
Ａが形成され、絶縁耐圧の低下が生じると考えられる。
しかしながら、上記のように粒径を１２０ｎｍ以下に微
細化した場合、第１多結晶シリコン中の過剰なリンを粒
界に分散させることができ、それによって第２の酸化膜
に取り込まれるリンを少なくし、上記したウイークスポ
ットの形成を阻止することができたと考えられる。

【０００９】さらに、リンドープ後の多結晶シリコンの
粒径は、リン濃度がほぼ同じである時、アーレニウスプ
ロットすれば直線になるはずである。図８にリンドープ
温度に対する粒径のアーレニウスプロットを示す。な
お、図中のＣはプロットしたもののリン濃度を示す。こ
の図から、リン濃度が高くてもリンドープ温度を低くす
ることにより、粒径を小さくすることができることが分
かる。従って、リンドープ温度をどのようにしても、粒
径を１２０ｎｍ以下とするリン濃度にすれば、安定した
耐圧を得ることができる。

【００１０】但し、リンドープ温度の低温化は処理時間
の増加につながり生産性を低下させるので、できれば８
００℃以上のリンドープ温度が好ましい。なお、リン濃
度は、ＳＩＭＳ（２次イオン質量分析法）で測定した値
であり、この測定値は一般的にばらつきをもっている。
従って、各リンドープ温度で、リンドープ時間に対して
リン濃度を測定し、その相関のグラフを作成し、そのグ
ラフより読み取った値をリン濃度と定義した。このた
め、リン濃度の数値自体は上記測定ばらつきを含んだも
のである。

【００１１】本発明者等は、上記検討を踏まえ、さらに
第２ゲート酸化膜の膜質を改善することにより耐圧を向
上させることについても検討を行った。すなわち、上記
のように第１多結晶シリコンの粒径が１２０ｎｍ以下と
なる条件下で第２ゲート酸化膜形成時の酸化速度を変化
させ、その場合の耐圧との関係について検討を行った。

【００１２】図９にその結果を示す。この図９から、第
１多結晶シリコンのリン濃度を変化させても、酸化速度
が０．３ｎｍ／ｍｉｎ以下の時には、耐圧がかなり向上
しており、特に０．２ｎｍ／ｍｉｎ以下の時には非常に
良い耐圧が得られていることが分かる。図１０に、第２
ゲート酸化膜形成時のプロファイルを示す。酸化炉の初
期の温度は、８００℃であり、その後１０℃／ｍｉｎで
昇温し（ランプアップ）、１０５０℃まで酸化炉の温度
を上げる。次に、１０５０℃の温度を保持しながら酸化
を行う。その後、降温（ランプダウン）し、８００℃に
酸化炉の温度を下げ酸化を終了する。このような酸化工
程において、１０５０℃の温度に保持している時間をメ
イン酸化時間と定義し、メイン酸化時間のみで形成され
る酸化膜厚をメイン酸化時間で割ることにより、上記し
た酸化速度を求めることとしている。これは、酸化炉の
ランプアップ、ランプダウン時に形成される酸化膜の影
響をなくし真の酸化速度とするためである。

【００１３】さらに、上記のように酸化速度を小さくし
たものについて、第２ゲート酸化膜厚と耐圧との関係に
ついて検討を行った。図１１にその結果を示す。なお、
この場合、図中に示すような条件で酸化膜を形成した。
図１１から、酸化膜厚を変化させても、安定した高い耐
圧が得られていることが分かる。このように酸化速度を
小さくすることにより、耐圧が向上することは以下のよ
うな検討から理解される。

【００１４】熱酸化膜を形成すると、図１２に示すよう
に、アスペリティ（突起）が発生する。そこで、酸化速
度を０．１３ｎｍ／ｍｉｎとしたものと、０．６８ｎｍ
／ｍｉｎとしたものについて、酸化膜のアスペリティを
測定した結果を、それぞれ図１３（ａ）、（ｂ）に示
す。なお、図の縦軸はＡＦＭ（原子間力顕微鏡）で１０
μｍ□中のアスペリティの数を測定した個数であり、横
軸は測定した結晶粒凸部体積でアスペリティの体積を表
している。

【００１５】図１３（ａ）、（ｂ）から、酸化速度を
０．１３ｎｍ／ｍｉｎと小さくすることによって、アス
ペリティの発生が大幅に低減できていることが分かる。
アスペリティの発生は電界集中を起こし耐圧を低下させ
るため、このアスペリティの発生を低減することによ
り、耐圧を向上させることができた。本発明は上記した
種々の検討を基になされたものであり、その特徴とする
ところは請求項各項に記載した通りのものである。

【００１６】すなわち、請求項１に記載の発明において
は、半導体基板（１）上に第１絶縁膜（３）を介して多
結晶シリコン膜（１３）を形成し、この多結晶シリコン
膜（１３）にリンをドープし、この後、このリンがドー
プされた多結晶シリコン膜（１３）により第１電極層
（４）を形成するとともにこの第１電極層（４）上に第
２絶縁膜（５）、第２電極層（６）を形成して２層電極
構造を有する半導体装置を製造する方法において、前記
多結晶シリコン膜（１３）へのリンのドープを、ドープ
後において前記多結晶シリコン膜（１３）中の粒径のう
ち最も頻度の高い粒径を前記多結晶シリコン膜（１３）
全ての領域で１２０ｎｍ以下とする条件で行うことを特
徴としている。

【００１７】請求項２に記載の発明においては、半導体
基板（１）上に第１絶縁膜（３）を形成する工程と、こ
の第１絶縁膜（３）上に多結晶シリコン膜（１３）を形
成する工程と、この多結晶シリコン膜（１３）にリンを
ドープする工程と、このリンがドープされた多結晶シリ
コン膜（１３）によりフローティングゲート（４）を形
成するとともに、このフローティングゲート（４）上に
第２絶縁膜（５）、コントロールゲート（６）を形成す
る工程と、前記フローティングゲート（６）直下の前記
半導体基板（１）表面をチャネル領域（９）とし、その
チャネル領域（９）の両側の前記半導体基板（１）表面
にソース・ドレイン領域（７、８）を形成する工程とを
備え、前記多結晶シリコン膜（１３）へのリンのドープ
を、ドープ後において前記多結晶シリコン膜（１３）中
の粒径のうち最も頻度の高い粒径を前記多結晶シリコン
膜（１３）全ての領域で１２０ｎｍ以下とする条件で行
うことを特徴としている。

【００１８】請求項３に記載の発明では、請求項１又は
２に記載の２層電極構造を有する半導体装置の製造方法
において、前記多結晶シリコン膜（１３）にリンを２．
０×１０²⁰ｃｍ^-3〜４．５×１０²⁰ｃｍ^-3の濃度でドー
プすることを特徴としている。

【００１９】請求項４に記載の発明では、請求項１乃至
３のいずれか１つに記載の２層電極構造を有する半導体
装置の製造方法において、前記第２絶縁膜（５）は酸化
膜であって、この酸化膜を０．３ｎｍ／ｍｉｎ以下の酸
化速度にて形成することを特徴としている。なお、上記
各手段のカッコ内の符号等は、後述する実施例記載の具
体的手段との対応関係を示すものである。

【００２０】

【発明の作用効果】請求項１に記載の発明によれば、多
結晶シリコン膜へのリンのドープを、ドープ後において
多結晶シリコン膜中の粒径のうち最も頻度の高い粒径を
１２０ｎｍ以下とする条件で行うようにしている。従っ
て、図６から分かるように、第２絶縁膜の耐圧を安定し
て得ることができる。

【００２１】請求項２に記載の発明によれば、ＥＰＲＯ
Ｍ等の不揮発性メモリに適用し、その場合に請求項１に
記載の発明と同様、第２絶縁膜の耐圧を安定して得るこ
とができる。請求項３に記載の発明によれば、多結晶シ
リコン膜にリンを２．０×１０²⁰ｃｍ^-3〜４．５×１０
²⁰ｃｍ^-3の濃度でドープしているから、図５に示すよう
に、５（ＭＶ／ｃｍ）以上の高耐圧を得ることができ
る。

【００２２】請求項４に記載の発明によれば、第２絶縁
膜を０．３ｎｍ／ｍｉｎ以下の酸化速度にて形成した酸
化膜としている。従って、耐圧を一層向上させることが
できる。

【００２３】

【実施例】以下、本発明を図に示す実施例について説明
する。図１にＥＰＲＯＭの断面構造を示す。図１におい
て、Ｐ型のシリコン基板１にＰ型のウェル領域１ａが形
成され、そのウェル領域１ａに選択酸化法によりフィー
ルド酸化膜２が形成され、素子領域が形成される。

【００２４】素子領域上には、第１ゲート酸化膜３、フ
ローティングゲート４、第２ゲート酸化膜５、コントロ
ールゲート６が順次積層形成されており、これらは層間
絶縁膜（ＢＰＳＧ膜）１１にて覆われている。また、素
子領域にはＮ型のソース領域７、ドレイン領域８が形成
され、さらにチャネル領域９が形成されている。さら
に、ソース領域７、ドレイン領域８に対しＡｌ電極配線
１０が形成される（コントロールゲート６のＡｌ電極配
線についてはこの図１には図示されない）とともに、素
子全体の表面には保護膜１２が形成されている。

【００２５】このＥＰＲＯＭの製造方法について図２を
用いて説明する。まず、Ｐ型のシリコン基板１にＰ型の
ウェル領域１ａを形成した後、選択酸化してフィールド
酸化膜２を形成する。次に、熱酸化により第１ゲート酸
化膜３を形成し、チャネル領域９形成のためにイオン注
入を行う。その後、約６２０℃の温度で減圧ＣＶＤ法に
より、膜厚が約２００ｎｍで結晶粒径が約４０ｎｍの第
１多結晶シリコン膜１３を堆積する。

【００２６】次に、８５０℃の温度で約２６分ＰＯＣｌ
₃ を用いてリンドープし、第１多結晶シリコン膜１３中
のリン濃度を約３．１×１０²⁰ｃｍ^-3、粒径を約８５ｎ
ｍとする。この状態でのリン濃度は固溶度以上となって
おり、過剰なリンは粒界に偏析するが、粒径を約８５ｎ
ｍと微細にすることにより過剰なリンを粒界に分散させ
ることができる。上記した工程により図２（ａ）の構成
を得る。

【００２７】次に、フローティングゲート４となる部分
を分離するために第１多結晶シリコン膜１３をパターニ
ング（図２では示されない方向にパターニング）し、熱
酸化法により、２回酸化を行う。これは、第１多結晶シ
リコン膜１３の表面凸部等を平坦化して耐圧の向上を図
るためである。１回目の酸化は、犠牲酸化であり、１０
５０°Ｃ、ＤｒｙＯ₂ にて約５分間酸化を行い、５０ｎ
ｍの熱酸化膜を形成する。この熱酸化膜をエッチング除
去した後、２回目の酸化を行う。この２回目の酸化は、
１０５０°Ｃ、ＤｒｙＯ₂ にて約２０分間行い、２６ｎ
ｍの第２ゲート酸化膜５を形成する（図２（ｂ））。こ
の時、第１多結晶シリコン膜１３は微結晶であり、過剰
なリンは粒界に分散しており、第２ゲート酸化膜５への
局所的な取り込みが防止される。その結果、第２ゲート
酸化膜５の耐圧を良好なものとすることができる。

【００２８】なお、上記した２回目の酸化についてより
具体的に説明すると、酸化炉中のＤｒｙＯ₂ の流量を
０．５リットル（Ｌ）／ｍｉｎ、不活性ガスとしてのＮ
₂ の流量を１０．０Ｌ／ｍｉｎとし、図１０に示すよう
なプロファイルで酸化を行う。メイン酸化は温度１０５
０℃で２６分間行う。このような希釈酸化により酸化速
度を０．２ｎｍ／ｍｉｎとし、酸化速度を小さくして第
２ゲート酸化膜５の耐圧をさらに良好なものとすること
ができる。なお、Ｏ₂ の濃度としては、不活性ガスに対
して５％以下とするのが好ましく、また不活性ガスとし
ては、Ｎ₂ 以外にＡｒ、Ｈｅ等を用いることができる。
また、酸化速度は、上記希釈酸化以外に減圧酸化でも調
整することができる。

【００２９】次に、第２多結晶シリコン膜１４を形成
し、第１多結晶シリコン膜１３と同様、リンのドーピン
グを行う。この場合、第２多結晶シリコン膜１４中のリ
ン濃度を約５×１０²⁰ｃｍ^-3とする（図２（ｃ））。そ
の後、第１多結晶シリコン膜１３、第２ゲート酸化膜
５、第２多結晶シリコン膜１４をパターニングして図２
（ｄ）のような形状とし、さらに熱酸化膜１５、ソース
・ドレイン７、８を形成する（図２（ｄ））。

【００３０】この後、層間絶縁膜１１を形成し、Ａｌ電
極配線形成用のコンタクト穴を形成し、ソース、ドレイ
ン、コントロールゲート用のＡｌ電極配線１０を形成
し、最後に保護膜１２を形成して図１に示すＥＰＲＯＭ
を形成する。なお、上記実施例では、本発明をＥＰＲＯ
Ｍに適用するものを示したが、図３に示す２層多結晶シ
リコン構造のキャパシタにも適用することができる。

【００３１】この場合、フィールド酸化膜（第１絶縁
膜）２上に、リンドープの第１多結晶シリコン膜（第１
電極層）２０を形成し、熱酸化膜（第２絶縁膜）２１を
介してリンドープの第２多結晶シリコン膜（第２電極
層）２２を形成し、さらに熱酸化膜２３を形成する。こ
のような構成とすることにより、熱酸化膜２１の耐圧が
改善されて、電荷抜けの低減、容量精度向上等の効果を
得ることができる。

【００３２】また、上記したもの以外にも、本発明はＥ
ＥＰＲＯＭ、ＦＬＡＳＨメモリ、ＤＲＡＭ等の２層電極
構造の半導体装置に適用することができる。また、第２
絶縁膜は、２６ｎｍ以下の薄い膜としてもよく、逆にそ
れ以上で、先に出願した特願平７ー６４３９５号に示す
４０ｎｍ以下の膜としてもよい。但し、その場合でも第
１多結晶シリコンの粒径を１２０ｎｍ以下とするリン濃
度とする必要がある。

【００３３】なお、半導体基板と第１多結晶シリコンと
の間の第１絶縁膜としては、酸化膜以外に、酸化膜と窒
化膜の積層構造の絶縁膜あるいはオキシナイトライド系
の絶縁膜を用いることもできる。また、第１、第２多結
晶シリコン間の第２絶縁膜についても、酸化膜以外に、
酸化膜と窒化膜の積層構造の絶縁膜又は酸化膜と窒化膜
と酸化膜の積層構造の絶縁膜、あるいはオキシナイトラ
イド系の絶縁膜としてもよい。

【００３４】さらに、上記実施例では、ゲート電極を多
結晶シリコンにより形成するものを示したが、多結晶シ
リコンと高融点金属の積層構造のものとしてもよい。な
お、フローティングゲート、コントロールゲートを構成
する多結晶シリコンへのリンを、多結晶シリコン形成と
同時にドーピングした場合でも上記と同様の効果を得る
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すＥＰＲＯＭの断面図で
ある。

【図２】図１に示すＥＰＲＯＭの製造工程を示す工程図
である。

【図３】本発明をキャパシタに適用した場合の断面図で
ある。

【図４】リンドープ温度を９００℃とした時の第１多結
晶シリコンのリン濃度と耐圧との関係を示す図である。

【図５】リンドープ温度を８５０℃とした時の第１多結
晶シリコンのリン濃度と耐圧との関係を示す図である。

【図６】第１多結晶シリコンのリンドープ後の粒径と耐
圧との関係を示す図である。

【図７】多結晶シリコンの粒径が大きい場合に第２ゲー
ト酸化膜にウイークスポットが形成され絶縁耐圧が低下
することを説明するための図である。

【図８】リンドープ温度に対する多結晶シリコンの粒径
のアーレニウスプロットを示す図である。

【図９】酸化速度と耐圧との関係を示す図である。

【図１０】第２ゲート酸化膜形成時のプロファイルを示
す図である。

【図１１】酸化速度を０．１３ｎｍ／ｍｉｎとした場合
の酸化膜厚と耐圧との関係を示す図である。

【図１２】アスペリティの発生を示す説明図である。

【図１３】酸化速度が小さい場合と大きい場合のアスペ
リティの発生状況を示すグラフである。

【符号の説明】

１…半導体基板、２…フィールド酸化膜、３…第１ゲー
ト酸化膜、４…フローティングゲート、５…第２ゲート
酸化膜、６…コントロールゲート、７…ソース領域、８
…ドレイン領域、９…チャネル領域。

フロントページの続き (72)発明者 山岡 徹 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (72)発明者 祖父江 進 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (72)発明者 丹羽 克英 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 平６−204490（ＪＰ，Ａ) 特開 平５−310401（ＪＰ，Ａ) 特開 平９−36263（ＪＰ，Ａ) 特開 平８−264666（ＪＰ，Ａ) 特開 平８−64704（ＪＰ，Ａ) 特開 平８−125045（ＪＰ，Ａ) 特開 平７−240478（ＪＰ，Ａ) 特開 平６−37329（ＪＰ，Ａ) 特開 平５−55603（ＪＰ，Ａ) 特開 平３−266471（ＪＰ，Ａ) 特開 平３−132078（ＪＰ，Ａ) 特開 平２−31468（ＪＰ，Ａ) 特開 昭63−29954（ＪＰ，Ａ) 特開 昭62−67877（ＪＰ，Ａ) 特開 昭59−3976（ＪＰ，Ａ) 特開 昭56−161646（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１絶縁膜を介して多結
   晶シリコン膜を形成し、この多結晶シリコン膜にリンを
   ドープし、この後、このリンがドープされた多結晶シリ
   コン膜により第１電極層を形成するとともにこの第１電
   極層上に第２絶縁膜、第２電極層を形成して２層電極構
   造を有する半導体装置を製造する方法において、 前記多結晶シリコン膜へのリンのドープを、ドープ後に
   おいて前記多結晶シリコン膜中の粒径のうち最も頻度の
   高い粒径を前記多結晶シリコン膜全ての領域で１２０ｎ
   ｍ以下とする条件で行うことを特徴とする２層電極構造
   を有する半導体装置の製造方法。
2. 【請求項２】 半導体基板上に第１絶縁膜を形成する工
   程と、 この第１絶縁膜上に多結晶シリコン膜を形成する工程
   と、 この多結晶シリコン膜にリンをドープする工程と、 このリンがドープされた多結晶シリコン膜によりフロー
   ティングゲートを形成するとともに、このフローティン
   グゲート上に第２絶縁膜、コントロールゲートを形成す
   る工程と、 前記フローティングゲート直下の前記半導体基板表面を
   チャネル領域とし、そのチャネル領域の両側の前記半導
   体基板表面にソース・ドレイン領域を形成する工程とを
   備え、 前記多結晶シリコン膜へのリンのドープを、ドープ後に
   おいて前記多結晶シリコン膜中の粒径のうち最も頻度の
   高い粒径を前記多結晶シリコン膜全ての領域で１２０ｎ
   ｍ以下とする条件で行うことを特徴とする２層電極構造
   を有する半導体装置の製造方法。
3. 【請求項３】 前記多結晶シリコン膜にリンを２．０×
   １０²⁰ｃｍ^-3〜４．５×１０²⁰ｃｍ^-3の濃度でドープす
   ることを特徴とする請求項１又は２に記載の２層電極構
   造を有する半導体装置の製造方法。
4. 【請求項４】 前記第２絶縁膜は酸化膜であって、この
   酸化膜を０．３ｎｍ／ｍｉｎ以下の酸化速度にて形成す
   ることを特徴とする請求項１乃至３のいずれか１つに記
   載の２層電極構造を有する半導体装置の製造方法。