JPH0586672B2 - - Google Patents
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- JPH0586672B2 JPH0586672B2 JP56191463A JP19146381A JPH0586672B2 JP H0586672 B2 JPH0586672 B2 JP H0586672B2 JP 56191463 A JP56191463 A JP 56191463A JP 19146381 A JP19146381 A JP 19146381A JP H0586672 B2 JPH0586672 B2 JP H0586672B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
本発明は、多層多結晶ゲート構造を有する
MOS形半導体集積回路に関する。 MOS型トランジスタを用いて形成される半導
体集積回路（以下MOSICと記す）、たとえば、ダ
イナミツクRAMあるいは電荷結合素子（CCD）
ではその集積度が極めて高く、２層あるいは３層
の多結晶シリコンゲートを具備するMOS形トラ
ンジスタ構造が用いられている。また、設計のた
めのデザインルールも6μmを基準とするデザイン
ルールから２〜3μmを基準とするデザインルール
へと移り、さらに、MOS型トランジスタのゲー
ト酸化膜の厚みも1000Å程度の厚みから400〜600
Å程度の厚みへと薄くなり、高集積化がますます
進む方向にある。 第１図は従来のMOSICたとえばダイナミツク
RAM用として知られている基本セル断面構造を
示す図であり、図中１はシリコン基板、２はフイ
ールド酸化膜、３は第１ゲート酸化膜、４は第２
ゲート酸化膜、５は第１ゲート多結晶シリコン
膜、６は第２ゲート多結晶シリコン膜、７は絶縁
ならびに表面保護用のSiO2膜、８，９，１０は
アルミニウム（Al）電極、１１はソース、ドレ
イン拡散部、１２はチヤンネルストツパ領域そし
て１３は濃度コントロールのなされた表面層であ
る。以上のような構造によつて、第２図の等価回
路であらわされる基本セルが得られる。 ところで、6μmを基準とするデザインルールに
より、たとえばゲート酸化膜厚が1000Åの16Kビ
ツトダイナミツクRAMを製作するにあたり従来
は第３図ａ〜ｆで示す製造工程の下で製作がなさ
れていた。以下に具体例を示して説明する。 先ず、Ｐ型（100）、比抵抗15Ω−cmのシリコン
基板１を出発材料として用い、選択酸化法により
10000Åの厚みのフイールド酸化膜２とこの下部
に深さが1.5μmのP+形チヤンネルストツパ領域１
２を形成する〔第３図ａ〕。次いで、第３図ｂで
示すように、フイールド酸化膜２によつて覆われ
ることなく露呈するシリコン基板上に厚さ1000Å
の第１ゲート酸化膜３を形成し、さらにMOS形
トランジスタのしきい値（VT）を制御するため
にボロンイオン（B+）をイオン注入する。 次いで、リン（Ｐ）をドープした多結晶シリコ
ンを4000Åの厚さに蒸着したのち、所定の食刻処
理を施し、第１ゲート多結晶シリコン膜５を形成
する〔第３図ｃ〕。なお、第１ゲート多結晶シリ
コン膜５の下部には適当なしきい値電圧を得るた
めの濃度に制御された層１３がある。 次に、第３図ｄで示すように、厚さ1000Åの第
２ゲート酸化膜４を形成する。この後、前記と同
様にして（Ｐ）をドープした厚さ4000Åの第２ゲ
ート多結晶シリコン膜６を所定の部分に形成した
のち、ソース，ドレイン拡散部を形成するため砒
素イオン（As+）を矢印のごとくイオン注入する
〔第３図ｅ〕。そして、最後に絶縁ならびに保護用
の膜としてリンガラス膜７を8000Åの厚みで堆積
し、さらに電極配線用の窓を穿設することにより
基本セルの要部が完成する〔第３図ｆ〕。 次に、約1μmの厚さのAl層を設け、これを電
極８〜１０として独立させることにより第１図で
示した構造が得られる。 しかしながら、上記の基本セルの製造方法を駆
使して、２〜3μmを基準とするデザインルールに
基づく、ゲート酸化膜厚400〜600Å、フイールド
酸化膜厚6000Åの64KビツトダイナミツクRAM
を製作した場合、殆んどのウエーハにおいてメモ
リーセル（ビツト）間で500μA〜1mAにも達す
る大きなリーク電流が観測され、ダイナミツク
RAMとしての動作をうることは不可能であつ
た。このリーク電流の発生状況を追求したとこ
ろ、セルの第２ゲート多結晶シリコン膜がリーク
電流の発生源になつていることが判明した。ま
た、走査形電子顕微鏡による観察の結果、第４図
で示すように、第１ゲート多結晶シリコン膜５の
下部の凹所１４に第２ゲート多結晶シリコン膜の
一部が残留し、これがリーク電流の発生源となつ
ていることが明らかとなつた。さらに、図示した
第２ゲート多結晶シリコン膜の一部の残留は、第
１ゲート多結晶シリコン膜５の形成時に、しきい
値電圧の制御精度を高めるために施されるエツチ
ングにより形成されるフイールド酸化膜２のひさ
し状部分の下部にできる凹所１４に第２ゲート多
結晶シリコン膜が入り込み、これがエツチングに
より除去されることなく残存することによること
も判明した。この不都合を除去するためには、第
２ゲート多結晶シリコン膜のエツチング時にオー
バエツチングとなるようエツチング処理を施せば
よいところであるが、この場合、サイドエツチン
グによるゲート幅の減少が発生し、このことによ
り、しきい値電圧の制御精度が著しく損われてし
まう。 本発明は、以上説明してきた、不都合の排除を
意図してなされたもので、セル間のリーク電流を
排除するとともに、各層間の絶縁効果を高め、超
高密度のMOSIC、たとえば64Kビツトダイナミ
ツクRAMを高歩留で製造することのできる方法
を提供するものである。 本発明では、リーク電流の発生原因となる部分
の多結晶シリコン膜を酸化物（SiO2）として絶
縁物化し、リーク電流を排除する工程を従来の方
法に追加するとともに、凹所１４内の多結晶シリ
コン残留物を酸化するにあたり、ドレイン、ソー
ス拡散部の深さに大きな変化をもたらすことのな
いように水蒸気雰囲気中、800℃〜900℃の熱処理
条件を設定したところに特徴がある。 因に、ゲート酸化膜厚を600Åとする２〜3μm
基準のプロセスでは、凹所１４内の多結晶シリコ
ン残留物の大きさは600Å以下であるが、600Åの
多結晶シリコンを酸化物とするための処理とし
て、乾燥O2雰囲気中、1100℃の熱処理を施した
場合には約10分間の処理時間が、また、水蒸気雰
囲気中1000℃の熱処理によると、約13分間の処理
時間が必要とされる。これらの熱処理を追加する
と、ソース、ドレイン拡散部は約0.2〜0.4μm深く
なり、短チヤンネル効果が助長されてしまう。と
ころで、Ｐあるいはボロン（Ｂ）のドープされた
多結晶シリコンの水蒸気雰囲気中での酸化速度が
これらのドープされていないものより速いことが
知られており、また、この酸化速度比（ドープ／
ノンドープ）が1000℃で1.0、900℃で2.0、850℃
では2.5と1000℃より低いところで大きくなるこ
とも知られている。 本発明では、かかる水蒸気雰囲気中での低処理
による酸化の選択性と拡散長への影響度の低さを
積極的に利用して凹所内の多結晶シリコン残留物
を効果的に酸化物化するとともに、併せて、第２
ゲート多結晶シリコン膜上にも酸化膜を成長させ
絶縁性を高めている。 以下に、実施例に参照して、本発明の製造方法
を詳しく説する。第３図ａ〜ｅで示した従来の製
造工程を経て同一構造の基本セル構造をうる。な
お、従来の基本セルとは、フイールド酸化膜２の
厚みが6000Å、第１、第２ゲート酸化膜３，４の
厚みが600Å、P+形チヤンネルストツパ領域１２
の深さが0.8μm、ソース、ドレイン拡散部の深さ
が0.4μmであることの４点で相違している。かか
る製造工程を経ることによつて、第４図で示した
ように凹所１４に多結晶シリコン残留物が残る。 次いで、流量を５／分とした乾燥酸素中で
900℃の熱処理を10分間施す第１の酸化処理を行
い、引き続いて水蒸気雰囲気（バブラー温度90
℃、流量４／分）中で900℃の第２酸化処理を
30分間施す。かかる酸化処理によつて多結晶シリ
コンは650Å酸化され、凹所１４内の多結晶シリ
コン残留物は全てSiO2となつた。また、第２ゲ
ート多結晶シリコン膜６の上には約1300Åの酸化
膜が形成された。第５図ａは以上の過程を経た基
本セルの断面構造を示す。なお、上記の酸化処理
で乾燥酸素中での処理を施したのは、多結晶シリ
コンの均一な酸化を可能にするためである。 ところで、水蒸気雰囲気中での酸化条件は、酸
化時間を極力短くするとともにソース、ドレイン
拡散部の拡散長の増加を避けることを考慮して決
定する必要がある。このためには不純物ドープ多
結晶シリコンと非不純物ドープ多結晶シリコンと
の酸化速度比が大きい温度、すなわち、800℃〜
900℃の処理温度とするのがよい。800℃〜900℃
では上記のように酸化速度比が2.0〜3.0と大き
く、また、酸化時間も最大で40分程度で足りる。
さらに、酸化膜耐圧も30V以上は保証できる。か
かつ条件設定の酸化処理後にソース、ドレイン拡
散部の拡散長を測定したところ、0.4μmであり、
酸化処理前の拡散長に保たれていることが確認で
きた。 次いで、第５図ｂで示すように表面保護膜とな
るSiO2膜７を形成したのち、所定の部分にコン
タクト窓を穿設する。そして最後にAl膜を1μm
の厚さに蒸着し、Al配線層を形成することによ
り、本発明の方法による基本セルの形成が完了す
る。 次に示す表は、本発明の方法と従来法により形
成したMOSICのセル間のリーク不良ならびにAl
配線−多結晶シリコン間のリーク不良の比較検討
結果を示す。
MOS形半導体集積回路に関する。 MOS型トランジスタを用いて形成される半導
体集積回路（以下MOSICと記す）、たとえば、ダ
イナミツクRAMあるいは電荷結合素子（CCD）
ではその集積度が極めて高く、２層あるいは３層
の多結晶シリコンゲートを具備するMOS形トラ
ンジスタ構造が用いられている。また、設計のた
めのデザインルールも6μmを基準とするデザイン
ルールから２〜3μmを基準とするデザインルール
へと移り、さらに、MOS型トランジスタのゲー
ト酸化膜の厚みも1000Å程度の厚みから400〜600
Å程度の厚みへと薄くなり、高集積化がますます
進む方向にある。 第１図は従来のMOSICたとえばダイナミツク
RAM用として知られている基本セル断面構造を
示す図であり、図中１はシリコン基板、２はフイ
ールド酸化膜、３は第１ゲート酸化膜、４は第２
ゲート酸化膜、５は第１ゲート多結晶シリコン
膜、６は第２ゲート多結晶シリコン膜、７は絶縁
ならびに表面保護用のSiO2膜、８，９，１０は
アルミニウム（Al）電極、１１はソース、ドレ
イン拡散部、１２はチヤンネルストツパ領域そし
て１３は濃度コントロールのなされた表面層であ
る。以上のような構造によつて、第２図の等価回
路であらわされる基本セルが得られる。 ところで、6μmを基準とするデザインルールに
より、たとえばゲート酸化膜厚が1000Åの16Kビ
ツトダイナミツクRAMを製作するにあたり従来
は第３図ａ〜ｆで示す製造工程の下で製作がなさ
れていた。以下に具体例を示して説明する。 先ず、Ｐ型（100）、比抵抗15Ω−cmのシリコン
基板１を出発材料として用い、選択酸化法により
10000Åの厚みのフイールド酸化膜２とこの下部
に深さが1.5μmのP+形チヤンネルストツパ領域１
２を形成する〔第３図ａ〕。次いで、第３図ｂで
示すように、フイールド酸化膜２によつて覆われ
ることなく露呈するシリコン基板上に厚さ1000Å
の第１ゲート酸化膜３を形成し、さらにMOS形
トランジスタのしきい値（VT）を制御するため
にボロンイオン（B+）をイオン注入する。 次いで、リン（Ｐ）をドープした多結晶シリコ
ンを4000Åの厚さに蒸着したのち、所定の食刻処
理を施し、第１ゲート多結晶シリコン膜５を形成
する〔第３図ｃ〕。なお、第１ゲート多結晶シリ
コン膜５の下部には適当なしきい値電圧を得るた
めの濃度に制御された層１３がある。 次に、第３図ｄで示すように、厚さ1000Åの第
２ゲート酸化膜４を形成する。この後、前記と同
様にして（Ｐ）をドープした厚さ4000Åの第２ゲ
ート多結晶シリコン膜６を所定の部分に形成した
のち、ソース，ドレイン拡散部を形成するため砒
素イオン（As+）を矢印のごとくイオン注入する
〔第３図ｅ〕。そして、最後に絶縁ならびに保護用
の膜としてリンガラス膜７を8000Åの厚みで堆積
し、さらに電極配線用の窓を穿設することにより
基本セルの要部が完成する〔第３図ｆ〕。 次に、約1μmの厚さのAl層を設け、これを電
極８〜１０として独立させることにより第１図で
示した構造が得られる。 しかしながら、上記の基本セルの製造方法を駆
使して、２〜3μmを基準とするデザインルールに
基づく、ゲート酸化膜厚400〜600Å、フイールド
酸化膜厚6000Åの64KビツトダイナミツクRAM
を製作した場合、殆んどのウエーハにおいてメモ
リーセル（ビツト）間で500μA〜1mAにも達す
る大きなリーク電流が観測され、ダイナミツク
RAMとしての動作をうることは不可能であつ
た。このリーク電流の発生状況を追求したとこ
ろ、セルの第２ゲート多結晶シリコン膜がリーク
電流の発生源になつていることが判明した。ま
た、走査形電子顕微鏡による観察の結果、第４図
で示すように、第１ゲート多結晶シリコン膜５の
下部の凹所１４に第２ゲート多結晶シリコン膜の
一部が残留し、これがリーク電流の発生源となつ
ていることが明らかとなつた。さらに、図示した
第２ゲート多結晶シリコン膜の一部の残留は、第
１ゲート多結晶シリコン膜５の形成時に、しきい
値電圧の制御精度を高めるために施されるエツチ
ングにより形成されるフイールド酸化膜２のひさ
し状部分の下部にできる凹所１４に第２ゲート多
結晶シリコン膜が入り込み、これがエツチングに
より除去されることなく残存することによること
も判明した。この不都合を除去するためには、第
２ゲート多結晶シリコン膜のエツチング時にオー
バエツチングとなるようエツチング処理を施せば
よいところであるが、この場合、サイドエツチン
グによるゲート幅の減少が発生し、このことによ
り、しきい値電圧の制御精度が著しく損われてし
まう。 本発明は、以上説明してきた、不都合の排除を
意図してなされたもので、セル間のリーク電流を
排除するとともに、各層間の絶縁効果を高め、超
高密度のMOSIC、たとえば64Kビツトダイナミ
ツクRAMを高歩留で製造することのできる方法
を提供するものである。 本発明では、リーク電流の発生原因となる部分
の多結晶シリコン膜を酸化物（SiO2）として絶
縁物化し、リーク電流を排除する工程を従来の方
法に追加するとともに、凹所１４内の多結晶シリ
コン残留物を酸化するにあたり、ドレイン、ソー
ス拡散部の深さに大きな変化をもたらすことのな
いように水蒸気雰囲気中、800℃〜900℃の熱処理
条件を設定したところに特徴がある。 因に、ゲート酸化膜厚を600Åとする２〜3μm
基準のプロセスでは、凹所１４内の多結晶シリコ
ン残留物の大きさは600Å以下であるが、600Åの
多結晶シリコンを酸化物とするための処理とし
て、乾燥O2雰囲気中、1100℃の熱処理を施した
場合には約10分間の処理時間が、また、水蒸気雰
囲気中1000℃の熱処理によると、約13分間の処理
時間が必要とされる。これらの熱処理を追加する
と、ソース、ドレイン拡散部は約0.2〜0.4μm深く
なり、短チヤンネル効果が助長されてしまう。と
ころで、Ｐあるいはボロン（Ｂ）のドープされた
多結晶シリコンの水蒸気雰囲気中での酸化速度が
これらのドープされていないものより速いことが
知られており、また、この酸化速度比（ドープ／
ノンドープ）が1000℃で1.0、900℃で2.0、850℃
では2.5と1000℃より低いところで大きくなるこ
とも知られている。 本発明では、かかる水蒸気雰囲気中での低処理
による酸化の選択性と拡散長への影響度の低さを
積極的に利用して凹所内の多結晶シリコン残留物
を効果的に酸化物化するとともに、併せて、第２
ゲート多結晶シリコン膜上にも酸化膜を成長させ
絶縁性を高めている。 以下に、実施例に参照して、本発明の製造方法
を詳しく説する。第３図ａ〜ｅで示した従来の製
造工程を経て同一構造の基本セル構造をうる。な
お、従来の基本セルとは、フイールド酸化膜２の
厚みが6000Å、第１、第２ゲート酸化膜３，４の
厚みが600Å、P+形チヤンネルストツパ領域１２
の深さが0.8μm、ソース、ドレイン拡散部の深さ
が0.4μmであることの４点で相違している。かか
る製造工程を経ることによつて、第４図で示した
ように凹所１４に多結晶シリコン残留物が残る。 次いで、流量を５／分とした乾燥酸素中で
900℃の熱処理を10分間施す第１の酸化処理を行
い、引き続いて水蒸気雰囲気（バブラー温度90
℃、流量４／分）中で900℃の第２酸化処理を
30分間施す。かかる酸化処理によつて多結晶シリ
コンは650Å酸化され、凹所１４内の多結晶シリ
コン残留物は全てSiO2となつた。また、第２ゲ
ート多結晶シリコン膜６の上には約1300Åの酸化
膜が形成された。第５図ａは以上の過程を経た基
本セルの断面構造を示す。なお、上記の酸化処理
で乾燥酸素中での処理を施したのは、多結晶シリ
コンの均一な酸化を可能にするためである。 ところで、水蒸気雰囲気中での酸化条件は、酸
化時間を極力短くするとともにソース、ドレイン
拡散部の拡散長の増加を避けることを考慮して決
定する必要がある。このためには不純物ドープ多
結晶シリコンと非不純物ドープ多結晶シリコンと
の酸化速度比が大きい温度、すなわち、800℃〜
900℃の処理温度とするのがよい。800℃〜900℃
では上記のように酸化速度比が2.0〜3.0と大き
く、また、酸化時間も最大で40分程度で足りる。
さらに、酸化膜耐圧も30V以上は保証できる。か
かつ条件設定の酸化処理後にソース、ドレイン拡
散部の拡散長を測定したところ、0.4μmであり、
酸化処理前の拡散長に保たれていることが確認で
きた。 次いで、第５図ｂで示すように表面保護膜とな
るSiO2膜７を形成したのち、所定の部分にコン
タクト窓を穿設する。そして最後にAl膜を1μm
の厚さに蒸着し、Al配線層を形成することによ
り、本発明の方法による基本セルの形成が完了す
る。 次に示す表は、本発明の方法と従来法により形
成したMOSICのセル間のリーク不良ならびにAl
配線−多結晶シリコン間のリーク不良の比較検討
結果を示す。
【表】
【表】
なお、不良とみなす基準は、測定系のリーク電
流100nA以上を超えるリーク電流のあるチツプと
した。この表から明らかなように、多結晶シリコ
ン残留物を絶縁化するための酸化処理を施す本発
明の製造方法によれば、双方のリーク不良が激減
していることが明らかである。なお、上表の測定
チツプ数には、ウエーハ周辺に位置するものが含
まれているため、これを除外するならば本発明の
製造方法ではリーク不良は殆んど零とみなすこと
ができる。 以上説明したように、本発明によれば、多結晶
シリコンの残留物に起因するリーク不良が排除さ
れるところとなり、超高集積度の多層多結晶ゲー
トのMOSICを高い歩留りで製作することができ
る。
流100nA以上を超えるリーク電流のあるチツプと
した。この表から明らかなように、多結晶シリコ
ン残留物を絶縁化するための酸化処理を施す本発
明の製造方法によれば、双方のリーク不良が激減
していることが明らかである。なお、上表の測定
チツプ数には、ウエーハ周辺に位置するものが含
まれているため、これを除外するならば本発明の
製造方法ではリーク不良は殆んど零とみなすこと
ができる。 以上説明したように、本発明によれば、多結晶
シリコンの残留物に起因するリーク不良が排除さ
れるところとなり、超高集積度の多層多結晶ゲー
トのMOSICを高い歩留りで製作することができ
る。
第１図は２−トランジスタ形ダイナミツク
RAMの基本セルの断面構造を示す図、第２図は
その等価回路図、第３図ａ〜ｆは従来の製造方法
による基本セルの製造過程を示す図、第４図はリ
ーク不良原因となる多結晶シリコン残留物の存在
するセル部分を拡大して示す図、第５図ａおよび
ｂは本発明の方法の特徴である酸化処理後のセル
の拡大断面図ならびに表面絶縁膜形成後のセル構
造を示す拡大断面図である。 １……シリコン基板、２……フイールド酸化
膜、３……第１ゲート酸化膜、４……第２ゲート
酸化膜、５……第１ゲート多結晶シリコン膜、６
……第２ゲート多結晶シリコン膜、７……SiO2
膜、８，９，１０……アルミニウム電極、１１…
…ソース、ドレイン拡散部、１２……チヤンネル
ストツパー領域、１３……表面層、１４……凹
所。
RAMの基本セルの断面構造を示す図、第２図は
その等価回路図、第３図ａ〜ｆは従来の製造方法
による基本セルの製造過程を示す図、第４図はリ
ーク不良原因となる多結晶シリコン残留物の存在
するセル部分を拡大して示す図、第５図ａおよび
ｂは本発明の方法の特徴である酸化処理後のセル
の拡大断面図ならびに表面絶縁膜形成後のセル構
造を示す拡大断面図である。 １……シリコン基板、２……フイールド酸化
膜、３……第１ゲート酸化膜、４……第２ゲート
酸化膜、５……第１ゲート多結晶シリコン膜、６
……第２ゲート多結晶シリコン膜、７……SiO2
膜、８，９，１０……アルミニウム電極、１１…
…ソース、ドレイン拡散部、１２……チヤンネル
ストツパー領域、１３……表面層、１４……凹
所。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の一方の主面側に厚いフイールド
酸化膜を選択的に形成する第１の工程、 前記半導体基板の主面側のフイールド酸化膜形
成部を除く部分に、第１ゲート酸化膜を形成する
第２の工程、 前記第１ゲート酸化膜上に不純物のドープされ
た第１ゲート多結晶シリコン膜を前記フイールド
酸化膜上に延在するように選択的に形成する第３
の工程、 同工程で形成した第１ゲート多結晶シリコン膜
下の前記第１ゲート酸化膜を除く残部の前記第１
ゲート酸化膜を除去する第４の工程、 前記第１ゲート酸化膜の除去部に露呈する半導
体基板主面に第２ゲート酸化膜を形成するととも
に、前記第１ゲート多結晶シリコン膜表面の一部
を酸化膜に変える第５の工程、 同工程を経た前記半導体基板の全面に不純物の
ドープされた第２のゲート多結晶シリコン膜を形
成する第６の工程、 エツチングにより前記第２ゲート多結晶シリコ
ン膜をパターニングする第７の工程、 前記第２ゲート多結晶シリコン膜をマスクに前
記半導体基板の主面側表面にソース、ドレイン領
域をイオン注入により形成する第８の工程、 同工程を経た前記半導体基板に、水蒸気雰囲気
中、800〜900℃の温度範囲で加熱酸化処理を施
し、前記第２ゲート多結晶シリコン膜表面の一部
を酸化膜に変えるとともに、前記第１ゲート多結
晶シリコン膜の下部の凹所に残留した前記第２ゲ
ート多結晶シリコン膜の全部を酸化膜に変える第
９工程、 および同処理を施した前記半導体基板上に酸化
膜を形成する第10の工程 を具備することを特徴とする２層多結晶シリコン
ゲート構造を有するMOS型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191463A JPS5892268A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191463A JPS5892268A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892268A JPS5892268A (ja) | 1983-06-01 |
| JPH0586672B2 true JPH0586672B2 (ja) | 1993-12-13 |
Family
ID=16275060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191463A Granted JPS5892268A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892268A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8600729A (nl) * | 1986-03-21 | 1987-10-16 | Philips Nv | Batterij, omvattende een of meer elektrochemische cellen met een negatieve elektrode uit een alkalimetaal. |
| US4888298A (en) * | 1988-12-23 | 1989-12-19 | Eastman Kodak Company | Process to eliminate the re-entrant profile in a double polysilicon gate structure |
| JP3445660B2 (ja) * | 1994-07-08 | 2003-09-08 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2929944B2 (ja) * | 1994-09-09 | 1999-08-03 | 株式会社デンソー | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111247A (en) * | 1980-01-24 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of semiconductor device |
-
1981
- 1981-11-27 JP JP56191463A patent/JPS5892268A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111247A (en) * | 1980-01-24 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5892268A (ja) | 1983-06-01 |
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