KR930010015B1 - 반도체기억장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 1실시예에 따른 반도체기억장치의 제조방법을 도시한 공정별 소자단면도.
제 2 도는 동일한 방법에 따라 제조된 장치의 단면을 도시한 종단면도.
제 3 도는 본 발명의 다른 실시예에 따른 반도체기억장치의 제조방법을 도시한 공정별 소자단면도.
제 4 도는 본 발명이 적용될 수 있는 반도체기억장치의 종단면도.
제 5 도는 종래의 제조방법에 따라 제조된 장치의 단면을 도시한 종단면도.
제 6 도는 종래의 제조방법을 도시한 공정별 소자단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 6 : 불순물층 3 : 다결정실리콘막
4 : 제어게이트전극 5 : 선택게이트전극
7 : 실리콘산화막 8, 18 : 터널산화막
9, 19 : 질화실리콘막 10 : 반도체기판
[산업상의 이용분야]
본 발명은 반도체기억장치의 제조방법에 관한 것으로, 특히 전기적으로 데이터를 기록 및 소거할 수 있는 불휘발성 반도체기억장치(이하, E2PROM이라 칭함)의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
E2PROM은 일반적으로 제 4 도에 도시된 바와 같은 소자구조를 갖추고 있다. p형 반도체기판(10)의 표면에 n형 불순물층으로 구성된 드레인(1)과 소오스(2)가 설치되고, 그 사이에 n형 불순물층(6)이 형성되어 있다. 이 불순물층(6)의 위쪽에 실리콘산화막(7)을 매개로 제어게이트전극(4)이 설치되어 있고, 또 이 실리콘산화막(7)의 내부에는 부유게이트 전극으로 되는 다결정실리콘막(3)이 매설되어 있다. 실리콘산화막(7)에는 막두께가 얇은 터널산화막(8)이 있고, 이것은 다결정실리콘막(3)으로의 전자의 주입 및 인출을 전자의 터널효과를 이용해서 행하도록 하기 위한 것이다. 그리고 이 불순물층(6)과 드레인(1)사이의 위쪽에 선택게이트전극(5)이 설치되어 있다.
이 단면도에 있어서, 터널산화막(8)과 다결정실리콘막(3)을 포함한 장소(a)를 부분적으로 확대한 것을 제 5 도에 도시한다. 이와 같은 구조를 얻기 위해 종래에는 다음과 같이 제조하였다. 제 6a 도에 도시된 바와 같이, n형 불순물층(6)이 형성되어 있는 반도체기판(10)의 표면상에 실리콘산화막(27)을 형성한 후, 사진식각법에 의해 터널산화막(8)을 형성하는 부분을 제거하고, 이 부분의 반도체기판(10)을 노출시킨다[제 6b 도]. 그리고 노출된 부분에 터널산화막(8)을 형성하고[제 6c 도], CVD법을 이용해서 다결정실리콘막(3)을 형성한 후, 옥시염화인(pocℓ3) 분위기중에서 인확산을 행한다[제 6d 도].
그러나, 이 종래의 제조방법에는 다음과 같은 문제가 있다. 제 6b 도와 같이, 실리콘산화막(27)을 형성한후, 터널부분을 제거해서 반도체기판(10)을 노출시키지만, 이 기판(10)이 노출된 상태에서 포토레지스트를 제거하는 공정이 시작되므로 기판의 표면이 오염되기 쉽다. 따라서 터널부분의 기판(10)이 오염되면, 터널산화막(8)의 내압성이 저하된다.
이와 같은 기판(10)의 오염이 초래되어 내압성이 저하되는 것을 방지하기 위해서는 터널산화막(8)을 형성하기 전에 희석불산(HF)처리를 행할 필요가 있다. 그런데, 이 처리에 의해 터널산화막의 내압성은 향상되지만, 실리콘산화막(7) 자체가 불산에 반응해서, 제 4 도에 있어서의 선택게이트전극(5)과 기판(10)사이에 있는 이 실리콘산화막(7)의 내압성이 저하된다.
또, 상기한 바와 같이, 제 6d 도의 공정에 있어서 다결정실리콘막(3)에 인을 확신시키지만, 이 막(3)의 내부에 확산된 인이 터널산화막(8)중에까지 확산된다. 이에 따라, 역시 터널산화막(8)의 내압성이 저하된다는 문제가 있다.
터널산화막(8)의 내압성을 조사하는 시험으로는 소정의 전류를 터널부분에 인가하고, 소정시간경과후에 발생하는 불량의 비율을 측정하는 정전류 TDDB(Time Dependent Dielectric Breakdown)시험등이 있다. 또 실리콘산화막(7)의 내압성을 조사하는 시험으로서, 선택게이트전극(5)과 반도체기판(10)사이에 파괴에 도달하기 까지의 전압을 인가하고 이 파괴전압이 예컨대 20V 이하인 것이 차지하는 비율을 측정하는 시험등이 있다. 종래는 상기한 바와 같은 이유 때문에, 어느 시험에 있어서도 양호한 결과가 얻어질 수 없었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 선택게이트아래에 있어서의 실리콘산화막과 터널산화막 쌍방의 내압성을 모두 높이고 신뢰성을 향상시킬 수 있는 반도체기억장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
반도체기판(10)상에 전자가 통과하도록 부분적으로 막두께가 얇은 터널부분을 포함한 층간절연막으로서의 실리콘산화막(7)과, 이 실리콘산화막(7)의 표면상에 부유게이트전극으로서의 다결정실리콘막(3)을 형성하는 반도체기억장치의 제조방법에 있어서, 상기 반도체기판(10)상에 상기 터널 부분과 같은 막두께의 제 1 실리콘산화막(18)을 형성하는 공정과, 상기 제 1 실리콘산화막(18)의 표면상에 내산화막(19)을 형성하는 공정, 상기 제 1 실리콘산화막(18)과 상기 내산화막(19)중, 사진식각법을 이용해서 상기 터널부분에 상당하는 영역을 남겨두면서 그외 영역을 제거하고, 상기 반도체기판(10)의 표면을 노출시키는 공정, 노출된 상기 반도체기판(10)의 표면상에 상기 터널부분보다도 막두께가 두꺼운 제 2 실리콘산화막(7)을 형성하는 공정 및, 상기 내산화막(19)과 상기 제 2 실리콘산화막(7)의 표면상에 상기 다결정실리콘막(3)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
반도체기판(10)상에 전자가 통과하도록 부분적으로 막두께가 얇은 터널부분을 포함한 층간절연막으로서의 실리콘산화막(7)과, 이 실리콘산화막(7)의 표면상에 부유게이트전극으로서의 다결정실리콘막(3)을 형성하는 반도체기억장치의 제조방법에 있어서, 상기 반도체기판(10)상에 상기 터널부분과 같은 막두께의 제 1 실리콘산화막(18)을 형성하는 공정과, 상기 제 1 실리콘산화막(18)의 표면상에 내산화막(19)을 형성하는 공정, 상기 내산화막(19)중, 사진식각법을 이용해서 상기 터널부분에 상당하는 영역을 남겨두면서 그외 영역을 제거하고, 상기 제 1 실리콘산화막(18)의 표면을 노출시키는 공정, 노출된 상기 제 1 실리콘산화막(18)의 표면상에, 상기 터널부분보다도 막두께가 두꺼운 제 2 실리콘산화막(7)을 형성하는 공정 및, 상기 내산화막(19)과 상기 제 2 실리콘산화막(7)의 표면상에 상기 다결정실리콘막(3)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
여기서, 제 1 실리콘산화막과 내산화막을 형성한 후, 내산화막중 터널부분에 상당하는 영역이 남도록 하고 다른 영역을 제거하고, 제 1 실리콘산화막의 표면을 노출시키고, 이 노출된 제 1 실리콘산화막의 표면상에 제 2 실리콘산화막을 형성해도 좋다.
또 다결정실리콘막에 인을 확산시키는 공정을 다시 구비해도 좋다
[작용]
상기와 같이 구성된 본 발명은, 반도체기판의 표면에 실리콘산화막을 형성하고 터널부분을 제거한 후, 막두께가 얇은 제 1 실리콘산화막을 형성한 것은 터널부분의 반도체기판이 노출되어 사진식각법을 행하는 단계에서 오염되기 쉽고 이부분의 내압성의 저하를 초래하게 되지만, 우선 터널부분의 제 1 실리콘산화막을 형성하고, 그 후 제 2 실리콘산화막을 형성함에 따라 터널부분의 반도체기판이 노출되지 않고 오염되지 않으므로, 제 1 실리콘산화막의 내압성의 저하가 방지된다. 또 반도체기판의 오염을 방지하기 위해서는 반도체기판에 불산처리를 할 필요가 있고, 이와 같은 처리를 하면 불산에 의해 제 2 실리콘산화막의 내압성이 저하된다. 그러나 반도체기판이 오염될 우려가 없게 되므로 이와 같은 불산처리는 불필요하고, 제 2 실리콘산화막의 내압성의 저하가 방지된다. 이것은 제 1 실리콘산화막과 내산화막을 형성한 후, 내산화막중의 터널부분에 상당하는 영역이 남도록 하고 다른 영역을 제거해서 제 1 실리콘산화막의 표면을 노출시키고, 노출된 제 1 실리콘산화막의 표면상에 제 2 실리콘산화막을 형성한 경우에도 마찬가지이다.
또 다결정실리콘막에 인을 확산시킨 경우, 인이 제 1 실리콘산화막까지 확산되면 이 부분의 내압성이 저하되지만, 이 제 1 실리콘산화막의 표면상에 내산화막을 형성하므로 인의 확산이 방지되고, 내압성의 저하가 방지된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제 1 도는 본 실시예의 제조방법을 도시한 공정별 소자단면도이다.
종래의 제조방법에서는 실리콘산화중 막두께가 두꺼운 부분을 먼저 형성한 후 터널산화막을 형성하고 있지만, 본 실시예에서는 이 형성의 순서가 다르다.
우선 제 1a 도와 같이 n형 불순물층이 형성된 반도체기판(10)의 표면에 약 800℃에서 염산(HCℓ)산화에 의해 터널산화막과 같은 막두께 90Å의 실리콘산화막(18 ; 제 1 실리콘산화막에 상당함)을 형성한다. 그리고 그 실리콘산화막(18)의 표면상에 내산화막으로서의 질화실리콘막(19)을 CVD법으로 80Å의 두께로 형성한다.
이 실리콘산화막(18) 및 질화실리콘산화막(19)에 대해 사진식각법을 사용해서 터널산화막에 상당하는 영역(8 및 9)만이 남도록 하고 다른 부분을 제거하고, 반도체기판(10)의 표면을 노출시킨다[제 1a 도].
다음으로 이 표면에 약 900℃로 염산(HCℓ) 산화를 행하면, 질화실리콘막(9)이외의 영역에 실리콘산화막(7 ; 제 2 실리콘산화막에 상당한다)이 형성되고, 이 막두께가 약 430Å으로 되도록 한다[제 1c 도].
그리고 이 실리콘산화막(7) 및 질화실리콘막(9)의 표면상에 CVD법에 의해 400Å의 다결정실리콘막(3)을 형성한다. 또 이 다결정실리콘막(3)에 900℃의 옥시염화인(POCL4)분위기중에서 인(P)을 확산시킨다[제 1d 도].
이와 같이 형성된 소자의 단면구조는 제 2 도와 같고, 종래의 경우(제 5 도)와 비교해서 터널산화막(8)의 표면에 내산화막으로서의 질화실리콘막(9)이 형성되어 있는 점이 다르다.
다음으로, 다른 실시예에 따른 제조방법에 대해서 제 3 도를 이용해서 설명한다. 상기한 실시예와 마찬가지로, 우선 제 3a 도와 같이 반도체 기판(10)의 표면에 염산(HCℓ) 산화에 의해 막두께 90Å의 실리콘산화막(18)을 형성하고, 이 실리콘산화막(18)의 표면상에 질화실리콘막(19)을 CVD법으로 80Å의 두께로 형성한다.
이후 상기 실시예에서는 실리콘산화막(18) 및 질화실리콘산화막(19)의 양쪽에 대해, 터널산화막에 상당하는 영역(8 및 9)만을 남기고 다른 부분은 제거했지만, 본 실시예에서는 질화실리콘층(19)에 대해서만 사진식각법을 행하고, 실리콘산화막(18)은 제거하지 않는 점이 다르다. 질화실리콘막(19)중 터널부분에 상당하는 막(9)만 남기고 다른 부분은 제거하고, 실리콘산화막(18)의 표면을 노출시킨다[제 3b 도].
이후는 마찬가지로, 약 900℃에서 표면에 염산산화를 행하면(내산화성이 있는)질화실리콘막(9) 이외의 영역에 약 430Å의 두께의 실리콘 산화막(7)이 형성된다[제 3c 도].
그리고 실리콘산화막(7) 및 질화실리콘막(9)의 표면상에 4000Å의 다결정실리콘막(3)을 형성하고, 옥시염화인(POCl3) 분위기중에서 인을 확산시킨다[제 3d 도].
이와 같은 제조방법에 의해, 다음과 같은 효과가 얻어진다. 종래의 경우는 제 6b 도의 단계에 있어서 반도체기판(10)중 노출된 터널부분의 표면이 오염되는 것을 방지하기 위해 희석불산(HF)처리를 행했지만, 이에 따라 실리콘산화막(7)이 불산에 반응하고, 선택게이트전극(5)과 기판(10)간에 있어서의 실리콘산화막(7)의 내압성이 저하된다는 문제가 있다.
이에 대해, 상기한 실시예에서는 터널산화막(8) 부분을 우선 형성하고, 이 부분의 반도체기판(10)이 노출되지 않으므로 오염될 우려가 없고, 당연히 희석불산처리가 불필요하게 되므로 실리콘산화막(7)의 내압성의 저하가 방지된다.
또 종래의 제조방법에서는 다결정실리콘막(3)의 내부에 확산된 인이 터널산화막(8)에 까지 확산됨에 따라, 터널산화막(8)의 내압성이 저하된다는 문제가 있었지만, 상기한 실시예에서는 터널산화막(8)의 표면상에 내산성(耐酸性)을 갖춘 질화실리콘막(9)을 형성하므로 인이 확산되지 않고, 터널산화막(8)의 내압성의 저하가 방지된다.
이에 따라, 본 실시예에 의해 제조된 E2RPOM은 터널산화막(8)과 실리콘산화막(7)의 내압성이 모두 향상된다. 우선 터널산화막(8)에 110㎂/0.1㎡의 전류를 6초간 인가하고, 불량이 발생한 비율을 조사하는 TDDB 시험에 있어서, 종래의 제조방법에 의한 E2RPOM의 경우는 불량율 10%였지만, 본 실시예에 의한 E2RPOM에서는 1%이하로 저하되었다. 또 실리콘산화막(7)의 내압성을 선택게이트전극(5)과 반도체기판(10)간에 파괴에 도달하기까지 전압을 인가함에 따라 조사하는 시험에서는 파괴전압이 20V이하인 것의 비율이 종래는 20% 존재하였지만, 본 실시예에 의한 것에서는 1%이하로 감소하였다. 이에 따라 본 실시예에 의하면 터널산화막(8) 및 실리콘산화막(7) 양쪽의 내압성이 향상되는 것이 명백해졌다.
또 상기한 본 실시예는 1일례일 뿐, 본 발명을 한정하는 것은 아니다. 예컨대 내산화막으로서 질화실리콘막을 형성하고 있지만, 내산성을 갖춘 것이면 다른 재료에 의한 것을 형성하여도 같은 효과가 얻어진다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 반도체기판표면의 터널부분에 우선 실리콘산화막을 형성하고, 그후 터널부분이외의 영역에 실리콘산화막을 형성하므로, 터널부분의 반도체기판표면이 노출되어 오염되는 사태를 회피할 수 있으므로 이 부분의 내압성의 저하가 방지됨과 동시에 기판이 오염된 경우의 불산처리가 초래하는 터널부분이외의 실리콘산화막의 내압성의 저하가 방지된다. 또 다결정실리콘막에 인을 확산시킨 경우에도 터널부분의 실리콘산화막의 표면상에 내산화막을 형성하므로, 확산된 인이 다결정실리콘막을 통해서 이 실리콘 산화막에 까지 확산되지 않고, 역시 내압성의 저하를 방지할 수가 있다.
Claims (4)
- 반도체기판(10)상에 전자가 통과하도록 부분적으로 막두께가 얇은 터널부분을 포함한 층간절연막으로서 실리콘산화막(7)과, 이 실리콘산화막(7)의 표면상에 부유게이트전극으로서의 다결정실리콘막(3)을 형성하는 반도체기억장치의 제조방법에 있어서, 상기 반도체기판(10)상에 상기 터널부분과 같은 막두께의 제 1 실리콘산화막(18)을 형성하는 공정과, 상기 제 1 실리콘산화막(18)의 표면상에 내산화막(19)을 형성하는 공정, 상기 제 1 실리콘산화막(18)과 상기 내산화막(19)중, 사진식각법을 이용해서 상기 터널부분에 상당하는 영역을 남겨두면서 그의 영역을 제거하고, 상기 반도체기판(10)의 표면을 노출시키는 공정, 노출된 상기 반도체기판(10)의 표면상에 상기 터널부분보다도 막두께가 두꺼운 제 2 실리콘산화막(7)을 형성하는 공정 및, 상기 내산화막(19)과 상기 제 2 실리콘산화막(7)의 표면상에 상기 다결정실리콘막(3)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체기억장치의 제조방법.
- 반도체기판(10)상에 전자가 통과하도록 부분적으로 막두께가 얇은 터널부분을 포함한 층간절연막으로서 실리콘산화막(7)과, 이 실리콘산화막(7)의 표면상에 부유게이트전극으로서의 다결정실리콘막(3)을 형성하는 반도체기억장치의 제조방법에 있어서, 상기 반도체기판(10)상에 상기 터널부분과 같은 막두께의 제 1 실리콘산화막(18)을 형성하는 공정과, 상기 제 1 실리콘산화막(18)의 표면상에 내산화막(19)을 형성하는 공정, 상기 내산화막(19)중, 사진식각법을 이용해서 상기 터널부분에 상당하는 영역을 남겨두면서 그의 영역을 제거하고, 상기 제 1 실리콘산화막(18)의 표면을 노출시키는 공정, 노출된 상기 제 1 실리콘산화막(18)의 표면상에, 상기 터널부분보다도 막두께가 두꺼운 제 2 실리콘산화막(7)을 형성하는 공정 및, 상기 내산화막(19)과 상기 제 2 실리콘산화막(7)의 표면상에 상기 다결정실리콘막(3)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체기억장치의 제조방법.
- 제 1 항에 있어서, 상기 내산화막(19)과 상기 제 2 실리콘막(7)의 표면상에 형성된 상기 다결정실리콘막(3)에 인을 확산시키는 공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체기억장치의 제조방법.
- 제 2 항에 있어서, 상기 내산화막(19)과 상기 제 2 실리콘막(7)의 표면상에 형성된 상기 다결정실리콘막(3)에 인을 확신시키는 공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체기억장치의 제조방법.
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