JPS5966171A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置に係り、特に高速プログラム可能
で高い信頼性を有する不揮発性メモリ素子に関する。

〔従来技術〕

電気的にプロクラム可能な不揮発性メモリ素子として、
従来次の２つが代表的な素子として知られている。１つ
は、いわゆるＭＮＯＳ　（金属−ｓ　ｉ、Ｎ４−　ｓ　
；ｏ、−半導体）構造をもつもので、Ｓｉ３Ｎ、中のト
ラップ準位に電荷を蓄積する。他の１つは、７０−ティ
ングゲート型と呼ばれるもので、絶縁膜中に埋め込まれ
た半導体又は金属中に電荷を蓄積する。

また１、７０−ティングゲート型の素子において、フロ
ーティングゲートとしては高濃度の不純物を含む多結晶
Ｓ１が、絶縁膜としては酸化膜が一般に用いられている
。しかし、最近Ｓ　Ｉ　３　Ｎ４膜を上たように、Ｓ’
３Ｎ４膜のバンドギャップが小でいため、フローティン
グゲートと半導体基板の間に５１３Ｎ４　膜を用いると
、５１３Ｎ４　膜のバリアを越えてフローティングゲー
ト中に入るためのエネルキーが、ＳｉＯ２を用いた場合
よりも小さくてよいためである。他の１つの理由は、第
２図の工坏ルギーバ／ド図に示したように、５ｉ３Ｎ４
　　膜の誘電率が太きいため、フローティングゲートと
コントロールゲート間にこの膜を用いると、ゲートに印
７１１］烙れたブロク′ラム電圧ＶＰを有効にフローテ
ィングゲート−基板間に加えることができるためである
。すなわち、第２図において、Ｃｓ　＜＜　Ｃｔとなる
ので、フローティングゲートに印加される電圧Ｖｆは、 となり、プログラム電圧ＶＰがほぼその１まフローティ
ングゲートに印加される。

上記のフローティングゲート型素子は、いずれも電荷（
主として電子）に工坏ルギーを与え、絶縁膜のバリアを
糾えさせようというものである。

最近フローティングゲート型の素子でも、フローティン
グゲートを基板（あるい（ｄ基板と逆導電形の領域）の
間に存在する絶縁膜をトンネル現象により通過させる型
の素子が強く注目されるようになった。ただ、この場合
のトンネルは、第３図の工不ルキーバンド図に示しまた
ように、絶縁膜中の伝導帯へのトンネルであり、いわゆ
るＦ−Ｎｌ−ン坏ル（Ｆｏｗｌｅｒ　−Ｎｏｒｄｈｅｉ
＋＊　ｔｕｎｎｅｌ　　）と呼ばれるものである。基本
的にはこの特性が、はとんとフローティングゲート型の
素子の特性をきめていると言ってもよい（実際には、フ
ローティングゲートからコントロールゲートへ（又はこ
の逆方向−）流れる電流にも影響を受ける。）。

Ｆ−Ｎｌ−ンネルであるため、直接トンネルに比べると
、同一電界で流れる電流は小さく、例えば直接トンネル
現象を利用したＭＮＯ８素子に比べ、向−スイッチング
速度を得る場合の絶縁膜に印加される貢１界は大きなも
のとなる。

第４図は、面接トンネル電流とＦ−Ｎトンネル電流の電
界依存性の一例を示した図である。同図中、（イ）が直
接トンネルで、（口〕がＦ−Ｎ）ンネルである。電界が
大きいことは、例えば素子特性の劣化を生じる原因とな
るなど、好ましくないことが多い。

一方、絶縁膜を薄くして、フローティングゲート型の素
子で直接トンネルを生じさせることが考えられるが、い
わゆる記憶保持特性などで十分な特性が得られないため
、実用上問題が多い。

〔発明の目的〕

本発明の目的は、以上のような従来素子の欠点を改善し
、低電界でプログラム可能なフローティングゲート型半
導体装置（不揮発性メモリ素子）を提供することにある
。

〔発明の概要〕

本発明は、第１に、従来型フローティングゲート素子が
、絶縁膜を電荷がＦ−Ｎトンイ、ルにより通過すること
を利用したものであるため、高い電界を絶縁膜に印加す
る必要があったこと、第２に、ＭＮＯ８型素子において
は、ＳｉＯ２を電荷が通過する機構は直接トンネルであ
ること、第３に、ＭＮＯＳのｓ；、Ｎ、　　金薄くする
と、８１３Ｎ４　中に捕獲される電荷が減少し、５ＩＯ
２をトンイ・ルしてきた電荷はＳｉ、Ｎ４　　膜を通過
すること、第４に、Ｓｉ、Ｎ４　　中の伝導度は５ｉｎ
２中より犬なることなどに着目し、第５図のエネルキー
バンド図に示したように、フローティングゲート−基板
（又は、基板中の基板と逆導伝型領域）間の電荷を注入
するだめの絶縁膜を、直接トンネル可能な第１の絶縁膜
（１１）と、これよりバンドギャップが小さい第２の絶
縁膜（■２）の少なくとも２層の絶縁膜で形成すること
を特徴としたものである。

第５図から分るように、バンドギャップの小さい絶縁膜
を直接用いるよりも、このように多層にした方が効率よ
く、電荷を注入することができる。

また望オしくけ第１の絶縁膜を通過してきた電荷全フロ
ーティングゲートに効率よく注入するためには上記第２
の絶縁膜はトラップが少・ないものがよい。

また、一度フローテインク゛ゲートに蓄えられた電荷の
保持特性は、第２の絶縁膜の性質（理想的には障壁高さ
）に依存するが、この高さを適当に選択することによっ
て、例えば１２５Ｃ，１０年程度の保持特性を保障する
ことができ、単に一層の絶縁膜を薄くして、直接トンネ
ル頭載で用いる場合よりは、はるかによい記憶保持特性
が実現可能である。

第６図はフローティングゲートに電荷が蓄わえられた状
態のバンド図を示しており、第２の絶縁膜工！の存在に
より、フローティングゲートＭ２からのトンイ・ル現象
が容易におこらないのかわかる。

〔発明の実施例〕

実施例１ 第７図は本発明の第１の実施例を示す半導体装置の断面
図である。説明を簡明にするため、半導体基板？各部の
材質、導電形９寸法等を規定して説明するが、本発明は
これに限定されるものではない。

例えば抵抗率１０〜１５Ω・筋、ｐ形（１００）シリコ
ン基板１表面に分離用酸化膜２を形成した後、所定の部
分に、リンイオン（Ｐ＋）又はヒ素イオン（Ａｓ”）又
（はアンチモンイオ／（Ｓｂ＋）すどのｎ形不純物を例
えば１０１５／ｃｍ２打込んで高不純物１度層３を形成
し、その後ゲート酸化膜４を例えば約５０　ｎ　ｒｎの
厚さに形成した。次に、高不純物濃度層３上のゲート酸
化膜４の一部に、例えは約２μｍ四方の孔をあけ、直接
トンネルが可能な膜厚、例えば１．５　ｎ　ｍの８１０
２膜５、および例えば５ｎｍの５Ｌ３Ｎ４膜５′を形成
した。この後、約３００ｎｍの第１層多結晶Ｓｉ膜６を
堆積し、所定の形状に加工した後、リンイオン（Ｐｌ）
又はヒ素イオン（Ａｓ”　）又はアンチモンイオン（Ｓ
ｂ”）などのｎ形不純物を例えば１０′６／Ｃｒｎ２打
込んでソース、ドレイン領域７．７′を形成すると同時
に、上記第１層多結晶３＋膜６中にも上記不純物を導入
した。この後、上記第１層多結晶３＋膜６中に例えば約
５　Ｑ　ｎ　ｍのＳｉＯ２膜（ゲート間絶縁層）８を熱
酸化によ多形成した後、該熱酸化膜（Ｓｉｎ２膜８）の
一部をエツチング除去し上記第１層多結晶Ｓ１膜６表面
の一部を露出させた。該露出面上に、直接トンネルが可
能な例えば約１．５ｎｍ厚のＳｒｏ□膜９、および例え
ば６ｎｍ厚の５Ｌ３Ｎ４膜９′を形成した。この後、例
えば約３００　ｎｍ厚でｎ形不純物を高濃度に含む第２
層多結晶Ｓ１膜１０を堆積し、所定の形状に加工した後
、リンカラス膜１１を堆積し、熱処理等の後Ｐａｒ定の
部分にコンタクト用の孔をあけ、Ａｔ等の金属配線１２
を行なった。

以上のようなプロセスで形成された不揮発性メモリ素子
において、フローティングゲート（第１層多結晶Ｓｉ膜
６）に電子を注入する（しきい電圧を正にする）ために
は、フローティングゲート−基板（高不純物濃度層３）
間に高電圧が印加されるようにし、フローティングゲー
トから電子を取り除くため（しきい１に圧を負にする）
には、コントロールゲート（第１層多結晶Ｓ１膜６０）
−７０−ティングゲート間に高電圧を印加することによ
り、この不揮発性メモリは、電気的にメモリの内容全書
換えることができる。

実施例２ 第８図は本発明の第２の実施例を示す半導体装置の断面
図である。

例えば、措抗率１０〜１５Ω”ｆｆｉ、ｐ形（１００）
シリコン基板１表面に分離用酸化膜２を形成した後、ゲ
ート酸化膜２４を例えは約５Ｑｎｍの厚さに形成した。

７：スーにチャネルが形成されるべき領域上のゲート酸
化膜４の一部に、例えば約２μｍ四方の孔をあけ、直接
トン坏ルが可能な膜厚、例えばｌ、５ｎｍのｓｉｏ□膜
５、および例えば６ｎｍのＳｉ、Ｎ４　膜５′を形成し
た。この後、約３００ｎｍの第１層多結晶Ｓｉ膜６を堆
積し、所定の形状に加工した後、リンイオン（Ｐ＋）又
はヒ素イオン（ＡＳ＋）又はアンチモンイオン（Ｓｂ”
）などのｎ形不純物を例えば１０　”　／ｃｍ’打込ん
でソース、ドレイン頭載７，７′を形成すると同時に上
記第１層多結晶Ｓｉ膜６中にも上記不純物を導入した。

この後、上記第１層多結晶５ｉＵＷ６上に例えば約５Ｑ
ｎｍの５Ｉｏ２膜８を熱酸化により形成した後、例えば
約３００ｎｍ厚でｎ形不純物を高濃度に含む第２層多結
晶Ｓｉ膜１０を堆積、パクーニングした後、リンガラス
膜１１を堆積し、熱処理等の後、所定の部分にコンタク
ト用の孔をあけ、Ａｔ等の金属配線１２を行なった。

上記のプロセスで形成された不揮発性メモリ素子におい
て、フローティングゲート（第１層多結晶Ｓｉ膜６）に
電子を注入するためしきい電圧を正にするにはコントロ
ールゲート（第２層多結晶Ｓｉ膜１０）が基板、ドレー
ン（又はソース）に対して実効的に正となるように高電
圧を印加し、フローティングゲートに正孔を注入するた
め（しきい電圧を負にする）には、基板に対してコント
ロールゲートが実効的に負となるように高電圧を印加す
ればよい。用いる電圧値は、素子の形状にも強く依存す
るが、ここでは、例えばプログラム電圧ＶＰ７Ｖｆ杓１
μｓの篩速プログラムが可能であった。

以上の実施例（第７図、第８図）は、代表的な構成を示
したものであり、この他に各種の構成法が考えられるこ
とはもちろんである。

例えば、材料に対しては、基本となるゲート絶縁膜およ
び層間絶縁膜として５Ｉ０２を示したが、Ｓｉ３Ｎ４　
など他の絶縁膜でもよいことは轟然である。またゲート
電極材料に、金属あるいは金属のシリナイドな′どを用
いることも可能である。

次に素子偽造の他の例を第９図（ａ）、　（ｂ、ｌに断
面構造＜Ｖａ略図）で示した。ここで１０１は半導体基
板、１０２は基板と逆伝導型の高濃度拡散層、１０３は
電荷が直接トンネル可能な第１の絶縁膜〜１０４は第１
の絶縁膜に比べて障壁が低い第２の絶縁膜、１０５はフ
ローティングゲート、１０６はコントロールゲート、１
０７は絶縁膜、１０８はゲート絶縁膜である。この他に
も、本発明を適用できる構造が数多くあることは当然で
ある。いずれにせよ本発明の重要な点は、絶縁膜を通し
て電荷の授受を行なう素子において、その絶縁膜を２層
以上の多層構造としたことにある。さらに本発明を有効
に応用する方法は、多層絶縁膜のうち、電荷が注入され
てくる側の第１の絶縁膜のその電荷に対する絶縁障壁を
他の第２の絶縁膜よりも太きくシ、膜厚を薄くすること
によって得られる。

さらに望ましくは、第２の絶縁膜の誘電率を大きくする
ことであるが、逆に小さくとも、本発明を防げるもので
はない。

〔発明の効果〕

以上説明したように、本発明によれは、電荷を注入する
電極又は基板側にある第１の絶縁膜は、障壁は高いが膜
厚が薄いので電荷は容易にトンネルにより通過でき、ま
た第２の絶縁膜は、障壁が低いので上記トンネル現象の
防げにならない。よって電荷の注入効率の良いデバイス
が得られる。

また、望ましくは第２の絶縁膜の誘電率は第１の絶縁膜
よシ大きい方が良いが、必ずしも誘電率は大きくなくと
も本発明の妨げにならない。

上記第２の絶縁膜の存在はフローティングゲートに充電
された電荷を逃げに〈＜シ、情報を長時間保持するのに
役立つ。

【図面の簡単な説明】

第１図はエネルギーバンド図で、電子に対する障壁高さ
の違いを示している。第２図は同じくエイ・ルギーバン
ド図で、フローティングゲートとコントロールゲートの
間に８１．Ｎ４膜を用いた場合を示している。第３図は
従来のＦ−Ｎトンネルを利用したフローティングゲート
型素子で電子のトンネルの様子を示すエネルギーバンド
図、第４図は直接トンネルとＦ−Ｎトンネルを比較した
一例を示す特性図、第５図及び第６図は本発明の内容を
示ずエネルギーバンド図、第７図、第８図及び第９図（
ａ）　、　（ｂ）は本発明の実施例の素子構造を示す断
面図である。 １・・・基板、２・・・分離用酸化膜、３・・・高不純
物濃度層、４・・・ゲート酸化膜、５・・・５ｉｏ２膜
、５′・・・Ｓ’３Ｎ４膜、６・・・第１層多結晶Ｓｉ
膜（７０−テインク°ゲート）、７．７’・・・ソース
、ドレイン領域、８・・・５１０２膜、９・・・５ｉｎ
２膜、９′・・・Ｓ　Ｉ　３　Ｎ４膜、１０・・・第２
層多結晶Ｓｉ膜（コントロールゲート）、１１・・・リ
ンガラス膜、１２・・・金属配線、１０１・・・半得体
基板、１０２・・・高濃度拡散層、１０３・・・第１の
絶縁膜、１０４・・・第２の絶縁膜、１０５・・フロー
ティングゲート、１０６・・・コントロールゲート、１
０７・・・絶縁膜、１０８・・・ゲート′ｆＩｌ　　’
Ｑ 革２７ ３１−堕δｌΣＩ３絢 り−Ｗ＋日 Ｃｔ　”　Ｃ２１’ ｙ　３　図 開　４　（２） ％　　　　　５　　　１２１　　　　　　　　　　　　
　　　　　　　　　　％　　　　乙　　　区子　７２

Claims (1)

1. 【特許請求の範囲】 １、半導体基板表面捷たけ半導体基板表面に設けられた
   基板と逆導電形の領域上に、絶縁膜を介してフローティ
   ングゲートが存在し、かつ該７０−ティングゲート上に
   ゲート間絶縁層を介してコントロールゲートが存在する
   フローティグゲート型不揮発性メモリにおいて、上記絶
   縁膜あるいはその一部が異なる少なくとも２種の膜によ
   り形成されて成ることを特徴とする半導体装置。 ２、　上記少なくとも２種の膜によシ形成された絶縁膜
   は、基板側に位置する絶縁膜よｐもフローティングゲー
   ト側に位置する絶縁膜の方がバンドギャップが小さいも
   のである特許請求の範囲第１項記載の半導体装置。 ３、上記少なくとも２種の膜によシ形成された絶縁膜は
   、そのうちの最も基板よりに位置する絶縁膜の少なくと
   も一部の膜厚が、電荷がトンネル現象により通過可能な
   膜厚である特許請求の範囲第１項捷たは第２項記載の半
   導体装置。 ４、上記ゲート間絶縁層は、少なくともその一部がトン
   ネル可能な膜厚の絶縁膜と他の種の絶縁膜の複数層から
   成るものである特許請求の範囲第１項乃至第３項のいず
   れかに記載の半導体装置。