JPS606111B2 - 不揮発性電界効果半導体メモリ素子の製造方法 - Google Patents

不揮発性電界効果半導体メモリ素子の製造方法

Info

Publication number
JPS606111B2
JPS606111B2 JP51156626A JP15662676A JPS606111B2 JP S606111 B2 JPS606111 B2 JP S606111B2 JP 51156626 A JP51156626 A JP 51156626A JP 15662676 A JP15662676 A JP 15662676A JP S606111 B2 JPS606111 B2 JP S606111B2
Authority
JP
Japan
Prior art keywords
layer
field effect
silicon dioxide
dioxide layer
charge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP51156626A
Other languages
English (en)
Other versions
JPS5283076A (en
Inventor
エリヤオ・ハラリ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Hughes Aircraft Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hughes Aircraft Co filed Critical Hughes Aircraft Co
Publication of JPS5283076A publication Critical patent/JPS5283076A/ja
Publication of JPS606111B2 publication Critical patent/JPS606111B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/91—Controlling charging state at semiconductor-insulator interface

Description

【発明の詳細な説明】 本発明は不揮発性電界効果記憶（メモリ）素子の製法に
関するものである。
そして特に、トランジスタのチャンネルに近接する領域
にピークを有するような分布状態のイオン注入層を含む
２つの層から成るゲート絶縁物を備えた電界効果トラン
ジスタから構成されるメモリ素子構造を製造する方法に
関する。これらの注入されたイオンはトランジスタのチ
ャンネル領域から分離された薄い誘電体層をトンネル通
過する電荷のためのトラッピング中心として使用される
。
不揮発性メモリは外部電源ないこ記憶した情報を留めて
おくことができる素子である。
これが達成のための１つの方法は、素子のゲート構造に
捕捉された電荷によって発生する制御された電界による
電界効果トランジスタを使用することである。かかる電
荷トラッピング位置は各種の方法によってゲート絶縁物
質を形成することができる。たとえば、このようなトラ
ップ形成の１例はゲート絶縁物のための二重誘電体層お
よび電荷の捕捉として通常生ずる界面状態を使用するこ
とによって達成される。ゲート構造への適当な制御電圧
の適用によって、トランジスタチャンネル領域からの電
荷は通常の薄い第一の譲電体物質をトンネル通過しそし
て界面状態において捕捉される。第２誘電体物質は電荷
がトンネル通過することを妨げるために十分な厚さ作ら
れる。電荷は、最初の第１誘電体をトンネル通過するた
めには反対極性の影響を必要とするから、これらが最初
の位置に戻ることはできない。なんらの外部電界ないこ
は電荷それらの位置にトラツプされて留まる。この現象
は素子構造に不揮発性すなわち持久性を与える。電荷が
それらの界面状態に蓄積されていると、この電荷はトラ
ンジスタチャンネルの導電率に影響を与える自己電界を
与える。チャンネルに電荷が接近すると、この電荷によ
って発生される電界は素子の論理状態を制御するために
十分である。トランジスタのドレインおよびソース領域
が適当にバイアスされていると仮定すると、素子は、反
対犠牲の制御電圧がチャンネル内に電荷を引戻すように
作用しそしてチャンネルの導電性を制御して除去するま
でその論理状態は決して変わることはできない。素子の
書き込みおよび消去時間のための最も重要なパラメー外
こは、制御電圧、およびトランジスタのスレッショール
ド電圧がある。
書き込みおよび消去時間は最適の高周波作動のためにで
きるかぎり小さくなければならない。最初の書き込みは
、電荷のトンネル通過によるトンネル電流を増加させる
ように譲露体の厚みを減少させること〜または有効トラ
ップの密度を増加させること、またはトンネル通過する
電荷を捕捉するために高い効率のトラップを譲導させ、
すなわち、大きな捕捉断面積を有するトラップを設ける
こと、のいずれかの手段によって達成することができる
。しかしながら、誘電体はなんらの制御電圧も存在しな
い場合に電荷の逆方向トンネル通過を妨げるために十分
な厚みでなければならない。この誘電体の厚みは電荷の
トンネル通過のために要求される制御電圧の大きさによ
っても決定される。スレツショールド電圧は蓄積電荷の
密度および磁性に依存しそして半導体界面にいかに近接
するかによる。シリコン表面に隣接した薄い誘電体層の
厚みの正確な制御とともに、電荷捕捉状態の密度の正確
な制御が再現可能な電気特性を有する不揮発性記憶素子
の満足な製造のための重要な２つの条件であることは明
らかである。良く知られた従来技術の素子は、電荷を捕
捉あるいは蓄積するために、２つの相違する譲露体層間
の格子欠陥によって作られる自然発生の界面状態を利用
する。
このような構造は一般に２誘電体電荷蓄積記憶素子（Ｄ
ＤＣ）に属する。よく知られたＤＤＣ構造の１つはＭ皿
ＯＳ素子に属する。その他としてはＭＡＯＳ素子がある
。Ｍ皿ＯＳセルは、シリコンサブストレートの表面上に
形成された電界効果トランジスタから構成される。かか
る電界効果トランジスタは、２つのゲート誘電体の一方
が二酸化シリコンから成り「他方は窒化シリコン（Ｓｉ
３Ｎ４）から成る。窒化シリコン層の上部はゲ−ト金属
（通常はアルミニウム）である。このような構造の図表
的断面図は第１図に示され、これは明細書の後段におい
てより詳細に記述される。さらに、ＭＮＯＳ素子の詳細
な議論はＡｎ町ｅｗＣ．ＴｉｃｋｌｅおよびＦｒａｎｋ
Ｍ．Ｗａｎｌａｓｓによって１９７２年ＷｅｓｃｏｎＴ
ｅｃｈｎｉｃａｌＰａｐｅｒ，Ｓｅｓｓｉｏｎ４に発表
された表題「電気的に可変の不揮発性半導体メモリ（Ｅ
１ｅｃｔｒｉｃａｌｌｙ Ｎｔｅｒａｂｌｅ
ＮｏｎｖｏｌａｔｉｌｅＳｅｍｉｃｏｎｄｕｃのｒ Ｍ
ｅｍｏｒｉｅｓ）」の論文に含まれている。書き込み動
作の間電荷はＳｉ０２層をトンネル通過しそして二酸化
シリコン−窒化シリコン界面において捕捉される。
二酸化シリコン層は迅速な書き込み／消去動作のために
は２０〜６０Ａの範囲のように非常に薄く、そして制御
電圧は２５から５帆の間の範囲である。２つの議竜体の
格子欠陥によって作られる界面状態の密度はＩＱ２ノ地
の単位である。
捕捉位置少量であるために、わずかの電荷が界面中央に
おいて捕獲されるのみである。より多くの電荷を捕捉す
るために、より大きな書き込み／消去電圧およびより薄
いＳｉ０２層によって電流密度を増加させる必要がある
。しかしながら、大きな制御電圧は多くの適用において
これらの素子の有用性を減少せしめそして素子の感度を
下げまた損耗させ、このように電荷を蓄積する能力を低
下させる。また非常に薄くかつ均一なＳｉＱ層は、ピン
ホールおよびその他の欠陥ないこ形成することは困難で
ある。ＭＮＯＳまたはＭＡＯＳ構造に伴なう問題を解決
しようと試みた従来技術によるその他のメモリは、Ｄ．
Ｋａｈｎｇ等によってＢｅｌｌ Ｓｙｓにｍｓ Ｔｅｃ
ｈｎｉｃａｌＪｏｍ佃１，Ｖｏｌ．５３，Ｎｏ．９，１
９７４年１１月号の１７２３ページにおいて公表された
論文「二重謎電体のための界面ドーパント「電荷蓄積セ
ル（ｌｎ企ｒｆａｃｉａｌＤ。
ｐａｎｔｓ ｂｒ Ｄｕａｌ 一 Ｄｉｅ１ｅＣｔてｉ
Ｃ ，Ｃｈａｒｇｅ 一Ｓ■ｒａ鉾Ｃｅｌｌｓ）」中に
開示された素子がある。これは有効捕捉中心を増加する
ために１山４から１山５原子／地の濃度で２つの酸化物
間に枕潰されたＷ（タングステン）のようなドーパント
の界面単層を付加された基本的ＭＡＯＳ構造である。こ
の構造は第２図に示されかつ本明細書において後述され
る。これらの素子は小さい密度の書き込み電流を要求し
そして同一の書き込み／消去電圧のために平均して厚い
Ｓｉ０２層（ＭＮＯＳセルのための２０〜６０Ａに対し
て５０〜１５０Ａの範囲）を有する素子構造を許容する
。しかしながら「界面ドーパントの汝積は大量生産を容
易に行なうことはできずかつ厚いＳｉ０２厚は素子の書
き込み／消去速度を低下せしめる。本発明の一般的目的
は新規かつ改良された不揮発性電界効果形記憶素子およ
びその製造プロセスを提供するものであり、それによっ
て、類似使用素子および関連プロセスの利点および特徴
のほとんど全てを具備し同時に前述の従釆技術の短所の
多くを除去しようとするものである。
この目的を達成するために、ソース領域、ゲート領域お
よびドレィン領域を含む能動電界効果形トランジスタ領
域がシリコン半−絶縁体構造上に形成されている素子の
製造プロセスを提供するものである。比較的厚い二酸化
シリコンの第１層はゲート領域の上に形成され、そして
該第１層は不揮発性記憶動作のための電荷蓄積位置とし
て使用し得るようにシリコン界面の近くにイオン注入さ
れる。次に二酸化シリコンの新しい層は前の二酸化シリ
コン層の下に熱的成長する。二酸化シリコンの２つの層
の間の界面の付近に注入されたイオンは、隣接する酸化
物層を通してトランジスタのチャンネルからトンネル通
過することになる電荷にとって十分な捕捉中心を提供す
る。チャンネルに続くＳｊ０２層の厚さは、酸化プロセ
スが注入の前に成長せしめられた第１のＳｉ０２層によ
って減速されることから極めて容易に制御することがで
きる。厚いＳｉ０２層の上に注入されたイオンは、２つ
の酸化物層の間の界面に向かう鋭いピークをもった分布
となる。これは、例えばＡＩ＋である適当なイオン種が
、高温において、熱的二酸化シリコンに対しては僅かに
またシリコン内には迅速に拡散するという固有の特徴に
よって達成される。注入ィオンの深さおよび適量を調整
することによって、大部分はゲート領域近くのＳｉ０２
一Ｓｉ界面に蓄積せしめられ、そしてＳｉ側のイオンを
アニール過程を通じてＳｉサブストレート内に拡散させ
ることにより、また、ついで新たなかつ極めて薄い熱的
Ｓｉ０２の層を成長させることにより、素子の部分には
十分な量の捕捉中心が達成される。この捕捉中心はトラ
ンジスタから極めて僅かな距離でしかも容易に制御し得
る距離であり、また高い品位でかつ均一な厚みのＳｉＱ
層で隔てられている。この過程を通じて、Ｎチャンネル
およびＰチャンネルの両メモリセルは良好な保持特性、
高速の書き込み／消去および低制御電圧を達成すること
ができる。電子の運動性はホールのそれよりも遠いから
大部分はＮチャンネル素子に関して議論され、そしてこ
れは記憶整列をより速やかに行なう。しかしながら、同
じ原理がＰ型およびＮ型の両メモリセルの製造に適用さ
れる。したがって、本発明の１つの目的はシリコンサブ
ストレートにおける新規の不揮発性電界効果メモリセル
の製造方法を提供することにある。
本発明の他の目的は、高速書き込みおよび高速消去、長
い保持時間、および低い制御電圧の特性を有する不揮発
性電界効果メモリセルの製造方法を提供することである
。さらに特定の目的は、二段に形成された単一ゲート議
電体、およびゲート譲露体内におけるイオン注入によっ
て発生される捕捉位置を有する不揮発性電界メモリセル
の製造方法を提供することである。
本発明のその他の目的は、トランジスタチャンネルから
蓄積された電荷を分離するために、非常に薄くかつ均一
なＳｉ０２層を有する不揮発性電界効果メモリ構造を製
造するために高い再現性と単純な製法を提供するもので
ある。
本発明のさらに他の目的は、電子またはホールのいずれ
かを永久に捕捉することのできる、２段に形成された単
一ゲート誘電体を有する、持久性電界効果メモリセルの
製造方法を提供することである。
本発明のまだ他の目的は、集積回路素子のある所望領域
においてスレッショールド電圧の偏位を制御するための
方法を提供することである。
本発明のこれらおよびその他の目的は添付図に関する以
下の記述によってより明確となろう。第１図を参照する
と、一般的に設計された従来技術のＰチャンネル電界効
果メモリセルが示さる。この構造はＮ型シリコンサブス
トレート１０、そしてソースおよびドレィン領域である
２つのＰ型領域１２および１４とを有する。また該構造
はソースおよびドレィン領域の間の譲導チャンネル１７
に近接した薄いＳｉ０２の層１６し談Ｓｉ０２層の上に
おかれた窒化シリコンの層１８、および該窒化シリコン
層上におかれたゲート金属１９とから構成される。この
Ｓｉ０２ゲート層は２０から６０オングストロームの間
の範囲の厚みを有する。窒化シリコン層はより厚く〜一
般に３００から１０００オングストロームの範囲である
。ソースおよびドレィン領域は、それぞれ抵抗接触のた
めの関口部を有する厚い電界酸化物層２０および２４に
よって覆われている。電荷は二酸化シリコン／窒化シリ
コン界面上またはとの近辺で捕捉され蓄積される。この
セルはいよいよＭＮＯＳ構造として知られている。この
ような構造の制限のいくつかは従来技術の説明において
すでに記載の通りである。これらの制限は、基本的には
捕捉し得る位置の数が制限されまたピンホールをもたず
かつ均一な厚さの良質のＳｉ０２層を繰り返し製造する
ことにある。ＭＮＯＳのその他の制限は、電荷が消去能
力のない室化物層の部分内に永久に捕捉され「 これは
メモリ素子の２つの論理レベル間の実効マージンを低下
させる。第２図を参照すると、他の従来技術の電界効果
メモリセル３０が示されている。
基本的には第１図に開示した形状と同一であり〜ゲート
構造の２つの酸化物層の間にタングステンの新しい単層
３３を付加したものである。この層の目的は、２つの酸
化物議電体間の界面において捕捉中心の数を増加せしめ
ることである。さらに、この構造においてチャンネルに
近接したＳｉ０２層は厚く、一般に５０から１５０オン
グストロームの範囲にある。この構造はドーパント単層
の汝積において困難があり繰返し生産が非常に困難であ
る。ドーパント原子の合計の数はドーパント単層上に次
積され第２絶縁層の品質のために限界がある。第３図を
参照すると、第３ａ図においてそれぞれソースおよびド
レィン領域を形成する２つのＮ型領域４２および４４を
有するＰ型サブストレートが示される。
２つのＮ型領域はＰ型チャンネル領域によって分離され
ている。
このようにして第３ａ図は電界効果構造の通常の能動部
分を示すものである。第３ｂ図はトランジスタ表面上の
Ｓｉ０２の層を示すものである。
これは熟成長でそして３００から１０００オングストロ
ームの範囲の厚さを有する。このＳｉ０２層は、次いで
その濃度がチャンネル領域上のＳｉ０２一Ｓｊ界面にお
いてピークとなるように、通常のイオン注入技術を用い
て深さおよび適量が制御されながらイオンが注入される
。第３ｃ図は注入されたイオンの配置を示しそして第３
ｄ図は注入されたイオンの分布形態を示す。アルミニウ
ムイオンは本実施例の試験素子のために使用された。し
かしながら、たと１よタングステン、チタニウム、金、
モリブデンおよびクロムのような他のタイプの多くのイ
オンもまたこの目的のために使用し得る。注入の結果、
この構造は、アルミニウムイオンがサブストレート内に
あってチャンネルからチャンネル領域内に拡散して到達
するように７０ぴ○から１０００００の間の温度で１び
分から３０分間アニ−ルされる。第３ｅ図は、アニール
をした後の藤造の説明図であり、そして第３ｆ図は注入
されたイオンの新しい形態を示すものである。シリコン
内に続いて拡がるイオンの数は有限であるから「 この
拡散は素子の電気特性に重要な影響は与えない。アニー
ル工程の間、Ｓｉ０２層内に注入されたイオンはわずか
だけ移動し「 したがて、界面の酸化物側であってチャ
ンネルに近接した初期位置に本質的に保持される。次い
でこの構造は新たな酸化が行われる。この場合の新たな
層は、先に形成された他のＳｉ０２層の下に形成された
ことから、緩慢なプロセスとなりシリコン表面における
酸素原子の到達速度はかなり減ぜられる。したがって、
新規の層の厚みは制御が容易である。さらにＬ これは
最終操作の１つであるから、その高品質は不変に保持さ
れる。第３ｇ図は第２ゲート酸化物層の形成後の構造を
示すものでありそして第３ｆ図はイオン形状結課を示す
ものである。第２酸化温度を低下させることによって最
適調整のためにさらに減速することができ、またそれに
よって第１酸化物層内に注入されたイオンの移動を少な
くする付加された有利な効果を有する。新規な酸化物層
の厚みは所望の用途に関して選ぶことができる。たとえ
ば、非常に長い保持時間が重要である用途においては、
この層は比較的厚く、典型的には１００オングストロー
ムに作られ、また迅速な書き込みおよび消去時間が重要
であり保持については二菱的である用途においては厚み
は２０オングストロームまたはそれ以下に作られる。実
際に、素子は、薄い酸化物層が互いに除外されたときに
は、短時間保持メモリとして動作する。薄い酸化物層の
厚みが５から１０オングストローム以下に制御し得る容
易さは本発明の工程の別個の特徴である。第３ｉ図は、
通常の工程によって、素子のソース、ゲートおよびドレ
ィン領域上に金属接続を施した後の説明図である。
この構造はそれぞれ「サプストレート４０、ソース領域
４２、ドレィン領域４４、チャンネル領域４６、チャン
ネル領域に近接した二酸化シリコン層５５、イオンが注
入されかつ前記層５５に近接した二酸化シリコン層５０
、隣接素子から絶縁されかつフィールド領域を通じて拡
がるフィールド酸化物領域５８および６０、ゲート金属
６４、およびソ／ース電極およびドレィン電極６２およ
び６６を含む。ゲート電極上に２５から４５ボルトの範
囲の書き込みパルスが印放されると、電子は近接したト
ランジスタチャンネル領域からトンネル通過することに
なり「そして薄いＳｉ０２層を通って、注入されたイオ
ンによって作り出される状態の中の捕捉され得る厚いＳ
ｉ０２層に達する。
これによってこれらはＰ型からＮ型にチャンネルを反転
する原因となりそしてソースおよびドレィン領域に適当
なバイアスを与える（たとえば、ソースを接地しそして
ドレィン＋１０ボルトにする）と、電流はチャンネルを
通して流れる。このメモリセルのトランジスタは「オン
」になると、ゲート電極の書き込み電圧パルスの有無に
かかわらず「オン」状態に止まる。これは、チャンネル
の反転ゲート電極における書き込み電圧によらずに、そ
の電圧の適用によってゲート誘電体内部に捕捉されるよ
うに転移されかつ蓄積される電荷によるために生ずる。
このような特性は素子に不揮発性を与える。
このトランジスタを「オフ」に変える（またはメモリセ
ルの蓄積情報を消去する）ためには、書き込みパルスに
対して反対極性でほぼ数値の等しい露圧パルスをゲート
電極に加え、それによって蓄積された電荷をチャンネル
領域に引き戻し、そして反転されたチャンネルを保持す
るためのゲート誘電体における電界を残留させない。し
たがって、チャンネルは再びＰ型に誘導されそしてドレ
ィンからソースへの電流がカットオフとなる。書き込み
は、またゲートの制御電圧によって達成される、ドレィ
ン接合のアバランシェ降伏によっても実施し得る。
この電圧はアバランシェ領域内に発生した高エネルギー
電荷を誘電体内に引きつける。この領域においては、電
荷の捕捉がドレィン領域に閉止された誘電体内にのみ生
ずるといっても、これは完全なＭＯＳＦＥＴチャンネル
の誘導状態を制御するためには十分である。これは「ド
レィンとソースとの間隔が約１ミクロンであるような非
常に小さいチャンネル素子のためには特に十分である。
本実施例は基本的電界効果メモリ構造を製造するための
プロセス段階の好適な順序について開示しているといっ
ても〜 それらのプロセス段階、それらの刀風序、また
は図示された最終構造に本発明を限定する意図でないこ
とは理解されよう。
むしろ、特許請求の範囲によって限定された本発明の精
神および範囲内に含まれるようなすべての変化、変更お
よび置換のすべてをカバーするものである。
【図面の簡単な説明】
第１図は従釆技術の不揮発性電界効果メモリセルの説明
のための断面図である。 第２図はとの他の従来技術の不揮発性電界効果メモリセ
ルの説明のための断面図である。第３ａ図から第３ｉ図
は、本発明に関する不揮発性電界効果メモリセルの製断
造において使用される重要な製造工程のいくつかの段階
の順序および注入されたイオン形状を示す説明のための
一連の断面図を示すものである。なお添付図中における
主な参照数字の対応は次の通りである。 ８：従来形メモリセル、３０：従来形メモリセル、４０
：Ｐ型サブストレート「 ４２：Ｎ型領域（ソース）、
４４：Ｎ型領域（ドレイン）、４６：Ｐ型チャンネル領
域、５０：二酸化シリコン層、５５：二酸化シリコン層
、５８，６０：電界酸化物領域「 ６２：ソース電極、
６４：ゲート金属、６６：ドレィン電極。 Ｆｉｇ．１． Ｆｉｇ．２ Ｆｉ９ ３０． Ｆｉｇ．３ｂ． Ｆｉｇ ３ｃ． Ｆｉｑ．３ｄ． Ｆｉｇ３ｅ， Ｆｉｑ３ｆ． Ｆｉｇ．３９． Ｆｉｇ３ｈ． Ｆｉ９，ＳＩ

Claims (1)

    【特許請求の範囲】
  1. １ 不揮発性電界効果メモリ素子を製造するための各工
    程が、ａ シリコン半絶縁性サブストレート上に、ソー
    ス領域を含む電界効果トランジスタ能動領域を形成する
    工程、ｂ 前記ゲート領域の上部に第１の二酸化シリコ
    ン層を形成する工程、ｃ 不揮発性メモリ動作に必要な
    電荷捕捉位置としての注入イオンを得るために、シリコ
    ン界面付近の前記二酸化シリコン層内にイオンを注入す
    る工程、ｄ 前記サブストレート内に達している前記イ
    オンの拡散には十分であるが前記第１の二酸化シリコン
    ン層内に注入されたイオンの分布には重大な影響を与え
    ないように前以つて定められた高温で、かつ非酸化性雰
    囲気中で前記素子構造を熱処理（アニール）する工程、
    ｅ 前記第１の二酸化シリコン層の下部に第２の二酸化
    シリコン層を熱成長させる工程、であることを特徴とす
    る、不揮発性電界効果メモリ素子の製造方法。
JP51156626A 1975-12-30 1976-12-27 不揮発性電界効果半導体メモリ素子の製造方法 Expired JPS606111B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US645150 1975-12-30
US05/645,150 US4047974A (en) 1975-12-30 1975-12-30 Process for fabricating non-volatile field effect semiconductor memory structure utilizing implanted ions to induce trapping states

Publications (2)

Publication Number Publication Date
JPS5283076A JPS5283076A (en) 1977-07-11
JPS606111B2 true JPS606111B2 (ja) 1985-02-15

Family

ID=24587812

Family Applications (1)

Application Number Title Priority Date Filing Date
JP51156626A Expired JPS606111B2 (ja) 1975-12-30 1976-12-27 不揮発性電界効果半導体メモリ素子の製造方法

Country Status (2)

Country Link
US (1) US4047974A (ja)
JP (1) JPS606111B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6183510A (ja) * 1984-10-01 1986-04-28 Furukawa Electric Co Ltd:The 光アンダ−カ−ペツトケ−ブル

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5927110B2 (ja) * 1975-08-22 1984-07-03 セイコーエプソン株式会社 半導体装置の製造方法
US4104675A (en) * 1977-06-21 1978-08-01 International Business Machines Corporation Moderate field hole and electron injection from one interface of MIM or MIS structures
US4143393A (en) * 1977-06-21 1979-03-06 International Business Machines Corporation High field capacitor structure employing a carrier trapping region
US4132998A (en) * 1977-08-29 1979-01-02 Rca Corp. Insulated gate field effect transistor having a deep channel portion more highly doped than the substrate
US4305086A (en) * 1978-01-30 1981-12-08 Rca Corporation MNOS Memory device and method of manufacture
NL7902247A (nl) * 1978-03-25 1979-09-27 Fujitsu Ltd Metaal-isolator-halfgeleidertype halfgeleiderinrich- ting en werkwijze voor het vervaardigen ervan.
US4197144A (en) * 1978-09-21 1980-04-08 General Electric Company Method for improving writing of information in memory targets
US4217601A (en) * 1979-02-15 1980-08-12 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
USRE31083E (en) * 1979-02-15 1982-11-16 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
US4249962A (en) * 1979-09-11 1981-02-10 Western Electric Company, Inc. Method of removing contaminating impurities from device areas in a semiconductor wafer
JPS5836506B2 (ja) * 1980-11-20 1983-08-09 富士通株式会社 半導体記憶装置
DE3138960A1 (de) * 1981-09-30 1983-04-14 Siemens AG, 1000 Berlin und 8000 München Verfahren zur erzeugung elektrisch leitender schichten
US4939559A (en) * 1981-12-14 1990-07-03 International Business Machines Corporation Dual electron injector structures using a conductive oxide between injectors
US4558344A (en) * 1982-01-29 1985-12-10 Seeq Technology, Inc. Electrically-programmable and electrically-erasable MOS memory device
US4596068A (en) * 1983-12-28 1986-06-24 Harris Corporation Process for minimizing boron depletion in N-channel FET at the silicon-silicon oxide interface
US4679308A (en) * 1984-12-14 1987-07-14 Honeywell Inc. Process for controlling mobile ion contamination in semiconductor devices
US4634473A (en) * 1985-09-09 1987-01-06 Rca Corporation Method for fabricating a radiation hardened oxide having structural damage
US5243212A (en) * 1987-12-22 1993-09-07 Siliconix Incorporated Transistor with a charge induced drain extension
US5108940A (en) * 1987-12-22 1992-04-28 Siliconix, Inc. MOS transistor with a charge induced drain extension
CA1276314C (en) * 1988-03-24 1990-11-13 Alexander Kalnitsky Silicon ion implanted semiconductor device
US5047361A (en) * 1989-06-30 1991-09-10 Texas Instruments Incorporated NMOS transistor having inversion layer source/drain contacts
US5162880A (en) * 1989-09-27 1992-11-10 Kabushiki Kaisha Toshiba Nonvolatile memory cell having gate insulation film with carrier traps therein
US5264380A (en) * 1989-12-18 1993-11-23 Motorola, Inc. Method of making an MOS transistor having improved transconductance and short channel characteristics
IT1252025B (it) * 1991-11-29 1995-05-27 Sgs Thomson Microelectronics Procedimento per la realizzazione di celle di memoria a sola lettura programmabili e cancellabili elettricamente a singolo livello di polisilicio
US5418174A (en) * 1992-06-26 1995-05-23 Sgs-Thomson Microelectronics, Inc. Method of forming radiation hard integrated circuits
US5387530A (en) * 1993-06-29 1995-02-07 Digital Equipment Corporation Threshold optimization for soi transistors through use of negative charge in the gate oxide
US5407850A (en) * 1993-06-29 1995-04-18 Digital Equipment Corporation SOI transistor threshold optimization by use of gate oxide having positive charge
JP3613594B2 (ja) 1993-08-19 2005-01-26 株式会社ルネサステクノロジ 半導体素子およびこれを用いた半導体記憶装置
DE69316628T2 (de) * 1993-11-29 1998-05-07 Sgs Thomson Microelectronics Flüchtige Speicherzelle
KR100192391B1 (ko) * 1994-03-04 1999-06-15 구본준 전하전송자 인젝션 트랜지스터
DE19600422C1 (de) * 1996-01-08 1997-08-21 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19600423C2 (de) 1996-01-08 2001-07-05 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19652547C2 (de) 1996-12-17 2002-04-25 Infineon Technologies Ag Speicherzellenanordnung mit Grabenstruktur und einem Gatedielektrikum, das ein Material mit Ladungsträger-Haftstellen enthält, und Verfahren zu deren Herstellung
JP4538693B2 (ja) 1998-01-26 2010-09-08 ソニー株式会社 メモリ素子およびその製造方法
US6136669A (en) * 1998-07-21 2000-10-24 International Business Machines Corporation Mobile charge immune process
US6358819B1 (en) 1998-12-15 2002-03-19 Lsi Logic Corporation Dual gate oxide process for deep submicron ICS
US6593195B1 (en) * 1999-02-01 2003-07-15 Agere Systems Inc Stable memory device that utilizes ion positioning to control state of the memory device
US6548825B1 (en) * 1999-06-04 2003-04-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device including barrier layer having dispersed particles
US6724655B2 (en) * 2000-06-22 2004-04-20 Progressant Technologies, Inc. Memory cell using negative differential resistance field effect transistors
US6518589B2 (en) 2000-06-22 2003-02-11 Progressant Technologies, Inc. Dual mode FET & logic circuit having negative differential resistance mode
US6559470B2 (en) 2000-06-22 2003-05-06 Progressed Technologies, Inc. Negative differential resistance field effect transistor (NDR-FET) and circuits using the same
US6594193B2 (en) 2000-06-22 2003-07-15 Progressent Technologies, Inc. Charge pump for negative differential resistance transistor
US6596617B1 (en) 2000-06-22 2003-07-22 Progressant Technologies, Inc. CMOS compatible process for making a tunable negative differential resistance (NDR) device
US6479862B1 (en) 2000-06-22 2002-11-12 Progressant Technologies, Inc. Charge trapping device and method for implementing a transistor having a negative differential resistance mode
US6754104B2 (en) * 2000-06-22 2004-06-22 Progressant Technologies, Inc. Insulated-gate field-effect transistor integrated with negative differential resistance (NDR) FET
US6512274B1 (en) 2000-06-22 2003-01-28 Progressant Technologies, Inc. CMOS-process compatible, tunable NDR (negative differential resistance) device and method of operating same
US7453083B2 (en) * 2001-12-21 2008-11-18 Synopsys, Inc. Negative differential resistance field effect transistor for implementing a pull up element in a memory cell
US6933548B1 (en) 2001-12-21 2005-08-23 Synopsys, Inc. Negative differential resistance load element
US7098472B2 (en) * 2002-06-28 2006-08-29 Progressant Technologies, Inc. Negative differential resistance (NDR) elements and memory device using the same
US6567292B1 (en) 2002-06-28 2003-05-20 Progressant Technologies, Inc. Negative differential resistance (NDR) element and memory with reduced soft error rate
US6912151B2 (en) * 2002-06-28 2005-06-28 Synopsys, Inc. Negative differential resistance (NDR) based memory device with reduced body effects
US7095659B2 (en) * 2002-06-28 2006-08-22 Progressant Technologies, Inc. Variable voltage supply bias and methods for negative differential resistance (NDR) based memory device
US6853035B1 (en) * 2002-06-28 2005-02-08 Synopsys, Inc. Negative differential resistance (NDR) memory device with reduced soft error rate
US6795337B2 (en) * 2002-06-28 2004-09-21 Progressant Technologies, Inc. Negative differential resistance (NDR) elements and memory device using the same
US6847562B2 (en) * 2002-06-28 2005-01-25 Progressant Technologies, Inc. Enhanced read and write methods for negative differential resistance (NDR) based memory device
US6864104B2 (en) * 2002-06-28 2005-03-08 Progressant Technologies, Inc. Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects
DE10240893A1 (de) * 2002-09-04 2004-03-18 Infineon Technologies Ag Verfahren zur Herstellung von SONOS-Speicherzellen, SONOS-Speicherzelle und Speicherzellenfeld
US6849483B2 (en) * 2002-12-09 2005-02-01 Progressant Technologies, Inc. Charge trapping device and method of forming the same
US6806117B2 (en) * 2002-12-09 2004-10-19 Progressant Technologies, Inc. Methods of testing/stressing a charge trapping device
US6980467B2 (en) * 2002-12-09 2005-12-27 Progressant Technologies, Inc. Method of forming a negative differential resistance device
US7012833B2 (en) * 2002-12-09 2006-03-14 Progressant Technologies, Inc. Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs)
US6979580B2 (en) 2002-12-09 2005-12-27 Progressant Technologies, Inc. Process for controlling performance characteristics of a negative differential resistance (NDR) device
US6812084B2 (en) * 2002-12-09 2004-11-02 Progressant Technologies, Inc. Adaptive negative differential resistance device
US7005711B2 (en) * 2002-12-20 2006-02-28 Progressant Technologies, Inc. N-channel pull-up element and logic circuit
KR100540478B1 (ko) * 2004-03-22 2006-01-11 주식회사 하이닉스반도체 전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리셀 트랜지스터 및 그 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3328210A (en) * 1964-10-26 1967-06-27 North American Aviation Inc Method of treating semiconductor device by ionic bombardment
US3500142A (en) * 1967-06-05 1970-03-10 Bell Telephone Labor Inc Field effect semiconductor apparatus with memory involving entrapment of charge carriers
US3906296A (en) * 1969-08-11 1975-09-16 Nasa Stored charge transistor
US3878549A (en) * 1970-10-27 1975-04-15 Shumpei Yamazaki Semiconductor memories
US3895965A (en) * 1971-05-24 1975-07-22 Bell Telephone Labor Inc Method of forming buried layers by ion implantation
US3922710A (en) * 1971-12-17 1975-11-25 Matsushita Electronics Corp Semiconductor memory device
CA974657A (en) * 1971-12-28 1975-09-16 Matsushita Electric Industrial Co., Ltd. Switching device equipped with a semiconductor memory element
US3877054A (en) * 1973-03-01 1975-04-08 Bell Telephone Labor Inc Semiconductor memory apparatus with a multilayer insulator contacting the semiconductor
US3945031A (en) * 1973-12-10 1976-03-16 Bell Telephone Laboratories, Incorporated Charge effects in doped silicon dioxide
US3925107A (en) * 1974-11-11 1975-12-09 Ibm Method of stabilizing mos devices
US3933530A (en) * 1975-01-28 1976-01-20 Rca Corporation Method of radiation hardening and gettering semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6183510A (ja) * 1984-10-01 1986-04-28 Furukawa Electric Co Ltd:The 光アンダ−カ−ペツトケ−ブル

Also Published As

Publication number Publication date
US4047974A (en) 1977-09-13
JPS5283076A (en) 1977-07-11

Similar Documents

Publication Publication Date Title
JPS606111B2 (ja) 不揮発性電界効果半導体メモリ素子の製造方法
US4115914A (en) Electrically erasable non-volatile semiconductor memory
US4939559A (en) Dual electron injector structures using a conductive oxide between injectors
King et al. MOS memory using germanium nanocrystals formed by thermal oxidation of Si1-xGex
JPS5927111B2 (ja) 半導体デバイスの製造方法
US20080217683A1 (en) Self-aligned double layered silicon-metal nanocrystal memory element, method for fabricating the same, and memory having the memory element
US4257056A (en) Electrically erasable read only memory
US4454524A (en) Device having implantation for controlling gate parasitic action
US4717943A (en) Charge storage structure for nonvolatile memories
US4198252A (en) MNOS memory device
KR930020733A (ko) 반도체 장치 제조방법
US4868618A (en) Ion implanted semiconductor device
JP2002118184A (ja) 不揮発性半導体記憶装置の動作方法
JPS5948557B2 (ja) デユアル電子インジエクタを有する構造体
US3788894A (en) Method of manufacturing an mnos storage element
EP0081626B1 (en) Dual electron injector structure and semiconductor memory device including a dual electron injector structure
JPH05206412A (ja) 半導体メモリー装置およびその作製方法
CA1247740A (en) Floating gate device using a composite dielectric
JPS6364061B2 (ja)
JPS5966171A (ja) 半導体装置
JPH02174171A (ja) 半導体記憶装置
JPS6136976A (ja) 半導体記憶装置の製造方法
KR20060112572A (ko) 백―바이어스를 이용하여 ｓｏｉ 기판에 형성된 플래시블록을 소거하기 위한 플래시 메모리 소자의 제조 방법, 그소거 방법 및 그 구조.
JPS6235572A (ja) 半導体不揮発性メモリ素子
EP0069233A2 (en) Memory array and methods of making same