JPS5948557B2 - デユアル電子インジエクタを有する構造体 - Google Patents
デユアル電子インジエクタを有する構造体Info
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- JPS5948557B2 JPS5948557B2 JP56002760A JP276081A JPS5948557B2 JP S5948557 B2 JPS5948557 B2 JP S5948557B2 JP 56002760 A JP56002760 A JP 56002760A JP 276081 A JP276081 A JP 276081A JP S5948557 B2 JPS5948557 B2 JP S5948557B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7882—Programmable transistors with only two possible levels of programmation charging by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は改良されたデュアル・インジェクタ不揮発性メ
モリ・デバイスに関する。
モリ・デバイスに関する。
より具体的には本発明はデュアル・インジェクタが制御
ゲート及びフローティング・ゲートに対してスタックの
中に垂直に配置された不揮発性メモリ・デバイスに係る
。最近Ｓｉの豊富なＳｉＯ。
ゲート及びフローティング・ゲートに対してスタックの
中に垂直に配置された不揮発性メモリ・デバイスに係る
。最近Ｓｉの豊富なＳｉＯ。
層及びＳｉの豊富なＳｉ３Ｎ４層がＳｉＯ。絶縁体の上
面に付着された半導体構造が現われている。Ｓｉの豊富
な層は緩やかな電界においてＳｉＯ２層中に大きな電子
電流を注入するのに役立つ。これらの構造は不揮発性の
半導体メモリ・デバイスで使用するのに適当である事が
見い出されている。米国特許第４１０４６７５号は、他
方のコンタクトからのホール又は電子の注入を同時に伴
なわずに一方のコンタクトからのホール又は電子の注入
の可能な電荷蓄積デバイスを作るために、Ｓｉ濃度に勾
配があリバンド・ギャップに勾配のある構造を使つたデ
バイスを開示している。
面に付着された半導体構造が現われている。Ｓｉの豊富
な層は緩やかな電界においてＳｉＯ２層中に大きな電子
電流を注入するのに役立つ。これらの構造は不揮発性の
半導体メモリ・デバイスで使用するのに適当である事が
見い出されている。米国特許第４１０４６７５号は、他
方のコンタクトからのホール又は電子の注入を同時に伴
なわずに一方のコンタクトからのホール又は電子の注入
の可能な電荷蓄積デバイスを作るために、Ｓｉ濃度に勾
配があリバンド・ギャップに勾配のある構造を使つたデ
バイスを開示している。
この文献はメモリ機能を実行するＧＯＭＯＳにおいてバ
ンド・ギャップの減少を利用した構造を示す。ＧＯＭＯ
Ｓ構造はＦＥＴ構造中のＳｉ−ＳｉＯ２界面近くのホー
ル・トラツピングを利用する。「書込み」ステップは、
緩やかな正電圧バイアスの下でのゲート電極からのホー
ルの注入及びＳｉ−ＳｉＯ、界面への移動とそこで正に
帯電したホールのいくつかが非常に安定にトラップされ
る事に関連している。「消去」ステップは、緩やかな負
電圧バイアスの下でのゲート電’極からの電子の注入及
びＳｉ−ＳｉＯ。界面への移動とそこでトラップされて
いるホールを電子が非常にすみやかに消滅させる事に関
係している。「読取り」動作は、Ｓｉ−ＳｉＯ。界面近
くの酸化物領域の電荷状態を感知するためにシリコン表
面のコンダク・タンスを使用し、この領域のそれ以上の
帯電を防ぐために低いゲート電圧を使用する。濃度に勾
配又は段差を有する構造は、比較的厚い熱酸化ＳｉＯ２
層の上に、順次に過剰Ｓｉ含有量が増加するようにいく
つかのＣＶＤＳｉＯ２層を形成する事によつて製造して
もよい。
ンド・ギャップの減少を利用した構造を示す。ＧＯＭＯ
Ｓ構造はＦＥＴ構造中のＳｉ−ＳｉＯ２界面近くのホー
ル・トラツピングを利用する。「書込み」ステップは、
緩やかな正電圧バイアスの下でのゲート電極からのホー
ルの注入及びＳｉ−ＳｉＯ、界面への移動とそこで正に
帯電したホールのいくつかが非常に安定にトラップされ
る事に関連している。「消去」ステップは、緩やかな負
電圧バイアスの下でのゲート電’極からの電子の注入及
びＳｉ−ＳｉＯ。界面への移動とそこでトラップされて
いるホールを電子が非常にすみやかに消滅させる事に関
係している。「読取り」動作は、Ｓｉ−ＳｉＯ。界面近
くの酸化物領域の電荷状態を感知するためにシリコン表
面のコンダク・タンスを使用し、この領域のそれ以上の
帯電を防ぐために低いゲート電圧を使用する。濃度に勾
配又は段差を有する構造は、比較的厚い熱酸化ＳｉＯ２
層の上に、順次に過剰Ｓｉ含有量が増加するようにいく
つかのＣＶＤＳｉＯ２層を形成する事によつて製造して
もよい。
階段状構造の場合は、Ｓｉ濃度一定の１つ又は２以上の
層が使用される。この構造は熱酸化ＳｉＯ２層中にＳｉ
イオンを制御して注入する事によつても製造できる。ま
たこの構造はＳｉ含有量に勾配を付けたＳｉＯ２のプラ
ズマ付着層を使用して製造する事もできる。実際のバン
ド・ギヤツプ減少又は実効的なバンド・ギヤツプ減少（
例えばトラツプ・アシステツド・トンネリング）により
ゲート電極からのキヤリア注入を強化した他の絶縁層も
可能である。米国特許第４１０４６７５号に示される構
造を有するデバイスは、プロセス依存性のある電荷トラ
ツプ領域を有するという限界があり、ホールの通過によ
るＳｉ−ＳｉＯ２界面における表面状態の増加の害を受
け、トラツプされたホールの存在によるＳｉ基板からの
ホツト・キヤリアの注入に敏感であり、最初にホールが
存在しなければトラツプが電子を捕獲しないのでホール
注入とトラツピングが最初の，動作である事を必要とす
る。
層が使用される。この構造は熱酸化ＳｉＯ２層中にＳｉ
イオンを制御して注入する事によつても製造できる。ま
たこの構造はＳｉ含有量に勾配を付けたＳｉＯ２のプラ
ズマ付着層を使用して製造する事もできる。実際のバン
ド・ギヤツプ減少又は実効的なバンド・ギヤツプ減少（
例えばトラツプ・アシステツド・トンネリング）により
ゲート電極からのキヤリア注入を強化した他の絶縁層も
可能である。米国特許第４１０４６７５号に示される構
造を有するデバイスは、プロセス依存性のある電荷トラ
ツプ領域を有するという限界があり、ホールの通過によ
るＳｉ−ＳｉＯ２界面における表面状態の増加の害を受
け、トラツプされたホールの存在によるＳｉ基板からの
ホツト・キヤリアの注入に敏感であり、最初にホールが
存在しなければトラツプが電子を捕獲しないのでホール
注入とトラツピングが最初の，動作である事を必要とす
る。
本発明と同一出願人による米国特許出願第０１２２７９
号に電荷蓄積デバイスを作るための改良されたＳｉ濃度
の勾配又は階段付き構造が示されている。
号に電荷蓄積デバイスを作るための改良されたＳｉ濃度
の勾配又は階段付き構造が示されている。
これは他方のコンタクトからの電子又はホールの注入を
補償する事なく一方のコンタクトからホール又は電子を
注入する事が可能である。その改良点はシリコン半導体
部材に隣接する厚い絶縁体領域中に電荷トラツプ層を含
ませた事である。トラツプ層は、この層からＳｉ基板へ
のトラツプされたキヤリアのトンネリングを阻止するた
めにＳｉ一絶縁体界面から約５０Å以上の距離に位置し
ている。このトラツプ層は出来る限り１００％に近い効
率で電子（書込み動作）又はホール（消去動作）のいず
れかを捕獲及び蓄積する。
補償する事なく一方のコンタクトからホール又は電子を
注入する事が可能である。その改良点はシリコン半導体
部材に隣接する厚い絶縁体領域中に電荷トラツプ層を含
ませた事である。トラツプ層は、この層からＳｉ基板へ
のトラツプされたキヤリアのトンネリングを阻止するた
めにＳｉ一絶縁体界面から約５０Å以上の距離に位置し
ている。このトラツプ層は出来る限り１００％に近い効
率で電子（書込み動作）又はホール（消去動作）のいず
れかを捕獲及び蓄積する。
金属一絶縁体一半導体構造にこの発明を用いた新規な電
気的に変更可能な読取専用メモリ （ＥＡＲＯＭ）デバ
イスを以下説明する。その構造は、比較的厚い熱酸化Ｓ
ｉＯ２の上に順次に過剰Ｓｉ含有量が増加するようにい
くつかの熱分解又はＣＶＤ（７）ＳｉＯ２層を形成する
事によつて製造される。
気的に変更可能な読取専用メモリ （ＥＡＲＯＭ）デバ
イスを以下説明する。その構造は、比較的厚い熱酸化Ｓ
ｉＯ２の上に順次に過剰Ｓｉ含有量が増加するようにい
くつかの熱分解又はＣＶＤ（７）ＳｉＯ２層を形成する
事によつて製造される。
トラツプ層は比較的厚い熱酸化ＳｉＯ２層への制御され
た不純物イオン注入、不純物拡散、又は熱酸化ＳｉＯ２
上への不純物の付着によつて形成され、化学量論的組成
のＣＶＤＳｉＯ２がそれをＳｉの豊富なＣＶＤＳｉＯ２
層から成るインジエクタ領域から分離する。これらの構
造は、反対の極性の場合少数のホールしか注入されない
ので、良好な単一キヤリア電子インジエクタでしかない
という限界を有する。
た不純物イオン注入、不純物拡散、又は熱酸化ＳｉＯ２
上への不純物の付着によつて形成され、化学量論的組成
のＣＶＤＳｉＯ２がそれをＳｉの豊富なＣＶＤＳｉＯ２
層から成るインジエクタ領域から分離する。これらの構
造は、反対の極性の場合少数のホールしか注入されない
ので、良好な単一キヤリア電子インジエクタでしかない
という限界を有する。
従つてメモリ・デバイスで用いた時「消去」時間は書込
み時間（数ミリ秒）に比べて長い（数分）。例えばＤ．
Ｊ．ＤｉＭａｒｉａ，．６ＧｒａｄｅｄＯｒＳｔｅｐｐ
ｅｄＥｎｅｒｇｙＢａｎｄ−ＧａｐＩｎｓｕｌａｔＯｒ
ＭＩＳＳｔｒｕｃｔｕｒｅ５（ＧＩ−ＭＩＳＯｒＳＩ−
ＭＩＳ）゛、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、５０、５８２
６、（１９７９）及びＤ．Ｊ．ＤｉＭａｒｉａ他、″Ｈ
ｉｇｈＣｕｎ−ＥｎｔＩｎｊｅｃｔｉＯｎｉｎｔＯＳｉ
Ｏ２ＦｒＯｍＳｉＲｉｃｈＳｉＯ２ＦｉｌｍｓａｎｄＥ
ｘｐｅｒｉｍｅｎｔａｌＡｐｐｌｉＣａｔｉＯｎｓ″、
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．（１９８０年５月号掲載）を
参照されたい。本発明は前述の先行技術の単一インジエ
クタ構造の改良である。この改良は絶縁層中のトラツプ
層又はフローテイング・ゲート構造に近接して垂直方向
に第２のインジエクタを付加する事である。このように
設けられたデユアル・インジエクタ構造は、付加された
底部インジエクタを用いて、トラツプされた電子を実際
に放出しこれらを上部ゲート・コンタクトで集める事に
よつて、反対極性の場合に電子の注入と同じ位に容易に
ホールを効果的に注入できる。従つてメモリ・デバイス
として用いた時、それは単一インジエクタ・メモリ・デ
バイスで得られる書込み時間に等しい消去時間を与える
であろう。デユアル・インジエクタを用いた構造の例は
メモリ機能を実行するためのＭＧＯＳＦＥＴである。よ
り具体的にはＭＧＯＳ構造はＦＥＴ構成中のゲート構造
のＳｉ−ＳｉＯ２界面近くの電荷トラツプ層又はフロー
テイング・ゲートを用いる。本発明により期待されるメ
モリにおいて、デバイスのトラツプ層又はフローテイン
グ・ゲートと制御ゲートとの間にＳｉの豊富なＳｉＯ２
−ＳｉＯ２−Ｓｉの豊富なＳｉＯ２の層が設けられる。
この絶縁体の積層体は以後デユアル電子インジエクタ構
造（ＤＥＩＳ）と呼ぶ。書込み又は消去は各々負又は正
の電圧を制御ゲートに印加する事により実行される。制
御ゲートは上部インジエクタからフローテイング・ゲー
トに電子を注入し又は底部インジエクタから制御ゲート
に電子を戻す。他のデユアル・インジエクタ・フローテ
イング・ゲート・メモリ・デバイスは例えば米国特許第
４０３７２４２号、第４０３５８２０号及び第４１４２
２５１号において公知である。
み時間（数ミリ秒）に比べて長い（数分）。例えばＤ．
Ｊ．ＤｉＭａｒｉａ，．６ＧｒａｄｅｄＯｒＳｔｅｐｐ
ｅｄＥｎｅｒｇｙＢａｎｄ−ＧａｐＩｎｓｕｌａｔＯｒ
ＭＩＳＳｔｒｕｃｔｕｒｅ５（ＧＩ−ＭＩＳＯｒＳＩ−
ＭＩＳ）゛、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、５０、５８２
６、（１９７９）及びＤ．Ｊ．ＤｉＭａｒｉａ他、″Ｈ
ｉｇｈＣｕｎ−ＥｎｔＩｎｊｅｃｔｉＯｎｉｎｔＯＳｉ
Ｏ２ＦｒＯｍＳｉＲｉｃｈＳｉＯ２ＦｉｌｍｓａｎｄＥ
ｘｐｅｒｉｍｅｎｔａｌＡｐｐｌｉＣａｔｉＯｎｓ″、
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．（１９８０年５月号掲載）を
参照されたい。本発明は前述の先行技術の単一インジエ
クタ構造の改良である。この改良は絶縁層中のトラツプ
層又はフローテイング・ゲート構造に近接して垂直方向
に第２のインジエクタを付加する事である。このように
設けられたデユアル・インジエクタ構造は、付加された
底部インジエクタを用いて、トラツプされた電子を実際
に放出しこれらを上部ゲート・コンタクトで集める事に
よつて、反対極性の場合に電子の注入と同じ位に容易に
ホールを効果的に注入できる。従つてメモリ・デバイス
として用いた時、それは単一インジエクタ・メモリ・デ
バイスで得られる書込み時間に等しい消去時間を与える
であろう。デユアル・インジエクタを用いた構造の例は
メモリ機能を実行するためのＭＧＯＳＦＥＴである。よ
り具体的にはＭＧＯＳ構造はＦＥＴ構成中のゲート構造
のＳｉ−ＳｉＯ２界面近くの電荷トラツプ層又はフロー
テイング・ゲートを用いる。本発明により期待されるメ
モリにおいて、デバイスのトラツプ層又はフローテイン
グ・ゲートと制御ゲートとの間にＳｉの豊富なＳｉＯ２
−ＳｉＯ２−Ｓｉの豊富なＳｉＯ２の層が設けられる。
この絶縁体の積層体は以後デユアル電子インジエクタ構
造（ＤＥＩＳ）と呼ぶ。書込み又は消去は各々負又は正
の電圧を制御ゲートに印加する事により実行される。制
御ゲートは上部インジエクタからフローテイング・ゲー
トに電子を注入し又は底部インジエクタから制御ゲート
に電子を戻す。他のデユアル・インジエクタ・フローテ
イング・ゲート・メモリ・デバイスは例えば米国特許第
４０３７２４２号、第４０３５８２０号及び第４１４２
２５１号において公知である。
しかし、これら全てのデバイスは水平配置のインジエク
タ及びフローテイング・ゲートを示している。それらは
シリコン基板中の２つのｐ−ｎ接合に関する必要及び書
込み又は消去動作を生じさせるためのその間におけるア
バランシユの発生に基づいている。アバランシユの間、
ホツト・キヤリアの一部が基板Ｓｉ−ＳｉＯ。界面Ｊの
エネルギー障壁に打ち勝ち、ＳｉＯ。層中に移動し、そ
して適当なゲート・バイアスの影響下でフローテイング
・ゲートに至りトラツプされる。Ｓｉ−ＳｉＯ２界面近
くのＳｉＯ２層中のホールのトラツピングの高い確率に
より、このデバイスはこのトラ・ツプされた電荷による
電界の減少により多数回サイクルする事は期待されない
。これはホール・インジエクタの消去動作を限界付ける
。さらに別の欠点は水平の構成から生じ、これは設計の
柔軟性を制限し、そしてアバランシユ期間中の大きなＳ
ｉ．電流のための書込み及び消去動作に高い電力が必要
である。本発明は先行技術に対するこれらの有害な欠点
を克服する。第１図を参照すると、不揮発性ｎチヤネル
ＦＥＴメモリ・デバイスのデユアル電子インジエクタは
、ポリシリコン又は金属のゲート領域２の下に隣接する
Ｓｉの豊富な（Ｓｉリツチな）ＳｉＯ。
タ及びフローテイング・ゲートを示している。それらは
シリコン基板中の２つのｐ−ｎ接合に関する必要及び書
込み又は消去動作を生じさせるためのその間におけるア
バランシユの発生に基づいている。アバランシユの間、
ホツト・キヤリアの一部が基板Ｓｉ−ＳｉＯ。界面Ｊの
エネルギー障壁に打ち勝ち、ＳｉＯ。層中に移動し、そ
して適当なゲート・バイアスの影響下でフローテイング
・ゲートに至りトラツプされる。Ｓｉ−ＳｉＯ２界面近
くのＳｉＯ２層中のホールのトラツピングの高い確率に
より、このデバイスはこのトラ・ツプされた電荷による
電界の減少により多数回サイクルする事は期待されない
。これはホール・インジエクタの消去動作を限界付ける
。さらに別の欠点は水平の構成から生じ、これは設計の
柔軟性を制限し、そしてアバランシユ期間中の大きなＳ
ｉ．電流のための書込み及び消去動作に高い電力が必要
である。本発明は先行技術に対するこれらの有害な欠点
を克服する。第１図を参照すると、不揮発性ｎチヤネル
ＦＥＴメモリ・デバイスのデユアル電子インジエクタは
、ポリシリコン又は金属のゲート領域２の下に隣接する
Ｓｉの豊富な（Ｓｉリツチな）ＳｉＯ。
領域１、フローテイング・ゲート領域４の上に隣接する
第２のＳｉの豊富なＳｉＯ。領域３より成る。Ｓｉの豊
富なＳｉＯ。領域１及び３はＳｉの濃度を変化させてＳ
ｉＯ。層のＣＶＤにより形成される。Ｓｉの豊富なＳｉ
Ｏ。層はＳｉの濃度が勾配を有するか又は階段状である
。各層の過剰Ｓｉの濃度、各層の厚さ、及び層の数は設
計上の選択の問題である。Ｓｉの豊富なＳｉＯ。領域の
Ｓｉ含有量を増加させる事は電子注入能力を強化し、そ
れによつて書込み及び／又は消去の電圧及び／又は時間
を減少させる。もちろんＳｉ含有量を１００％にまで増
加させる事は何ら注入を強化しない事は当業者の知る所
であろう。好ましい過剰Ｓｉ含有量は約４６％〜約６０
％原子Ｓｉである。インジエクタの動作はインジエクタ
の厚さ （１００Λ〜１０００Λ）又は数％以内の正確
なＳｉ含有量にそれ程敏感ではない。というのは高抵抗
のＳｉＯ。中の低抵抗のＳｉの豊富なＳｉＯ。層の界面
が電子注入現象を制御するからである。何かの応用でも
し必要ならばＳｉの豊富なＳｉＯ。のＳｉ含有量を減少
させる事によつて書込み及び／又は消去時間を増加させ
る事ができる。良好な実施例においてデバイスは次のよ
うに製造される。
第２のＳｉの豊富なＳｉＯ。領域３より成る。Ｓｉの豊
富なＳｉＯ。領域１及び３はＳｉの濃度を変化させてＳ
ｉＯ。層のＣＶＤにより形成される。Ｓｉの豊富なＳｉ
Ｏ。層はＳｉの濃度が勾配を有するか又は階段状である
。各層の過剰Ｓｉの濃度、各層の厚さ、及び層の数は設
計上の選択の問題である。Ｓｉの豊富なＳｉＯ。領域の
Ｓｉ含有量を増加させる事は電子注入能力を強化し、そ
れによつて書込み及び／又は消去の電圧及び／又は時間
を減少させる。もちろんＳｉ含有量を１００％にまで増
加させる事は何ら注入を強化しない事は当業者の知る所
であろう。好ましい過剰Ｓｉ含有量は約４６％〜約６０
％原子Ｓｉである。インジエクタの動作はインジエクタ
の厚さ （１００Λ〜１０００Λ）又は数％以内の正確
なＳｉ含有量にそれ程敏感ではない。というのは高抵抗
のＳｉＯ。中の低抵抗のＳｉの豊富なＳｉＯ。層の界面
が電子注入現象を制御するからである。何かの応用でも
し必要ならばＳｉの豊富なＳｉＯ。のＳｉ含有量を減少
させる事によつて書込み及び／又は消去時間を増加させ
る事ができる。良好な実施例においてデバイスは次のよ
うに製造される。
ＤＥＩＳスタツクは、７００℃において熱化学蒸着（Ｃ
ＶＤ）を用い又は３００〜４００℃の低温においてプラ
ズマ・エンハンスドＣＶＤ（ＰＥＣＶＤ）を用いて、Ｓ
ｉの豊富なＳｉＯ２、ＳｉＯ２、及びＳｉの豊富なＳｉ
Ｏ２の層を単結晶Ｓｉ、多結晶Ｓｉ又は金属表面上に付
着する事により形成し得る。
ＶＤ）を用い又は３００〜４００℃の低温においてプラ
ズマ・エンハンスドＣＶＤ（ＰＥＣＶＤ）を用いて、Ｓ
ｉの豊富なＳｉＯ２、ＳｉＯ２、及びＳｉの豊富なＳｉ
Ｏ２の層を単結晶Ｓｉ、多結晶Ｓｉ又は金属表面上に付
着する事により形成し得る。
第２図〜第４図のＣＶＤ構造の場合、Ｓｉの豊富なＳｉ
Ｏ。インジェクタ形成のための気相中のＮ。ＯＣ７）Ｓ
ｉＨ，に対する濃度の比Ｒ。は３であり、これは化学量
論的組成のＳｉＯ。よりも原子Ｓｉが１３％過剰なもの
に相当する。ＣＶＤＳｉＯ２層の場合Ｒ。は１００に等
しかつた。ＲＯ＝１０の場合Ｓｉが７％過剰の注入効率
の低いＳｉの豊富なＳｉＯ。インジエクタが得られた。
ＤＥＩＳ構造を１０００℃で３０分間Ｎ２ヰでアニール
する事はインジエクタ効率に影響を与えないが、第２図
〜第４図で観察される電荷トラツプのたなを取り除く。
第１図のＦＥＴＤＥＩＳ構造は、各々− ＩＯＶ〜 一
３０Ｖ又は＋１０Ｖ〜＋３０Ｖの低いゲート電圧を用い
て書込みモード又は消去モードに置かれる。正確な電圧
の大きさはデバイスの構成に依存する。容量性結合最適
化の用いられるデバイス・セルにおいては、この範囲の
正電圧がドレイン電極又はゲート電極のいずれかに加え
られ、制御ゲートは書込み（又は消去）動作の場合フロ
ーテイング・ゲートよりも低い（又は高い）電位になる
。フローテイング・ゲートが正又は負に帯電すると、デ
バイスは制御ゲートに０又は＋５Ｖ、ソースとドレイン
との間に小さな電圧を加えて読取る事ができる。もしこ
の構造が消去された又は書込まれた状態であれば、ソー
スとドレイン間のＦＥＴチヤネルに各々電流が流れたり
又は流れなかつたりする。この構造は接地又はフローテ
イングのいずれでも卓越した電荷保持力（８０℃で少な
くとも１００年）を有し、従つて不揮発性メモリとして
役立つ。また、ＣＶＤＳｉＯ２層中のトラツプされた電
荷の形成によるしきい電圧ウインドウ・コラプスを伴な
つて約１０゜〜１０’回、サイクルを反復できる。第２
図〜第４図のデータはデユアル電子インジエクタの概念
を実際に説明する。第２図及び第３図は各々Ａｌゲート
電極及びＳｉＯ２層（３００人の厚さ）の間並びにＳｉ
基板及びＳｉＯ２層の間にシングル・インジエクタ（厚
さ１００人、ＲＯ＝３のＳｉの豊富なＳｉＯ２材料）の
存在する場合を示す。第２図と第３図を比較すると、電
極が対向電極よりも低い電位にバイアスされる時、シン
グルインジエクタを次に有する電極からの電子の注入の
増加が見られる。第２図及び第３図のより小さな電子電
流はＳｉＯ２層とのＳｉ又はＡｌ界面における約３ｅＶ
の界面エネルギー障壁を通るＦＯｗｌｅｒ−ＮＯｒｄｈ
ｅｉｍトンネリングによるものである。これらの図形の
各々のより大きな電流は、Ｓｉの豊富なＳｉＯ２材料の
２相（Ｓｉ及びＳｌＯ２）性によるＳｉの豊富なＳｉＯ
２−ＳｉＯ２界面におけるフイールド・エンハンスドＦ
Ｏｗｌｅｒ−ＮＯｒｄｈｅｉｍトンネリングによるもの
である。Ｓｉの豊富なＳｉＯ２はＳｉＯ２と比較して高
い伝導度を有するので、印加電圧全体の一部分しかこの
層で降下しない。第４図はＣＶＤＳｉＯ２（厚さ３００
人）層によつて隔てられた各界面近くにＣＶＤインジエ
ク，夕（厚さ１００人、ＲＯ＝３のＳｉの豊富なＳｉＯ
２材料）を有する完全なＤＥＩＳ積層体の場合を示す。
第４図での測定された電流は、負のＡ１ゲート電圧バイ
アス（第２図）及び正のＡｌゲート電圧バイアス（第３
図）の場合のＳｉの豊富なＳｉＯ２インジエク，夕によ
る適当な強化された電流にほぼ等しい。第２図〜第４図
のデータには２つの電流のたな状部分が存在する。約３
×１０−１０Ａの低いたなは、全絶縁体積層体のキヤパ
シタンスに電圧の変化率を乗じたものに等しい変位電流
によるものである。．約１０−７Ａの電流のたなはＣＶ
ＤＳｉＯ２層中で生じるトラツピングによるものである
。膜中のＨ２Ｏの存在によると信じられるこのトラツピ
ングたなは、ゲートのメタライゼーシヨンに先立つ高温
アニーリング（１０００℃、３０分、Ｎ２又はフオーミ
ング・ガス中）により取り除かれる。第４図のＤＥＩＳ
の場合いずれの極性でもこれらのたなの位置及び幅がほ
ぼ等しい事から、中心はＣＶＤＳｉＯ２層中に約半分の
所に存在すると推定される。電流強化の存在しない（イ
ンジエクタの存在しない）第２図の・正極性及び第３図
の負極性に関する傾斜１−Ｖデータ中のたなの幅の減少
は、トラツプされた電子の電界イオン化及び／又はトラ
ツプ速度の減少によるものと考えられる。Ｓｉ基板側か
らの電子注入に関する電圧減少係数はＡ１側からの電子
注入に関する電圧減少の係数よりも小さかつた。
Ｏ。インジェクタ形成のための気相中のＮ。ＯＣ７）Ｓ
ｉＨ，に対する濃度の比Ｒ。は３であり、これは化学量
論的組成のＳｉＯ。よりも原子Ｓｉが１３％過剰なもの
に相当する。ＣＶＤＳｉＯ２層の場合Ｒ。は１００に等
しかつた。ＲＯ＝１０の場合Ｓｉが７％過剰の注入効率
の低いＳｉの豊富なＳｉＯ。インジエクタが得られた。
ＤＥＩＳ構造を１０００℃で３０分間Ｎ２ヰでアニール
する事はインジエクタ効率に影響を与えないが、第２図
〜第４図で観察される電荷トラツプのたなを取り除く。
第１図のＦＥＴＤＥＩＳ構造は、各々− ＩＯＶ〜 一
３０Ｖ又は＋１０Ｖ〜＋３０Ｖの低いゲート電圧を用い
て書込みモード又は消去モードに置かれる。正確な電圧
の大きさはデバイスの構成に依存する。容量性結合最適
化の用いられるデバイス・セルにおいては、この範囲の
正電圧がドレイン電極又はゲート電極のいずれかに加え
られ、制御ゲートは書込み（又は消去）動作の場合フロ
ーテイング・ゲートよりも低い（又は高い）電位になる
。フローテイング・ゲートが正又は負に帯電すると、デ
バイスは制御ゲートに０又は＋５Ｖ、ソースとドレイン
との間に小さな電圧を加えて読取る事ができる。もしこ
の構造が消去された又は書込まれた状態であれば、ソー
スとドレイン間のＦＥＴチヤネルに各々電流が流れたり
又は流れなかつたりする。この構造は接地又はフローテ
イングのいずれでも卓越した電荷保持力（８０℃で少な
くとも１００年）を有し、従つて不揮発性メモリとして
役立つ。また、ＣＶＤＳｉＯ２層中のトラツプされた電
荷の形成によるしきい電圧ウインドウ・コラプスを伴な
つて約１０゜〜１０’回、サイクルを反復できる。第２
図〜第４図のデータはデユアル電子インジエクタの概念
を実際に説明する。第２図及び第３図は各々Ａｌゲート
電極及びＳｉＯ２層（３００人の厚さ）の間並びにＳｉ
基板及びＳｉＯ２層の間にシングル・インジエクタ（厚
さ１００人、ＲＯ＝３のＳｉの豊富なＳｉＯ２材料）の
存在する場合を示す。第２図と第３図を比較すると、電
極が対向電極よりも低い電位にバイアスされる時、シン
グルインジエクタを次に有する電極からの電子の注入の
増加が見られる。第２図及び第３図のより小さな電子電
流はＳｉＯ２層とのＳｉ又はＡｌ界面における約３ｅＶ
の界面エネルギー障壁を通るＦＯｗｌｅｒ−ＮＯｒｄｈ
ｅｉｍトンネリングによるものである。これらの図形の
各々のより大きな電流は、Ｓｉの豊富なＳｉＯ２材料の
２相（Ｓｉ及びＳｌＯ２）性によるＳｉの豊富なＳｉＯ
２−ＳｉＯ２界面におけるフイールド・エンハンスドＦ
Ｏｗｌｅｒ−ＮＯｒｄｈｅｉｍトンネリングによるもの
である。Ｓｉの豊富なＳｉＯ２はＳｉＯ２と比較して高
い伝導度を有するので、印加電圧全体の一部分しかこの
層で降下しない。第４図はＣＶＤＳｉＯ２（厚さ３００
人）層によつて隔てられた各界面近くにＣＶＤインジエ
ク，夕（厚さ１００人、ＲＯ＝３のＳｉの豊富なＳｉＯ
２材料）を有する完全なＤＥＩＳ積層体の場合を示す。
第４図での測定された電流は、負のＡ１ゲート電圧バイ
アス（第２図）及び正のＡｌゲート電圧バイアス（第３
図）の場合のＳｉの豊富なＳｉＯ２インジエク，夕によ
る適当な強化された電流にほぼ等しい。第２図〜第４図
のデータには２つの電流のたな状部分が存在する。約３
×１０−１０Ａの低いたなは、全絶縁体積層体のキヤパ
シタンスに電圧の変化率を乗じたものに等しい変位電流
によるものである。．約１０−７Ａの電流のたなはＣＶ
ＤＳｉＯ２層中で生じるトラツピングによるものである
。膜中のＨ２Ｏの存在によると信じられるこのトラツピ
ングたなは、ゲートのメタライゼーシヨンに先立つ高温
アニーリング（１０００℃、３０分、Ｎ２又はフオーミ
ング・ガス中）により取り除かれる。第４図のＤＥＩＳ
の場合いずれの極性でもこれらのたなの位置及び幅がほ
ぼ等しい事から、中心はＣＶＤＳｉＯ２層中に約半分の
所に存在すると推定される。電流強化の存在しない（イ
ンジエクタの存在しない）第２図の・正極性及び第３図
の負極性に関する傾斜１−Ｖデータ中のたなの幅の減少
は、トラツプされた電子の電界イオン化及び／又はトラ
ツプ速度の減少によるものと考えられる。Ｓｉ基板側か
らの電子注入に関する電圧減少係数はＡ１側からの電子
注入に関する電圧減少の係数よりも小さかつた。
与えられた電流を得るために必要なＳｉの豊富なＳｉＯ
２インジエクタの存在する場合のゲート電圧のインジエ
クタの存在しない場合のゲート電圧に対する比として定
義される電圧減少係数は、Ｓｉ及びＡｌ側からの電子注
入に関して各々約１／２及び２／３であつた。おそらく
等しいＳｉの豊富なＳｉＯ２インジエタタが付着される
（ＲＯ＝３を用いた厚さ１００人の材料）にもかかわら
ず、第４図のＤＥＩＳ構造に関するＳｉＯ２−Ｓｉの豊
富なＳｉＯ２界面は異なつたものであり得る。というの
はＳｉ側ではＳｉＯ２がインジエクタ上に付着され、Ａ
ｌ側ではＳｉＯ２上にインジエクタが付着されるからで
ある。第４図の各インジエクタの電子注入特性はＳｉの
豊富なＳｉＯ２層のＳｉ含有量を変化させる事によつて
変化させる事ができる。
２インジエクタの存在する場合のゲート電圧のインジエ
クタの存在しない場合のゲート電圧に対する比として定
義される電圧減少係数は、Ｓｉ及びＡｌ側からの電子注
入に関して各々約１／２及び２／３であつた。おそらく
等しいＳｉの豊富なＳｉＯ２インジエタタが付着される
（ＲＯ＝３を用いた厚さ１００人の材料）にもかかわら
ず、第４図のＤＥＩＳ構造に関するＳｉＯ２−Ｓｉの豊
富なＳｉＯ２界面は異なつたものであり得る。というの
はＳｉ側ではＳｉＯ２がインジエクタ上に付着され、Ａ
ｌ側ではＳｉＯ２上にインジエクタが付着されるからで
ある。第４図の各インジエクタの電子注入特性はＳｉの
豊富なＳｉＯ２層のＳｉ含有量を変化させる事によつて
変化させる事ができる。
過剰Ｓｉのより少ないインジエクタは電流増強がより小
さく （電圧減少係数はより１に近い）、印加電圧のよ
り多くがそれらの層で降下する。より大きな電圧降下が
生じるようにＤＥＩＳの１つのインジエクタを変化させ
ると、他のインジエクタのＩ−Ｖ特性も少し変化する。
この変更されなかつたインジエクタ及び介在する酸化物
は全印加電圧バイアスのより小さな部分を経験するので
、このインジエクタに関するＩ一Ｖ特性は印加バイアス
のより大きな値において変位電流レベルより大きな粒子
電流しきい値を有し、そしてＩ−Ｖ特性はより緩やかな
勾配を有するであろう。ＤＥＩＳ構造中のＳｉのの豊富
なＳｉＯ２インジエクタについてここで説明して来たが
、Ｓｉの豊富なＳｉ３Ｎ４領域等のインジエクタを上述
のように形成してもよい。またコンタクト金属又はＳｉ
層とＳｉＯ２層との間に配置された時、低い電圧から中
程度の電圧でＳｉＯ２中へ高い電流注入を与える任意の
物質がＤＥＩＳ中のインジエクタとして役立ち得る。
さく （電圧減少係数はより１に近い）、印加電圧のよ
り多くがそれらの層で降下する。より大きな電圧降下が
生じるようにＤＥＩＳの１つのインジエクタを変化させ
ると、他のインジエクタのＩ−Ｖ特性も少し変化する。
この変更されなかつたインジエクタ及び介在する酸化物
は全印加電圧バイアスのより小さな部分を経験するので
、このインジエクタに関するＩ一Ｖ特性は印加バイアス
のより大きな値において変位電流レベルより大きな粒子
電流しきい値を有し、そしてＩ−Ｖ特性はより緩やかな
勾配を有するであろう。ＤＥＩＳ構造中のＳｉのの豊富
なＳｉＯ２インジエクタについてここで説明して来たが
、Ｓｉの豊富なＳｉ３Ｎ４領域等のインジエクタを上述
のように形成してもよい。またコンタクト金属又はＳｉ
層とＳｉＯ２層との間に配置された時、低い電圧から中
程度の電圧でＳｉＯ２中へ高い電流注入を与える任意の
物質がＤＥＩＳ中のインジエクタとして役立ち得る。
第１図はデユアル電子インジエクタを使用する不揮発性
ｎチヤネルＦＥＴメモリ・デバイスの図、第２図はＳｉ
Ｏ２層の上部のシングル電子インジエクタに関して、ゲ
ート電圧の大きさの関数としての暗電流の大きさを示す
図、第３図はＳｉＯ２の下のシングル電子インジエクタ
に関して、ゲ一ト電圧の大きさの関数として暗電流の大
きさを示す図、第４図は本質的に第２図と第３図の和で
ある、デユアル電子インジエクタに関して、ゲート電圧
の大きさの関数として暗電流の大きさを示す図で・ある
。 １，３・・・・・・Ｓｉの豊富なＳｉＯ。
ｎチヤネルＦＥＴメモリ・デバイスの図、第２図はＳｉ
Ｏ２層の上部のシングル電子インジエクタに関して、ゲ
ート電圧の大きさの関数としての暗電流の大きさを示す
図、第３図はＳｉＯ２の下のシングル電子インジエクタ
に関して、ゲ一ト電圧の大きさの関数として暗電流の大
きさを示す図、第４図は本質的に第２図と第３図の和で
ある、デユアル電子インジエクタに関して、ゲート電圧
の大きさの関数として暗電流の大きさを示す図で・ある
。 １，３・・・・・・Ｓｉの豊富なＳｉＯ。
Claims (1)
- 【特許請求の範囲】 １ 金属もしくは半導体と、絶縁体と、金属もしくは半
導体とを積層して成る構造体であつて、上記絶縁体は、
組成が階段状もしくは勾配を有する少なくとも２つの領
域が垂直方向に配置され、上記領域の１つは負電圧バイ
アスが印加される時に電子を注入するように上記構造体
の上面近くに配置され、上記領域の第２のものは正電圧
バイアスが印加される時に電子を注入するように上記構
造体の対向面近くに配置され、低い電圧で上記注入が生
じるようなデュアル電子インジェクタを有する上記構造
体。 ２ 上記組成が階段状もしくは勾配を有する領域が、過
剰のシリコンを有する二酸化シリコン又は過剰のシリコ
ンを有する窒化シリコンより成る特許請求の範囲第１項
記載の構造体。 ３ 上記構造体の金属又は半導体の一方がゲート電極で
あり、他方がフローティング・ゲートである特許請求の
範囲第１項記載の構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12400380A | 1980-02-25 | 1980-02-25 | |
| US124003 | 1980-02-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56126975A JPS56126975A (en) | 1981-10-05 |
| JPS5948557B2 true JPS5948557B2 (ja) | 1984-11-27 |
Family
ID=22412198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56002760A Expired JPS5948557B2 (ja) | 1980-02-25 | 1981-01-13 | デユアル電子インジエクタを有する構造体 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0034653B1 (ja) |
| JP (1) | JPS5948557B2 (ja) |
| DE (1) | DE3067881D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120577A (ja) * | 1989-10-03 | 1991-05-22 | Fujitsu Ltd | 画像形成装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4336603A (en) * | 1980-06-18 | 1982-06-22 | International Business Machines Corp. | Three terminal electrically erasable programmable read only memory |
| JPS583290A (ja) * | 1981-06-29 | 1983-01-10 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | メモリ・アレイ |
| EP0081626B1 (en) * | 1981-12-14 | 1988-10-19 | International Business Machines Corporation | Dual electron injector structure and semiconductor memory device including a dual electron injector structure |
| US4420821A (en) * | 1982-02-19 | 1983-12-13 | International Business Machines Corporation | Static RAM with non-volatile back-up storage and method of operation thereof |
| US4688078A (en) * | 1982-09-30 | 1987-08-18 | Ning Hseih | Partially relaxable composite dielectric structure |
| EP0105802A3 (en) * | 1982-09-30 | 1986-02-26 | Fairchild Semiconductor Corporation | Programmable read only memory |
| US4458407A (en) * | 1983-04-01 | 1984-07-10 | International Business Machines Corporation | Process for fabricating semi-conductive oxide between two poly silicon gate electrodes |
| US4717943A (en) * | 1984-06-25 | 1988-01-05 | International Business Machines | Charge storage structure for nonvolatile memories |
| JPS6113671A (ja) * | 1984-06-25 | 1986-01-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリのチヤ−ジ記憶構造 |
| US4656729A (en) * | 1985-03-25 | 1987-04-14 | International Business Machines Corp. | Dual electron injection structure and process with self-limiting oxidation barrier |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3836992A (en) * | 1973-03-16 | 1974-09-17 | Ibm | Electrically erasable floating gate fet memory cell |
| US3972059A (en) * | 1973-12-28 | 1976-07-27 | International Business Machines Corporation | Dielectric diode, fabrication thereof, and charge store memory therewith |
| US4104675A (en) * | 1977-06-21 | 1978-08-01 | International Business Machines Corporation | Moderate field hole and electron injection from one interface of MIM or MIS structures |
-
1980
- 1980-10-23 EP EP80106475A patent/EP0034653B1/en not_active Expired
- 1980-10-23 DE DE8080106475T patent/DE3067881D1/de not_active Expired
-
1981
- 1981-01-13 JP JP56002760A patent/JPS5948557B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03120577A (ja) * | 1989-10-03 | 1991-05-22 | Fujitsu Ltd | 画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56126975A (en) | 1981-10-05 |
| DE3067881D1 (en) | 1984-06-20 |
| EP0034653A1 (en) | 1981-09-02 |
| EP0034653B1 (en) | 1984-05-16 |
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