KR100192391B1 - 전하전송자 인젝션 트랜지스터 - Google Patents
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Abstract
본 발명은 반도체 직접회로의 트랜지스터에 관한 것으로서 특히 고집적화에 따른 특성열화를 방지하는데 적당한 전하전송자 인젝션 트랜지스터에 관한 것이다. 이와 같은 본 발명은 전하전송자를 주입하기 위한 게이트와, 상기 게이트와 기판사이에서 게이트에 의해 주입된 전하전송자에 대한 전위장벽을 갖는 전위장벽층과, 상기 전위장벽층을 통과한 전하전송자에 의해 기판에 형성되는 전도채널영역을 포함하여 구성됨을 특징으로 하는 전하전송자 인젝션 트랜지스터(Carrier Injection Transistor)로 이루어진다.
Description
제1도는 종래의 트랜지스터 채널영역에 형성되는 반전층 설명도.
제2도는 종래의 트랜지스터 드레인 전압과 전도채널과의 관계 설명도.
제3도는 종래의 증가형 n채널 MOS-FET특성도.
제4도는 본 발명의 게이트 인젝션에 의한 전도채널 형성 설명도.
제5도는 제4도에 의한 인젝션된 전자의 확산거리 분포도.
제6도는 본 발명 제1실시예의 게이트 인젝션 트랜지스터 설명도.
제7도는 제6도에 따른 게이트 전압에 대한 게이트 전류의존도.
제8도는 본 발명 제2실시예의 게이트 인젝션 트랜지스터 설명도.
제9도는 본 발명 제3실시예의 게이트 인젝션 트랜지스터 설명도.
본 발명은 반도체 직접회로의 트랜지스터에 관한 것으로, 특히 고집적화에 따른 특성 열악화를 방지하는데 적당한 전하전송자 인젝션 트랜지스터(Carrier Injection Transistor)에 관한 것이다.
최근 집적회로의 경박단소화 경향에 따라 소자의 집적도를 개선하기 위하여 소자의 축소화가 진행되고 있다.
소자의 미세화에 대응하는 트랜지스터 형성에 있어서는 저전압동작 얇은 접합, 얇은 절연막 형성등의 기술이 필요하게 된다.
따라서, 일반적인 MOS FET(Metal On Semicondactor Field Electron Transistor)에 있어서도 LDD(Lightly Doped Drain) 구조로 게이트 폭이 감소하게 됨에 따라 문턱 전압(Threshold Voltage)의 감소와 펀치쓰루(punch through) 특성이 취약해지는 숏채널 효과(short channel effect)가 발생하고, 드레인 전계에 의하여 소오스 확산층과 기판사이의 전위장벽이 저하되는 드레인 유기장벽저하(DIBL, Drain Induced Barrier Lowering)에 의한 누설전류(Leakage Currunt)가 증가되는 등의 결점이 나타난다.
그러므로, 이에 대한 대책으로서 드레인 공핍층(Depletion Region)이 확산되는 기판내부에 고농도 불순물 층을 펀치쓰루 스터퍼(punch through stoper)로서 형성하여 표면온도를 유지하면서 문턱전압과 서브 쓰레쉬 홀드(Sub Threshold) 특성을 보호하는 기판 엔지니어링(Engineering)이 이루어지고 있다.
한편, 드레인 근방의 채널(chennel)에 걸리는 수평방향 전계에 따라 전자의 평균 에너지가 증가하고 전자와 온도가 급격히 상승하여 게이트 산화막에 전가가 주입되는 핫캐리어 효과(Hot Carrier Effect)에 의한 소자특성의 열악화 문제가 발생한다.
이와 같은 핫캐리어 효과를 방지하기 위하여 전계를 완화시키면서 전류구동능력을 향상시키기 위하여 LDD구조에서 저농도 불순물 영역(n-)의 농도를 증가시킬 필요가 있는데 그 경우에는 숏채널 효과가 현저하게 증가되므로 숏채널 효과를 억제하는 것과 전류구동능력을 향상시키는 두가지를 동시에 만족시키는 것이 어렵게 된다.
이와 같은 종래의 트랜지스터를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래 트랜지스터의 채널 영역에 형성되는 반전층 설명도이고, 제2도는 종래 트랜지스터의 드레인 전압과 전도채널과의 관계설명도이며, 제3도는 종래의 증가형(Enhancement Type) n채널 MOS-FET의 특성도로써, 종래의 증가형 n형 트랜지스터의 구조는 제1도에 도시한 바와 같이 불순물 농도가 낮은 비저항(Resistivity) 1~10Ω/cm 정도의 P형 실리콘 기판에 일정간격을 두고 불순물 농도가 높은 고농도 n형 불순물 영역이 형성되어 각각 소오스 전극과 드레인 전극에 연결된다.
그리고 상기 고농도 n형 불순물 영역사이의 P형 실리콘 기판 표면에 약 20Å 정도의 얇은 게이트 절연막(산화막)이 덮여 있고, 개이트 절연막위에는 다결정 실리콘(poly silicon)막으로 된 게이트 전극 또는 다결정 실리콘막과 실리사이드막이 적층된 게이트 전극이 형성된다.
이와 같이 구성된 종래의 박막트랜지스터 동작은 다음과 같다.
즉, 제1도에서와 같이 게이트 전극에 양의 전압을 인가하면 게이트 절연막의 저항이 반도체의 저항보다 훨씬 크므로써 게이트 절연막 내에 전계(Electric Field)가 집중된다.
따라서 게이트 전극에 인가된 양의 전압에 의한 전계는 소수캐리어(Minority carrier)인 정공(Hole)을 밀고 전자(Electorn)을 끌어당겨서, P형 실리콘 기판표면에 전자(Electorn)가 정공(Hole)보다 숫자적으로 우세한 n형 영역으로 바뀌어 반전층(Inversion Layer)이 유기된다.
즉 전자층이 고농도 n형 불순물 영역인 드레인 영역과 고농도 n형 불순물 영역인 소오스 영역 사이에 전도 채널을 형성한다.
이러한 전도채널을 발생하는데 필요한 게이트 전압을 임계전압(Threshold Voltage)이라고 한다.
게이트전압과 드레인전압을 인가했을 때 전도채널의 변화를 제2도에 나타내었다.
여기서, 게이트 전극과 소오스 사이의 전압(VGS)는 임계전압(VT)보다 높은 일정한 값으로 고정되어 있다고 가정하고 p형 실리콘 기판과 소오스 사이에 전위차를 VSS로 드레인과 소오스사이의 전위차를 VDS로 나타내면, 제2도(a)는 VSS=0인 경우에 대하여 VDS가 비교적 작은 경우를 나타낸 것으로 소오스 쪽의 전도채널쪽은 VGS에 대응하고, 드레인쪽의 전도채널폭은 VGS-VDS에 대응하므로 드레인 쪽의 전도 채널폭은 소오스쪽의 전도채널폭보다 좁아짐을 알 수 있다.
제2도(b)는 드레인 쪽의 전도채널이 핀치-오프(pinch-off)되었을때의 경우를 나타낸 것으로, VGS-VDS=VT가 되며 따라서, 핀치오프시 VDS=VGS-VT(VSS=0)으로 나타낼 수 있다.
그리고, 제2도(c)는 VDS가 핀치-오프(pinch-off)전압을 넘게 되면 드레인과 전도 채널사이에 공핍층이 형성되기 시작함을 나타낸 것으로, 공핍층의 저항은 전도채널의 저항보다 훨씬 크므로써 핀치-오프를 넘는 과잉전압((VDS-VDS)(핀치오프))은 계면에 따라 공핍층에 가해지므로 VDS가 증가함에 따라 공핍층영역은 증가하지만 드레인 전류(ID)는 실질적으로 일정치를 유지한다.
즉 제3도는 종래의 증가형 n채널 MOS-FET의 전류전압특성을 나타낸 것으로, VDS가 증가하더라도 드레인 전류는 포화전류가 흐르게 된다.
그러나 이와 같은 종래의 트랜지스터에 있어서는 반도체 소자가 고집적화됨에 따라 트랜지스터의 크기가 축소되므로 소오스와 드레인간의 전도채널이 짧아짐에 따른 숏트채널효과(Short Channel Effect)와 핫캐리어효과(Hot Carrier Effect) 등이 현저하게 증가하여 문턱전압(Threshole Voltage)의 감소와 펀치쓰루(punch through) 특성이 취약해지며 누설전류(Leakage Currunt)가 증가하게 되어 트랜지스터의 동작특성과 신뢰성이 저하되는 문제점이 있었다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로서, 트랜지스터의 동작특성과 신뢰성을 확보하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명은 전하전송자(Carrier)를 주입하기 위한 게이트와, 상기 게이트와 기판사이에서 게이트에 의해 주입된 전하전송자에 대한 전위장벽을 갖는 전위장벽층과, 상기 전위장벽층을 통과한 전하전송자에 의해 기판에 형성되는 전도채널영역을 포함하여 구성됨을 특징으로 하는 전하전송자 인젝션 트랜지스터(Carrier Injection Transistor)이다.
이와 같은 본 발명의 전하전송자 인젝션 트랜지스터를 첨부한 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제4도는 본 발명의 전하전송자 인젝션에 의한 채널형성을 설명하기 위한 트랜지스터 단면도이고, 제5도는 제4도에 의한 인젝션된 전자의 확신거리를 나타낸 것으로 본 발명의 전하전송자 인젝션 트랜지스터는 제4도와 같이 트랜지스터의 전도채널을 형성함에 있어서 전계효과에 의하여 기판표면에 소수 캐리어를 끌어당겨서 반전층이 형성하는 대신 게이트전극과 기판사이에 전위장벽(potential barrier)을 설정하고 게이트 전극에 전기에너지 혹은 빛에너지 등을 인가시켜 캐리어(carrier)가 게이트 전극으로부터 전위장벽(Potential Barrier)층을 통과하여 기판내로 주입되도록 한다.
따라서, 기판내에 주입된 캐리어의 확산거리에 해당하는 폭으로 반전층을 형성하여 트랜지스터의 전도채널을 형성한 것이다.
여기서 소수캐리어의 주입에 대한 전위장벽으로서는 절연막을 사용하거나 계면에너지 준위(Interface shate) 등을 적용한다.
제6도는 본 발명 제1실시예의 전하전송자 인젝션 트랜지스터를 설명하기 위한 트랜지스터 단면도로써, 게이트 전극과 기판 사이에 절연막을 사용하여 전위장벽을 형성하고 게이트 전극에 전기에너지를 가하여 캐리어가 절연막을 터널링(Tunneling)하도록 하여 소수캐리어를 기판내에 주입하는 경우이다.
즉, 게이트, 절연막, 기판의 수직구조가 n형/진성/p형 다이오드(Diode)형태로 구성되며, 절연막으로서 실리콘 산화막(SiO2)을 사용한다.
그리고, 터널링에 의한 전도채널형성은 기판에 대한 소수캐리어인 전자가 실리콘 산호막(SiO2)을 통과하는 원리에 따라 포울러-노드하임(fowler-nordheim)터널링(Tumneling)(제6도(a))과 직접 터널링(Direct Tunneling)(제6도(b))으로 나눌 수 있다.
제6도(a)와 같은 포울러-노드하임 터널링(fowler-Nordheim Tunneling)은 실리콘 산화막(SiO2) 두께가 비교적 두껍고, 게이트 전극에 인가되는 전압이 비교적 큰 경우에 지배적으로 된다.
제6도(b)와 같은 직접터널링(Direct Tunneling)은 실리콘 산화막(SiO2) 두께가 40~50Å이하로서 비교적 얇고 게이트 전극에 인가되는 전압이 작은 경우에 지배적으로 된다.
일반적으로 터널링(Tunneling)에 필요한 조건은 다음과 같다.
1. 터널링 베리어(Barrier)를 사이에 두고 터널링이 일어나는 한쪽의 허용된 에너지 준위에 캐리어가 존재해야 한다.
2. 캐리어가 터널링해 들어가는 다른 한쪽에는 비에 있는 허용된 에너지 준위가 존재해야 한다(Empth Permissible Energy State).
3. 터널링 주입에 있어서 전체적으로 에너지 및 운동량이 보존되어야 한다.
4. 캐리어의 터널링 확률(Probability)이 작지 않아야 한다.
이상으로부터 터널링 확률을 향상시키기 위해서는 터널링 주입이 일어나는 천이영역의 폭을 감소시킬 필요가 있으며 따라서 터널링 전위장벽층의 폭과 이와 인접한 계면 부근의 반도체층의 에너지 밴드 밴딩(Energy Band Banding)폭을 감소시키는 방향의 조절이 필요하게 된다.
이를 달성하기 위한 한가지 방법으로서는 게이트 전극으로 n형 반도체를 적용할 경우 불순물은 고농도로 도우핑(Doping)한 것으로 구성하거나 금속 또는 금속실리사이드 등의 저저항 물질을 이용할 수 있다.
그리고, 상기 터널링에 필요한 조건중 제2저항의 비어 있는 허용에너지 준위를 인위적으로 형성하는 방법으로는 기판 반도체의 에너지 밴드갭(Energy Band Gap) 내에 에너지준위를 형성할 수 있는 불순물이온을 주입하여 불순물의 에너지 밴드를 형성하는 방법을 적용할 수 있다.
제6도에서 E'는 터널전자의 에너지와 실리콘 산화막(SiO2)의 전도대 에너지와의 차를 나타내며 E는 터널전자와 기판반도체의 전도대 에너지(Conduction Band Energy)와의 차이를 나타낸 것이다.
그리고 Øb는 터널링 배리어에 대한 전자의 터널장벽 높이이고, lt는 터널이 일어나는 거리를 각각 나타낸다.
터널링의 원리를 실리콘 산화막(SiO2)에 전기장(Electric Field)이 걸릴 때 전기장이 증가함에 따라 실리콘 산화막(SiO2)의 전도대에 대한 터널거리가 짧아지게 되므로 터널링 확률이 극벽히 증가하여 전자(electorn)가 실리콘 산화막(SiO2) 전도대의 에너지 준위로 터널링되어 전기장의 방향을 따라 기판반도체 쪽으로 움직이게 되는 것이다.
포울러-노드하임(fowler-nodheim)터널링은 실리콘 산화막(SiO2)중의 전계(Electric Field)에 의해 터널링 전자가 가속되므로 이러한 핫전자(Hot Elctron)가 격자 진동(phonon)에 의한 산란(Scattering)의 영향을 받으므로 그 전계에 대응하는 에너지 분포를 갖게 되고, 따라서 주입전자의 확산거리에 영향을 주므로 채널쪽이 결정된다.
한편, 직접 터널링(Direct Tunneling)은 터널링된 전자의 입사파와 터널링 장벽과 기판반도체의 계면에서 반사되는 전자의 반사파가 서로 간섭(Interference)효과가 있으므로 그에 따라 주입전자의 확산거리 즉 채널폭이 영향을 받을 수 있다.
제7도는 게이트 전극과 기판을 폐회로(Closed Circuit)로 구성했을 때 게이트 절연막(실리콘 산화막)의 두께에 따른 게이트 전압(VG)에 대한 게이트 전류(IG)의 의존성을 나타낸 것으로 절연막(실리콘 산화막)의 두께가 감소함에 따라 포울러-노트하임 터널링으로부터 직접 터널링으로 전환됨을 알 수 있다.
지금까지는 게이트 전극과 기판사이에 절연막으로 전위장벽이 형성된 트랜지스터에서 게이트 전극으로부터 절연막을 통해 전자를 주입하여 전도채널을 형성함을 설명하였으나 정공(hole)을 주입하여 전도 채널을 형성할 수 있다.
이때 정공에 대한 전위장벽의 높이는 ~3.8eV로써 전자에 대한 전위장벽 높이인 ~3.0eV보다 정공에 대한 전위장벽의 높이가 더 높기 때문에 터널링 확률이 감소하는 차이점이 있다.
한편, 제8도는 본 발명 제2실시예의 전하전송자 인젝션 트랜지스터 설명도로써 필드 에미션(Field Emission)장벽을 적용하고 전기에너지를 게이트 전극에 가하여 필드 에미션에 의해 기판에 캐리어를 주입하므로써, 전도채널을 형성하는 구조이다.
즉, 제8도에서 qØs는 기판 반도체 표면의 에너지 밴드 벤딩을 나타낸 것으로, 실리콘 산화막(SiO2)과 반도체 기판과의 계면에 있어서, 반도체 기판의 금지된 에너지 밴드 갭(Forbidden Energy Band Gap)내에 에너지 준위를 갖는 계면준위(Inter-face stafe)를 설정함으로써 계면준위의 포획(capture)된 전자가 전계조건에 따라 방출되어 반도체 기판의 전도대로 전송(Transfer)되어 주입되도록 한다.
계면준위를 형성하는 방법으로서는 Cu, Ag, Au, Mn, Co, Ni, Pt, Cr 등의 불순물미온을 실리콘 산화막과 반도체 기판의 계면층에 이온주입하거나 불순물을 포함하는 분위기에서 열처리하여 불순물을 계면층에 도입하는 방법을 이용할 수 있다..
한편, 제9도는 본 발명 제3실시예의 전하전송자 인젝션 트랜지스터 설명도로써, 포토에미션(photo emissing)장벽을 적용하고 게이트 전극에 빛에너지를 가하여 전자가 전위장벽을 통과하여 기판내에 주입되도록 한 것이다.
즉, 제9도에서 qØb는 전위장벽 높이, Ef는 전자에너지 준위, hv는 빛에너지를 나타낸 것으로 금속/산화막/반도체(MOS) 구조에서의 광자(photo)가 금속이나 반도체 표면 근처에 흡수되면 전자가 산화막의 전도대로 넘어가는데 충분한 에너지 상태로 들뜨게(Excitation)된다.
예를 들면 금속/산화막/반도체 구조에서 금속이 알루미늄으로 반도체는 실리콘일 때, 산화막과의 접한인 경우 3~5eV의 에너지를 갖는 자외선광(Ultraviolet Light)이 필요하게 된다.
정공을 포토에미션(photo emission)으로 주입할 수도 있으나 그 경우에는 동시에 반대편 전극쪽으로도 전자의 주입이 일어나는 단점이 있다.
이때는 주입된 전자를 재결합(Recombination)시켜서 제거할 수 있도록 불순물 에너지 준위를 설정하여 재결합 준위(Recombination Ceufer)를 만들어 줌으로써 효과적으로 전자의 주입을 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명의 게이트 인젝션 트랜지스터에 있어서는 다음과 같은 효과가 있다.
캐리어 주입에 의하여 전도채널이 형성되므로 종래의 전계효과 트랜지스터(Field Effect Transistor)에서 소자 사이즈 축소에 따른 동작특성과 신뢰성의 열악화를 방지할 수 있다.
즉, 에너지 징벽(Potehtial Barrier)의 높이와 폭을 조절하거나 계면 준위분포(Interface State Distribution)를 조절하여 소자 축소에 관계없이 장벽을 통과하는데 필요한 임계전압 이상 혹은 임계에너지 이상을 가하면 전도채널이 형성되므로 트랜지스터의 동작특성이 안정적으로 이루어질 수 있다.
Claims (1)
- 반도체 기판과, 전하 전송자를 주입하기 위한 게이트 전극과, 상기 반도체 기판과 게이트 전극 사이에 형성되어 상기 게이트에 의해 주입된 전하 전송자에 대한 전위 장벽을 갖는 전위 장벽층과, 상기 게이트 전극 양측의 반도체 기판에 형성되는 소오스/드레인 영역과, 상기 전위 장벽층을 통과한 전하 전송자에 의해 상기 소오스/드레인 영역 사이에 형성되는 전도채널층을 포함하여 구성됨을 특징으로 하는 전하 전송자 인젝션 트랜지스터.
Priority Applications (4)
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Family Applications (1)
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